KR20180099531A - 반도체 장치의 제조방법 - Google Patents

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KR20180099531A
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코이치 츠다
슈이치 후지이
카즈아키 스미타
아키히코 오사키
토시오 시오바라
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

[과제] 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃 패키지의 제조 공정을 단축하여, 제조비용의 저감이나 수율의 향상을 달성시킬 수 있는 반도체 장치의 제조방법을 제공한다.
[해결수단] 반도체 장치를 제조하는 방법으로서, 기판 상에 형성된 배선층 상에 플립칩형의 반도체 소자를 복수 탑재한 반도체 소자 탑재기판을 준비하는 공정과, 이 반도체 소자 탑재기판의 소자 탑재면을, 기재와 이 기재의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층을 갖는 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정과, 이 일괄 봉지한 반도체 소자 탑재기판으로부터 상기 기판을 제거하는 공정을 포함하는 반도체 장치의 제조방법.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조방법에 관한 것이다.
최근, 휴대전화나 스마트폰, 태블릿 단말 등으로 대표되는 전자기기의 소형화, 박형화, 고기능화가 요구되고 있으며, 전자기기를 구성하는 반도체 장치에 대해서도 소형화, 박형화, 고밀도 실장화가 요구되게 되었다. 이러한 요구를 실현하는 반도체 패키지 제조기술로서, 복수의 반도체칩을 하나의 패키지 내에 수용한 멀티칩 모듈이나 웨이퍼 레벨 패키지가 검토되어 실용화되어 왔다. 그리고, 최근, 팬아웃형의 웨이퍼 레벨 패키지기술이 큰 주목을 받고 있다. 팬아웃형 웨이퍼 레벨 패키지는, 종래의 웨이퍼 레벨의 재배선기술을 이용하여 반도체 소자의 영역 외에도 재배선층을 형성하는 패키지의 통칭이다. 반도체 패키지의 종류로서 일반적인 BGA(Ball Grid Array)형의 패키지 등에서는, 반도체 소자를 패키지기판에 실장하여, 와이어 본딩할 필요가 있었으나, 웨이퍼 레벨 패키지에 있어서는, 이들 패키지기판이나 와이어 배선 등을 박막의 배선체로 교체하여 반도체 소자와 접합함으로써, 패키지의 소형화가 가능해진다(특허문헌 1~4 참조).
이러한 팬아웃형 웨이퍼 레벨 패키지를 제조하는 방법으로서, 칩 퍼스트법이라 불리는 방법이 있다. 칩 퍼스트법에서는, 먼저 지지기판 상에 임의의 간격으로 배열된 칩을 수지 봉지하고, 그 후, 지지기판을 제거하여 의사 웨이퍼를 얻는 방법이 채용된다. 이 의사 웨이퍼에 재배선층을 형성한 후, 칩 사이에서 의사 웨이퍼를 분할함으로써, 복수의 패키지를 얻을 수 있다(특허문헌 5~6 참조).
또한, 팬아웃형 웨이퍼 레벨 패키지는, RDL(Redistribution Layer) 퍼스트법이라 불리는 방법으로 제조되는 경우도 있다. RDL 퍼스트법에서는, 먼저 제1의 지지기판 상에 재배선층을 형성하고, 이 재배선층 상에 플립칩형의 복수의 반도체 소자를 탑재한다. 플립칩의 범프 사이의 공간을 봉지하는 언더필재료에는, 선도포형의 언더필재나 캐피럴리 언더필재가 이용되고 있다. 언더필 후, 봉지 수지로 복수의 반도체 소자를 일괄 봉지한다. 그 후, 제1의 지지기판과는 별도의 제2의 지지기판을 봉지 수지측에 가고정재에 의해 접합한다. 그리고, 제1의 지지기판을 제거하고, 재배선층을 노출시켜, 땜납범프 등의 외부와 접속하기 위한 단자를 형성한다. 이어서, 제2의 지지기판의 박리와 다이싱에 의한 개편화(個片化)를 행하는 방법이 제안되어 있다. 이들 팬아웃형 웨이퍼 레벨 패키지의 제조 공정은 매우 복잡하고 공정수가 많아, 제조비용이나 수율의 저하가 큰 문제가 되고 있다(특허문헌 7~9 참조).
일본특허공개 S51-009587호 공보 일본특허공개 H5-206368호 공보 일본특허공개 H7-086502호 공보 일본특허공개 2004-056093호 공보 일본특허공개 2005-167191호 공보 미국특허 6271469호 공보 일본특허공개 2007-242888호 공보 일본특허공개 2013-042052호 공보 일본특허공개 2016-155735호 공보
본 발명은, 상기 문제를 해결하기 위하여 이루어진 것으로, 보이드 등 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃 패키지의 제조 공정을 단축하여, 제조비용의 저감이나 수율의 향상을 달성시킬 수 있는 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 달성하기 위하여, 본 발명에서는, 반도체 장치를 제조하는 방법으로서, 기판 상에 형성된 배선층 상에 플립칩형의 반도체 소자를 복수 탑재한 반도체 소자 탑재기판을 준비하는 공정과, 이 반도체 소자 탑재기판의 소자 탑재면을, 기재와 이 기재의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층을 갖는 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정과, 이 일괄 봉지한 반도체 소자 탑재기판으로부터 상기 기판을 제거하는 공정을 포함하는 반도체 장치의 제조방법을 제공한다.
이러한 반도체 장치의 제조방법이면, 보이드 등 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃 패키지의 제조 공정을 단축하여, 제조비용의 저감이나 수율의 향상을 달성할 수 있다.
또한, 상기 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정을, 성형온도가 80℃~200℃, 성형압력이 0.2~30MPa, 진공압력 10,000Pa 이하의 감압하에서 행하는 것이 바람직하다.
이러한 조건으로 일괄 봉지를 행함으로써, 반도체 소자 탑재기판의 소자 탑재면을 보다 양호하면서 용이하게 봉지할 수 있다.
또한, 상기 기판을 제거하는 공정 후에, 상기 기판의 제거에 의해 노출된 면 상에 전극을 형성하는 공정을 갖는 것이 바람직하다.
이에 따라, 배선층 상에 전극이 형성된 반도체 장치를 용이하게 제조할 수 있다.
또한, 상기 전극을 형성하는 공정 후에, 다이싱에 의해 개편화하는 공정을 갖는 것이 바람직하다.
이에 따라, 개편화된 반도체 장치를 용이하게 제조할 수 있다.
또한, 상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것이 바람직하다.
이러한 기재를 이용함으로써, 반도체 봉지용 기재가 부착된 봉지재에 의한 소자 탑재면의 봉지 후, 기판 제거 후 등, 어떠한 공정에서도 휨을 억제할 수 있다.
또한, 상기 봉지 수지층으로서, 무기 충전재를 포함하고, 이 무기 충전재의 양이 상기 봉지 수지층을 형성하기 위한 조성물 전체의 80~95질량%이고, 상기 봉지 수지층의 경화 전의 상태로 100℃ 내지 200℃에 있어서의 최저용융점도가 0.1~300Pa·s인 것을 이용하는 것이 바람직하다.
이러한 봉지 수지층을 이용함으로써, 보이드나 접착불량을 일으키는 일 없이, 반도체 소자 탑재기판의 소자 탑재면을 보다 양호하면서 용이하게 봉지할 수 있고, 또한, 제조되는 반도체 장치의 휨을 더욱 저감할 수 있다.
또한, 상기 플립칩형의 반도체 소자와 상기 배선층 사이의 언더필을 미리 행하지 않고, 상기 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정에서 상기 언더필을 동시에 행하는 것이 바람직하다.
이렇게 함으로써, 언더필을 별도 행할 필요가 없어지므로, 제조 공정을 더욱 단축할 수 있다.
또한, 상기 반도체 장치로서, 팬아웃형 웨이퍼 레벨 패키지를 제조하는 것이 바람직하다.
이와 같이, 본 발명의 반도체 장치의 제조방법은, 팬아웃형 웨이퍼 레벨 패키지의 제조에 특히 호적하다.
이상과 같은 본 발명의 반도체 장치의 제조방법이면, 반도체 봉지용 기재가 부착된 봉지재를 이용하여 소자 탑재면을 일괄 봉지함으로써, 기재의 보강효과에 의해 매우 강도가 높은 성형물을 얻을 수 있다. 따라서, 봉지 수지층측에 지지기판을 접합하는 일 없이, 배선층과 접착된 기판의 제거 및 배선층 상으로의 단자(전극)의 형성을 행할 수 있다. 즉, 본 발명이면, 종래법에 있어서 별도 행할 필요가 있었던 지지기판의 접합 공정 및 지지기판의 제거 공정을 생략할 수 있다. 또한, 본 발명의 반도체 장치의 제조방법에서는, 반도체 봉지용 기재가 부착된 봉지재의 기재에 의해 반도체 장치의 휨을 억제할 수 있으므로, 봉지 수지층의 물성의 자유도를 높일 수 있다. 이에 따라, 언더필와 소자 탑재면의 일괄 봉지를 동시에 행하는, 몰드언더필이 가능해진다. 즉, 본 발명이면, 종래법에 있어서 별도 행할 필요가 있었던 언더필 공정을 생략할 수 있다. 이와 같이, 본 발명의 반도체 장치의 제조방법이면, 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃형 웨이퍼 레벨 패키지의 제조에 있어서 필요했었던 몇 가지의 공정을 생략(단축)하여, 제조비용의 저감이나 수율의 향상을 달성할 수 있다.
도 1은 본 발명의 반도체 장치의 제조방법으로 팬아웃형 웨이퍼 레벨 패키지를 제조하는 경우의 플로우의 일 예를 나타내는 개략단면도이다.
도 2는 본 발명에 이용되는 반도체 봉지용 기재가 부착된 봉지재의 일 예를 나타내는 개략단면도이다.
도 3은 본 발명의 반도체 장치의 제조방법으로 제조된 반도체 장치의 일 예를 나타내는 개략단면도이다.
도 4는 종래의 반도체 장치의 제조방법으로 팬아웃형 웨이퍼 레벨 패키지를 제조하는 경우의 플로우의 일 예를 나타내는 개략단면도이다.
상기 서술한 바와 같이, 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃 패키지의 제조 공정을 단축하여, 제조비용의 저감이나 수율의 향상을 달성시킬 수 있는 반도체 장치의 제조방법의 개발이 요구되고 있었다.
본 발명자들은, 상기 과제에 대하여 예의 검토를 거듭한 결과, RDL퍼스트법에 있어서, 반도체 봉지용 기재가 부착된 봉지재를 이용하여 반도체 소자 탑재기판의 소자 탑재면을 일괄 봉지함으로써, 상기 과제를 달성할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명은, 반도체 장치를 제조하는 방법으로서, 기판 상에 형성된 배선층 상에 플립칩형의 반도체 소자를 복수 탑재한 반도체 소자 탑재기판을 준비하는 공정과, 이 반도체 소자 탑재기판의 소자 탑재면을, 기재와 이 기재의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층을 갖는 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정과, 이 일괄 봉지한 반도체 소자 탑재기판으로부터 상기 기판을 제거하는 공정을 포함하는 반도체 장치의 제조방법이다.
한편, 본 발명의 반도체 장치의 제조방법은, 기판을 제거하는 공정 후에, 기판의 제거에 의해 노출된 면 상에 전극을 형성하는 공정을 갖고, 나아가, 전극을 형성하는 공정 후에, 다이싱에 의해 개편화하는 공정을 갖는 방법인 것이 바람직하다.
이하, 도면을 참조하면서 본 발명에 대하여 상세하게 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
도 1은, 본 발명의 반도체 장치의 제조방법으로 팬아웃형 웨이퍼 레벨 패키지를 제조하는 경우의 플로우의 일 예를 나타내는 개략단면도이다. 도 1의 반도체 장치의 제조방법에서는, 먼저, 기판(1) 상에 형성된 배선층(2)(절연층(2a), 절연층(2b), 도금패턴(2c)) 상에 플립칩형의 반도체 소자(3)를 복수 탑재한 반도체 소자 탑재기판(4)을 준비한다(도 1(A): 준비 공정). 다음에, 기재(5)와 기재(5)의 일방의 표면에 형성된 봉지 수지층(6)을 갖는 반도체 봉지용 기재가 부착된 봉지재(7)의 봉지 수지층(6)에 의해, 반도체 소자 탑재기판(4)의 소자 탑재면을 피복하고, 플립칩형의 반도체 소자(3)와 배선층(2) 사이의 공간에 봉지 수지를 침입시켜 경화시킨다. 이에 따라, 봉지 수지층(6)은 경화 후의 봉지 수지층(6')이 된다(도 1(B), (C): 봉지 공정). 다음에, 기판(1)을 연삭이나 에칭 등에 의해 제거하고(도 1(D): 기판 제거 공정), 기판(1)의 제거에 의해 노출된 배선층(2) 상에 범프(8)를 형성한다(도 1(E): 범프 형성 공정). 그리고, 이렇게 하여 얻어진 반도체 장치 집합체(9)를 다이싱에 의해 개편화하여 반도체 장치(10)를 제조한다(도 1(F): 다이싱 공정).
이하, 본 발명의 반도체 장치의 제조방법의 각 공정에 대하여, 더욱 상세하게 설명한다.
<준비 공정>
본 발명의 반도체 장치의 제조방법에서는, 먼저, 기판 상에 형성된 배선층 상에 플립칩형의 반도체 소자를 복수 탑재한 반도체 소자 탑재기판을 준비한다.
기판으로는, 특별히 한정되지 않으나, 예를 들어, 유리기판, 실리콘 웨이퍼, SUS(스테인리스강) 등의 금속판, 폴리아미드나 폴리이미드 등의 플라스틱기판 등을 이용할 수 있다.
배선층으로는, 특별히 한정되지 않으나, 예를 들어, 절연층 및 도금패턴으로 이루어지는 배선층을 형성할 수 있다. 또한, 절연층으로는, 특별히 한정되지 않으나, 예를 들어, 폴리이미드 수지를 포함하는 절연층을 형성할 수 있다.
한편, 기판 상에 배선층을 형성할 때에, 기판과 배선층 사이에 가접착층을 형성할 수도 있다. 가접착층으로는, 특별히 한정되지 않으나, 예를 들어, UV경화성 점착제 등의 UV박리성 점착제, 열발포성 점착제 등의 열박리성 점착제 등을 이용할 수 있다.
또한, 배선층 상에 플립칩형의 반도체 소자를 탑재할 때, 반도체 소자와 배선층 사이의 언더필을 행할 수도 있고, 이 시점에서는 언더필을 행하지 않고, 반도체 소자와 배선층 사이를 공동을 유지한 채 다음 공정으로 진행하고, 다음 공정인 봉지 공정에서, 소자 탑재면의 일괄 봉지와 언더필을 동시에 행할 수도 있다. 소자 탑재면의 일괄 봉지와 언더필을 동시에 행한 것이, 공정수를 줄일 수 있으므로, 바람직하다.
배선층 상에 플립칩형의 반도체 소자를 탑재할 때에 언더필을 행하는 경우는, 필름타입이나 페이스트타입의 선도포형 언더필재를 사용하여 반도체 소자의 탑재와 동시에 언더필을 행할 수도 있고, 캐피럴리 언더필에 의해 반도체 소자 탑재 후에 언더필을 행할 수도 있다.
<봉지 공정>
본 발명의 반도체 장치의 제조방법에서는, 다음에, 상기 서술한 준비 공정에서 준비한 반도체 소자 탑재기판의 소자 탑재면을, 기재와 이 기재의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층을 갖는 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지한다. 보다 구체적으로는, 반도체 소자 탑재기판의 소자 탑재면을 반도체 봉지용 기재가 부착된 봉지재의 봉지 수지층에 의해 피복하고, 봉지 수지층을 가열하여 경화시킴으로써, 반도체 소자 탑재기판의 소자 탑재면을 일괄 봉지한다.
한편, 준비 공정에서 언더필을 행하고, 반도체 소자와 배선층 사이의 공간을 봉지한 경우에는, 봉지 공정에서 반도체 소자와 배선층 사이의 공간에 봉지 수지를 침입시킬 필요는 없다. 한편, 준비 공정에서는 언더필을 행하지 않고, 반도체 소자와 배선층 사이를 공동을 유지한 채 다음 공정으로 진행한 경우에는, 봉지 공정에서 소자 탑재면의 일괄 봉지와 언더필을 동시에 행하는 것이 바람직하다. 이와 같이, 본 발명에서는, 봉지 공정에서 소자 탑재면의 일괄 봉지와 언더필을 동시에 행할 수 있으므로, 반드시 별도 언더필 공정을 행할 필요가 없어, 공정수를 줄일 수 있다.
봉지 공정은, 성형온도가 80℃~200℃, 바람직하게는 120℃~180℃, 성형압력이 0.2~30MPa, 바람직하게는 1~10MPa, 진공압력이 10,000Pa 이하, 바람직하게는 1~1,000Pa의 감압하에서 행하는 것이 바람직하다.
이하, 본 발명의 반도체 장치의 제조방법의 봉지 공정에 이용되는 반도체 봉지용 기재가 부착된 봉지재에 대하여, 더욱 상세하게 설명한다. 도 2는, 본 발명에 이용되는 반도체 봉지용 기재가 부착된 봉지재의 일 예를 나타내는 개략단면도이다. 도 2의 반도체 봉지용 기재가 부착된 봉지재(7)는, 기재(5)와 기재(5)의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층(6)을 갖는 것이다.
[기재]
반도체 봉지용 기재가 부착된 봉지재를 구성하는 기재로는, 특별히 한정되지는 않으나, 봉지하는 대상이 되는 반도체 소자의 선팽창계수 등에 따라, 무기기판, 금속기판, 또는 유기 수지기판 등을 사용할 수 있다. 또한, 특히 유기 수지기판을 사용하는 경우에는, 섬유 함유의 유기 수지기판을 사용할 수도 있다.
기재의 두께는, 무기기판, 금속기판, 또는 유기 수지기판의 어떠한 경우에도 20㎛~1mm인 것이 바람직하고, 30㎛~500㎛인 것이 보다 바람직하다. 20㎛ 이상이면 너무 얇아 변형되기 쉬워지는 것을 억제할 수 있으므로 바람직하고, 또한 1mm 이하이면 반도체 장치 자체가 두꺼워지는 것을 억제할 수 있으므로 바람직하다.
기재의 선팽창계수는, 무기기판, 금속기판, 또는 유기 수지기판의 어떠한 경우에도 0℃ 내지 200℃의 범위에 있어서 3~20ppm/℃인 것이 바람직하고, 4~15ppm/℃인 것이 보다 바람직하다. 이 범위이면, 반도체 봉지용 기재가 부착된 봉지재에 의한 소자 탑재면의 봉지 후, 기판 제거 후 등, 어떠한 공정에서도 휨을 억제할 수 있으므로 바람직하다.
무기기판으로는, 세라믹스기판, 유리기판, 실리콘 웨이퍼 등을 들 수 있으며, 금속기판으로는, 표면이 절연처리된 구리나 알루미늄기판 등을 대표적인 것으로 들 수 있다. 유기 수지기판으로는, 섬유기재에 열경화성 수지나 필러 등을 함침시켜 이루어지는 수지함침 섬유기재, 나아가 열경화성 수지를 반경화 또는 경화한 섬유함유 수지기재나, 열경화성 수지 등을 기판상으로 성형한 수지기판을 들 수 있다. 대표적인 것으로서, BT(비스말레이미드트리아진) 수지기판, 유리에폭시기판, FRP(섬유강화플라스틱)기판 등을 들 수 있다.
유기 수지기판에 이용하는 열경화성 수지로는, 특별히 한정되지는 않으나, BT 수지, 에폭시 수지 등이나, 통상 반도체 소자의 봉지에 사용되는 하기에 예시하는 바와 같은 에폭시 수지, 실리콘 수지, 에폭시 수지와 실리콘 수지로 이루어진 혼성 수지, 더 나아가 시아네이트에스테르 수지 등을 들 수 있다.
한편, 섬유기재에 함침시키는 열경화성 수지로서, 예를 들어, 열경화성 에폭시 수지를 이용한 수지함침 섬유기재, 또는 에폭시 수지를 함침 후에 반경화된 섬유함유 수지기재를 기재로서 사용하여, 반도체 봉지용 기재가 부착된 봉지재를 제작하는 경우, 기재의 일방의 표면에 형성되는 봉지 수지층에 이용하는 열경화성 수지도 에폭시 수지인 것이 바람직하다. 이와 같이, 기재에 함침시킨 열경화성 수지와, 기재의 일방의 표면에 형성되는 봉지 수지층에 이용하는 열경화성 수지가 동종의 것이면, 반도체 소자 탑재기판의 소자 탑재면을 일괄 봉지할 때에 동시에 경화시킬 수 있고, 이에 따라 한층 강고한 봉지기능이 달성되기 때문에 바람직하다.
기재로는, 특히, 섬유기재에 열경화성 수지 조성물을 함침하여 경화시킨 섬유함유 수지기재인 것이 바람직하다. 이하, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재에 대하여, 더욱 상세하게 설명한다.
〔섬유기재〕
유기 수지기판에 이용하는 섬유기재로는, 예를 들어 탄소섬유, 유리섬유, 석영유리섬유, 금속섬유 등의 무기섬유, 방향족 폴리아미드섬유, 폴리이미드섬유, 폴리아미드이미드섬유 등의 유기섬유, 더 나아가 탄화규소섬유, 탄화티탄섬유, 보론섬유, 알루미나섬유 등이 예시되며, 제품특성에 따라 어떠한 것도 사용할 수 있다. 또한, 가장 바람직한 섬유기재로는 유리섬유, 석영유리섬유, 탄소섬유 등이 예시된다. 이 중에서도, 절연성이 높은 유리섬유나 석영유리섬유가 특히 바람직하다.
〔열경화성 수지 조성물〕
섬유기재에 함침시키는 열경화성 수지 조성물은, 열경화성 수지를 포함하는 것이다.
(열경화성 수지)
열경화성 수지 조성물에 이용하는 열경화성 수지로는, 특별히 한정되지는 않으나, 통상 반도체 소자의 봉지에 사용되는, 에폭시 수지, 실리콘 수지, 에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지, 및 시아네이트에스테르 수지 등을 들 수 있다. 또한, BT 수지 등의 열경화성 수지를 사용할 수도 있다.
≪에폭시 수지≫
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물에 이용할 수 있는 에폭시 수지로는, 특별히 한정되지 않으나, 예를 들어, 비스페놀A형 에폭시 수지, 비스페놀F형 에폭시 수지, 3,3',5,5'-테트라메틸-4,4'-비페놀형 에폭시 수지, 또는 4,4'-비페놀형 에폭시 수지와 같은 비페놀형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 비스페놀A노볼락형 에폭시 수지, 나프탈렌디올형 에폭시 수지, 트리스페닐올메탄형 에폭시 수지, 테트라키스페닐올에탄형 에폭시 수지, 및 페놀디시클로펜타디엔노볼락형 에폭시 수지의 방향환을 수소화한 에폭시 수지, 지환식 에폭시 수지 등 실온에서 액상이나 고체인 공지의 에폭시 수지를 들 수 있다. 또한, 필요에 따라, 상기 이외의 에폭시 수지를 목적에 따라 일정량 병용할 수 있다.
에폭시 수지를 포함하는 열경화성 수지 조성물에는 에폭시 수지의 경화제를 포함시킬 수 있다. 이러한 경화제로는, 페놀노볼락 수지, 각종 아민 유도체, 산무수물이나 산무수물기를 일부 개환시켜 카르본산을 생성시킨 것 등을 사용할 수 있다. 이 중에서도, 반도체 봉지용 기재가 부착된 봉지재를 이용하여 제조되는 반도체 장치의 신뢰성을 확보하기 위하여, 페놀노볼락 수지를 이용하는 것이 바람직하다. 특히, 에폭시 수지와 페놀노볼락 수지의 혼합비를 에폭시기와 페놀성 수산기의 비율이 1:0.8~1.3이 되도록 혼합하는 것이 바람직하다.
또한, 에폭시 수지와 경화제의 반응을 촉진하기 위하여, 반응촉진제(촉매)로서 이미다졸 유도체, 포스핀 유도체, 아민 유도체, 유기 알루미늄 화합물 등의 금속 화합물 등을 사용할 수도 있다.
에폭시 수지를 포함하는 열경화성 수지 조성물에는, 추가로 필요에 따라 각종 첨가제를 배합할 수 있다. 예를 들어, 수지의 성질을 개선할 목적으로 여러가지 열가소성 수지, 열가소성 엘라스토머, 유기 합성고무, 실리콘계 등의 저응력제, 왁스류, 할로겐 트랩제 등의 첨가제를 목적에 따라 적당히 첨가 배합할 수 있다.
≪실리콘 수지≫
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물에 이용할 수 있는 실리콘 수지로는, 특별히 한정되지 않으나, 예를 들어 열경화성, 또는 UV경화성의 실리콘 수지 등을 들 수 있다. 특히, 실리콘 수지를 포함하는 열경화성 수지 조성물은 부가경화형 실리콘 수지 조성물을 포함하는 것이 바람직하다. 부가경화형 실리콘 수지 조성물로는, (A)비공역 이중결합을 갖는 유기규소 화합물(예를 들어, 알케닐기함유 디오르가노폴리실록산), (B)오르가노하이드로젠폴리실록산, 및 (C)백금계 촉매를 필수성분으로 하는 것이 특히 바람직하다. 이하, 이들 (A)~(C)성분에 대하여 설명한다.
(A)성분: 비공역 이중결합을 갖는 유기규소 화합물
(A)성분의 비공역 이중결합을 갖는 유기규소 화합물로는, 하기 일반식(a)로 표시되는, 분자쇄 양말단이 지방족 불포화기함유 트리오르가노실록시기로 봉쇄된 직쇄상 디오르가노폴리실록산 등의, 오르가노폴리실록산이 예시된다.
Figure pat00001
(식 중, R11은 비공역 이중결합함유 1가 탄화수소기를 나타내고, R12~R17은 각각 동일 또는 이종(異種)의 1가 탄화수소기를 나타내고, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a+b≤500을 만족하는 정수이다.)
상기 일반식(a) 중, R11은 비공역 이중결합함유 1가 탄화수소기이고, 바람직하게는 탄소수 2~8, 특히 바람직하게는 탄소수 2~6의 알케닐기로 대표되는 지방족 불포화결합을 갖는 비공역 이중결합함유 1가 탄화수소기이다.
상기 일반식(a) 중, R12~R17은 각각 동일 또는 이종의 1가 탄화수소기이고, 바람직하게는 탄소수 1~20, 특히 바람직하게는 탄소수 1~10의 알킬기, 알케닐기, 아릴기, 아랄킬기 등을 들 수 있다. 또한, 이 중 R14~R17은, 보다 바람직하게는 지방족 불포화결합을 제외한 1가 탄화수소기이고, 특히 바람직하게는 알케닐기 등의 지방족 불포화결합을 갖지 않는 알킬기, 아릴기, 아랄킬기 등을 들 수 있다. 나아가, 이 중 R16, R17은 방향족 1가 탄화수소기인 것이 바람직하고, 페닐기나 톨릴기 등의 탄소수 6~12의 아릴기 등인 것이 특히 바람직하다.
상기 일반식(a) 중, a 및 b는 0≤a≤500, 0≤b≤250, 또한 0≤a+b≤500을 만족하는 정수이고, a는 10≤a≤500인 것이 바람직하고, b는 0≤b≤150인 것이 바람직하고, 또한 a+b는 10≤a+b≤500을 만족하는 것이 바람직하다.
상기 일반식(a)로 표시되는 오르가노폴리실록산은, 예를 들어, 환상 디페닐폴리실록산, 환상 메틸페닐폴리실록산 등의 환상 디오르가노폴리실록산과, 말단기를 구성하는 디페닐테트라비닐디실록산, 디비닐테트라페닐디실록산 등의 디실록산과의 알칼리평형화반응에 의해 얻을 수 있으나, 이 경우, 알칼리촉매(특히 KOH 등의 강알칼리)에 의한 평형화반응에 있어서는, 소량의 촉매로도 비가역반응으로 중합이 진행되므로, 정량적으로 개환중합만이 진행되고, 말단봉쇄율도 높으므로, 통상, 실라놀기 및 클로르분은 함유되지 않는다.
상기 일반식(a)로 표시되는 오르가노폴리실록산으로는, 구체적으로 하기의 것이 예시된다.
Figure pat00002
(상기 식에 있어서, k, m은, 0≤k≤500, 0≤m≤250, 또한 0≤k+m≤500을 만족하는 정수이고, 바람직하게는 5≤k+m≤250, 또한 0≤m/(k+m)≤0.5를 만족하는 정수이다.)
(A)성분으로는, 상기 일반식(a)로 표시되는 직쇄구조를 갖는 오르가노폴리실록산 외에, 필요에 따라, 3관능성 실록산단위, 4관능성 실록산단위 등을 포함하는 3차원 망목구조를 갖는 오르가노폴리실록산을 병용할 수도 있다. 이러한 비공역 이중결합을 갖는 유기규소 화합물은, 1종 단독으로 이용할 수도 2종 이상을 혼합하여 이용할 수도 있다.
(A)성분의 비공역 이중결합을 갖는 유기규소 화합물 중의 비공역 이중결합을 갖는 기(예를 들어, Si원자에 결합하는 알케닐기 등의 이중결합을 갖는 1가 탄화수소기)의 양은, 모든 1가 탄화수소기(Si원자에 결합하는 모든 1가 탄화수소기) 중 0.1~20몰%인 것이 바람직하고, 보다 바람직하게는 0.2~10몰%, 특히 바람직하게는 0.2~5몰%이다. 비공역 이중결합을 갖는 기의 양이 0.1몰% 이상이면 경화시켰을 때에 양호한 경화물을 얻을 수 있고, 20몰% 이하이면 경화시켰을 때의 기계적 특성이 좋으므로 바람직하다.
또한, (A)성분의 비공역 이중결합을 갖는 유기규소 화합물은 방향족 1가 탄화수소기(Si원자에 결합하는 방향족 1가 탄화수소기)를 갖는 것이 바람직하고, 방향족 1가 탄화수소기의 함유량은, 모든 1가 탄화수소기(Si원자에 결합하는 모든 1가 탄화수소기)의 0~95몰%인 것이 바람직하고, 보다 바람직하게는 10~90몰%, 특히 바람직하게는 20~80몰%이다. 방향족 1가 탄화수소기는 수지 중에 적량 포함된 것이, 경화시켰을 때의 기계적 특성이 좋고 제조도 쉽다는 이점이 있다.
(B)성분: 오르가노하이드로젠폴리실록산
(B)성분으로는, 1분자 중에 규소원자에 결합한 수소원자(이하, 「SiH기」라 한다)를 2개 이상 갖는 오르가노하이드로젠폴리실록산이 바람직하다. 1분자 중에 SiH기를 2개 이상 갖는 오르가노하이드로젠폴리실록산이면, 가교제로서 작용하고, (B)성분 중의 SiH기와 (A)성분의 비닐기, 그 밖의 알케닐기 등의 비공역 이중결합함유기가 부가반응함으로써, 경화물을 형성할 수 있다.
또한, (B)성분의 오르가노하이드로젠폴리실록산은, 방향족 1가 탄화수소기를 갖는 것이 바람직하다. 이와 같이, 방향족 1가 탄화수소기를 갖는 오르가노하이드로젠폴리실록산이면, 상기 (A)성분과의 상용성을 높일 수 있다. 이러한 오르가노하이드로젠폴리실록산은 1종 단독으로 이용할 수도 2종 이상을 혼합하여 이용할 수도 있고, 예를 들어, 방향족 탄화수소기를 갖는 오르가노하이드로젠폴리실록산을 (B)성분의 일부 또는 전부로서 포함시킬 수 있다.
(B)성분의 오르가노하이드로젠폴리실록산으로는, 특별히 한정되지 않으나, 예를 들어 1,1,3,3-테트라메틸디실록산, 1,3,5,7-테트라메틸시클로테트라실록산, 트리스(디메틸하이드로젠실록시)메틸실란, 트리스(디메틸하이드로젠실록시)페닐실란, 1-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1,5-글리시독시프로필-1,3,5,7-테트라메틸시클로테트라실록산, 1-글리시독시프로필-5-트리메톡시실릴에틸-1,3,5,7-테트라메틸시클로테트라실록산, 양말단 트리메틸실록시기 봉쇄 메틸하이드로젠폴리실록산, 양말단 트리메틸실록시기 봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단 디메틸하이드로젠실록시기 봉쇄 디메틸폴리실록산, 양말단 디메틸하이드로젠실록시기 봉쇄 디메틸실록산·메틸하이드로젠실록산 공중합체, 양말단 트리메틸실록시기 봉쇄 메틸하이드로젠실록산·디페닐실록산 공중합체, 양말단 트리메틸실록시기 봉쇄 메틸하이드로젠실록산·디페닐실록산·디메틸실록산 공중합체, 트리메톡시실란 중합체, (CH3)2HSiO1 /2단위와 SiO4 /2단위로 이루어지는 공중합체, (CH3)2HSiO1 /2단위와 SiO4 /2단위와 (C6H5)SiO3 /2단위로 이루어지는 공중합체 등을 들 수 있다.
또한, 하기 구조로 표시되는 화합물, 혹은 이들 화합물을 재료로서 사용하여 얻어지는 오르가노하이드로젠폴리실록산도 이용할 수 있다.
Figure pat00003
(B)성분의 오르가노하이드로젠폴리실록산의 분자구조는, 직쇄상, 환상, 분지상, 3차원 망상 구조 중 어느 것이어도 되고, 1분자 중의 규소원자의 수(또는 중합체의 경우는 중합도)는 2 이상이 바람직하고, 보다 바람직하게는 3~500, 특히 바람직하게는 4~300 정도이다.
(B)성분의 오르가노하이드로젠폴리실록산의 배합량은, (A)성분의 알케닐기 등의 비공역 이중결합을 갖는 기 1개당 (B)성분 중의 SiH기가 0.7~3.0개가 되는 양인 것이 바람직하고, 1.0~2.0개인 것이 특히 바람직하다.
(C)성분: 백금계 촉매
(C)성분의 백금계 촉매로는, 예를 들어 염화백금산, 알코올변성염화백금산, 킬레이트구조를 갖는 백금착체 등을 들 수 있다. 이들은 1종 단독으로도, 2종 이상의 조합으로도 사용할 수 있다.
(C)성분의 백금계 촉매의 배합량은, 경화유효량(이른바, 촉매량)이면 되고, 통상, (A)성분 및 (B)성분의 총질량 100질량부당, 백금족금속의 질량 환산으로 0.1~500ppm인 것이 바람직하고, 특히 0.5~100ppm의 범위인 것이 바람직하다.
≪에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지≫
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물에 이용할 수 있는 에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지로는, 특별히 한정되지 않으나, 예를 들어 상기 서술한 에폭시 수지와 상기 서술한 실리콘 수지에서 이용한 것을 들 수 있다. 여기서 말하는 혼성 수지란, 경화시에 서로 반응하여 공가교구조를 형성하는 것이다.
≪시아네이트에스테르 수지≫
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물에 이용할 수 있는 시아네이트에스테르 수지로는, 특별히 한정되지 않으나, 예를 들어 시아네이트에스테르 화합물 또는 그 올리고머와, 경화제로서 페놀 화합물 및 디하이드록시나프탈렌 중 어느 하나 또는 양방을 배합한 수지 조성물을 들 수 있다.
시아네이트에스테르 화합물 또는 그 올리고머
시아네이트에스테르 화합물 또는 그 올리고머로서 사용하는 성분은, 하기 일반식(b)로 표시되는 것이다.
Figure pat00004
(식 중, R1 및 R2는 수소원자 또는 탄소수 1~4의 알킬기를 나타내고, R3은
Figure pat00005
중 어느 하나를 나타낸다. R4는 수소원자 또는 메틸기이고, n=0~30의 정수이다.)
여기서, 시아네이트에스테르 화합물로는, 1분자 중에 시아네이트기를 2개 이상 갖는 것이고, 구체적으로는, 다방향환의 2가페놀의 시안산에스테르, 예를 들어 비스(3,5-디메틸-4-시아네이트페닐)메탄, 비스(4-시아네이트페닐)메탄, 비스(3-메틸-4-시아네이트페닐)메탄, 비스(3-에틸-4-시아네이트페닐)메탄, 비스(4-시아네이트페닐)-1,1-에탄, 비스(4-시아네이트페닐)-2,2-프로판, 디(4-시아네이트페닐)에테르, 디(4-시아네이트페닐)티오에테르, 다가페놀의 폴리시안산에스테르, 예를 들어 페놀노볼락형 시아네이트에스테르, 크레졸노볼락형 시아네이트에스테르, 페닐아랄킬형 시아네이트에스테르, 비페닐아랄킬형 시아네이트에스테르, 나프탈렌아랄킬형 시아네이트에스테르 등을 들 수 있다.
상기 서술한 시아네이트에스테르 화합물은 페놀류와 염화시안을 염기성 하에서 반응시킴으로써 얻어진다. 상기 시아네이트에스테르 화합물은, 그 구조로부터 연화점이 106℃의 고형인 것에서부터, 상온에서 액상인 것까지의 폭넓은 특성을 갖는 것 중에서 용도에 맞춰 적당히 선택할 수 있다.
이 중, 시아네이트기의 당량이 작은 것, 즉 관능기간 분자량이 작은 것은 경화수축이 작고, 저열팽창, 고Tg(유리전이온도)의 경화물을 얻을 수 있다. 시아네이트기당량이 큰 것은 약간 Tg가 저하되나, 트리아진 가교간격이 플렉시블해져, 저탄성화, 고강인화, 저흡수화를 기대할 수 있다.
한편, 시아네이트에스테르 화합물 중에 결합 혹은 잔존해 있는 염소는 바람직하게는 50ppm 이하, 보다 바람직하게는 20ppm 이하인 것이 호적하다. 50ppm 이하이면, 장기고온 보관시, 열분해에 의해 유리된 염소 혹은 염소이온이 산화된 Cu프레임이나 Cu와이어, Ag도금을 부식시키고, 박리나 전기적 불량을 일으킬 가능성이 적다. 또한 수지의 절연성도 양호해진다.
경화제
일반적으로 시아네이트에스테르 수지의 경화제나 경화촉매로는 금속염, 금속착체나 활성수소를 갖는 페놀성 수산기나 1급아민류 등이 이용되는데, 본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에서는, 특히 페놀 화합물이나 디하이드록시나프탈렌이 호적하게 이용된다.
상기 시아네이트에스테르 수지의 경화제로서 호적하게 이용할 수 있는 페놀 화합물로는, 특별히 한정되지 않으나, 하기 일반식(c)로 표시되는 것을 예시할 수 있다.
Figure pat00006
(식 중, R5 및 R6은 수소원자 또는 탄소수 1~4의 알킬기를 나타내고, R7은
Figure pat00007
중 어느 하나를 나타낸다. R4는 수소원자 또는 메틸기이고, p=0~30의 정수이다.)
여기서, 페놀 화합물로는, 1분자 중에 2개 이상의 페놀성 수산기를 갖는 페놀 수지, 비스페놀F형 수지, 비스페놀A형 수지, 페놀노볼락 수지, 페놀아랄킬형 수지, 비페닐아랄킬형 수지, 나프탈렌아랄킬형 수지를 들 수 있고, 이들 중 1종을 단독으로 이용할 수도 있고, 2종 이상을 병용할 수도 있다.
페놀 화합물은 페놀성 수산기당량이 작은 것, 예를 들어 수산기당량 120 이하인 것은 시아네이트기와의 반응성이 높고, 120℃ 이하의 저온에서도 경화반응이 진행된다. 이 경우는 시아네이트기에 대한 수산기의 몰비를 작게 하면 된다. 호적한 범위는 시아네이트기 1몰에 대해 0.05~0.11몰이다. 이 경우, 경화수축이 적고, 저열팽창이고 고Tg인 경화물이 얻어진다.
한편, 페놀성 수산기당량이 큰 것, 예를 들어 수산기당량 175 이상인 것은 시아네이트기와의 반응이 억제되어 보존성이 좋고, 유동성이 좋은 조성물이 얻어진다. 호적한 범위는 시아네이트기 1몰에 대해 0.1~0.4몰이다. 이 경우, Tg는 약간 저하되나 흡수율이 낮은 경화물이 얻어진다. 원하는 경화물특성과 경화성을 얻기 위하여, 이들 페놀 수지는 2종류 이상 병용할 수도 있다.
상기 시아네이트에스테르 수지의 경화제로서 호적하게 이용할 수 있는 디하이드록시나프탈렌은 하기 일반식(d)로 표시된다.
Figure pat00008
여기서 디하이드록시나프탈렌으로는, 1,2-디하이드록시나프탈렌, 1,3-디하이드록시나프탈렌, 1,4-디하이드록시나프탈렌, 1,5-디하이드록시나프탈렌, 1,6-디하이드록시나프탈렌, 1,7-디하이드록시나프탈렌, 2,6-디하이드록시나프탈렌, 2,7-디하이드록시나프탈렌 등을 들 수 있다. 이들 중, 융점이 130℃인 1,2-디하이드록시나프탈렌, 1,3-디하이드록시나프탈렌, 1,6-디하이드록시나프탈렌은 매우 반응성이 높아, 소량으로 시아네이트기의 환화반응을 촉진한다. 융점이 200℃ 이상인 1,5-디하이드록시나프탈렌, 2,6-디하이드록시나프탈렌은 비교적 반응이 억제된다.
이들 디하이드록시나프탈렌을 단독으로 사용한 경우, 관능기간 분자량이 작고, 또한 강직한 구조이기 때문에 경화수축이 작고, 고Tg의 경화물이 얻어진다. 또한 수산기당량이 큰 1분자 중에 2개 이상의 수산기를 갖는 페놀 화합물과 병용함으로써 경화성을 조정할 수도 있다.
상기 페놀 화합물 및 디하이드록시나프탈렌 중의 할로겐원소나 알칼리금속 등은, 120℃, 2기압하에서의 추출로 10ppm, 특히 5ppm 이하인 것이 바람직하다.
(착색제)
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물은, 상기 서술한 열경화성 수지에 더하여 착색제를 포함하는 것으로 하는 것이 바람직하다. 열경화성 수지 조성물이 착색제를 포함함으로써, 외관불량을 억제할 수 있고, 또한 레이저 마킹성을 향상시킬 수 있다.
이용되는 착색제로는, 특별히 한정되는 것은 아니며, 공지의 안료 또는 염료를 단독 또는 2종 이상을 조합하여 이용할 수 있다. 특히, 외관 및 레이저 마킹성 향상의 관점으로부터, 흑색계의 착색제가 바람직하다.
흑색계의 착색제로는, 예를 들어, 카본블랙(퍼니스블랙, 채널블랙, 아세틸렌블랙, 서멀블랙, 램프블랙 등), 그래파이트(흑연), 산화구리, 이산화망간, 아조계 안료(아조메틴블랙 등), 아닐린블랙, 페릴렌블랙, 티탄블랙, 시아닌블랙, 활성탄, 페라이트(비자성 페라이트, 자성 페라이트 등), 마그네타이트, 산화크롬, 산화철, 이황화몰리브덴, 크롬착체, 복합산화물계 흑색색소, 안트라퀴논계 유기흑색색소 등을 들 수 있고, 이 중에서도 카본블랙이 바람직하게 이용된다.
착색제는, 열경화성 수지 조성물 100질량부 중에, 0.1~30질량부 포함되는 것이 바람직하고, 특히 1~15질량부 포함되는 것이 바람직하다.
착색제의 배합량이 0.1질량부 이상이면, 기재의 착색이 양호해져, 외관불량을 억제할 수 있고, 레이저 마킹성이 양호해진다. 또한, 착색제의 배합량이 30질량부 이하이면 기재를 제작할 때에 섬유기재에 함침시키는 열경화성 수지 조성물의 점도가 증가하여 작업성이 현저하게 저하되는 것을 방지할 수 있다.
(무기 충전재)
또한, 본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 열경화성 수지 조성물에는, 무기 충전재를 배합할 수 있다. 배합되는 무기 충전재로는, 예를 들어, 용융실리카, 결정성 실리카 등의 실리카류, 알루미나, 질화규소, 질화알루미늄, 알루미노실리케이트, 보론나이트라이드, 유리섬유, 삼산화안티몬 등을 들 수 있다.
특히, 열경화성 수지 조성물이 에폭시 수지를 포함하는 경우에는, 에폭시 수지와 무기 충전재의 결합강도를 강하게 하기 위해, 첨가하는 무기 충전재로는, 실란커플링제, 티타네이트커플링제 등의 커플링제로 미리 표면처리한 것을 배합할 수도 있다.
이러한 커플링제로는, 예를 들어, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디에톡시실란, β-(3,4-에폭시시클로헥실)에틸트리메톡시실란 등의 에폭시관능성 알콕시실란, N-β(아미노에틸)-γ-아미노프로필트리메톡시실란, γ-아미노프로필트리에톡시실란, N-페닐-γ-아미노프로필트리메톡시실란 등의 아미노관능성 알콕시실란, γ-메르캅토프로필트리메톡시실란 등의 메르캅토관능성 알콕시실란 등을 이용하는 것이 바람직하다. 한편, 표면처리에 이용하는 커플링제의 배합량 및 표면처리방법에 대해서는 특별히 한정되는 것은 아니다.
무기 충전재의 배합량은, 열경화성 수지 조성물 중의 에폭시 수지나 실리콘 수지 등의 수지성분의 총질량 100질량부에 대해, 100~1,300질량부가 바람직하고, 특히 200~1,000질량부가 바람직하다. 100질량부 이상이면 충분한 강도를 얻을 수 있고, 1,300질량부 이하이면 유동성 저하에 따른 충전성의 불량이 억제되어, 그 결과 기판에 탑재된 반도체 소자나 웨이퍼에 형성된 반도체 소자를 양호하게 봉지할 수 있다. 한편, 이 무기 충전재는, 열경화성 수지 조성물 전체의 50~95질량%, 특히 60~90질량%의 범위로 함유하는 것이 바람직하다.
상기 서술한 바와 같이, 기재를, 예를 들어 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재로 한 경우에는, 섬유기재에 함침시키는 열경화성 수지 조성물에 사용하는 수지의 종류나 무기 충전재 등의 첨가제의 배합량에 따라, 기재의 선팽창계수를 조정할 수 있다. 또한, 섬유기재에 열경화성 수지 조성물을 함침시켜 반경화시킨 후, 복수매의 섬유기재를 겹쳐, 프레스하고 다층화하여 사용할 수도 있다.
[봉지 수지층]
도 2에 나타나는 바와 같이, 본 발명의 반도체 장치의 제조방법에 사용되는 반도체 봉지용 기재가 부착된 봉지재(7)는, 상기 서술한 기재(5)의 일방의 표면에, 봉지 수지층(6)을 갖는 것이다. 이 봉지 수지층(6)은, 미경화 또는 반경화의 열경화성 수지성분을 포함하는 것이다. 이 봉지 수지층(6)은, 반도체 소자를 탑재한 반도체 소자 탑재기판의 소자 탑재면을 일괄 봉지하는 역할을 갖는다.
봉지 수지층의 두께는, 특별히 한정되지 않으나, 20㎛ 이상 2,000㎛ 이하인 것이 바람직하다. 20㎛ 이상이면 반도체 소자가 탑재된 각종 기판의 반도체 소자 탑재면을 봉지하기에 충분하고, 너무 얇아서 충전성의 불량이 발생하는 것을 억제할 수 있으므로 바람직하고, 2,000㎛ 이하이면 봉지된 반도체 장치가 너무 두꺼워지는 것을 억제할 수 있으므로 바람직하다.
봉지 수지층의 점도는, 100℃ 내지 200℃에 있어서의 최저용융점도로서 0.1~300Pa·s인 것이 바람직하고, 1~200Pa·s인 것이 보다 바람직하다. 한편, 본 명세서에서는, 페러렐 플레이트형 점탄성 측정장치(장치명: MR-300, 레올로지사제)를 이용하여 5℃/분의 승온속도에서 100℃ 내지 200℃까지 연속적으로 점도를 측정한 경우의 가장 낮은 값을 최저용융점도의 측정값으로 한다. 최저용융점도가 200Pa·s 이하이면, 성형시의 충전성이 너무 저하될 일이 없으므로, 보이드 및 접착불량의 원인이 될 우려가 없다. 또한, 최저용융점도가 1Pa·s 이상이면, 유동성이 너무 높아질 일이 없으므로, 금형 밖으로 수지가 유출되어, 성형물의 두께가 설정의 두께보다 얇아지거나, 보이드의 발생을 일으킬 우려가 없다.
〔열경화성 수지성분〕
봉지 수지층을 형성하기 위한 조성물은, 열경화성 수지성분을 포함하는 것이다. 열경화성 수지는, 특별히 한정되지 않으나, 통상, 반도체 소자의 봉지에 사용되는 액상 에폭시 수지나 고형의 에폭시 수지, 실리콘 수지, 또는 에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지, 시아네이트에스테르 수지 등의 열경화성 수지인 것이 바람직하다. 특히, 열경화성 수지는, 50℃ 미만에서 고형화하고, 또한 50℃ 이상 150℃ 이하에서 용융하는 에폭시 수지, 실리콘 수지, 에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지, 및 시아네이트에스테르 수지 중 어느 하나를 포함하는 것이 바람직하다.
이러한 에폭시 수지, 실리콘 수지, 에폭시 수지와 실리콘 수지로 이루어지는 혼성 수지, 및 시아네이트에스테르 수지로는, 상기 서술한 섬유기재에 함침시키는 열경화성 수지 조성물에 포함되는 열경화성 수지로서 예시한 것과 동일한 것을 예시할 수 있다.
〔열가소성 수지성분〕
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에 있어서, 봉지 수지층은, 열가소성 수지성분을 포함하고 있을 수도 포함하지 않을 수도 있는데, 열가소성 수지성분을 포함하는 경우, 열가소성 수지성분의 배합량은, 봉지 수지층을 형성하기 위한 조성물 전체에 대해 2질량% 이하인 것이 바람직하다.
통상, 열가소성 수지성분은, 봉지 수지층에 가요성을 부여하기 위한 성분으로서 사용되고, 종래의 수지시트 등에서는 취급성을 향상시키고, 시트형상을 유지하기 위해 첨가되고 있으나, 본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재에서는, 기재에 의해 봉지 수지층이 지지되는 구조가 되므로, 열가소성 수지성분을 포함하지 않더라도, 취급성이 양호하고, 또한 시트형상이 유지된 것이 된다.
열가소성 수지로는, 예를 들어, 폴리아크릴산에스테르 등의 각종 아크릴계 공중합체, 스티렌아크릴레이트계 공중합체, 부타디엔고무, 스티렌-부타디엔고무(SBR), 에틸렌-아세트산비닐코폴리머(EVA), 이소프렌고무, 아크릴로니트릴고무 등의 고무질 중합체, 우레탄계 엘라스토머, 실리콘계 엘라스토머, 폴리에스테르계 엘라스토머 등을 들 수 있다.
〔무기 충전재〕
또한, 봉지 수지층을 형성하기 위한 조성물에는, 상기 서술한 섬유기재에 함침시키는 열경화성 수지 조성물과 마찬가지로, 무기 충전재를 배합할 수도 있다. 무기 충전재로는, 상기 서술한 섬유기재에 함침시키는 열경화성 수지 조성물에 배합하는 것으로서 예시한 것과 동일한 것을 예시할 수 있다.
무기 충전재의 배합량은, 열경화성 수지 조성물 중의 에폭시 수지나 실리콘 수지 등의 수지성분의 총질량 100질량부에 대해, 500~1,800질량부가 바람직하고, 특히 600~1,300질량부가 바람직하고, 나아가 700~1,000질량부가 바람직하다. 500질량부 이상이면 기재와의 선팽창계수의 차가 커지는 것을 억제할 수 있어, 반도체 장치의 휨을 억제하기에 호적해지고, 1,800질량부 이하이면 유동성 저하에 따른 충전성의 불량이 억제되어, 그 결과 기판에 탑재된 반도체 소자를 양호하게 봉지할 수 있다. 한편, 이 무기 충전재는, 열경화성 수지 조성물 전체의 80~95질량%, 특히 85~93질량%의 범위에서 함유하는 것이 바람직하다.
무기 충전재의 입경은 특별히 한정되는 것은 아니나, 성형성, 유동성으로부터 보아, 평균입경은 0.1㎛~40㎛, 특히 2㎛~35㎛가 바람직하다. 봉지 공정에서 언더필도 행하는 경우, 갭사이즈(배선층과 반도체 소자의 간극의 폭)의 범위가 10~200㎛ 정도의 플립칩형 반도체 소자가 바람직하나, 이 경우, 봉지 수지의 갭으로의 침입성의 향상을 도모하기 위해, 평균입경이 0.1~5㎛, 바람직하게는 0.5~2㎛이고, 또한 플립칩형 반도체 소자의 갭사이즈에 대해 1/2 이상의 입경인 것이 무기 충전재 전체의 0.1질량% 이하, 특히 0~0.08질량%인 무기 충전재를 이용하는 것이 바람직하다. 평균입경이 0.1㎛ 이상이면, 점도가 너무 높아질 우려가 없고, 평균입경이 5㎛ 이하이면, 무기 충전재가 갭에 걸려 미충전이 될 우려가 없다. 특히, 갭사이즈에 대해 평균입경이 약 1/10 이하, 최대입경이 1/3 이하인 무기 충전재를 이용하는 것이 바람직하다.
예를 들어, 갭사이즈가 20㎛인 협갭형의 플립칩형 반도체 소자에서는, 10㎛를 초과하는 입경의 비율이 무기 충전재 전체의 0.1질량% 이하인 무기 충전재를 이용하는 것이 바람직하다. 이 입경인 것이 0.1질량% 이하이면, 무기 충전재가 갭에 걸려, 미충전이나 보이드가 발생할 우려가 없다.
여기서, 갭사이즈에 대해 1/2 이상의 입경인 것의 측정방법으로는, 예를 들어, 무기 충전재와 순수를 1:9(질량)의 비율로 혼합하고, 초음파 처리를 행해 응집물을 충분히 무너뜨리고, 이를 갭사이즈의 1/2의 망목크기의 필터로 체질하고, 체 상의 잔량을 칭량하는 입경검사방법을 이용할 수 있다.
〔기타 첨가제〕
봉지 수지층을 형성하기 위한 조성물에는, 필요에 따라, 상기 성분에 더하여, 기타 첨가제를 배합할 수도 있다. 이러한 첨가제로는, 예를 들어, 삼산화안티몬 등의 안티몬 화합물, 몰리브덴산아연담지탈크, 몰리브덴산아연담지산화아연 등의 몰리브덴 화합물, 포스파젠 화합물, 수산화알루미늄, 수산화마그네슘 등의 수산화물, 붕산아연, 주석산아연 등의 난연제, 카본블랙 등의 착색제, 하이드로탈사이트 등의 할로겐이온 트랩제 등을 들 수 있다.
[반도체 봉지용 기재가 부착된 봉지재의 제조방법]
본 발명에서 사용되는 반도체 봉지용 기재가 부착된 봉지재는, 기재의 일방의 표면에 봉지 수지층을 형성함으로써 제작할 수 있다. 봉지 수지층은, 기재의 일방의 표면에 미경화 또는 반경화의 열경화성 수지를 포함하는 조성물(상기 서술한 봉지 수지층을 형성하기 위한 조성물)을 시트상 혹은 필름상으로 적층하고, 진공라미네이트나 고온 진공 프레스, 열롤 등을 이용함으로써 형성하는 방법, 또한, 감압 또는 진공하에서, 인쇄나 디스펜스 등으로 액상 에폭시 수지나 실리콘 수지 등의 열경화성 수지를 포함하는 조성물을 도포하고 가열하는 방법, 나아가, 미경화 또는 반경화의 열경화성 수지를 포함하는 조성물을 프레스성형하는 방법 등, 각종 방법으로 형성할 수 있다.
본 발명의 반도체 장치의 제조방법의 봉지 공정에서는, 상기 서술한 바와 같은 반도체 봉지용 기재가 부착된 봉지재를 이용하여, 반도체 소자 탑재기판의 소자 탑재면을 일괄 봉지한다.
<기판 제거 공정>
본 발명의 반도체 장치의 제조방법에서는, 다음에, 상기 서술한 바와 같이 하여 소자 탑재면을 일괄 봉지한 반도체 소자 탑재기판으로부터 기판을 제거한다. 기판의 제거방법으로는, 연삭이나 에칭 등에 의해 제거하는 방법을 들 수 있다. 또한, 상기 서술한 바와 같이 준비 공정에서 기판과 배선층 사이에 가접착층을 형성한 경우에는, UV나 레이저 등에 의해 접착력을 저하시키고, 가접착층과 배선층 사이에서 박리시킬 수도 있다.
<범프 형성 공정>
본 발명의 반도체 장치의 제조방법은, 상기 서술한 기판을 제거하는 공정 후에, 기판의 제거에 의해 노출된 면(즉, 배선층) 상에 범프 등의 전극을 형성하는 공정을 갖는 것이 바람직하다. 이에 따라, 기판이 제거되고, 전극이 형성된 반도체 장치 집합체(복수의 반도체 소자가 일괄 봉지된 반도체 장치)가 제작된다.
범프의 형성방법으로는, 특별히 한정되지 않으나, 땜납볼이나 땜납도금 등 공지의 방법으로 행할 수 있다.
<다이싱 공정>
본 발명의 반도체 장치의 제조방법은, 상기 서술한 전극을 형성하는 공정 후에, 다이싱에 의해 개편화하는 공정을 갖는 것이 바람직하다. 이에 따라, 개편화된 반도체 장치가 제조된다. 또한, 다이싱하고, 개편화된 것에, 레이저 마크에 의한 인자(印字)를 행할 수도 있다.
이러한 본 발명의 제조방법으로 제조된 반도체 장치의 일 례의 개략단면도를 도 3에 나타낸다. 도 3의 반도체 장치(10)는, 플립칩형의 반도체 소자(3)가 경화 후의 봉지 수지층(6')으로 봉지된 것이고, 경화 후의 봉지 수지층(6')의 표면측에는 반도체 봉지용 기재가 부착된 봉지재의 기재(5)를 갖고, 반대측(플립칩형의 반도체 소자(3)측)에는 절연층(2a), 절연층(2b), 및 도금패턴(2c)으로 이루어진 배선층(2), 더 나아가 범프(8)를 갖는다.
또한, 여기서, 본 발명의 반도체 장치의 제조방법과 종래의 반도체 장치의 제조방법을 비교하여 설명한다.
도 4는, 일반적인 봉지 수지를 사용한 종래의 반도체 장치의 제조방법으로 팬아웃형 웨이퍼 레벨 패키지를 제조하는 경우의 플로우의 일 예를 나타내는 개략단면도이다. 도 4의 반도체 장치의 제조방법에서는, 먼저, 기판(101) 상에 형성된 배선층(102)(절연층(102a), 절연층(102b), 도금패턴(102c)) 상에 플립칩형의 반도체 소자(103)를 복수 탑재한 반도체 소자 탑재기판(104)을 준비한다(도 4(a): 준비 공정). 다음에, 플립칩형의 반도체 소자(103)와 배선층(102) 사이의 공간에 언더필재(111)를 침입시켜 경화시킨다(도 4(b): 언더필 공정). 다음에, 언더필된 반도체 소자 탑재기판(104)의 소자 탑재면을 봉지 수지(106)에 의해 경화 봉지한다. 이에 따라, 봉지 수지(106)는 경화 후의 봉지 수지(106')가 된다(도 4(c), (d): 봉지 공정). 다음에, 경화 후의 봉지 수지(106') 상에 지지기판(105)을 접합한다(도 4(e): 지지기판 접합 공정). 다음에, 기판(101)을 연삭이나 에칭 등에 의해 제거하고(도 4(f): 기판 제거 공정), 기판(101)의 제거에 의해 노출된 배선층(102) 상에 범프(108)를 형성한다(도 4(g): 범프 형성 공정). 다음에, 지지기판 접합 공정에서 접합한 지지기판(105)을 제거한다(도 4(h): 지지기판 제거 공정). 그리고, 이렇게 하여 얻어진 반도체 장치 집합체(109)를 다이싱에 의해 개편화하여 반도체 장치(110)를 제조한다(도 4(i): 다이싱 공정).
도 1과 도 4를 비교하면, 도 1의 본 발명의 반도체 장치의 제조방법이, 공정수가 적고, 제조 공정을 간략화할 수 있음을 알 수 있다. 이하, 본 발명에 있어서 생략가능한 공정에 대하여, 더욱 상세하게 설명한다.
종래의 반도체 장치의 제조방법에서는, 도 4에 나타나는 바와 같이, 언더필 공정과 봉지 공정을 다른 공정에서 행했었다. 통상, 언더필과 소자 탑재면의 일괄 봉지를 동시에 행하는 경우에는, 봉지 수지에 배합하는 필러(충전제)의 사이즈(입경)를 작게 할 필요가 있다. 그러나, 필러의 사이즈를 작게 하면 필러의 비표면적이 올라가고, 봉지 수지의 용융점도가 올라가므로, 필러를 고배합하기는 어렵다. 또한, 봉지 수지의 팽창계수가 높아지기 때문에, 봉지 후의 휨이 큰 문제가 된다. 이와 같이, 일반적인 봉지 수지를 이용하여 언더필과 소자 탑재면의 일괄 봉지를 동시에 행하는 것과, 휨의 억제를 양립하기는 어렵다. 이에 반해, 도 1에 나타내는 바와 같은 본 발명의 반도체 장치의 제조방법에서는, 반도체 봉지용 기재가 부착된 봉지재를 사용함으로써, 기재에 의해 휨을 억제할 수 있다. 이에 따라, 봉지 수지층의 물성의 자유도가 올라가고, 봉지 공정에서 언더필과 소자 탑재면의 일괄 봉지를 동시에 행하는 것이 가능해진다. 이와 같이, 본 발명이면, 종래법에 있어서 별도 행할 필요가 있었던 언더필 공정을 생략할 수 있다.
또한, 일반적인 봉지 수지를 사용하여 반도체 소자 탑재기판의 소자 탑재면을 봉지한 후에 기판을 제거하는 경우, 제거 공정 중이나 제거 공정 후에, 균열이나 결함, 뒤틀림이 발생하기 때문에, 지지기판을 봉지 수지층측에 접합하고 나서 기판의 제거를 행하는 것이 일반적이다. 이에, 종래의 반도체 장치의 제조방법에서는, 도 4에 나타나는 바와 같이, 봉지 공정 후에 지지기판 접합 공정을 행했었다. 이에 반해, 도 1에 나타내는 바와 같은 본 발명의 반도체 장치의 제조방법에서는, 반도체 봉지용 기재가 부착된 봉지재를 사용함으로써, 기재의 보강효과에 의해 매우 강도가 높은 성형물을 얻을 수 있다. 따라서, 봉지 수지층측에 지지기판을 접합하는 일 없이, 기판을 제거하는 것이 가능해진다. 이와 같이, 본 발명이면, 종래법에 있어서 별도 행할 필요가 있었던 지지기판의 접합 공정을 생략할 수 있다.
또한, 지지기판을 사용하는 경우에는, 다이싱 공정 전에 지지기판을 제거하는 공정도 필요해진다. 이 지지기판 제거 공정은, 통상, 상기 서술한 기판의 제거 공정과 마찬가지로, 연삭이나 에칭 등의 방법, 혹은 지지기판 접합 공정에서 지지기판과 봉지 수지층 사이에 가접착층을 형성시킨 경우는, UV나 레이저 등에 의해 접착력을 저하시키고, 가접착층과 배선층 사이에서 박리시키는 방법으로 행해진다. 이에 반해, 도 1에 나타내는 바와 같은 본 발명의 반도체 장치의 제조방법에서는, 상기 서술한 바와 같이 지지기판을 사용할 필요가 없으므로, 당연히, 지지기판을 제거할 필요도 없다. 이와 같이, 본 발명이면, 종래법에 있어서 별도 행할 필요가 있었던 지지기판의 제거 공정도 생략할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조방법이면, 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃형 웨이퍼 레벨 패키지의 제조에 있어서 필요했었던 몇 가지의 공정을 생략(단축)하고 간략화함으로써, 제조비용의 저감이나 수율의 향상을 달성할 수 있다.
실시예
이하, 실시예 및 비교예를 이용하여 본 발명을 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
<기재의 제작>
크레졸노볼락형 에폭시 수지(상품명: EPICLON-N695, DIC제) 60질량부, 페놀노볼락 수지(상품명: TD2090, DIC제) 30질량부, 흑색안료로서 카본블랙(상품명: 3230B, 미쯔비시화학제) 3질량부, 촉매TPP(트리페닐포스핀) 0.6질량부에, 톨루엔 300질량부를 첨가하여 교반혼합하여, 에폭시 수지 조성물의 톨루엔 분산액을 조제하였다. 이 에폭시 수지 조성물의 톨루엔 분산액에 섬유기재로서 E유리클로스(닛토보우세키제, 두께: 150㎛)를 침지함으로써, 에폭시 수지 조성물의 톨루엔 분산액을 E유리클로스에 함침시켰다. 이 유리클로스를 120℃에서 15분간 방치함으로써 톨루엔을 휘발시켰다. 이 유리클로스를 175℃에서 5분간 가열 성형하여 성형품을 얻고, 다시 이것을 180℃에서 4시간 가열(2차 경화)함으로써, 함침시킨 에폭시 수지 조성물을 경화시키고, 섬유기재층의 양면에 에폭시 수지 조성물의 경화물층이 형성된, 400mm×500mm, 두께 0.16mm의 에폭시 수지 함침 섬유기재 X1을 얻었다. 이 에폭시 수지 함침 섬유기재 X1의 0℃ 내지 200℃에 있어서의 선팽창계수는 9~13ppm/℃였다.
<봉지 수지층이 되는 수지 조성물의 조제>
크레졸노볼락형 에폭시 수지(상품명: EPICLON-N655, DIC제) 60질량부, 페놀노볼락 수지(상품명: BRG555, 쇼와고분자제) 30질량부, 평균입경 1.2㎛의 구상 실리카 400질량부(상품명: SO32R, 아드마텍스사제), 촉매TPP(트리페닐포스핀) 0.2질량부, 실란커플링제:3-글리시독시프로필트리메톡시실란(상품명: KBM403, 신에츠화학공업제) 0.5질량부, 흑색안료로서 카본블랙(상품명: 3230B, 미쯔비시화학제) 3질량부를 고속혼합 장치로 충분히 혼합한 후, 연속혼련 장치로 가열 혼련하고, 이어서 T다이로부터 압출함으로써, 390mm×490mm, 두께 0.3mm의 시트상의 열경화성 수지 조성물 Y1을 얻었다. 페러렐 플레이트형 점탄성 측정장치(장치명: MR300, 레올로지사제)로 측정한 이 열경화성 수지 조성물 Y1의 100℃ 내지 200℃에 있어서의 최저용융점도는 30Pa·s였다.
<반도체 봉지용 기재가 부착된 봉지재의 제작>
상기 에폭시 수지 함침 섬유기재 X1 상에, 상기 시트상의 열경화성 수지 조성물 Y1을 재치하고, 닛코머티리얼즈사제의 진공 라미네이터를 이용하여, 진공도 50Pa, 온도 50℃, 시간 60초의 조건으로 라미네이트함으로써 반도체 봉지용 기재가 부착된 봉지재 Z1을 제작하였다.
<반도체 소자 탑재기판의 제작>
직경 200mm, 725㎛ 두께의 실리콘 웨이퍼 상에 증착에 의해 구리막을 형성하고, 열경화성 페놀변성실리콘계 레지스트재료를 스핀코팅으로 도포하고, 100℃, 100초의 조건으로 프리베이크를 행하여, 두께 10㎛의 레지스트막을 형성하였다. 이어서, 목적의 패턴을 형성하기 위한 마스크를 상기 레지스트막 상에 덮고, 파장 320nm의 에너지선을 노광량 1~5,000mJ/cm2 정도 조사하였다. 다시, 2질량%테트라메틸암모늄하이드록사이드(TMAH)의 알칼리수용액의 현상액을 이용하고, 3분간 퍼들(pulddle)법에 의해 현상함으로써, 기판 상에 목적의 패턴을 형성하였다. 패턴을 형성한 기판에 대해, 산소 플라즈마 등에 의한 애싱을 첨가함으로써, 패턴 상의 미소한 레지스트 잔사를 제거함과 함께, 레지스트 표면을 친수화처리하고, 계속해서 무전해법에 의해 구리도금을 행함으로써, 기판 상에 금속패턴을 얻었다. 더미범프가 형성된 가로세로 10mm 두께 200㎛ 두께인 칩의 네 모퉁이에 시판의 접착제를 도포하고, 상기 금속패턴이 얻어진 기판 상에 붙였다. 더미범프직경은 30㎛, 범프피치는 60㎛이고, 칩과 레지스트막 사이에는 30㎛의 간극이 형성되어 있다.
<지지기판의 제작>
1mm 두께의 붕규산유리판(상품명: TEMPAX Float, SCHOTTJENAer GLAS사제)을 직경 8인치(200mm)의 사이즈로 잘라내, 지지기판으로 하였다. 지지기판과 봉지 수지층을 접합할 때에는 접착제(상품명: SFX-513S, 신에츠화학공업제)를 사용하였다.
이상과 같이 하여 제작·조제한 재료를 사용하여, 반도체 장치의 제조를 행하였다.
[실시예 1]
상기 반도체 봉지용 기재가 부착된 봉지재 Z1과 반도체 소자 탑재기판을 닛코머티리얼즈사의 진공 프레스를 이용하여, 진공도 2,000Pa, 압력 1.0MPa, 150℃, 300초의 조건으로 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 150℃에서 4시간 포스트 큐어한 후, 그라인더(장치명: DAG810, 디스코사제)를 이용하여 기판을 연삭함으로써 제거하고, 배선층을 노출시켰다. 노출된 배선층에 인쇄기(장치명: DEK HORIZON APi, DEK사제)를 이용하여 땜납 페이스트를 소정의 위치에 인쇄하고, 리플로우 장치(장치명: TNP40, 타무라사제)를 사용하여 최고도달온도 265℃에서 리플로우를 행하였다. 다시, 다이서(장치명: DAD323, 디스코사제)를 이용하여 개편화를 행하였다. 압축 성형에서부터 개편화까지 일련의 공정을 통해 작업성은 양호하였다.
[실시예 2]
상기 반도체 봉지용 기재가 부착된 봉지재 Z1과 반도체 소자 탑재기판을 닛코머티리얼즈사의 진공 프레스를 이용하여, 진공도 100Pa, 압력 5.0MPa, 175℃, 180초의 조건으로 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후의 포스트 큐어 이후는 실시예 1과 동일한 조작을 행하고, 개편화까지 행하였다. 압축 성형에서부터 개편화까지 일련의 공정을 통해 작업성은 양호하였다.
[비교예 1]
상기 열경화성 수지 조성물 Y1과 반도체 소자 탑재기판을 닛코머티리얼즈사의 진공 프레스를 이용하여, 진공도 100Pa, 압력 5.0MPa, 175℃, 180초의 조건으로 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 150℃에서 4시간 포스트 큐어한 후, 그라인더(장치명: DAG810, 디스코사제)를 이용하여 기판을 연삭함으로써 제거하고, 배선층을 노출시킨 결과, 휨이 매우 커져, 다음 공정의 전극의 형성을 행할 수 없었다.
[비교예 2]
상기 열경화성 수지 조성물 Y1과 반도체 소자 탑재기판을 닛코머티리얼즈사의 진공 프레스를 이용하여, 진공도 100Pa, 압력 5.0MPa, 175℃, 180초의 조건으로 압축 성형함으로써 경화 봉지하였다. 경화 봉지 후, 150℃에서 4시간 포스트 큐어한 후, 상기 지지기판을 봉지 수지층측에 접합하였다. 그 후, 그라인더(장치명: DAG810, 디스코사제)를 이용하여 기판을 연삭함으로써 제거하고, 배선층을 노출시켰다. 노출된 배선층에 인쇄기(장치명: DEK HORIZON APi, DEK사제)를 이용하여 땜납 페이스트를 소정의 위치에 인쇄하고, 리플로우 장치(장치명: TNP40, 타무라사제)를 사용하여 최고도달온도 265℃에서 리플로우를 행하였다. 다시, 그라인더(장치명: DAG810, 디스코사제)를 이용하여, 지지기판을 연삭함으로써 제거하였다. 지지기판 제거 후의 성형물은 매우 약해, 다이싱에 의한 개편화 전에 크랙이 생겼다. 게다가, 공정이 많아 번잡하였다.
이상과 같이, 본 발명의 제조방법으로 반도체 장치를 제조한 실시예 1, 2에서는, 압축 성형에서부터 개편화까지 일련의 공정을 통해 작업성은 양호하고, 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치의 제조 공정을 단축할 수 있었다. 한편, 반도체 봉지용 기재가 부착된 봉지재도 지지기판도 이용하지 않고서 열경화성 수지 조성물로 봉지한 비교예 1, 및 반도체 봉지용 기재가 부착된 봉지재를 이용하지 않고서 열경화성 수지 조성물로 봉지하고, 그 후 지지기판을 접합한 비교예 2에서는, 휨이 발생하거나 성형물에 크랙이 발생하거나 하여, 반도체 장치를 제조할 수 없었다. 이 점으로부터, 본 발명의 반도체 장치의 제조방법이면, 보이드 등의 봉지결함이나 휨을 발생시키는 일 없이, 반도체 장치, 특히 팬아웃 패키지의 제조 공정을 단축할 수 있음이 명백해졌다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
1... 기판
2... 배선층
2a, 2b... 절연층
2c... 도금패턴
3... 플립칩형의 반도체 소자
4... 반도체 소자 탑재기판
5... 기재
6... 봉지 수지층
6'... 경화 후의 봉지 수지층
7... 반도체 봉지용 기재가 부착된 봉지재,
8... 범프
9... 반도체 장치 집합체
10... 반도체 장치

Claims (15)

  1. 반도체 장치를 제조하는 방법으로서,
    기판 상에 형성된 배선층 상에 플립칩형의 반도체 소자를 복수 탑재한 반도체 소자 탑재기판을 준비하는 공정과,
    이 반도체 소자 탑재기판의 소자 탑재면을, 기재와 이 기재의 일방의 표면에 형성된 미경화 또는 반경화의 열경화성 수지성분을 포함하는 봉지 수지층을 갖는 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정과,
    이 일괄 봉지한 반도체 소자 탑재기판으로부터 상기 기판을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정을, 성형온도가 80℃~200℃, 성형압력이 0.2~30MPa, 진공압력 10,000Pa 이하의 감압하에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 기판을 제거하는 공정 후에, 상기 기판의 제거에 의해 노출된 면 상에 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2항에 있어서,
    상기 기판을 제거하는 공정 후에, 상기 기판의 제거에 의해 노출된 면 상에 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제3항에 있어서,
    상기 전극을 형성하는 공정 후에, 다이싱에 의해 개편화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서,
    상기 전극을 형성하는 공정 후에, 다이싱에 의해 개편화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제2항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제3항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제4항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제5항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제6항에 있어서,
    상기 기재로서, 섬유기재에 열경화성 수지 조성물이 함침되어 경화된 섬유함유 수지기재이고, 0℃ 내지 200℃의 범위에 있어서의 선팽창계수가 3~20ppm/℃인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 봉지 수지층으로서, 무기 충전재를 포함하고, 이 무기 충전재의 양이 상기 봉지 수지층을 형성하기 위한 조성물 전체의 80~95질량%이고, 상기 봉지 수지층의 경화 전의 상태로 100℃ 내지 200℃에 있어서의 최저용융점도가 0.1~300Pa·s인 것을 이용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 플립칩형의 반도체 소자와 상기 배선층 사이의 언더필을 미리 행하지 않고, 상기 반도체 봉지용 기재가 부착된 봉지재에 의해 일괄 봉지하는 공정에서 상기 언더필을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 반도체 장치로서, 팬아웃형 웨이퍼 레벨 패키지를 제조하는 것을 특징으로 하는 반도체 장치의 제조방법.
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