JPH0786502A - マルチチップｉｃの製造方法 - Google Patents
マルチチップｉｃの製造方法Info
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Abstract
(57)【要約】
【目的】 小型で安価なマルチチップＩＣを歩留りよく
製造する。 【構成】 素子位置決め基板１０の上面には、半導体素
子２，３，４を納めた時にそれらの表面と素子位置決め
基板１０の表面とが同一平面となるような深さの凹部１
１を形成しておく。まず、素子位置決め基板１０の凹部
１１内に各半導体素子２，３，４を納め、その上に絶縁
体層６を成膜し、絶縁体層６の上にパターン配線８を形
成して各半導体素子２，３，４同志を電気的に接続し、
その上を保護膜７で覆う。配線部分が出来上がると、素
子位置決め基板１０を各半導体素子２，３，４から取り
外し、素子位置決め基板１０で覆われていた部分にエポ
キシ樹脂等の樹脂材料でハウジング５を成形し、マルチ
チップＩＣ１を完成する。
製造する。 【構成】 素子位置決め基板１０の上面には、半導体素
子２，３，４を納めた時にそれらの表面と素子位置決め
基板１０の表面とが同一平面となるような深さの凹部１
１を形成しておく。まず、素子位置決め基板１０の凹部
１１内に各半導体素子２，３，４を納め、その上に絶縁
体層６を成膜し、絶縁体層６の上にパターン配線８を形
成して各半導体素子２，３，４同志を電気的に接続し、
その上を保護膜７で覆う。配線部分が出来上がると、素
子位置決め基板１０を各半導体素子２，３，４から取り
外し、素子位置決め基板１０で覆われていた部分にエポ
キシ樹脂等の樹脂材料でハウジング５を成形し、マルチ
チップＩＣ１を完成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体素子を成
形によって集積化したマルチチップＩＣの製造方法に関
する。具体的にいうと、情報処理機器や家庭電化製品に
用いられるＩＣチップや半導体物理量センサ等の半導体
素子を集積化してチップ化したマルチチップＩＣの製造
方法に関する。
形によって集積化したマルチチップＩＣの製造方法に関
する。具体的にいうと、情報処理機器や家庭電化製品に
用いられるＩＣチップや半導体物理量センサ等の半導体
素子を集積化してチップ化したマルチチップＩＣの製造
方法に関する。
【０００２】
【従来の技術とその問題点】ベアチップＩＣを高密度実
装する方法としては、ワイヤボンディング法からＴＡＢ
（Tape Automated Bonding）実装技術やフリップチップ
ボンディング法などに移行しつつあるが、高密度実装化
がさらに進むと、回路基板の配線ピッチも次第に狭小化
する。ところが、回路基板の配線ピッチが狭くなると、
それに従って配線間にハンダブリッジ等を生じさせるこ
となくハンダ付けを行なうことが困難になり、製品歩留
りが低下する。さらに、配線パターンのピッチにも限度
があり、０.１ｍｍ以下のピッチで配線パターンを作製
することが難しかった。さらに、回路基板は通常ＰＣＢ
等の材質によって作製されたものが用いられるが、ベア
チップＩＣの材料であるシリコンとの熱膨張係数の差が
大きいため、環境変化による熱疲労などを生じ易く、特
にハンダ接合部にクラックが発生し易かった。
装する方法としては、ワイヤボンディング法からＴＡＢ
（Tape Automated Bonding）実装技術やフリップチップ
ボンディング法などに移行しつつあるが、高密度実装化
がさらに進むと、回路基板の配線ピッチも次第に狭小化
する。ところが、回路基板の配線ピッチが狭くなると、
それに従って配線間にハンダブリッジ等を生じさせるこ
となくハンダ付けを行なうことが困難になり、製品歩留
りが低下する。さらに、配線パターンのピッチにも限度
があり、０.１ｍｍ以下のピッチで配線パターンを作製
することが難しかった。さらに、回路基板は通常ＰＣＢ
等の材質によって作製されたものが用いられるが、ベア
チップＩＣの材料であるシリコンとの熱膨張係数の差が
大きいため、環境変化による熱疲労などを生じ易く、特
にハンダ接合部にクラックが発生し易かった。
【０００３】また、ＩＣを高集積化する方法としては、
複数個分のＩＣを大規模集積回路化してワンチップにす
る方法があるが、回路が大規模化すると一部の欠陥によ
って全体が不良となるために歩留りの低下を免れず、回
路基板等への実装も難しくなるという問題がある。ま
た、多くの回路が１つにまとめられる結果、特定用途向
けのＩＣチップとして用いられることになりがちで、汎
用性が低下し、種々のＩＣを製作する毎にチップ設計が
必要になるという欠点があった。
複数個分のＩＣを大規模集積回路化してワンチップにす
る方法があるが、回路が大規模化すると一部の欠陥によ
って全体が不良となるために歩留りの低下を免れず、回
路基板等への実装も難しくなるという問題がある。ま
た、多くの回路が１つにまとめられる結果、特定用途向
けのＩＣチップとして用いられることになりがちで、汎
用性が低下し、種々のＩＣを製作する毎にチップ設計が
必要になるという欠点があった。
【０００４】一方、複数個のベアチップＩＣを集積化し
てマルチチップＩＣを製作する方法として、半導体基板
に凹部を形成し、この半導体基板の凹部内に各ベアチッ
プＩＣを埋め込み、その上に配線を施して半導体基板と
各ベアチップＩＣをそのまま一体化してマルチチップＩ
Ｃとする方法も考えられている。しかし、この方法で
は、半導体基板に凹部を形成する工程が複雑となってい
た。また、各ベアチップＩＣの表面を平らにするために
は、凹部の深さも均一にする必要があるが、凹部の深さ
精度を出すことが困難であった。
てマルチチップＩＣを製作する方法として、半導体基板
に凹部を形成し、この半導体基板の凹部内に各ベアチッ
プＩＣを埋め込み、その上に配線を施して半導体基板と
各ベアチップＩＣをそのまま一体化してマルチチップＩ
Ｃとする方法も考えられている。しかし、この方法で
は、半導体基板に凹部を形成する工程が複雑となってい
た。また、各ベアチップＩＣの表面を平らにするために
は、凹部の深さも均一にする必要があるが、凹部の深さ
精度を出すことが困難であった。
【０００５】
【発明が解決しようとする課題】本発明は叙上の従来例
の欠点に鑑みてなされたものであり、その目的とすると
ころは、小型で安価なマルチチップＩＣを歩留りよく製
造する方法を提供することにある。
の欠点に鑑みてなされたものであり、その目的とすると
ころは、小型で安価なマルチチップＩＣを歩留りよく製
造する方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明によるマルチチッ
プＩＣの製造方法は、信号処理回路機能やセンシング機
能を有する複数の半導体素子を集積化し電気的に接続し
たマルチチップＩＣの製造方法であって、素子位置決め
基板に形成された複数の凹部内に前記複数の半導体素子
をそれぞれ納めて各半導体素子及び素子位置決め基板の
表面を均一に揃え、この各半導体素子及び素子位置決め
基板の表面に絶縁膜を形成すると共に各半導体素子を電
気的に接続し、この後、前記素子位置決め基板を各半導
体素子から取り外し、各半導体素子に集積用部材を成形
して各半導体素子を集積化することを特徴としている。
プＩＣの製造方法は、信号処理回路機能やセンシング機
能を有する複数の半導体素子を集積化し電気的に接続し
たマルチチップＩＣの製造方法であって、素子位置決め
基板に形成された複数の凹部内に前記複数の半導体素子
をそれぞれ納めて各半導体素子及び素子位置決め基板の
表面を均一に揃え、この各半導体素子及び素子位置決め
基板の表面に絶縁膜を形成すると共に各半導体素子を電
気的に接続し、この後、前記素子位置決め基板を各半導
体素子から取り外し、各半導体素子に集積用部材を成形
して各半導体素子を集積化することを特徴としている。
【０００７】上記製造方法においては、前記素子位置決
め基板を各半導体素子から取り外した後、半導体素子と
熱膨張係数の等しい平坦な半導体プレートやセラミック
プレート等のプレート上に各半導体素子を載置し、半導
体素子間の空間に充填させた成形材料と前記プレートに
よって前記集積用部材を構成してもよい。
め基板を各半導体素子から取り外した後、半導体素子と
熱膨張係数の等しい平坦な半導体プレートやセラミック
プレート等のプレート上に各半導体素子を載置し、半導
体素子間の空間に充填させた成形材料と前記プレートに
よって前記集積用部材を構成してもよい。
【０００８】さらに、前記素子位置決め基板とその凹部
内に納められた各半導体素子との表面に前記絶縁膜を形
成し、この絶縁膜の上にリフトオフ法やエッチング法に
よってパターン配線を形成して各半導体素子を電気的に
接続してもよい。
内に納められた各半導体素子との表面に前記絶縁膜を形
成し、この絶縁膜の上にリフトオフ法やエッチング法に
よってパターン配線を形成して各半導体素子を電気的に
接続してもよい。
【０００９】さらに、前記凹部に前記半導体素子を納め
る前に前記素子位置決め基板の表面に薄膜を形成してお
き、各半導体素子及び素子位置決め基板の表面に絶縁膜
を形成すると共に各半導体素子を電気的に接続した後、
前記薄膜を除去することによって前記素子位置決め基板
を各半導体素子から切り離すようにしてもよい。
る前に前記素子位置決め基板の表面に薄膜を形成してお
き、各半導体素子及び素子位置決め基板の表面に絶縁膜
を形成すると共に各半導体素子を電気的に接続した後、
前記薄膜を除去することによって前記素子位置決め基板
を各半導体素子から切り離すようにしてもよい。
【００１０】さらに、前記集積用部材の少なくとも１つ
の半導体素子に対応する箇所に開口部を設けてもよい。
の半導体素子に対応する箇所に開口部を設けてもよい。
【００１１】また、本発明によるマルチチップＩＣの製
造方法は、信号処理回路機能やセンシング機能を有する
複数の半導体素子を集積化し電気的に接続したマルチチ
ップＩＣの製造方法であって、素子位置決め母基板に形
成された複数組の凹部内に複数組の半導体素子をそれぞ
れ納めて各半導体素子及び素子位置決め母基板の表面を
均一に揃え、この各半導体素子及び素子位置決め母基板
の表面に絶縁膜を形成すると共に各半導体素子を電気的
に接続し、この後、前記素子位置決め母基板を各半導体
素子から取り外し、各半導体素子に集積用部材を成形し
て複数個のマルチチップＩＣを集積化したマルチチップ
ＩＣ集合体を作製し、ついでマルチチップＩＣ集合体を
個々のマルチチップＩＣに分割することを特徴としてい
る。
造方法は、信号処理回路機能やセンシング機能を有する
複数の半導体素子を集積化し電気的に接続したマルチチ
ップＩＣの製造方法であって、素子位置決め母基板に形
成された複数組の凹部内に複数組の半導体素子をそれぞ
れ納めて各半導体素子及び素子位置決め母基板の表面を
均一に揃え、この各半導体素子及び素子位置決め母基板
の表面に絶縁膜を形成すると共に各半導体素子を電気的
に接続し、この後、前記素子位置決め母基板を各半導体
素子から取り外し、各半導体素子に集積用部材を成形し
て複数個のマルチチップＩＣを集積化したマルチチップ
ＩＣ集合体を作製し、ついでマルチチップＩＣ集合体を
個々のマルチチップＩＣに分割することを特徴としてい
る。
【００１２】上記各製造方法においては、前記半導体素
子が、信号処理回路素子、増幅回路素子、演算処理回路
素子および伝送回路素子のように機能的なまとまりを有
する複数の素子であってもよい。あるいは、前記複数の
半導体素子が、計測対象物を電気的物理量に変換する検
出器、検出器の出力を電気的に変換する処理回路チップ
および電気的物理量を出力する回路チップであってもよ
い。
子が、信号処理回路素子、増幅回路素子、演算処理回路
素子および伝送回路素子のように機能的なまとまりを有
する複数の素子であってもよい。あるいは、前記複数の
半導体素子が、計測対象物を電気的物理量に変換する検
出器、検出器の出力を電気的に変換する処理回路チップ
および電気的物理量を出力する回路チップであってもよ
い。
【００１３】
【作用】本発明にあっては、素子位置決め基板を用いて
複数の半導体素子を位置決めし、その状態で各半導体素
子に配線部分を形成した後、素子位置決め基板を半導体
素子から取り外してハウジングを成形することによって
各半導体素子を集積化している。従って、素子位置決め
基板の凹部を精度良く製作しておくことにより、各半導
体素子の表面を平らに揃えて位置決めし、配線部分を製
作することができ、精度良くマルチチップＩＣを製作す
ることができる。しかも、この精度の要求される素子位
置決め基板は半導体素子から取り外して繰り返し使用す
ることができるので、マルチチップＩＣを安価に製作す
ることが可能になる。
複数の半導体素子を位置決めし、その状態で各半導体素
子に配線部分を形成した後、素子位置決め基板を半導体
素子から取り外してハウジングを成形することによって
各半導体素子を集積化している。従って、素子位置決め
基板の凹部を精度良く製作しておくことにより、各半導
体素子の表面を平らに揃えて位置決めし、配線部分を製
作することができ、精度良くマルチチップＩＣを製作す
ることができる。しかも、この精度の要求される素子位
置決め基板は半導体素子から取り外して繰り返し使用す
ることができるので、マルチチップＩＣを安価に製作す
ることが可能になる。
【００１４】また、ベアチップ状態の半導体素子を集積
化することができるので、半導体素子間の間隔を小さく
でき、ワンチップのＩＣのように高集積化と高密度化が
可能である。しかも、各種の半導体素子を配置し、その
素子構成に合った配線パターンのみを設計すればよいの
で、汎用化を高めることができると共に、ワンチップ化
したＩＣに比べて開発時間の短縮を図ることができる。
化することができるので、半導体素子間の間隔を小さく
でき、ワンチップのＩＣのように高集積化と高密度化が
可能である。しかも、各種の半導体素子を配置し、その
素子構成に合った配線パターンのみを設計すればよいの
で、汎用化を高めることができると共に、ワンチップ化
したＩＣに比べて開発時間の短縮を図ることができる。
【００１５】さらに、複数の半導体素子を集積化してマ
ルチチップＩＣを構成しているので、集積化する前に各
半導体素子の特性を検査して実装することができ、ワン
チップＩＣに比べて製品歩留りを向上させることがで
き、コストダウンを図ることができる。
ルチチップＩＣを構成しているので、集積化する前に各
半導体素子の特性を検査して実装することができ、ワン
チップＩＣに比べて製品歩留りを向上させることがで
き、コストダウンを図ることができる。
【００１６】また、複数の半導体素子を素子位置決め基
板の凹所に納め、全ての半導体素子に対して配線部分を
一括して形成することができるので、ハンダ付け作業や
ワイヤボンディングすることが不要になり、超小型のマ
ルチチップＩＣを量産することが可能になる。しかも、
従来のＴＡＢ実装技術やフリップチップボンディング法
に比べて配線長や接続長さを極端に短くできるので、電
気的特性も著しく向上させることができる。
板の凹所に納め、全ての半導体素子に対して配線部分を
一括して形成することができるので、ハンダ付け作業や
ワイヤボンディングすることが不要になり、超小型のマ
ルチチップＩＣを量産することが可能になる。しかも、
従来のＴＡＢ実装技術やフリップチップボンディング法
に比べて配線長や接続長さを極端に短くできるので、電
気的特性も著しく向上させることができる。
【００１７】
【実施例】図１は本発明の一実施例によるマルチチップ
ＩＣを示す斜視図である。但し、パターン配線は保護膜
に覆われており、実際には外部から見えないが、便宜上
表面にパターン配線を表わしている。このマルチチップ
ＩＣ１は、用途に応じた電気的回路機能やセンシング機
能を有する複数の半導体素子（ベアチップ）２，３，４
を有しており、これらの半導体素子２，３，４はハウジ
ング（集積用部材）５によって集積一体化されている。
また、半導体素子２，３，４及びハウジング５の表面に
は絶縁体層６，保護膜７や各半導体素子２，３，４を電
気的に接続するパターン配線８や出力端子９が形成され
ている。
ＩＣを示す斜視図である。但し、パターン配線は保護膜
に覆われており、実際には外部から見えないが、便宜上
表面にパターン配線を表わしている。このマルチチップ
ＩＣ１は、用途に応じた電気的回路機能やセンシング機
能を有する複数の半導体素子（ベアチップ）２，３，４
を有しており、これらの半導体素子２，３，４はハウジ
ング（集積用部材）５によって集積一体化されている。
また、半導体素子２，３，４及びハウジング５の表面に
は絶縁体層６，保護膜７や各半導体素子２，３，４を電
気的に接続するパターン配線８や出力端子９が形成され
ている。
【００１８】このようなマルチチップＩＣ１の例として
は、例えばモータ駆動用ＩＣが考えられる。この場合に
は、ＰＷＭ（パルス幅変調）回路２ａ、ＰＬＬ（フェー
ズ・ロックド・ループ）回路２ｂ及びセンサコントロー
ラ２ｃからなるモータコントローラを半導体素子２と
し、３相ドライバ回路３ａ，３ｂ，３ｃを構成されたＩ
Ｃチップを半導体素子３とし、電源回路４ａ及びインタ
ーフェース回路４ｂを構成されたＩＣチップを半導体素
子４とすればよい。このような構成のマルチチップＩＣ
１は、複数の半導体素子２，３，４を集積一体化して構
成されているので、２相駆動モータ、３相駆動モータ、
交流電源用モータ、直流電源用モータ等の種々のモータ
に対し、いずれかの半導体素子２，３，４を各用途に応
じたものに置き換えることで対応することができる。別
な例としては、計測対象物の物理量（圧力、加速度、速
度、温度、湿度など）を検出するためのセンサ、例えば
加速度センサの場合では、半導体素子２にＸ軸方向、Ｙ
軸方向及びＺ軸方向の各加速度感知ユニット２ａ，２
ｂ，２ｃを構成し、半導体素子３に各感知ユニット２
ａ，２ｂ，２ｃの信号処理回路３ａ，３ｂ，３ｃを構成
し、信号処理回路３ａ，３ｂ，３ｃの各信号から必要な
情報を判断する回路４ａと外部に伝送する回路４ｂを半
導体素子４に構成することができる。また、このような
マルチチップＩＣ１は、他の家電製品等の制御部向けに
も適用することができる。また、搭載する半導体素子の
素子数は３個に限るものでなく任意であって、例えば半
導体素子として、信号処理回路素子、増幅回路素子、演
算処理回路素子および伝送回路素子を搭載してもよい。
は、例えばモータ駆動用ＩＣが考えられる。この場合に
は、ＰＷＭ（パルス幅変調）回路２ａ、ＰＬＬ（フェー
ズ・ロックド・ループ）回路２ｂ及びセンサコントロー
ラ２ｃからなるモータコントローラを半導体素子２と
し、３相ドライバ回路３ａ，３ｂ，３ｃを構成されたＩ
Ｃチップを半導体素子３とし、電源回路４ａ及びインタ
ーフェース回路４ｂを構成されたＩＣチップを半導体素
子４とすればよい。このような構成のマルチチップＩＣ
１は、複数の半導体素子２，３，４を集積一体化して構
成されているので、２相駆動モータ、３相駆動モータ、
交流電源用モータ、直流電源用モータ等の種々のモータ
に対し、いずれかの半導体素子２，３，４を各用途に応
じたものに置き換えることで対応することができる。別
な例としては、計測対象物の物理量（圧力、加速度、速
度、温度、湿度など）を検出するためのセンサ、例えば
加速度センサの場合では、半導体素子２にＸ軸方向、Ｙ
軸方向及びＺ軸方向の各加速度感知ユニット２ａ，２
ｂ，２ｃを構成し、半導体素子３に各感知ユニット２
ａ，２ｂ，２ｃの信号処理回路３ａ，３ｂ，３ｃを構成
し、信号処理回路３ａ，３ｂ，３ｃの各信号から必要な
情報を判断する回路４ａと外部に伝送する回路４ｂを半
導体素子４に構成することができる。また、このような
マルチチップＩＣ１は、他の家電製品等の制御部向けに
も適用することができる。また、搭載する半導体素子の
素子数は３個に限るものでなく任意であって、例えば半
導体素子として、信号処理回路素子、増幅回路素子、演
算処理回路素子および伝送回路素子を搭載してもよい。
【００１９】図２は上記のようなマルチチップＩＣ１を
製造するための方法を示す断面図、図３は図２の一部破
断した拡大断面図である。１０は各半導体素子２，３，
４を納めるための凹部１１を上面に形成された素子位置
決め基板であって、セラミック基板や金属金型等の精度
の得やすい材質によって形成されている。また、各半導
体素子２，３，４の上面はパッシベーション膜１２によ
って覆われており、所定位置には外部端子１３が形成さ
れている。素子位置決め基板１０に形成されている凹部
１１の深さは、凹部１１内に半導体素子２，３，４を納
めた時、図３に示すように各半導体素子２，３，４の表
面（つまり、パッシベーション膜１２及び外部端子１３
の表面）と素子位置決め基板１０の表面とが同一平面上
となるようにしている。しかして、各半導体素子２，
３，４を集積化してマルチチップＩＣ１を製作するに
は、まず、この素子位置決め基板１０の凹部１１内に各
半導体素子２，３，４を搭載し、ポリイミド等の絶縁体
を塗布して半導体素子２，３，４及び素子位置決め基板
１０に表面が均一になるように絶縁体層６を成膜すると
共に半導体素子２，３，４と凹部１１との隙間を絶縁体
層６によって埋める。つぎに、ケミカルメカニカルポリ
ッシュ（ＣＭＰ）法によって絶縁体層６の表面を化学研
削し、パターン配線８を形成するための表面を得る。つ
いで、フォトリソグラフィ法により絶縁体層６に配線用
孔１４を開口して当該配線用孔１４から半導体素子２，
３，４の各外部端子１３を露出させる。つぎに、絶縁体
層６の上にレジスト膜（図示せず）を設け、Ｘ線リソグ
ラフィ法によってレジスト膜にパターン配線８を形成す
るための開口部をあけてネガティブ層とした後、この上
にメッキ、蒸着あるいはスパッタなどによってアルミニ
ウムや合金等の配線用金属を析出させ、リフトオフ法に
よってパターン配線８を形成する。あるいは、絶縁体層
６の上に銅箔を接着した後、銅箔をエッチングすること
によってパターン配線８を形成してもよい。この結果、
配線用孔１４を通してパターン配線８が外部端子１３に
接続され、またパターン配線８によって各半導体素子
２，３，４が電気的に接続される。この場合、一度に配
線を行なえない場合には、多層に絶縁体層６を形成する
ことにより、パターン配線８も多層配線としても良い。
こうして所望のパターン配線８が形成されると、パター
ン配線８の上から絶縁体６の表面をＳｉＮ等の保護膜７
でコーティングし、保護膜７の一部を開口してパターン
配線８の端部を露出させ、パターン配線８と接続するよ
うにして保護膜７の開口内に出力端子９を形成する。こ
うして配線部分が出来上がると、素子位置決め基板１０
を各半導体素子２，３，４から取り外し、製造工程にお
いて素子位置決め基板１０で覆われていた部分にエポキ
シ樹脂等の樹脂材料でハウジング５を成形し、各半導体
素子２，３，４及び配線部分を一体化し、図１のような
マルチチップＩＣ１を完成する。
製造するための方法を示す断面図、図３は図２の一部破
断した拡大断面図である。１０は各半導体素子２，３，
４を納めるための凹部１１を上面に形成された素子位置
決め基板であって、セラミック基板や金属金型等の精度
の得やすい材質によって形成されている。また、各半導
体素子２，３，４の上面はパッシベーション膜１２によ
って覆われており、所定位置には外部端子１３が形成さ
れている。素子位置決め基板１０に形成されている凹部
１１の深さは、凹部１１内に半導体素子２，３，４を納
めた時、図３に示すように各半導体素子２，３，４の表
面（つまり、パッシベーション膜１２及び外部端子１３
の表面）と素子位置決め基板１０の表面とが同一平面上
となるようにしている。しかして、各半導体素子２，
３，４を集積化してマルチチップＩＣ１を製作するに
は、まず、この素子位置決め基板１０の凹部１１内に各
半導体素子２，３，４を搭載し、ポリイミド等の絶縁体
を塗布して半導体素子２，３，４及び素子位置決め基板
１０に表面が均一になるように絶縁体層６を成膜すると
共に半導体素子２，３，４と凹部１１との隙間を絶縁体
層６によって埋める。つぎに、ケミカルメカニカルポリ
ッシュ（ＣＭＰ）法によって絶縁体層６の表面を化学研
削し、パターン配線８を形成するための表面を得る。つ
いで、フォトリソグラフィ法により絶縁体層６に配線用
孔１４を開口して当該配線用孔１４から半導体素子２，
３，４の各外部端子１３を露出させる。つぎに、絶縁体
層６の上にレジスト膜（図示せず）を設け、Ｘ線リソグ
ラフィ法によってレジスト膜にパターン配線８を形成す
るための開口部をあけてネガティブ層とした後、この上
にメッキ、蒸着あるいはスパッタなどによってアルミニ
ウムや合金等の配線用金属を析出させ、リフトオフ法に
よってパターン配線８を形成する。あるいは、絶縁体層
６の上に銅箔を接着した後、銅箔をエッチングすること
によってパターン配線８を形成してもよい。この結果、
配線用孔１４を通してパターン配線８が外部端子１３に
接続され、またパターン配線８によって各半導体素子
２，３，４が電気的に接続される。この場合、一度に配
線を行なえない場合には、多層に絶縁体層６を形成する
ことにより、パターン配線８も多層配線としても良い。
こうして所望のパターン配線８が形成されると、パター
ン配線８の上から絶縁体６の表面をＳｉＮ等の保護膜７
でコーティングし、保護膜７の一部を開口してパターン
配線８の端部を露出させ、パターン配線８と接続するよ
うにして保護膜７の開口内に出力端子９を形成する。こ
うして配線部分が出来上がると、素子位置決め基板１０
を各半導体素子２，３，４から取り外し、製造工程にお
いて素子位置決め基板１０で覆われていた部分にエポキ
シ樹脂等の樹脂材料でハウジング５を成形し、各半導体
素子２，３，４及び配線部分を一体化し、図１のような
マルチチップＩＣ１を完成する。
【００２０】図４は本発明によるマルチチップＩＣ１の
別な製造方法を示す斜視図である。これは図１のような
マルチチップＩＣ１を複数個一度に製作するための方法
であって、１５は図２中の素子位置決め基板１０に形成
されている１組の凹部１１と同様な凹部１１を複数組例
えばマトリックス状に配置した素子位置決め母基板１５
である。そして、対応する半導体素子２，３，４を各凹
部１１に納めた後、図２の実施例と同様にして、半導体
素子２，３，４及び素子位置決め母基板１５の全体にわ
たって、その表面に絶縁体層６やパターン配線８、保護
膜７などを形成する。これによって複数個分のマルチチ
ップＩＣ１に対して、絶縁体層６やパターン配線８、保
護膜７等を形成する工程を１度に施すことができる。つ
いで、素子位置決め母基板１５を各半導体素子２，３，
４から取り外し、絶縁体層６等の配線部分によって一体
となっている複数組の半導体素子２，３，４にハウジン
グ５を一度に成形する。こうして、複数個分のマルチチ
ップＩＣ１を形成した後、カッティングライン１６に沿
ってダイシングソーなどによって各マルチチップＩＣ１
毎に１つ１つ切り離し、単体のマルチチップＩＣ１を複
数個一度に製作する。なお、図４では、１個分のマルチ
チップＩＣ１を斜線を施して示している。
別な製造方法を示す斜視図である。これは図１のような
マルチチップＩＣ１を複数個一度に製作するための方法
であって、１５は図２中の素子位置決め基板１０に形成
されている１組の凹部１１と同様な凹部１１を複数組例
えばマトリックス状に配置した素子位置決め母基板１５
である。そして、対応する半導体素子２，３，４を各凹
部１１に納めた後、図２の実施例と同様にして、半導体
素子２，３，４及び素子位置決め母基板１５の全体にわ
たって、その表面に絶縁体層６やパターン配線８、保護
膜７などを形成する。これによって複数個分のマルチチ
ップＩＣ１に対して、絶縁体層６やパターン配線８、保
護膜７等を形成する工程を１度に施すことができる。つ
いで、素子位置決め母基板１５を各半導体素子２，３，
４から取り外し、絶縁体層６等の配線部分によって一体
となっている複数組の半導体素子２，３，４にハウジン
グ５を一度に成形する。こうして、複数個分のマルチチ
ップＩＣ１を形成した後、カッティングライン１６に沿
ってダイシングソーなどによって各マルチチップＩＣ１
毎に１つ１つ切り離し、単体のマルチチップＩＣ１を複
数個一度に製作する。なお、図４では、１個分のマルチ
チップＩＣ１を斜線を施して示している。
【００２１】図５は本発明のさらに別な実施例であっ
て、マルチチップＩＣ１のハウジング５だけを分離して
示している。この成形品であるハウジング５は、半導体
素子２，３，４の位置している部分（半導体素子２，
３，４がインサートされている図５の凹部１１ａ）のう
ち適当な箇所に貫通孔１７を設けている。半導体素子
２，３，４としてＭＯＳＦＥＴなどのパワーデバイスを
用いる場合には、その半導体素子２，３，４に対応する
部分でハウジング５に貫通孔１７をあけておけば、その
貫通孔１７を通して半導体素子２，３，４の熱を放熱さ
せることができる。特に、この貫通孔１７に放熱特性の
よい銅やアルミニウム等の金属を埋め込んだり、大きな
放熱面積を有するヒートシンクを取り付けたりすれば、
さらに放熱効果を上げることが可能になる。また、半導
体素子２，３，４として圧力や温度、湿度等の物理量を
検出するための物理量検出センサを用いる場合には、そ
の半導体素子２，３，４に対応する部分に貫通孔１７を
設けることにより、センサである半導体素子２，３，４
へ計測対象物を導入するために外界とつなぐ開口として
貫通孔１７を利用することができる。
て、マルチチップＩＣ１のハウジング５だけを分離して
示している。この成形品であるハウジング５は、半導体
素子２，３，４の位置している部分（半導体素子２，
３，４がインサートされている図５の凹部１１ａ）のう
ち適当な箇所に貫通孔１７を設けている。半導体素子
２，３，４としてＭＯＳＦＥＴなどのパワーデバイスを
用いる場合には、その半導体素子２，３，４に対応する
部分でハウジング５に貫通孔１７をあけておけば、その
貫通孔１７を通して半導体素子２，３，４の熱を放熱さ
せることができる。特に、この貫通孔１７に放熱特性の
よい銅やアルミニウム等の金属を埋め込んだり、大きな
放熱面積を有するヒートシンクを取り付けたりすれば、
さらに放熱効果を上げることが可能になる。また、半導
体素子２，３，４として圧力や温度、湿度等の物理量を
検出するための物理量検出センサを用いる場合には、そ
の半導体素子２，３，４に対応する部分に貫通孔１７を
設けることにより、センサである半導体素子２，３，４
へ計測対象物を導入するために外界とつなぐ開口として
貫通孔１７を利用することができる。
【００２２】図６は本発明のさらに別な実施例によるマ
ルチチップＩＣ１８の製造方法を示す断面図である。１
９は半導体素子２，３，４とほぼ等しい熱膨張係数（線
膨張係数）を持つシリコン基板やセラミック基板等の平
坦なプレートである。この製造方法にあっては、素子位
置決め基板１０を用いて半導体素子２，３，４の上面に
絶縁体層６やパターン配線８等からなる配線部分を形成
し、半導体素子２，３，４から素子位置決め基板１０を
取り除いた後、この配線部分を形成された半導体素子
２，３，４をプレート１９の上に載置し、半導体素子
２，３，４の間の空間に熱応力が発生しにくいシリコン
樹脂などの成形樹脂２０を充填し、プレート１９と成形
樹脂２０によってハウジング５を形成し、マルチチップ
ＩＣ１を完成している。
ルチチップＩＣ１８の製造方法を示す断面図である。１
９は半導体素子２，３，４とほぼ等しい熱膨張係数（線
膨張係数）を持つシリコン基板やセラミック基板等の平
坦なプレートである。この製造方法にあっては、素子位
置決め基板１０を用いて半導体素子２，３，４の上面に
絶縁体層６やパターン配線８等からなる配線部分を形成
し、半導体素子２，３，４から素子位置決め基板１０を
取り除いた後、この配線部分を形成された半導体素子
２，３，４をプレート１９の上に載置し、半導体素子
２，３，４の間の空間に熱応力が発生しにくいシリコン
樹脂などの成形樹脂２０を充填し、プレート１９と成形
樹脂２０によってハウジング５を形成し、マルチチップ
ＩＣ１を完成している。
【００２３】シリコン基板やセラミック基板等のプレー
ト１９によってハウジング５を形成しようとすれば、プ
レート１９の上面に半導体素子２，３，４を納めるため
の凹部を形成する必要があり、そのためにはプレート１
９を異方性エッチング等によって長時間掛けて深く掘る
必要があり、コストが高くついたり、工程所要時間が長
くなったりするという問題がある。これに対し、この実
施例のように平坦なプレート１９の上に半導体素子２，
３，４を載せ、半導体素子２，３，４間に成形樹脂２０
を充填する方法によれば、半導体素子２，３，４と同等
な熱膨張率を有するシリコン基板やセラミック基板等の
プレート１９を用いた場合でも、プレート１９を加工す
る必要がなく、簡単かつ安価にマルチチップＩＣ１を製
作することができる。
ト１９によってハウジング５を形成しようとすれば、プ
レート１９の上面に半導体素子２，３，４を納めるため
の凹部を形成する必要があり、そのためにはプレート１
９を異方性エッチング等によって長時間掛けて深く掘る
必要があり、コストが高くついたり、工程所要時間が長
くなったりするという問題がある。これに対し、この実
施例のように平坦なプレート１９の上に半導体素子２，
３，４を載せ、半導体素子２，３，４間に成形樹脂２０
を充填する方法によれば、半導体素子２，３，４と同等
な熱膨張率を有するシリコン基板やセラミック基板等の
プレート１９を用いた場合でも、プレート１９を加工す
る必要がなく、簡単かつ安価にマルチチップＩＣ１を製
作することができる。
【００２４】図７は本発明のさらに別な実施例によるマ
ルチチップＩＣの製造方法を示す断面図である。この方
法にあっては、素子位置決め基板１０の凹部１１を除く
表面全体にレジスト膜２１を形成している。この後、素
子位置決め基板１０の凹部１１内に各半導体素子２，
３，４を納め、ついで各半導体素子２，３，４及び素子
位置決め基板１０の上に絶縁体層６を形成し、その上に
パターン配線８を形成し、その上に保護膜７を形成して
いる。但し、素子位置決め基板１０の表面に形成したレ
ジスト膜２１と、パターン配線８を形成する際に用いる
レジスト膜とはエッチング性の異なるものとしている。
ルチチップＩＣの製造方法を示す断面図である。この方
法にあっては、素子位置決め基板１０の凹部１１を除く
表面全体にレジスト膜２１を形成している。この後、素
子位置決め基板１０の凹部１１内に各半導体素子２，
３，４を納め、ついで各半導体素子２，３，４及び素子
位置決め基板１０の上に絶縁体層６を形成し、その上に
パターン配線８を形成し、その上に保護膜７を形成して
いる。但し、素子位置決め基板１０の表面に形成したレ
ジスト膜２１と、パターン配線８を形成する際に用いる
レジスト膜とはエッチング性の異なるものとしている。
【００２５】素子位置決め基板１０に各半導体素子２，
３，４を配置してその上に配線部分を形成する際、図７
のような構造とすれば、素子位置決め基板１０の取り外
し時にはエッチング等によって素子位置決め基板１０の
上のレジスト膜２１だけを除去ないし剥離させれば、素
子位置決め基板１０と各半導体素子２，３，４及び配線
部分との分離を容易に行なわせることができる。
３，４を配置してその上に配線部分を形成する際、図７
のような構造とすれば、素子位置決め基板１０の取り外
し時にはエッチング等によって素子位置決め基板１０の
上のレジスト膜２１だけを除去ないし剥離させれば、素
子位置決め基板１０と各半導体素子２，３，４及び配線
部分との分離を容易に行なわせることができる。
【００２６】
【発明の効果】本発明によれば、複数の半導体素子を素
子位置決め基板の凹部内に納めて位置決めするようにし
たので、素子位置決め基板の凹部を精度良く製作してお
くことにより、各半導体素子の表面を平らに揃えて位置
決めし、配線部分を製作することができ、精度良くマル
チチップＩＣを製作することができる。しかも、この精
度の要求される素子位置決め基板は半導体素子から取り
外して繰り返し使用することができるので、マルチチッ
プＩＣを安価に製作することが可能になる。
子位置決め基板の凹部内に納めて位置決めするようにし
たので、素子位置決め基板の凹部を精度良く製作してお
くことにより、各半導体素子の表面を平らに揃えて位置
決めし、配線部分を製作することができ、精度良くマル
チチップＩＣを製作することができる。しかも、この精
度の要求される素子位置決め基板は半導体素子から取り
外して繰り返し使用することができるので、マルチチッ
プＩＣを安価に製作することが可能になる。
【００２７】また、ベアチップ状態の半導体素子を集積
化することができるので、半導体素子間の間隔を小さく
でき、ワンチップのＩＣのように高集積化と高密度化が
可能である。しかも、各種の半導体素子を配置し、その
素子構成に合った配線パターンのみを設計すればよいの
で、汎用化を高めることができると共に、ワンチップ化
したＩＣに比べて開発時間の短縮を図ることができる。
化することができるので、半導体素子間の間隔を小さく
でき、ワンチップのＩＣのように高集積化と高密度化が
可能である。しかも、各種の半導体素子を配置し、その
素子構成に合った配線パターンのみを設計すればよいの
で、汎用化を高めることができると共に、ワンチップ化
したＩＣに比べて開発時間の短縮を図ることができる。
【００２８】さらに、複数の半導体素子を集積化してマ
ルチチップＩＣを構成しているので、集積化する前に各
半導体素子の特性を検査して実装することができ、ワン
チップＩＣに比べて製品歩留りを向上させることがで
き、コストダウンを図ることができる。
ルチチップＩＣを構成しているので、集積化する前に各
半導体素子の特性を検査して実装することができ、ワン
チップＩＣに比べて製品歩留りを向上させることがで
き、コストダウンを図ることができる。
【００２９】また、複数の半導体素子を素子位置決め基
板の凹所に納め、全ての半導体素子に対して配線部分を
一括して形成することができるので、ハンダ付け作業や
ワイヤボンディングすることが不要になり、超小型のマ
ルチチップＩＣを量産することが可能になる。しかも、
従来のＴＡＢ実装技術やフリップチップボンディング法
に比べて配線長や接続長さを極端に短くできるので、電
気的特性も著しく向上させることができる。
板の凹所に納め、全ての半導体素子に対して配線部分を
一括して形成することができるので、ハンダ付け作業や
ワイヤボンディングすることが不要になり、超小型のマ
ルチチップＩＣを量産することが可能になる。しかも、
従来のＴＡＢ実装技術やフリップチップボンディング法
に比べて配線長や接続長さを極端に短くできるので、電
気的特性も著しく向上させることができる。
【００３０】さらに、本発明の別な製造方法において
は、半導体素子と熱膨張係数の等しい平坦な半導体プレ
ートやセラミックプレート等のプレート上に各半導体素
子を載置し、半導体素子間の空間に充填させた成形材料
と前記プレートによって集積用部材を構成しているの
で、プレートに半導体素子を納めるための凹部を設ける
必要がなく、簡単かつ安価にマルチチップＩＣ１を製作
できる。しかも、半導体素子とプレートとの熱膨張係数
が等しいから温度変化によって半導体素子とプレートと
が剥離する恐れも少ない。
は、半導体素子と熱膨張係数の等しい平坦な半導体プレ
ートやセラミックプレート等のプレート上に各半導体素
子を載置し、半導体素子間の空間に充填させた成形材料
と前記プレートによって集積用部材を構成しているの
で、プレートに半導体素子を納めるための凹部を設ける
必要がなく、簡単かつ安価にマルチチップＩＣ１を製作
できる。しかも、半導体素子とプレートとの熱膨張係数
が等しいから温度変化によって半導体素子とプレートと
が剥離する恐れも少ない。
【００３１】また、素子位置決め基板の表面に薄膜を形
成しておき、薄膜を除去することによって素子位置決め
基板を各半導体素子から切り離すようにすれば、素子位
置決め基板を半導体素子から容易に取り外すことがで
き、マルチチップＩＣの製造工程をより容易にできる。
成しておき、薄膜を除去することによって素子位置決め
基板を各半導体素子から切り離すようにすれば、素子位
置決め基板を半導体素子から容易に取り外すことがで
き、マルチチップＩＣの製造工程をより容易にできる。
【００３２】さらに、前記集積用部材の少なくとも１つ
の半導体素子に対応する箇所に開口部を設ければ、この
開口を通して半導体素子の冷却効率を向上させたり、開
口を通してセンシング機能を有する半導体素子へ検知対
象物を導いたりすることができる。
の半導体素子に対応する箇所に開口部を設ければ、この
開口を通して半導体素子の冷却効率を向上させたり、開
口を通してセンシング機能を有する半導体素子へ検知対
象物を導いたりすることができる。
【００３３】また、本発明のさらに別な製造方法にあっ
ては、素子位置決め母基板を用いて複数個分のマルチチ
ップＩＣを一度に製作するようにしているので、マルチ
チップＩＣの製造効率をさらに高めることができ、製造
コストを安価にすることができる。
ては、素子位置決め母基板を用いて複数個分のマルチチ
ップＩＣを一度に製作するようにしているので、マルチ
チップＩＣの製造効率をさらに高めることができ、製造
コストを安価にすることができる。
【図１】本発明の一実施例によるマルチチップＩＣを示
す斜視図である。
す斜視図である。
【図２】同上のマルチチップＩＣの製造方法を示す断面
図である。
図である。
【図３】図２の一部破断した拡大断面図である。
【図４】本発明の別な実施例によるマルチチップＩＣの
製造方法を示す斜視図である。
製造方法を示す斜視図である。
【図５】本発明のさらに別な実施例によるマルチチップ
ＩＣのハウジングを示す斜視図である。
ＩＣのハウジングを示す斜視図である。
【図６】本発明のさらに別な実施例によるマルチチップ
ＩＣの製造方法を示す断面図である。
ＩＣの製造方法を示す断面図である。
【図７】本発明のさらに別な実施例によるマルチチップ
ＩＣの製造方法を示す断面図である。
ＩＣの製造方法を示す断面図である。
１ マルチチップＩＣ ２，３，４ 半導体素子 ５ ハウジング ８ パターン配線 １０ 素子位置決め基板 １１ 凹部 １９ プレート ２０ 成形樹脂 ２１ レジスト膜
Claims (8)
- 【請求項１】 信号処理回路機能やセンシング機能を有
する複数の半導体素子を集積化し電気的に接続したマル
チチップＩＣの製造方法であって、 素子位置決め基板に形成された複数の凹部内に前記複数
の半導体素子をそれぞれ納めて各半導体素子及び素子位
置決め基板の表面を均一に揃え、この各半導体素子及び
素子位置決め基板の表面に絶縁膜を形成すると共に各半
導体素子を電気的に接続し、この後、前記素子位置決め
基板を各半導体素子から取り外し、各半導体素子に集積
用部材を成形して各半導体素子を集積化することを特徴
とするマルチチップＩＣの製造方法。 - 【請求項２】 前記素子位置決め基板を各半導体素子か
ら取り外した後、半導体素子と熱膨張係数の等しい平坦
な半導体プレートやセラミックプレート等のプレート上
に各半導体素子を載置し、半導体素子間の空間に充填さ
せた成形材料と前記プレートによって前記集積用部材を
構成することを特徴とする請求項１に記載のマルチチッ
プＩＣの製造方法。 - 【請求項３】 前記素子位置決め基板とその凹部内に納
められた各半導体素子との表面に前記絶縁膜を形成し、
この絶縁膜の上にリフトオフ法やエッチング法によって
パターン配線を形成して各半導体素子を電気的に接続す
ることを特徴とする請求項１又は２に記載のマルチチッ
プＩＣの製造方法。 - 【請求項４】 前記凹部に前記半導体素子を納める前に
前記素子位置決め基板の表面に薄膜を形成しておき、各
半導体素子及び素子位置決め基板の表面に絶縁膜を形成
すると共に各半導体素子を電気的に接続した後、前記薄
膜を除去することによって前記素子位置決め基板を各半
導体素子から切り離すことを特徴とする請求項１，２又
は３に記載のマルチチップＩＣの製造方法。 - 【請求項５】 前記集積用部材の少なくとも１つの半導
体素子に対応する箇所に開口部を設けたことを特徴とす
る請求項１，２，３又は４に記載のマルチチップＩＣの
製造方法。 - 【請求項６】 信号処理回路機能やセンシング機能を有
する複数の半導体素子を集積化し電気的に接続したマル
チチップＩＣの製造方法であって、 素子位置決め母基板に形成された複数組の凹部内に複数
組の半導体素子をそれぞれ納めて各半導体素子及び素子
位置決め母基板の表面を均一に揃え、この各半導体素子
及び素子位置決め母基板の表面に絶縁膜を形成すると共
に各半導体素子を電気的に接続し、この後、前記素子位
置決め母基板を各半導体素子から取り外し、各半導体素
子に集積用部材を成形して複数個のマルチチップＩＣを
集積化したマルチチップＩＣ集合体を作製し、ついでマ
ルチチップＩＣ集合体を個々のマルチチップＩＣに分割
することを特徴とするマルチチップＩＣの製造方法。 - 【請求項７】 前記半導体素子が、信号処理回路素子、
増幅回路素子、演算処理回路素子および伝送回路素子の
ように機能的なまとまりを有する複数の素子であること
を特徴とする請求項１，２，３，４，５又は６に記載の
マルチチップＩＣの製造方法。 - 【請求項８】 前記複数の半導体素子が、計測対象物を
電気的物理量に変換する検出器、検出器の出力を電気的
に変換する処理回路チップおよび電気的物理量を出力す
る回路チップであることを特徴とする請求項１，２，
３，４，５又は６に記載のマルチチップＩＣの製造方
法。
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|---|---|---|---|
| JP17724093A JP3196434B2 (ja) | 1993-06-23 | 1993-06-23 | マルチチップｉｃの製造方法 |
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|---|---|
| JPH0786502A true JPH0786502A (ja) | 1995-03-31 |
| JP3196434B2 JP3196434B2 (ja) | 2001-08-06 |
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| JP17724093A Expired - Fee Related JP3196434B2 (ja) | 1993-06-23 | 1993-06-23 | マルチチップｉｃの製造方法 |
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-
1993
- 1993-06-23 JP JP17724093A patent/JP3196434B2/ja not_active Expired - Fee Related
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