KR20180083691A - Mram을 포함한 씨모스 이미지 센서 - Google Patents

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Abstract

본 발명의 기술적 사상은 적층 구조의 CIS의 구조를 단순화하면서도, CIS의 동작 특성을 개선할 수 있는 CIS를 제공한다. 그 CIS는 다수의 픽셀들이 2차원 어레이 구조로 배치된 상부 칩; 및 상기 상부 칩의 하부에 배치되고, 로직 소자들이 배치된 로직 영역과 MRAM(Magnetic Random Access Memory)이 임베디드(embedded) 형태로 배치된 메모리 영역을 구비한 하부 칩;을 포함하고, 상기 MRAM은 상기 로직 영역에서 처리된 이미지 데이터를 저장하는 이미지 버퍼 메모리로 사용된다.

Description

MRAM을 포함한 씨모스 이미지 센서{CMOS Image Sensor(CIS) comprising MRAM(Magnetic Random Access Memory)}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 특히 2개의 반도체 칩들이 결합한 적층 구조의 씨모스 이미지 센서에 관한 것이다.
일반적으로 씨모스 이미지 센서(CMOS Image Sensor: CIS)는 픽셀 영역과 로직 영역을 포함할 수 있다. 픽셀 영역에는 복수 개의 픽셀들이 2차원 어레이 구조로 배열되고, 픽셀들을 구성하는 단위 픽셀은 하나의 포토다이오드와 픽셀 트랜지스터들을 포함할 수 있다. 픽셀 트랜지스터들은 예컨대, 전송(Transfer) 트랜지스터, 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터, 및 선택(Selection) 트랜지스터를 포함할 수 있다. 로직 영역에는 픽셀 영역으로부터의 픽셀 신호들을 처리하기 위한 로직 소자들이 배치될 수 있다. 최근에 픽셀 영역과 로직 영역을 각각의 칩에 형성하고, 2개의 칩을 적층한 구조의 CIS가 개발되고 있다. 적층 구조의 CIS는, 픽셀 영역에서 픽셀들의 수의 극대화를 통한 고화질 구현과 로직 영역에서 로직 소자들의 성능의 최적화에 기여할 수 있다.
본 발명의 기술적 사상은 적층 구조의 CIS의 구조를 단순화하면서도, CIS의 동작 특성을 개선할 수 있는 CIS를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 다수의 픽셀들이 2차원 어레이 구조로 배치된 상부 칩; 및 상기 상부 칩의 하부에 배치되고, 로직 소자들이 배치된 로직 영역과 MRAM(Magnetic Random Access Memory)이 임베디드(embedded) 형태로 배치된 메모리 영역을 구비한 하부 칩;을 포함하고, 상기 MRAM은 상기 로직 영역에서 처리된 이미지 데이터를 저장하는 이미지 버퍼 메모리로 사용되는, 씨모스 이미지 센서(CIS)를 제공한다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 각각 포토다이오드와 픽셀 트랜지스터들을 구비한 다수의 픽셀들이 2차원 어레이 구조로 배치되고, 상기 픽셀들 상부에 컬러 필터들과 마이크로 렌즈들이 배치되며, 하부에 제1 배선층들이 배치된 상부 칩; 및 상기 상부 칩의 하부에 배치되고, 로직 소자들 및 제2 배선층들이 배치된 로직 영역과 상기 로직 영역에 인접하여 MRAM이 배치된 메모리 영역을 구비한 하부 칩;을 포함하고, 상기 제1 배선층들과 상기 제2 배선층들은 서로 전기적으로 연결되며, 상기 MRAM은 상기 로직 영역에서 처리된 이미지 데이터를 저장하는 이미지 버퍼 메모리로 사용되는, CIS를 제공한다.
본 발명의 기술적 사상에 따른 CIS는, 하부 칩의 메모리 영역에 MRAM이 임베디드 형태로 배치될 수 있고, 상기 MRAM은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리로 이용될 수 있다. 그에 따라, 본 발명의 기술적 사상에 따른 CIS는 MRAM을 이용하여 프레임 이미지를 임시 저장한 후 신호 처리를 수행함으로써, 젤로 효과(Zello effect) 등을 최소화하여 CIS의 동작 특성을 크게 향상시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 CIS에서는 상기 MRAM이 임베디드 형태로 로직 영역의 로직 소자들과 함께 형성됨으로써, 제조 공정이 단순화되고, 전체 제품의 사이즈가 축소될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 CIS는 수율 증가 및 비용 감소에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 CIS를 보여주되, 픽셀들이 배치된 상부 칩과 로직 소자들이 배치된 하부 칩을 분리하여 보여주는 분리 사시도이다.
도 2는 도 1의 CIS에서 상부 칩에 배치된 픽셀들의 2차원 어레이 구조와, 주변 회로들을 보여주는 개념도이다.
도 3a 및 도 3b는 도 2의 픽셀들을 구성하는 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 4는 도 1의 CIS에서 하부 칩에 배치된 로직 영역과 메모리 영역을 보여주는 개념도이다.
도 5는 도 4의 하부 칩에서의 로직 영역과 메모리 영역에 대한 단면을 보여주는 단면도이다.
도 6a 및 도 6b는 도 4의 하부 칩에서, 메모리 영역에 배치된 MRAM 셀 어레이에 대한 회로도들이다.
도 7a 내지 도 7d는 MRAM에 포함된 MTJ 구조의 다양한 실시예들을 보여주는 개념도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 CIS를 보여주되, TSV를 이용하여 상부 칩과 하부 칩이 결합한 구조를 보여주는 분리 사시도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 CIS를 보여주되, Cu-Cu 다이렉트 본딩을 이용하여 상부 칩과 하부 칩이 결합한 구조를 보여주는 분리 사시도 및 단면도이다.
도 10은 본 발명의 일 실시예에 따른 CIS에 대한 블록 구성도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 CIS를 보여주되, 픽셀들이 배치된 상부 칩과 로직 소자들이 배치된 하부 칩을 분리하여 보여주는 분리 사시도이다.
도 1을 참조하면, 본 실시예의 CIS(1000)는 상부 칩(100)과 하부 칩(200)이 적층된 구조를 가질 수 있다. 상부 칩(100)에는 다수의 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 상부 칩(100)에 배치된 픽셀들에 대해서는 도 2 내지 도 3b의 설명 부분에서 좀더 상세히 설명한다.
하부 칩(200)은 로직 영역(도 4의 210)과 메모리 영역(도 4의 220)을 포함할 수 있다. 이러한 하부 칩(200)은 상부 칩(100)의 하부에 배치되고, 상부 칩(100)에 전기적으로 연결되어, 상부 칩(100)으로부터의 픽셀 신호들이 하부 칩(200)의 로직 영역(210)의 로직 소자들로 전달될 수 있다. 상부 칩(100)과 하부 칩(200)의 적층 구조에 대해서는 도 8a 내지 도 9b의 설명 부분에서 좀더 상세히 설명한다.
하부 칩(200)의 로직 영역(210)에는 상기 로직 소자들이 배치될 수 있다. 상기 로직 소자들은 픽셀들로부터의 픽셀 신호들을 처리하기 위한 다양한 회로들을 구성할 수 있다. 예컨대, 상기 로직 소자들은 아날로그 신호 처리 회로, ADC(Analog-to-Digital Converter) 회로, 이미지 신호 처리 회로, 및 제어 회로를 구성할 수 있다. 물론, 상기 로직 소자들이 구성하는 회로들이 상기 예시된 회로들에 한정되는 것은 아니다.
메모리 영역(220)에는 MRAM(Magnetic Random Access Memory)이 배치될 수 있다. 구체적으로, 메모리 영역(220)에는 다수의 MRAM 셀들이 2차원 어레이 구조로 배치될 수 있다. MRAM 셀들은 셀 트랜지스터와 MTJ(Magnetic Tunnel Junction) 구조를 단위 셀로서 포함할 수 있다. MRAM 셀들의 2차원 어레이 구조, 단위 셀, MTJ 구조 등에 대해서는 도 6a 내지 도 7d의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 CIS(1000)에서, 메모리 영역(220)의 MRAM은 임베디드(embedded) 형태로 로직 영역(210)의 로직 소자들과 함께 형성될 수 있다. 예컨대, CMOS 공정을 통하여 로직 영역(210)의 로직 소자들과 메모리 영역(220)의 MRAM이 함께 형성될 수 있다. MRAM의 임베디드 형태에 대해서는 도 5의 설명 부분에서 좀더 상세히 설명한다. 한편, 도 1에서, 하부 칩(200)에 Logic + eMRAM으로 기재되어 있는데, eMRAM의 'e'는 임베디드를 의미한다.
본 실시예의 CIS(1000)에서, 하부 칩(200)의 메모리 영역(220)에 MRAM이 임베디드 형태로 배치될 수 있고, 이러한 MRAM은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리(image buffer memory)로 이용될 수 있다. 그에 따라, 본 실시예의 CIS(1000)는 MRAM을 이용하여 프레임 이미지를 임시 저장한 후 신호 처리를 수행함으로써, 젤로 효과(Zello effect) 등을 최소화하여 CIS의 동작 특성을 크게 향상시킬 수 있다. 또한, 본 실시예의 CIS(1000)에서는 MRAM이 임베디드 형태로 로직 영역(210)의 로직 소자들과 함께 형성됨으로써, 제조 공정이 단순화되고, 전체 제품의 사이즈가 축소될 수 있다. 따라서, 본 실시예의 CIS(1000)는 수율 증가 및 비용 감소에 기여할 수 있다.
CIS에서는 롤링 셔터(Rolling Shutter)라는 전자 셔터의 구동방식으로 픽셀들로부터의 데이터, 즉 픽셀 신호들을 독출(readout)할 수 있다. 즉, 롤링 셔터 방식은 모든 픽셀들의 데이터를 동시에 읽어오는(readout) 것이 아니고 로우(row) 단위로 픽셀 데이터를 읽어오게 되다. 이로 인해 각 로우의 데이터를 읽어 오는 타이밍의 차이가 발생하게 되고, 로우 단위로 픽셀 데이터를 순차적으로 읽어 올 때 대상(object)이 움직이면 이미지가 흐려지거나(Image blur) 대상이 휘어져 보이는 젤로 효과가 발생할 수 있다. 이러한 젤로 효과를 개선하는 방법으로 각 픽셀마다 데이터 저장 기능을 하는 트랜지스터를 추가로 만드는 글로벌 셔터(Global Shutter) 방식이 있으나, CIS의 사이즈를 증가시키기 때문에, 스마트폰 용의 CIS에는 적합하지 않을 수 있다.
한편, 롤링 셔터 방식에서 젤로 효과를 개선하기 위하여, 로우 별로 픽셀들의 데이터를 읽을 때 최대한 빠르게 읽어들여 시간 차이를 줄이는 방법이 있다. 그러나 이러한 방법의 경우, 짧은 시간 동안 많은 픽셀 데이터들이 읽혀지므로, I/O로 전송하는데 속도가 느려지거나 AP(Application Processor)에서 바로 처리하기 어려운 문제가 있다.
본 실시예의 CIS(1000)는, MRAM을 이미지 버퍼 메모리로 이용함으로써, 상기 문제들을 해결할 수 있다. 예컨대, AP에서 처리하기 전에 픽셀 데이터들을 프레임 이미지로 MRAM에 임시로 저장한 후에 AP에서 처리하도록 함으로써, 상기의 문제를 해결할 수 있다. 또한, 본 실시예의 CIS(1000)에서는, 로직 소자들이 배치된 하부 칩(200)에 MRAM이 임베디드 형태로 배치되기 때문에, 추가적인 칩이 불필요하고, 그에 따라, CIS의 전체 사이즈가 증가하지 않을 수 있다. 더 나아가, 본 실시예의 CIS(1000)는, MRAM이 CMOS 공정을 통해서 로직 소자들과 함께 하부 칩에 형성됨으로써, 제조 공정의 단순화, 수율 증가, 및 비용 감소 등에 기여할 수 있다.
도 2는 도 1의 CIS에서 상부 칩에 배치된 픽셀들의 2차원 어레이 구조와, 주변 회로들을 보여주는 개념도이다.
도 2를 참조하면, 본 실시예의 CIS(1000)는 픽셀부(100P)와 주변 회로부를 포함할 수 있다. 픽셀부(100P)는 상부 칩(100)에 형성되고, 복수의 픽셀들(110)이 2차원 어레이 구조로 규칙적으로 배열되어 형성될 수 있다. 픽셀들(110) 각각은 포토다이오드와 픽셀 트랜지스터들을 구비한 단위 픽셀로 구성될 수 있다. 단위 픽셀의 구조에 대해서는 도 3a 및 도 3b의 설명 부분에서 좀더 상세히 설명한다.
상기 주변 회로부는 하부 칩(도 1의 200)에 형성되고, 로우 드라이브 회로(40), 컬럼 신호 처리 회로(50), 이미지 버퍼 메모리(60), 출력 회로(70), 제어 회로(80) 등을 포함할 수 있다. 상기 주변 회로부의 회로들은 로직 소자들로 구성될 수 있다. 경우에 따라, 상기 주변 회로부의 일부 회로들은 하부 칩(200)이 아니라 상부 칩(100)에 형성될 수도 있다.
상기 주변 회로부를 좀더 구체적으로 설명하면, 제어 회로(80)는 상기 주변 회로부의 회로들을 전반적으로 제어할 수 있다. 예컨대, 제어 회로(80)는 수직 동기 신호, 수평 동기 신호, 및 마스터 클록 신호를 기초로, 로우 드라이브 회로(40), 컬럼 신호 처리 회로(50) 등의 동작의 기준이 되는 클록 신호나 제어 신호들을 생성하여, 로우 드라이브 회로(40), 컬럼 신호 처리 회로(50) 등에 입력할 수 있다.
로우 드라이브 회로(40)는, 예컨대, 쉬프트 레지스터로 구성되고, 픽셀 구동 배선을 선택해, 선택된 픽셀 구동 배선에 픽셀을 구동하기 위한 펄스를 공급하여 로우 단위로 픽셀을 구동할 수 있다. 예컨대, 로우 드라이브 회로(40)는 픽셀부(100P)의 픽셀들(110) 각각에 펄스를 로우 단위로 컬럼 방향으로 순차적으로 선택 주사할 수 있다. 또한, 로우 드라이브 회로(40)는, 컬럼 신호선(120)을 통해 픽셀들(110) 각각의 포토다이오드에서 생성된 전하들에 따른 픽셀 신호를 컬럼 신호 처리 회로(50)에 공급하도록 할 수 있다.
컬럼 신호 처리 회로(50)는 픽셀들(110)의 컬럼마다 배치되어, 픽셀들(110)에서 출력되는 신호를 로우 단위로 픽셀 컬럼마다 노이즈 제거 등의 신호 처리를 할 수 있다. 예컨대, 컬럼 신호 처리 회로(50)는 픽셀(110) 고유의 노이즈를 제거하기 위한 CDS(Correlated-Double Sampling)나 신호 증폭, AD 변환 등의 신호 처리를 할 수 있다.
이미지 버퍼 메모리(60)는 다수의 메모리들(62)을 포함할 수 있다. 메모리들(62) 각각은 MRAM으로 구현될 수 있다. 이미지 버퍼 메모리(60)는 컬럼 신호 처리 회로(50)에서 신호 처리된 픽셀 신호들, 즉 이미지 데이터들을 임시 저장할 수 있다. 한편, 이미지 버퍼 메모리(60)는 픽셀 신호들을 프레임 이미지 단위로 저장할 수 있다.
출력 회로(70)는 이미지 버퍼 메모리(60)에서 순차적으로 전달되는 신호들에 대해 신호 처리를 수행하여 출력할 수 있다. 예컨대, 출력 회로(70)는 증폭만을 수행할 수도 있고, 또는 증폭 이외의 다른 여러 가지 신호 처리들을 수행할 수도 있다. 예컨대, 출력 회로(70)는 BPC(Bad Pixel Correction), LSC(Lens Shading Correction), 흑 레벨 조정, 열불균일 보정 등을 비롯한 각종 디지털 신호 처리들을 수행할 수 있다. 그러나 출력 회로(70)에서의 신호 처리 기능들이 점차 AP로 넘어가면서 출력 회로(70) 자체의 신호 처리 기능들은 점차 감소하는 추세이다.
본 실시예의 CIS(1000)에서, 이미지 버퍼 메모리(60)로서 MRAM이 채용될 수 있다. 그에 따라, 본 실시예의 CIS(1000)는, CIS의 동작 특성 향상, 사이즈 축소, 제조 공정의 단순화, 수율 증가, 및 비용 감소 등에 기여할 수 있다. 참고로, 이미지 버퍼 메모리(60)로서, 본 실시예의 CIS(1000)와 같이 MRAM을 채용하는 경우와 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory) 등을 채용하는 경우를 비교해 볼 수 있다. DRAM의 경우, 구조적인 특징상 로직 소자들이 형성된 하부 칩에 임베디드 형태로 구현하기 힘들므로, 별도의 칩이 요구될 수 있다. 또한, SRAM의 경우는, SRAM 자체의 사이즈가 크므로 CIS의 전체 사이즈가 커지는 문제가 발생할 수 있다.
SRAM에 대하여 좀더 구체적으로 비교하면, SRAM의 경우, 일반적으로 단위 셀이 6개의 트랜지스터(6Tr) 구조를 가지므로 사이즈가 크고, DRAM에 비해서는 낮지만 여전히 대기 모드(standby mode)에서 전류를 소비한다는 측면에서 에너지 효율이 불리할 수 있다. 그에 비해 MRAM의 경우, 셀이 1Tr 또는 2Tr 구조를 가지므로 셀 사이즈 축소에 따라 대폭적으로 사이즈를 감소시킬 수 있다. 예컨대, MRAM의 경우 6F2 내지 8F2의 셀 사이즈로 구현될 수 있고, 실제로 SRAM에 대하여 거의 1/4 내지 1/3 정도의 사이즈로 구현될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다. 또한, MRAM을 이용하는 경우, 대기 전력(standby power)의 소모가 거의 없으므로 에너지 효율 면에서 매우 유리할 수 있다.
도 3a 및 도 3b는 도 2의 픽셀들을 구성하는 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 3a 및 도 3b를 참조하면, 본 실시예의 CIS(1000)에서, 상부 칩(도 2의 100)의 픽셀부(100P)에는 4-공유(4-shared) 픽셀들(110)이 2차원 어레이 구조로 배치될 수 있다. 도 3a 및 도 3b에서, 제1 방향(x 방향) 인접하는 2개의 4-공유 픽셀들(SP1, SP2)만이 도시되고 있지만, 도 2에서 알 수 있듯이, 픽셀부(100P)에는 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 다수의 4-공유 픽셀들(110)이 2차원 어레이 구조로 배치될 수 있다.
구체적으로, 본 실시예의 CIS(1000)에서, 픽셀 영역(PA)에 4개의 픽셀들이 배치되고, 트랜지스터 영역(TA)에는 전송 트랜지스터들(112)을 제외한 트랜지스터들(114, 116, 118)이 배치될 수 있다. 4개의 픽셀들이 하나의 4-공유 픽셀을 구성할 수 있다. 예컨대, 제1 4-공유 픽셀(SP1)에서, 4개의 포토다이오드들(PD1 ~ PD4)이 하나의 플로팅 디퓨젼(Floating Diffusion: FD) 영역(115)을 둘러싸면서 공유하는 구조를 가질 수 있다. 또한, 제2 4-공유 픽셀(SP2) 역시 4개의 포토다이오드들(PD1 ~ PD4)이 FD 영역(115)을 공유하는 구조를 가질 수 있다. 본 실시예의 CIS(1000)에서, 하나의 포토다이오드가 하나의 픽셀을 구성할 수 있다. 그에 따라, 이하에서, 특별히 언급하지 않으면, 포토다이오드와 픽셀을 동일 개념으로 취급한다.
4-공유 픽셀(110)에서, 4개의 포토다이오드들(PD1 ~ PD4)에 의한 하나의 FD 영역(115)의 공유는, 도 3a의 회로 블록도를 통해 알 수 있듯이, 포토다이오드들(PD1 ~ PD4) 각각에 대응하는 전송 트랜지스터들(112)을 통해 이루어질 수 있다. 구체적으로, 제1 포토다이오드(PD1)에 대응하는 제1 전송 트랜지스터(112-1), 제2 포토다이오드(PD2)에 대응하는 제2 전송 트랜지스터(112-2), 제3 포토다이오드(PD3)에 대응하는 제3 전송 트랜지스터(112-3), 및 제4 포토다이오드(PD4)에 대응하는 제4 전송 트랜지스터(112-4)는 FD 영역(115)을 공통 드레인 영역으로 공유할 수 있다.
한편, 4-공유 픽셀(110)에서, 공유의 개념은 4개의 포토다이오드들(PD1 ~ PD4)이 하나의 FD 영역(115)을 공유한다는 의미뿐만 아니라, 4개의 포토다이오드들(PD1 ~ PD4)이 전송 트랜지스터들(112)을 제외한 트랜지스터들(114, 116, 118)을 공유한다는 의미를 포함할 수 있다. 즉, 4-공유 픽셀(110)을 구성하는 4개의 포토다이오드들(PD1 ~ PD4)은 리셋 트랜지스터(114), 소스 팔로워 트랜지스터(116) 및 선택 트랜지스터(118)를 공유할 수 있다. 리셋 트랜지스터(114), 소스 팔로워 트랜지스터(116) 및 선택 트랜지스터(118)는 트랜지스터 영역(TA)에서 제2 방향(y 방향)을 따라 배치될 수 있다.
도 3a의 회로 블록도를 통해 트랜지스터들(112, 114, 116, 118)의 연결관계를 간단히 살펴 보면, 4개의 포토다이오드들(PD1 ~ PD4)은 각각 대응하는 4개의 전송 트랜지스터들(112)의 소스 영역에 연결될 수 있다. 전송 트랜지스터들(112) 각각의 드레인 영역은 리셋 트랜지스터(114)의 소스 영역에 연결될 수 있다. 전송 트랜지스터들(112)의 공통 드레인 영역이 FD 영역(115)에 해당할 수 있다. FD 영역(115)은 배선(119)을 통해 소스 팔로워 트랜지스터(116)의 게이트 전극, 즉, 소스 팔로워 게이트 전극(FG)과 리셋 트랜지스터(114)의 소스 영역에 연결될 수 있다. 리셋 트랜지스터(114)의 드레인 영역과 소스 팔로워 트랜지스터(116)의 드레인 영역이 공유되고 전원 전압(VDD)으로 연결될 수 있다. 소스 팔로워 트랜지스터(116)의 소스 영역과 선택 트랜지스터(118)의 드레인 영역이 서로 공유되고, 선택 트랜지스터(118)의 소스 영역에는 컬럼 신호선(120)이 연결될 수 있다. 선택 트랜지스터(118)의 소스 영역의 전압은 출력 신호로서 컬럼 신호선(120)으로 출력될 수 있다.
본 실시예의 CIS(1000)에서, 상부 칩(100)의 픽셀부(100P)의 픽셀들(110)을 구성하는 단위 픽셀은 공유되는 4개의 픽셀과 그에 대응한 트랜지스터 영역(TA)의 트랜지스터들(114, 116, 118)을 포함할 수 있다. 또한, 단위 픽셀에는 공유된 포토다이오들 개수에 대응하는 전송 트랜지스터들(112)이 포함될 수 있다. 트랜지스터 영역(TA)의 트랜지스터들(114, 116, 118)과 전송 트랜지스터들(112)을 픽셀 트랜지스터들이라고 한다.
본 실시예의 CIS(1000)에서, 상부 칩(100)의 픽셀부(100P)의 픽셀들(110)을 구성하는 단위 픽셀의 구조가 전술한 4-공유 픽셀 구조에 한정되는 것은 아니다. 예컨대, 본 실시예의 CIS(1000)에서, 상부 칩(100)의 픽셀부(100P)의 픽셀들(110)을 구성하는 단위 픽셀은, 하나의 픽셀과 그에 대응하는 픽셀 트랜지스터들을 포함하는 구조, 2개의 픽셀과 그에 대응하는 픽셀 트랜지스터들을 포함하는 2-공유 픽셀 구조, 8개의 픽셀과 그에 대응하는 픽셀 트랜지스터들을 포함하는 8-공유 픽셀 구조 등 다양한 구조를 가질 수 있다.
도 4는 도 1의 CIS에서 하부 칩에 배치된 로직 영역과 메모리 영역을 보여주는 개념도이다.
도 4를 참조하면, 하부 칩(200)은 로직 영역(210)과 메모리 영역(220)을 포함할 수 있다. 로직 영역(210)에는 다수의 로직 소자들이 배치되고, 상기 로직 소자들은 다양한 회로들을 구성할 수 있다. 그에 따라, 도시되지는 않았지만 로직 영역(210)은 회로들 별로 소영역으로 세분화될 수 있다.
메모리 영역(220)에는 MRAM이 배치되고, 상기 MRAM은 하부 칩(200)에 임베디드 형태로 형성될 수 있다. 예컨대, CMOS 공정을 통하여 로직 영역(210)의 로직 소자들과 메모리 영역(220)의 MRAM은 하부 칩(200)에 함께 형성될 수 있다.
도 4에서, 메모리 영역(220)이 하부 칩(200)에서 오른쪽 하부 쪽에 배치되고 있지만, 메모리 영역(220)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 메모리 영역(220)은 하부 칩(200)의 어느 부분으로도 배치될 수 있다. 다만, 상부 칩(100)과 하부 칩(200)이 적층된 구조에서, 상부 칩(100)의 배선들과 하부 칩(200)의 배선들이 전기적으로 연결되어야 하므로, 메모리 영역(220)은 그러한 전기적 연결을 방해하지 않는 부분에 형성될 수 있다.
한편, 메모리 영역(220)이 사각형으로 예시되고 있지만 메모리 영역(220)의 구조가 그에 한정되는 것은 아니다. 예컨대, 메모리 영역(220)은 원형, 타원형, 사각형 이외의 다른 다각형 등 다양한 구조를 가질 수 있다. 메모리 영역(220)에는 다수의 MRAM 셀들이 2차원 어레이 구조로 배치될 수 있다. MRAM 셀들의 2차원 어레이 구조는 도 6a 및 도 6b의 설명 부분에서 설명한다.
도 5는 도 4의 하부 칩에서의 로직 영역과 메모리 영역에 대한 단면을 보여주는 단면도이다.
도 5를 참조하면, 로직 영역(210)의 로직 소자, 예컨대 제1 트랜지스터(TR1)와 메모리 영역(220)의 셀 트랜지스터(TR2)는 동일한 반도체 기판(201)에 CMOS 공정을 통해 함께 형성될 수 있다. 또한, 로직 영역(210)의 제1 트랜지스터(TR1) 상부로 형성된 배선층들(ML1, MLn-2, MLn-1, MLn), 콘택들(CL1, CL2, CLn-2, CLn-1, CLn) 및 Al 패드(PL)와, 메모리 영역(220)의 셀 트랜지스터(TR2) 상부로 형성된 배선층들(MM1, MMn-1, MMn-1, MMn), 콘택들(CM1, CM2, CMn-2, CMn) 및 Al 패드(PM)는 역시 CMOS 공정을 통해 함께 형성될 수 있다. 물론, 로직 영역(210)과 메모리 영역(220)의 배선층들과 콘택들의 개수나 위치 등이 정확히 일치하지 않고 차이가 있을 수 있다. 이는 로직 영역(210)을 구성하는 로직 소자들과 메모리 영역(220)의 MRAM을 구성하는 소자들에서 요구되는 배선층들의 수가 다를 수 있기 때문이다. 한편, 반도체 기판(201) 상에 층간 절연막(205)이 한 층으로 표시되고 있지만, 층간 절연막(205)은 배선층들과 콘택들의 구조나 개수에 따라 다양한 층수로 형성될 수 있다.
본 실시예의 CIS(1000)에서, 메모리 영역(220)의 MRAM을 구성하는 셀 트랜지스터(TR2)와 MTJ 구조(225)는 로직 영역(210)의 로직 소자들과 배선층들을 형성할 때 함께 형성될 수 있다. 예컨대, MRAM의 셀 트랜지스터(TR2)는 로직 소자들을 구성하는 트랜지스터들을 반도체 기판(201)에 형성할 때 함께 형성할 수 있다. 구체적으로, 반도체 기판(201) 상에 소자 분리 영역(202)과, 제1 트랜지스터(TR1)와 셀 트랜지스터(TR2)를 구성하는 소스/드레인 영역(S/D), 게이트 절연막(203), 및 게이트 전극(204) 등이 함께 형성될 수 있다.
또한, MRAM의 MTJ 구조(225)는 로직 영역(210)에서 배선층들을 형성할 때, 형성할 수 있다. 구체적으로, 로직 영역(210)에서 인접하는 2개의 배선층들과 그 사이의 콘택을 형성할 때, MRAM의 MTJ 구조(225)가 형성될 수 있다. 다만, MTJ 구조(225)와 콘택의 구조, 그리고 재질 등이 전혀 다르므로, MTJ 구조와 그에 대응하는 로직 영역(210)의 콘택은 서로 별개의 공정을 통해 형성될 수 있다. 예컨대, 메모리 영역(220)에 MTJ 구조(225)를 형성할 때, 로직 영역(210)이 마스크로 덮이고, 반대로 로직 영역(210)에 해당 콘택을 형성할 때, 메모리 영역(220)이 마스크로 덮일 수 있다.
한편, 도 5에서, MTJ 구조(225)가 상부에서 두 번째 배선층(MMn-2)과 상부에서 세 번째 배선층(MMn-1) 사이에 배치되고 있지만, MTJ 구조(225)의 위치가 그에 한정되는 것은 아니다. 예컨대, MTJ 구조(225)는 인접하는 2개의 배선층 사이의 어느 곳에도 배치될 수 있다.
도 6a 및 도 6b는 도 4의 하부 칩에서, 메모리 영역에 배치된 MRAM 셀 어레이에 대한 회로도들이다.
도 6a를 참조하면, 본 실시예의 CIS(1000)에서, 메모리 영역(220)에는 2차원 어레이 구조의 MRAM 셀 어레이(220C1)가 배치될 수 있다. MRAM 셀 어레이(220C1)는 복수 개의 워드 라인들(WL), 복수 개의 비트 라인들(BL) 복수 개의 소스 라인들(SL), 그리고 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 영역에 배치되는 복수 개의 MRAM 셀들(U)을 포함할 수 있다. 하나의 단위 셀(U)은 MTJ 구조(MTJ, 225)와 셀 트랜지스터(CT)를 포함하고, 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 선택될 수 있다. 그에 따라, 본 실시예의 MRAM 셀 어레이(220C1)는 1MTJ-1TR 구조를 가질 수 있다. 한편, MTJ 구조(225)는 기본적으로 고정층(pinned layer, 221), 터널층(tunnel layer or barrier layer, 222) 및 자유층(free layer, 223)을 포함할 수 있다. MTJ 구조(225)의 구체적인 구조에 대해서는 도 7a 내지 도 7d의 설명 부분에서 좀더 상세히 기술한다.
단위 셀(U)의 연결 구조를 설명하면, MTJ 구조(225)의 고정층(221)은 셀 트랜지스터(CT)의 드레인과 연결되고, MTJ 구조(225)의 자유층(223)은 비트 라인(BL)과 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 소스는 소스 라인(SL)과 연결되며, 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)과 연결될 수 있다.
한편, MTJ 구조(225)는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이 금속 산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 등의 저항성 소자로 대체될 수 있다. 또한, MTJ 구조(225)는 강자성체 물질을 이용한 MRAM의 저항성 소자로 대체될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 비휘발성 특성을 가질 수 있다.
MRAM에 대한 전반적인 특성을 간단히 설명하면, MRAM은 자기저항(magneto-resistance)을 기반으로 하는 비휘발성 메모리 소자이다. MRAM은 휘발성 RAM의 읽기 및 쓰기 응답 시간들에 견줄만한 읽기 및 쓰기 응답 시간을 가질 수 있다. 예컨대, MRAM은 DRAM의 저비용 및 고용량 특성과, SRAM의 고속 동작 특성, 그리고 플래시 메모리(Fresh Memory)의 비휘발성 특성을 모두 갖는 만능 메모리 소자일 수 있다.
MRAM은 두 개의 자성층과 그 사이에 개재된 절연막을 포함하는 MTJ 구조(225)를 사용하여 데이터를 읽고 쓰는 비휘발성 메모리 소자일 수 있다. 자성층의 자화 방향에 따라 MTJ 구조의 저항값이 달라질 수 있는데, 이러한 저항값의 차이를 이용하여 데이터를 프로그래밍, 즉 저장하거나, 또는 데이터를 삭제할 수 있다. MRAM은 스핀 트랜스퍼 토크(spin transfer torque: STT) 현상을 이용하여 자성층의 자화 방향을 변경할 수 있다.
MTJ 구조(225)에서, 고정층(221)의 자화 방향은 고정되고 자유층(223)은 인가되는 프로그램 전류에 의해 자화 방향이 변경될 수 있다. 즉, 프로그램 전류에 의한 자유층(223)의 자화 방향 변경을 통해, 두 자성층(221, 223)의 자화 방향은 평행(parallel)하거나 반-평행(anti-parallel)하게 배열될 수 있다. 자화 방향이 평행하면, 두 자성층들 사이의 저항이 낮은 로우("0") 상태를 나타내고, 자화 방향이 반-평행하면, 두 자성층들 사이의 저항이 높은 하이("1") 상태를 나타낼 수 있다. 자유층(223)의 자화 방향의 스위칭과 그에 따른 자성층들 사이의 하이 또는 로우 저항 상태는 MRAM의 쓰기 및 읽기 동작을 제공할 수 있다.
워드 라인(WL)은 로우 디코더에 의해 인에이블되고, 워드 라인 선택 전압을 구동하는 워드 라인 구동부와 연결될 수 있다. 워드 라인 선택 전압은 MTJ 구조(225)로 읽기 또는 쓰기 동작을 수행하기 위하여 워드 라인(WL)을 활성화시킨다. 소스 라인(SL)은 소스 라인 회로에 연결된다. 상기 소스 라인 회로는 어드레스 신호와 읽기/쓰기 신호를 수신하고, 이를 디코딩하여 선택된 소스 라인(SL)으로 소스 라인 선택 신호를 인가한다. 비선택된 소스 라인들(SL)로는 접지 기준 전압을 인가한다.
비트 라인(BL)은 칼럼 선택 신호에 의해 구동되는 칼럼 선택 회로와 연결된다. 예컨대, 선택된 칼럼 선택 신호는 상기 칼럼 선택 회로 내의 칼럼 선택 트랜지스터를 온(on) 시키고 비트 라인(BL)을 선택한다. 읽기 동작을 통해 선택된 비트 라인(BL)으로 MTJ 구조(225)의 로직 상태가 센스 앰프를 통해 출력된다. 또한, 쓰기 동작을 통해 선택된 비트라인(BL)으로 쓰기 전류가 전달되어 MTJ 구조(225)에 로직 상태가 저장된다.
도 6b를 참조하면, 본 실시예의 MRAM 셀 어레이(220C2)는 소스 라인(SL)의 연결 구조에서, 도 6a의 MRAM 셀 어레이(220C1)와 다를 수 있다. 예컨대, 도 6a의 MRAM 셀 어레이(220C1)는, 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 하나의 셀 트랜지스터(CT)와 MTJ 구조(225)가 선택되는 1MTJ-1TR 구조를 가지지만, 본 실시예의 MRAM 셀 어레이(220C2)는 하나의 비트 라인(BL)과 하나의 소스 라인(SL) 선택에 의해 두 개의 셀 트랜지스터(CT)와 MTJ 구조(225)가 선택되는 2MTJ-2TR 구조를 가질 수 있다. 그에 따라, 본 실시예의 MRAM 셀 어레이(220C2)는 소스 라인(SL)이 2개의 셀 트랜지스터(CT)의 소스에 공통으로 연결될 수 있다.
일반적으로, 도 6a의 MRAM 셀 어레이(220C1)를 개별 소스 라인(separate source line) 구조라고 하고, 도 6b의 MRAM 셀 어레이(220C2)를 공통 소스 라인(common source line) 구조라고 한다.
MRAM은 기억소자인 MTJ 구조(225)에 "0" 과 "1"의 로직 상태를 저장하기 위해서는 MTJ 구조(225)에 흐르는 전류가 양방향이어야 한다. 즉, 데이터 "0"을 기록할 때와 데이터 "1"을 기록할 때의 MTJ 구조(225)에 흐르는 전류가 서로 반대 방향이어야 한다. 이렇게 반대 방향의 전류를 흐르게 하는 구조를 위해 MRAM에서는 비트 라인(BL) 이외에 소스 라인(SL)이 존재하여 MTJ 구조(225)와 셀 트랜지스터(CT)를 사이에 두고 각각의 전위차를 바꿔 줌으로써, MTJ 구조(225)에 흐르는 전류의 방향을 선택할 수 있게 된다.
한편, 소스 라인의 연결 및 그 동작 방법에 따라, MRAM은 전술한 개별 소스 라인 구조와 공통 소스 라인 구조로 나누어지게 된다. 공통 소스 라인 구조의 경우 소스 라인(SL)을 양쪽 셀 트랜지스터들이 공유하므로 면적 면에서 유리하나 기준전압이 소스 라인(SL)에 인가되기 때문에 동작전압이 높아질 수 있다. 반면, 개별 소스 라인 구조의 경우, 비트 라인(BL)과 소스 라인(SL)의 전압을 서로 바꾸어 사용하므로 동작전압을 낮출 수는 있지만, 비트 라인들(BL)에 대응하는 모든 소스 라인들(SL)이 배치되어야 하므로 면적, 즉 밀도(density) 측면에서 불리할 수 있다.
도 7a 내지 도 7d는 MRAM에 포함된 MTJ 구조의 다양한 실시예들을 보여주는 개념도들이다.
도 7a를 참조하면, MTJ 구조(225)는 고정층(221)과 자유층(223), 그리고 이들 사이에 터널층(222)을 포함할 수 있다. 고정층(221)의 자화 방향은 고정되어 있으며, 자유층(223)의 자화 방향은 쓰기 동작에 의해 저장된 데이터에 따라 고정층(221)의 자화 방향과 평행이거나 반-평행할 수 있다. 한편, 고정층(221)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer)이 더 구비될 수 있다.
자유층(223)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유층(223)의 자화 방향은 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유층(223)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예컨대, 자유층(223)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다.
터널층(222)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 터널층(222)은 비자성 물질을 포함할 수 있다. 예컨대, 터널층(222)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(221)은 강자성 물질층으로 형성되거나, 강자성 물질층과 반-강자성 물질층(anti-Ferromagnetic material layer)의 2층 구조로 형성될 수 있다. 반-강자성 물질층은, 예컨대, PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
도 7b를 참조하면, 본 실시예의 MTJ 구조(225a)는 터널층(222a)에 대하여 자화 방향이 수직이고, 그에 따라 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행할 수 있다. 이와 같이, 자화 방향이 수직한 구조를 수직형(perpendicular) MTJ 구조라고 한다.
수직형 MTJ 구조(225a) 역시 고정층(221a), 터널층(222a) 그리고 자유층(223a)을 포함한다. 또한, 자유층(223a)의 자화 방향과 고정층(221a)의 자화 방향이 평행(Parallel)하면, 저항값이 작아지고, 자유층(223a)의 자화 방향과 고정층(221a)의 자화 방향이 반-평행(Anti-Parallel) 하면 저항값이 커질 수 있다. 따라서, 저항값에 따라 수직형 MTJ 구조(225a)에 데이터가 저장될 수 있다.
수직형 MTJ 구조(225a)를 구현하기 위해서, 자유층(223a)과 고정층(221a)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질 등이 있다. 예를 들어, 자유층(223a)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 또한, 자유층(223)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예컨대 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
고정층(221a)은 규칙 합금일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 고정층(71)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 이러한 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 등일 수 있다.
도 7c를 참조하면, 본 실시예의 MTJ 구조(225')는 제1 고정층(221), 제1 터널층(222), 자유층(223), 제2 터널층(224) 및 제2 고정층(226)을 포함할 수 있다. 이와 같이, 자유층(223)을 기준으로 양끝 단에 터널층(222, 224)과 고정층(221, 226)이 각각 배치된 구조를 듀얼 MTJ 구조라고 한다. 또한, 도시된 바와 같이, 자유층(223)을 기준으로 수평 자기가 형성되므로, 본 실시예의 MTJ 구조(225')는 수평형 듀얼 MTJ 구조라 한다. 제1 및 제2 고정층들(221, 226)을 구성하는 물질은 도 7a의 고정층(221)과 유사하고, 제1 및 제2 터널층들(222, 224)을 구성하는 물질은 도 7a의 터널층(222)과 유사하며, 자유층(223)을 구성하는 물질은 도 7a의 자유층(223)과 유사할 수 있다.
제1 고정층(221)의 자화 방향과 제2 고정층(226)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(221, 226)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 듀얼 MTJ 구조(225')는 전형적인 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 또한, 듀얼 MTJ 구조(225')는 제2 터널층(224)으로 인하여 읽기 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 한다.
도 7d를 참조하면, 본 실시예의 MTJ 구조(225a')는 제1 고정층(221a), 제1 터널층(222a), 자유층(223a), 제2 터널층(224a) 및 제2 고정층(226a)을 포함할 수 있다. 본 실시예의 MTJ 구조(225a')는 듀얼 MTJ 구조를 가지며, 또한 자유층(223)을 기준으로 수직 자기가 형성되므로 수직형 듀얼 MTJ 구조라고 한다. 제1 및 제2 고정층들(221a, 226a)을 구성하는 물질은 도 7b의 고정층(221a)과 유사하고, 제1 및 제2 터널층들(222a, 224a)을 구성하는 물질은 도 7b의 터널층(222a)과 유사하며, 자유층(223a)을 구성하는 물질은 도 7b의 자유층(223a)과 유사할 수 있다.
이때, 제1 고정층(221a)의 자화 방향과 제2 고정층(226a)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제1 및 제2 고정층들(221a, 226a)에 의한 자기력이 상쇄되는 효과를 가질 수 있다. 따라서, 수직형 듀얼 MTJ 구조(225a')는 전형적인 수직형 MTJ 소자보다 더 적은 전류를 이용하여 읽기 동작을 수행할 수 있다. 또한, 수직형 듀얼 MTJ 구조(225a')는 높은 저항을 제공하여, 읽기 동작 시에 명확한 데이터 값을 얻을 수 있도록 한다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 CIS를 보여주되, TSV를 이용하여 상부 칩과 하부 칩이 결합한 구조를 보여주는 분리 사시도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 본 실시예의 CIS(1000a)에서, 상부 칩(110a)과 하부 칩(200a)은 각각 TSV(Through Silicon Via)(130, 230)를 포함할 수 있다. 도 8b에 도시된 바와 같이 상부 칩(100a)과 하부 칩(200a)은 TSV(130, 230)를 통해 서로 전기적으로 연결될 수 있다.
좀더 구체적으로 설명하면, 상부 칩(100a)은 중앙 영역(PA)과 중앙 영역(PA) 외곽의 페리 영역(Peri)을 포함할 수 있다. 중앙 영역(PA)에는 픽셀들이 2차원 어레이 구조로 배치되고, 페리 영역(Peri)에 다수의 제1 TSV(130)가 배치될 수 있다. 도 8b에 도시된 바와 같이, 상부 칩(100a)의 상부 쪽에 반도체 기판(101)이 위치하고, 반도체 기판(101)에는 픽셀들이 형성될 수 있다. 또한, 반도체 기판(101)의 상부 쪽으로는 컬러 필터들과 마이크로 렌즈들이 형성될 수 있다. 한편, 상부 칩(100a)의 하부 쪽에 배선층들(Mu)이 배치될 수 있다.
이와 같이, 픽셀들이 형성된 반도체 기판(101)을 기준으로 컬러 필터들과 마이크로 렌즈들이 배선층(Mu)에 대하여 반대 방향에 형성된 구조를 BSI(Back Side Illumination) 구조라고 한다. 반대로, 반도체 기판(101)을 기준으로 컬러 필터들과 마이크로 렌즈들이 배선층(Mu)과 동일한 방향에 형성된 구조, 즉 배선층(Mu) 상에 컬러 필터들과 마이크로 렌즈들이 형성된 구조를 FSI(Front Side Illumination) 구조라고 한다.
한편, 제1 TSV(130)가 상부 칩(100a)의 3면의 외곽 부분에만 배치되고 나머지 한쪽 면에는 배치되지 않고 있는데, 제1 TSV(130)의 배치 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 TSV(130)는 상부 칩(100a)의 4면 중 적어도 한 면의 외곽 부분에 형성될 수 있다. 그에 따라, 제1 TSV(130)는 상부 칩(100a)의 4면 외곽 부분 모두에 형성될 수도 있다. 제1 TSV(130)는 상부 칩(100a) 전체를 관통하는 구조로 형성되고 제1 TSV(130)은 상부 칩(110a)의 페리 영역(Peri)에 배치되는 배선층(Mu)에 전기적으로 연결될 수 있다.
하부 칩(200a) 역시 중앙 영역(PA)과 중앙 영역(PA) 외곽의 페리 영역(Peri)을 포함할 수 있다. 중앙 영역(PA)에는 로직 소자들 및 MRAM이 배치되고, 페리 영역(Peri)에 다수의 제2 TSV(230)가 배치될 수 있다. 도 8b에 도시된 바와 같이, 하부 칩(200a)의 하부 쪽에 반도체 기판(201)이 배치되고 상부 쪽에 배선층(Md)이 배치될 수 있다. 반도체 기판(201)에는 로직 소자들의 트랜지스터들과 MRAM의 셀 트랜지스터가 형성될 수 있다.
제2 TVS(230)는 제1 TSV(130)와 달리 하부 칩(200a)의 상부 일부에만 형성되고, 하부 칩(200a)의 페리 영역(Peri)에 배치된 배선층(Md)에 전기적으로 연결될 수 있다. 또한, 제1 TSV(130)과 제2 TSV(230)가 서로 일체적으로 연결됨으로써, 상부 칩(100a)과 하부 칩(200a)이 제1 TSV(130)과 제2 TSV(230)를 통해 전기적으로 서로 연결될 수 있다.
한편, 제1 TSV(130)와 제2 TSV(230)의 구별은 상부 칩(100a)에 위치하는가 아니면 하부 칩(200a)에 위치하느냐에 따른 편의상의 구별일 뿐, 실제로는 제1 TSV(130)와 제2 TSV(230)는 불가분의 일체적 구조를 가질 수 있다. 이는 제1 TSV(130)와 제2 TSV(230)가 상부 칩(100a)과 하부 칩(200a) 각각에 별도로 형성되는 것이 아니고, 상부 칩(100a)과 하부 칩(200a)이 결합한 후, TSV 형성 공정을 통해 상부 칩(100a)과 하부 칩(200a)에 하나의 TSV로서 함께 형성되기 때문이다. 도 8b에서, 이점 쇄선 부분이 상부 칩(100a)과 하부 칩(200a)이 결합한 경계 부분을 나타낸다. 한편, 상부 칩(100a)과 하부 칩(200a)이 적층 및 결합은 웨이퍼 레벨에서 이루어지고, 그 후에 적층 칩들 단위로 분리될 수 있다. 물론, 칩 레벨의 적층 및 결합이 전적으로 배제되는 것은 아니다.
본 실시예의 CIS(1000)에서는 TSV(130/230)를 통해 상부 칩(100a)과 하부 칩(200a)이 전기적으로 연결되고, 또한, 상부 칩(100a)이 BSI 구조로 형성되므로, TSV(130/230)는 칩들(100a, 200a)의 외곽 부분에 형성될 수 있다. 이는, 제1 TSV(130)의 경우 상부 칩(100a)을 관통하는 구조를 형성되므로, TSV(130)가 중앙 영역(PA)에 배치되면, 픽셀들이 배치되는 면적을 감소시켜 고화질의 CIS의 구현에 반할 수 있기 때문이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 CIS를 보여주되, Cu-Cu 다이렉트 본딩을 이용하여 상부 칩과 하부 칩이 결합한 구조를 보여주는 분리 사시도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 본 실시예의 CIS(1000b)에서, 상부 칩(110b)과 하부 칩(200b)은 별도의 TSV를 포함하지 않는다. 대신, Cu 패드(140, 240)가 배선층에 배치될 수 있다.
좀더 구체적으로 설명하면, 상부 칩(100b)은 반도체 기판(101)이 상부로 배치된 BSI 구조를 가지고 픽셀들이 형성되며, 도 8a와 달리 중앙 영역이나 페리 영역의 구별이 없이 반도체 기판(101) 전체로 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 따라서, 상부 칩(100b)은 픽셀 영역으로 전체 면적을 활용할 수 있으므로, 고화질 구현에 유리할 수 있다. 한편, 상부 칩(100b)의 하부로 배치된 배선층(Mu)에는 제1 Cu 패드(140)가 형성될 수 있다. 제1 Cu 패드(140)는 배선층(Mu)에 전기적으로 연결되고 상부 칩(100b)의 하면으로 노출될 수 있다.
한편, 제1 Cu 패드(140)는 도 9b에 도시된 바와 같이 상부 칩(100b)의 하면으로 노출되므로 상면에서는 보이지 않을 수 있다. 그에 따라, 도 9a에서 제1 Cu 패드(140)는 점선으로 표시되고 있다. 제1 Cu 패드(140)는 배선층(Mu)이 형성된 상부 칩(100b)의 하부 쪽에 형성되므로 상부 쪽에 형성된 픽셀들에 전혀 영향을 주지 않을 수 있다. 따라서, 제1 Cu 패드(140)는 픽셀들에 구애받지 않고 상부 칩(100b)의 어느 곳에도 형성될 수 있다.
하부 칩(200b) 역시 중앙 영역과 페리 영역의 구별이 없고, 로직 소자들 및 MRAM은 하부 칩(200b) 전체에 걸쳐서 배치될 수 있다. 도 9b에 도시된 바와 같이, 하부 칩(200b)의 하부 쪽에 반도체 기판(201)이 배치되고 상부 쪽에 배선층(Md)이 배치되며, 배선층(Md)에 제2 Cu 패드(240)가 형성될 수 있다. 제2 Cu 패드(240)는 배선층(Mu)에 전기적으로 연결되고 하부 칩(200b)의 상면으로 노출될 수 있다. 그에 따라, 도 9a에서 제2 Cu 패드(240)가 하부 칩(200b)의 상면으로 노출된 것을 확인할 수 있다.
제1 Cu 패드(140)와 제2 Cu 패드(240)는 상부 칩(100b)과 하부 칩(200b)에 각각에 별도로 형성되고, 상부 칩(100b)과 하부 칩(200b)을 적층 결합할 때, 제1 Cu 패드(140)와 제2 Cu 패드(240)가 정렬하여 결합함으로써, 제1 Cu 패드(140)와 제2 Cu 패드(240)가 전기적으로 연결될 수 있다. 이와 같이, Cu 패드와 Cu 패드를 서로 결합시키는 공정을 Cu-Cu 다이렉트 본딩 공정이라고 한다. Cu-Cu 다이렉트 본딩 공정은 제1 Cu 패드(140)와 대응하는 제2 Cu 패드(240)가 서로 마주보도록 상부 칩(100b)과 하부 칩(200b)을 정렬하고, 압착 및 열처리를 수행함으로써, 이루어질 수 있다. 도 9b에서 이점 쇄선 부분이 상부 칩(100b)과 하부 칩(200b)이 결합한 경계 부분을 나타낸다. 한편, Cu-Cu 다이렉트 본딩 공정을 통한 상부 칩(100b)과 하부 칩(200b)의 적층 및 결합 역시 웨이퍼 레벨에서 이루어지고, 그 후에 적층 칩들 단위로 분리될 수 있다. 물론, 칩 레벨의 적층 및 결합이 전적으로 배제되는 것은 아니다.
본 실시예의 CIS(1000)에서는, Cu-Cu 다이렉트 본딩을 통해 상부 칩(100b)과 하부 칩(200b)이 전기적으로 연결되고, 또한, 상부 칩(100b)이 BSI 구조로 형성되더라도 제1 Cu 패드(140)가 하부의 배선층(Mu)으로 배치되므로, Cu 패드들(140, 240)은 픽셀들의 위치와 상관없이 자유롭게 배치될 수 있다. 그에 따라, 본 실시예의 CIS(1000)는 픽셀들이 배치될 수 있는 면적을 넓게 확보하여, 고화질의 CIS 구현에 유리할 수 있다.
도 10은 본 발명의 일 실시예에 따른 CIS에 대한 블록 구성도이다.
도 10을 참조하면, 본 실시예의 CIS(1000)는 픽셀 어레이(100P), 타이밍 생성 회로(211), 아날로그 신호 처리 회로(213), ADC 회로(215), MRAM(220C), 이미지 신호 처리 회로(217), 및 제어 회로(219)를 포함할 수 있다. 픽셀 어레이(100P)는 상부 칩(100)에 형성되고, 나머지 회로들은 하부 칩(200)에 형성될 수 있다. 또한, 타이밍 생성 회로(211), 아날로그 신호 처리 회로(213), ADC 회로(215), 이미지 신호 처리 회로(217), 및 제어 회로(219)는 하부 칩(200)의 로직 영역(210)에 형성되고, MRAM(220C)은 임베디드 형태로 하부 칩(200)의 메모리 영역(220)에 형성될 수 있다.
하부 칩(200)에 배치된 회로들의 기능을 간단히 설명하면, 타이밍 생성 회로(211)는 제어를 위한 클록 펄스와 같은 타이밍 신호를 생성하여 요구되는 회로들에 공급하며, 아날로그 신호 처리 회로(213)는 상부 칩(100)의 픽셀 어레이(100P)로부터의 픽셀 신호들을 처리하며, ADC 회로(215)는 아날로그 신호 처리 회로(213)로부터의 아날로그 신호를 디지털 신호인 이미지 데이터로 변환시킬 수 있다. 한편, MRAM(220C)는 ADC 회로(215)로부터의 이미지 데이터를 프레임 이미지 단위로 임시적으로 저장하고, 이미지 신호 처리 회로(217)는 MRAM(220C)로부터의 이미지 데이터에 대한 신호 처리를 수행하며, 제어 회로(219)는 회로들을 전반적으로 제어할 수 있다. 한편, 타이밍 생성 회로(211)는 제어 회로(219)에 포함될 수도 있다. 한편, 이미지 신호 처리 회로(217)로부터의 출력 신호는 MIPI(Mobile Industry Processor Interface)를 통해 AP로 전달되어 AP에서 다양한 ISP(Image Signal Processing)가 수행될 수 있다.
도 2와 관련하여 회로들을 연관시켜 보면, 아날로그 신호 처리 회로(213)는 로우 드라이브 회로(40)와 컬럼 신호 처리 회로(50)에 포함된 CDS나 신호 증폭기 등에 대응할 수 있다. 또한, ADC 회로(215)는 컬럼 신호 처리 회로(50) 내에 포함된 AD 변환기에 대응할 수 있다. MRAM(220C)는 이미지 버퍼 메모리(60)에 대응하고, 이미지 신호 처리 회로(217)는 출력 회로(70)에 대응하며, 제어 회로(219)는 제어 회로(80)에 대응할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
40: 로우 드라이브 회로, 50: 컬럼 신호 처리 회로, 60: 이미지 버퍼 메로리, 70: 출력 회로, 80: 제어 회로, 100, 100a, 100b: 상부 칩, 100P: 필셀부 또는 픽셀 어레이, 110: 픽셀, 112: 전송 트래지스터, 114: 리셋 트랜지스터, 115: 플로팅 확산 영역, 116: 소스 팔로워 트랜지스터, 118: 선택 트랜지스터, 120: 컬럼 신호선, 130, 230: TSV, 140, 240: Cu 패드, 200, 200a, 200b: 하부 칩, 101, 201: 기판, 202: 소자 분리 영역, 205: 층간 절연막, 210: 로직 영역, 220: 메모리 영역, 220C1, 220C2: MRAM 셀 어레이, 225, 225', 225a, 225a': MTJ 구조

Claims (10)

  1. 다수의 픽셀들이 2차원 어레이 구조로 배치된 상부 칩; 및
    상기 상부 칩의 하부에 배치되고, 로직 소자들이 배치된 로직 영역과 MRAM(Magnetic Random Access Memory)이 임베디드(embedded) 형태로 배치된 메모리 영역을 구비한 하부 칩;을 포함하고,
    상기 MRAM은 상기 로직 영역에서 처리된 이미지 데이터를 저장하는 이미지 버퍼 메모리로 사용되는, 씨모스 이미지 센서(CIS).
  2. 제1 항에 있어서,
    상기 픽셀들의 데이터를 로우(row) 단위로 독출(readout)하는 롤링 셔터(rolling shutter) 방식으로 동작하는 것을 특징으로 하는 CIS.
  3. 제1 항에 있어서,
    상기 로직 영역은, 상기 상부 칩으로부터의 픽셀 신호들을 처리하는 아날로그 신호 처리 회로, 상기 아날로그 신호 처리 회로로부터의 아날로그 신호를 디지털 신호인 상기 이미지 데이터로 변환하는 ADC(Analog-to-Digital Converter) 회로, 및 상기 이미지 데이터를 처리하는 이미지 신호 처리 회로를 포함하고,
    상기 MRAM은 상기 이미지 데이터를 저장하여 상기 이미지 신호 처리 회로로 전달하는 것을 특징으로 하는 CIS.
  4. 제1 항에 있어서,
    상기 MRAM은, 셀 트랜지스터와 MTJ(Magnetic Tunnel Junction) 구조를 단위 셀로 하여 상기 메모리 영역에 2차원 어레이 구조로 배치되고,
    상기 셀 트랜지스터는 상기 로직 영역의 트랜지스터와 동일 레벨에 배치된 것을 특징으로 하는 CIS.
  5. 제4 항에 있어서,
    상기 MTJ 구조는 고정층(pinned layer), 터널층(tunnel layer), 및 자유층(free layer)을 포함하고,
    상기 MTJ 구조는 상기 셀 트랜지스터의 상부에 배치된 다수의 배선층들 중 인접하는 2개의 배선층들 사이에 배치된 것을 특징으로 하는 CIS.
  6. 제1 항에 있어서,
    상기 상부 칩의 외곽 부분에 TSV(Through Silicon Via)가 배치되고,
    상기 TSV를 통해 상기 상부 칩의 배선들과 상기 하부 칩의 배선들이 서로 전기적으로 연결된 것을 특징으로 하는 CIS.
  7. 제1 항에 있어서,
    상기 상부 칩의 배선들과 상기 하부 칩의 배선들이 Cu-Cu 다이렉트 본딩(direct bonding)을 통해 서로 전기적으로 연결된 것을 특징으로 하는 CIS.
  8. 각각 포토다이오드와 픽셀 트랜지스터들을 구비한 다수의 픽셀들이 2차원 어레이 구조로 배치되고, 상기 픽셀들 상부에 컬러 필터들과 마이크로 렌즈들이 배치되며, 하부에 제1 배선층들이 배치된 상부 칩; 및
    상기 상부 칩의 하부에 배치되고, 로직 소자들 및 제2 배선층들이 배치된 로직 영역과 상기 로직 영역에 인접하여 MRAM이 배치된 메모리 영역을 구비한 하부 칩;을 포함하고,
    상기 제1 배선층들과 상기 제2 배선층들은 서로 전기적으로 연결되며,
    상기 MRAM은 상기 로직 영역에서 처리된 이미지 데이터를 저장하는 이미지 버퍼 메모리로 사용되는, CIS.
  9. 제8 항에 있어서,
    상기 픽셀들의 데이터를 로우 단위로 독출하는 롤링 셔터 방식으로 동작하며,
    상기 로직 소자들은, 상기 상부 칩으로부터의 픽셀 신호들을 처리하는 아날로그 신호 처리부, 상기 아날로그 신호 처리부로부터의 아날로그 신호를 디지털 신호인 상기 이미지 데이터로 변환하는 ADC 및 상기 이미지 데이터를 처리하는 이미지 신호 처리부를 구성하며,
    상기 MRAM은 상기 이미지 데이터를 저장하여 상기 이미지 신호 처리부로 전달하는 것을 특징으로 하는 CIS.
  10. 제8 항에 있어서,
    상기 MRAM은, 셀 트랜지스터와 MTJ 구조를 단위 셀로 하여 상기 메모리 영역에 2차원 어레이 구조로 배치되고,
    상기 셀 트랜지스터는 상기 로직 영역의 트랜지스터와 동일 레벨에 배치되며,
    상기 MTJ 구조는 상기 셀 트랜지스터의 상부에 배치된 다수의 배선층들 중 인접하는 2개의 배선층들 사이에 배치된 것을 특징으로 하는 CIS.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631711B2 (en) 2020-11-06 2023-04-18 Samsung Electronics Co., Ltd. Image sensor and image sensing device

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10686996B2 (en) 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10598546B2 (en) 2017-08-17 2020-03-24 Facebook Technologies, Llc Detecting high intensity light in photo sensor
US11232841B2 (en) * 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11038101B2 (en) * 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having a phase change memory device
US12034015B2 (en) 2018-05-25 2024-07-09 Meta Platforms Technologies, Llc Programmable pixel array
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10897586B2 (en) 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor
US10931884B2 (en) 2018-08-20 2021-02-23 Facebook Technologies, Llc Pixel sensor having adaptive exposure time
US11956413B2 (en) 2018-08-27 2024-04-09 Meta Platforms Technologies, Llc Pixel sensor having multiple photodiodes and shared comparator
US11595602B2 (en) 2018-11-05 2023-02-28 Meta Platforms Technologies, Llc Image sensor post processing
US11888002B2 (en) * 2018-12-17 2024-01-30 Meta Platforms Technologies, Llc Dynamically programmable image sensor
US11962928B2 (en) 2018-12-17 2024-04-16 Meta Platforms Technologies, Llc Programmable pixel array
US10834352B2 (en) * 2019-01-14 2020-11-10 Omnivision Technologies, Inc. Configurable interface alignment buffer between DRAM and logic unit for multiple-wafer image sensors
KR102695388B1 (ko) 2019-02-12 2024-08-19 삼성전자주식회사 디지털 픽셀을 포함하는 이미지 센서
KR20200110020A (ko) 2019-03-15 2020-09-23 삼성전자주식회사 디스플레이 드라이버 ic 소자
KR102600681B1 (ko) * 2019-03-26 2023-11-13 삼성전자주식회사 비닝을 수행하는 테트라셀 이미지 센서
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
US12108141B2 (en) 2019-08-05 2024-10-01 Meta Platforms Technologies, Llc Dynamically programmable image sensor
US11289467B2 (en) 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210028438A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
US11756968B2 (en) * 2019-09-24 2023-09-12 Samsung Electronics Co., Ltd. Image sensor device
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11935291B2 (en) 2019-10-30 2024-03-19 Meta Platforms Technologies, Llc Distributed sensor system
US11948089B2 (en) 2019-11-07 2024-04-02 Meta Platforms Technologies, Llc Sparse image sensing and processing
WO2021131771A1 (ja) * 2019-12-26 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
CN113192929B (zh) 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法
CN111244123A (zh) * 2020-02-03 2020-06-05 长江存储科技有限责任公司 半导体结构及其制备方法
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11825228B2 (en) 2020-05-20 2023-11-21 Meta Platforms Technologies, Llc Programmable pixel array having multiple power domains
US11226231B1 (en) 2020-06-25 2022-01-18 Globalfoundries U.S. Inc. Image sensor incorporating an array of optically switchable magnetic tunnel junctions
US11910114B2 (en) 2020-07-17 2024-02-20 Meta Platforms Technologies, Llc Multi-mode image sensor
US12075175B1 (en) 2020-09-08 2024-08-27 Meta Platforms Technologies, Llc Programmable smart sensor with adaptive readout
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
KR20220059598A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 이미지 센서 및 이미지 센싱 장치
KR20220077735A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 이미지 센서 및 이미지 센서의 픽셀 어레이
US11935575B1 (en) 2020-12-23 2024-03-19 Meta Platforms Technologies, Llc Heterogeneous memory system
US12022218B2 (en) 2020-12-29 2024-06-25 Meta Platforms Technologies, Llc Digital image sensor using a single-input comparator based quantizer
KR102530222B1 (ko) 2021-03-17 2023-05-09 삼성전자주식회사 이미지 센서 및 이미지 센서의 동작 방법
CN116417403A (zh) * 2021-12-30 2023-07-11 联华电子股份有限公司 半导体元件及其制作方法
CN116320797A (zh) * 2022-12-30 2023-06-23 维沃移动通信有限公司 图像处理器、摄像模组及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100105380A (ko) * 2009-03-19 2010-09-29 소니 주식회사 반도체 장치와 그 제조 방법, 및 전자 기기
KR20150071666A (ko) * 2013-12-18 2015-06-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이미지 센서 소자, 이미지 센서 소자 제조 방법 및 반도체 소자 제조 방법
KR20150113133A (ko) * 2013-01-31 2015-10-07 애플 인크. 수직 적층형 이미지 센서

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100464955B1 (ko) * 1998-06-29 2005-04-06 매그나칩 반도체 유한회사 메모리소자와 함께 집적화된 씨모스 이미지센서
JP2000152051A (ja) 1998-11-05 2000-05-30 Canon Inc 撮像装置
US20040085463A1 (en) * 2002-11-06 2004-05-06 Manish Sharma Imaging system with non-volatile memory
TWI429066B (zh) * 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
WO2011014156A1 (en) 2009-07-27 2011-02-03 Hewlett-Packard Development Company, L.P. Reconfigurable multilayer circuit
WO2011097687A1 (en) 2010-02-11 2011-08-18 Idatamap Pty Ltd Image matching, data compression and tracking architectures
US8674465B2 (en) * 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
KR101717081B1 (ko) 2011-03-23 2017-03-28 삼성전자주식회사 비휘발성 램과 휘발성 램을 버퍼 메모리로 사용하는 저장 장치
US8890047B2 (en) * 2011-09-21 2014-11-18 Aptina Imaging Corporation Stacked-chip imaging systems
US9269730B2 (en) 2012-02-09 2016-02-23 Semiconductor Components Industries, Llc Imaging systems with backside isolation trenches
US9853053B2 (en) * 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
KR20200085943A (ko) * 2012-10-05 2020-07-15 램버스 인코포레이티드 조건부-리셋, 멀티-비트 판독 이미지 센서
US9582465B2 (en) * 2012-11-15 2017-02-28 Elwha Llc Flexible processors and flexible memory
JP2014110592A (ja) 2012-12-04 2014-06-12 Toshiba Corp 画像処理装置
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9406875B2 (en) * 2013-12-17 2016-08-02 Qualcomm Incorporated MRAM integration techniques for technology scaling
KR102155479B1 (ko) 2014-09-01 2020-09-14 삼성전자 주식회사 반도체 장치
US9804719B2 (en) * 2014-10-23 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Electronic device
KR102235609B1 (ko) * 2014-12-08 2021-04-02 삼성전자주식회사 Mram 기반의 프레임 버퍼링 장치, 그 장치를 포함하는 디스플레이 구동 장치 및 디스플레이 장치
KR20160102814A (ko) 2015-02-23 2016-08-31 삼성전자주식회사 이미지 센서 이를 포함하는 이미지 처리 시스템, 및 상기 이미지 센서를 포함하는 모바일 컴퓨팅 장치
CN107924873A (zh) * 2015-09-01 2018-04-17 索尼公司 层叠体
US10121964B2 (en) * 2015-09-23 2018-11-06 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
KR20170050102A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 데이터 처리 장치
KR102423813B1 (ko) * 2015-11-27 2022-07-22 삼성전자주식회사 반도체 소자
JP2017118229A (ja) * 2015-12-22 2017-06-29 ソニー株式会社 情報処理装置、情報処理方法、プログラム
KR20170133072A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 집적 회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100105380A (ko) * 2009-03-19 2010-09-29 소니 주식회사 반도체 장치와 그 제조 방법, 및 전자 기기
KR20150113133A (ko) * 2013-01-31 2015-10-07 애플 인크. 수직 적층형 이미지 센서
KR20150071666A (ko) * 2013-12-18 2015-06-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이미지 센서 소자, 이미지 센서 소자 제조 방법 및 반도체 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631711B2 (en) 2020-11-06 2023-04-18 Samsung Electronics Co., Ltd. Image sensor and image sensing device

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