KR20180069026A - 조셉슨 전송 라인 시스템 - Google Patents

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Abstract

일 실시예는 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템을 기술한다. 상기 시스템은 직렬로 배열된 복수의 JTL 스테이지들을 포함한다. 상기 시스템은 또한 AC 클록 신호를 전파하도록 구성되는 1차 인덕터와 상기 복수의 JTL 스테이지들 중 적어도 두 개의 JTL 스테이지와 함께 직렬 루프로 배열된 2차 인덕터를 포함한다. 상기 클록 변환기는, 상기 AC 클록 신호의 제1위상에 응답하여 상기 복수의 JTL 스테이지들 각각을 설정하고 상기 제1위상과 반대인 상기 AC 클록 신호의 제2위상에 응답하여 상기 복수의 JTL 스테이지들 각각을 재설정하기 위해, 단일 플럭스 양자(single flux quantum (SFQ)) 펄스를 전파하도록 구성될 수 있다.

Description

조셉슨 전송 라인 시스템
본 발명은 일반적으로 컴퓨터 시스템에 관한 것으로서, 구체적으로, 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템에 관한 것이다
본 출원은 2015년 11월 17일에 출원된 미국 특허출원 제 14/943767호로부터의 우선권을 주장하며, 상기 미국 특허출원의 내용 전체가 참조로서 본 명세서에 포함된다.
초전도 디지털 기술은 이전에 없던 높은 속도, 낮은 전력 소실(dissipation) 및 낮은 작동 온도의 장점을 가진 컴퓨팅 및/또는 통신 리소스들을 제공한다. 초전도 디지털 기술은 CMOS 기술의 대안으로서 발달하였고, 전형적으로 조셉슨 정션들Juosephson junctions)을 활용하는 단일 플럭스(single flux) 초전도 회로에 기초하는 초전도체를 포함하고, 20 Gb/s (기가바이트/초) 또는 그 이상의 전형적인 데이터 레이트(data rate)에서 액티브 디바이스 당 1 nW (나노와트) 미만의 전형적인 신호 전력 소실을 보여줄 수 있고, 약 4 켈빈(Kelvin)의 온도에서 작동할 수 있다. 다수의 조셉슨 정션들과 인덕터들은 초전도 컴퓨팅 시스템들 내에서 데이터 신호들을 전파(propagate)하기 위해 조셉슨 전송 라인들을 제공하기 위해 특정한 배열로 제공될 수 있다.
본 발명의 일 실시 예는 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템을 기술한다. 상기 시스템은 직렬로 배열된 복수의 JTL 스테이지들을 포함한다. 상기 시스템은 또한 AC 클록 신호를 전파하도록 구성되는 1차 인덕터 및 상기 복수의 JTL 스테이지들 중 적어도 두 개의 JTL 스테이지와 함께 직렬 루프로 배열된 2차 인덕터를 포함하는 클록 변환기를 포함한다. 상기 클록 변환기는 상기 AC 클록 신호의 제1위상(phase)에 응답하여 상기 복수의 JTL 스테이지들 중 각각의 JTL 스테이지를 설정하고 그리고 상기 제1위상과 반대인 상기 AC 클록 신호의 제2위상에 응답하여 상기 복수의 JTL 스테이지들 중 상기 각각의 JTL 스테이지를 재설정하기 위해 단일 플럭스 양자 (single flux quantum (SFQ)) 펄스를 전파하도록 구성될 수 있다.
본 발명의 다른 실시예는 JTL 시스템으로 SFQ 펄스를 전파하기 위한 방법을 포함한다. 상기 방법은 2차 인덕터를 통해 바이어스 신호를 유도하기 위해 바이어스 변환기의 1차 인덕터를 통해 DC 바이어스 전류를 제공하는 단계를 포함한다. 상기 방법은 또한 적어도 하나의 클록 변환기 각각의 1차 인덕터를 통해 AC 클록 신호를 제공하는 단계를 포함하고, 상기 적어도 하나의 클록 변환기 각각은 상기 JTL 시스템의 복수의 JTL 스테이지들 중 적어도 두 개의 JTL 스테이지를 갖는 각각의 적어도 하나의 직렬 루프에서 상기 바이어스 변환기와 연관된 2차 인덕터와 직렬로 배열된 2차 인덕터를 포함한다. 상기 방법은 상기 JTL 시스템의 입력으로 단극(unipolar) SFQ 펄스들을 제공하는 단계를 더 포함하고, 상기 단극 SFQ 펄스들 각각은 차례대로 상기 적어도 하나의 직렬 루프 내의 JTL 스테이지들 중 하나의 JTL 스테이지를 설정하고 동시에 상기 적어도 하나의 직렬 루프 내의 상기 JTL 스테이지들 중 다른 하나의 JTL 스테이지를 순서대로 재설정하기 위해 상기 바이어스 신호와 상기 AC 클록 신호에 기초하여 상기 복수의 JTL 스테이지들을 통해 전파된다.
본 발명의 다른 실시 예는 제1JTL 스테이지, 제2JTL 스테이지, 제3JTL 스테이지 및 제4JTL 스테이지를 포함하는 JTL 시스템을 포함한다. 상기 제1JTL 스테이지는 AC 클록 신호의 동-위상 컴포넌트(in-phase component)를 전달하는 각각의 적어도 하나의 1차 인덕터와 상기 제1JTL 스테이지와 함께 제1직렬 루프로 배열되는 각각의 적어도 하나의 2차 인덕터를 포함하는 적어도 하나의 제1클록 변환기를 통해 제어된다. 상기 제1JTL 스테이지는 상기 동-위상 컴포넌트의 제1위상에서 상기 제1JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정될 수 있고 그리고 상기 제1위상과 반대의 상기 동-위상 컴포넌트의 제2위상에서 상기 제3JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정될 수 있다. 상기 제2JTL 스테이지는 상기 제1JTL 스테이지와 직렬로 배열된다. 상기 제2JTL 스테이지는 상기 AC 클록 신호의 직교-위상(quadrature-phase) 컴포넌트를 전달하는 각각의 적어도 하나의 1차 인덕터와 상기 제2JTL 스테이지와 함께 제2직렬 루프로 배열되는 각각의 적어도 하나의 2차 인덕터를 포함하는 적어도 하나의 제2클록 변환기를 통해 제어될 수 있다. 상기 제2JTL 스테이지는 상기 직교-위상 컴포넌트의 제1위상에서 상기 제2JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정될 수 있고 그리고 상기 제1위상과 반대인 상기 직교-위상 컴포넌트의 제2위상에서 상기 제4JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정될 수 있다. 상기 제3JTL 스테이지는 상기 제2JTL 스테이지와 직렬로 배열된다. 상기 제3JTL 스테이지는 상기 적어도 하나의 제1클록 변환기를 통해 제어될 수 있고 그리고 상기 제1직렬 루프 내에 배열되고, 상기 제3JTL 스테이지는 상기 동-위상 컴포넌트의 상기 제2위상에서 상기 제3JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정될 수 있고 그리고 상기 동-위상 컴포넌트의 상기 제1위상에서 상기 제1JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정될 수 있다. 상기 제4JTL 스테이지는 상기 제3JTL 스테이지와 직렬로 배열된다. 상기 제4JTL 스테이지는 상기 적어도 하나의 제2클록 변환기를 통해 제어될 수 있고 그리고 상기 제2직렬 루프 내에 배열된다. 상기 제4JTL 스테이지는 상기 직교-위상 컴포넌트의 상기 제2위상에서 상기 제4JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정될 수 있고 그리고 상기 직교-위상 컴포넌트의 상기 제1위상에서 상기 제2JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정될 수 있다.
도 1은 JTL 시스템의 일례를 나타낸다.
도 2는 JTL 회로의 일례를 나타낸다.
도 3은 타이밍 다이어그램의 일례를 나타낸다.
도 4는 JTL 회로 내의 플럭스의 예시적인 다이어그램을 나타낸다.
도 5는 JTL 회로 내의 플럭스의 다른 예시적인 다이어그램을 나타낸다.
도 6은 JTL 회로 내의 플럭스의 또 다른 예시적인 다이어그램을 나타낸다.
도 7은 JTL 회로 내의 플럭스의 추가 예시적인 다이어그램을 나타낸다.
도 8은 플럭스-셔틀 시스템의 일례를 나타낸다.
도 9는 JTL 시스템에서 단극 SFQ 펄스들을 전파하기 위한 방법의 일례를 나타낸다.
본 발명은 일반적으로 컴퓨터 시스템에 관한 것으로, 구체적으로 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템에 관한 것이다. 상기 JTL 시스템은 복수의 JTL 스테이지들(stages)을 포함할 수 있고, 상기 복수의 JTL 스테이지들 각각은 초전도 양자 간섭 디바이스들(superconducting quantum interference devices (SQUIDs))로서 구성될 수 있고, 그 결과 각 스테이지가 조셉슨 정션들의 쌍과 인덕터를 포함할 수 있다. 상기 JTL 시스템은 또한 적어도 하나의 클록 변환기(transformer)와 적어도 하나의 바이어스 변환기를 포함할 수 있고, 하나의 클록 변환기는 상기 JTL 스테이지들 각각과 연관될 수 있다. 상기 바이어스 변환기는 DC 바이어스 전류를 전달(carry)하는 1차 인덕터(primary inductor)를 포함할 수 있고, 따라서 상기 2차 인덕터(secondary inductor) 상에(on) 바이어스 신호를 유도한다. 상기 클록 변환기들은 1차 인덕터들로 AC 클록 신호를 전파할 수 있고, 따라서 상기 AC 클록 신호를 상기 2차 인덕터들 상에 유도할 수 있다. 상기 클록 변환기들의 상기 2차 인덕터들과 상기 바이어스 변환기의 상기 2차 인덕터는 JTL 스테이지들 각각과 함께 직렬 루프로 배열될 수 있다. 따라서, 상기 AC 클록 신호의 제1위상에서, 상기 JTL 스테이지들 중 주어진 하나의 JTL 스테이지를 포함하는 직렬 루프는 상기 JTL의 상기 각각의 JTL 스테이지로부터 다음 JTL 스테이지로 전파되는 단일 플럭스 양자(single flux quantum (SFQ)) 펄스에 응답하여 제1플럭스 상태와 제2플럭스 상태 중 하나로 스위칭할 수 있다. 상기 제1위상과 반대인 상기 AC 클록 신호의 제2위상에서, 상기 JTL 스테이지를 포함하는 상기 직렬 루프는 상기 각각의 JTL 스테이지를 포함하는 직렬 루프에 커플링된 다른 JTL 스테이지를 통한 상기 SFQ 펄스의 전파에 기초하여 상기 제1플럭스 상태와 상기 제2플럭스 상태 중 다른 하나로 스위칭할 수 있고, 따라서 네거티브 SFQ 펄스 없이(absent) 재설정될 수 있다. 그러므로, 상기 JTL 시스템은 네거티브 SFQ 펄스들의 제공 없이 상기 JTL 스테이지들의 자가-재설정(self-resetting)을 제공할 수 있고, 따라서 단극 SFQ 펄스 스트림(stream)을 전파할 수 있다.
일례로서, 상기 AC 클록 신호는 동-위상 컴포넌트(in-phase component)와 직교-위상(quadrature-phase) 컴포넌트(예컨대, 서로에 대하여 90°만큼 위상이 다른(out-of-phase))를 포함하는 직교 신호로서 구성될 수 있다. 상기 JTL 스테이지들은 차례대로 배열된 제1JTL 스테이지, 제2JTL 스테이지, 제3JTL 스테이지 및 제4JTL 스테이지로서 배열될 수 있다. 상기 제1JTL 스테이지와 제3JTL 스테이지는 상기 동-위상 컴포넌트와 관련된 각각의 제1클록 변환기와 제3클록 변환기의 2차 인덕터들과 함께 제1직렬 루프에 배치될 수 있다. 비슷하게, 상기 제2JTL 스테이지와 상기 제4JTL 스테이지는 상기 직교-위상 컴포넌트와 관련된 각각의 제2클록 변환기와 제4클록 변환기의 2차 인덕터들과 함께 제2직렬 루프에 배치될 수 있다. 따라서, 상기 제1JTL 스테이지와 상기 제2스테이지를 포함하는 각각의 직렬 루프들은 상기 AC 클록 신호의 각각의 상기 동-위상 컴포넌트 및 상기 직교-위상 컴포넌트의 상기 제1위상, 및 각각의 JTL 스테이지들을 통한 SFQ 펄스의 전파에 응답하여, 상기 제1클록 변환기와 상기 제2클록 변환기를 통해 각각 상기 제1플럭스 상태로부터 상기 제2플럭스 상태로 설정되고, 상기 AC 클록 신호의 각각의 상기 동-위상 컴포넌트 및 상기 직교-위상 컴포넌트의 상기 제2위상에 응답하여, 상기 제2플럭스 상태로부터 상기 제1플럭스 상태로 재설정된다. 비슷하게, 상기 제3JTL 스테이지와 상기 제4JTL 스테이지를 포함하는 상기 각각의 직렬 루프들은 상기 AC 클록 신호의 각각의 상기 동-위상 컴포넌트 및 상기 직교-위상 컴포넌트의 상기 제2위상 및 상기 각각의 JTL 스테이지들을 통한 SFQ 펄스의 전파에 응답하여, 상기 제3클록 변환기와 상기 제4클록 변환기를 통해 각각 상기 제2플럭스 상태로부터 상기 제1플럭스 상태로 설정되고, 상기 AC 클록 신호의 각각의 상기 동-위상 컴포넌트 및 상기 직교-위상 컴포넌트의 상기 제1위상에 응답하여, 상기 제1플럭스 상태로부터 상기 제2플럭스 상태로 재설정된다.
본 명세서에서 언급된 바와 같이, 제1플럭스 상태는 바이어스 변환기 2차 인덕터와 두 개의 JTL 스테이지들(예컨대, 여기에 언급된 바와 같이 제1스테이지 및 제3스테이지 또는 제2스테이지 및 제4스테이지)을 포함하는 루프가 +Φ0/2의 자속을 에워싸는(enclose) 것을 서술하고, 따라서 상기 루프 내의 영구 전류(persistent current)가 상기 루프 내의 JTL 스테이지들 중 하나의 JTL 스테이지의 조셉슨 정션들로부터 흘러나가고(flow away) 상기 루프 내의 다른 JTL 스테이지의 조셉슨 정션들을 향해 흐른다(flow toward). 본 명세서에서 언급된 바와 같이, 제2플럭스 상태는 동일한 루프가 -Φ0/2의 자속을 에워싸는 것을 서술하고, 따라서 상기 루프 내의 상기 영구 전류가 상기 제1플럭스 상태와 비교하여 반대 방향으로, 따라서 (상기 제1플럭스 상태와 비교하여) 상기 다른 JTL 스테이지의 조셉슨 정션들을 향해 흐르고, 상기 하나의 JTL 스테이지의 조셉슨 정션들로부터 흘러나간다. 본 명세서에서, 각각의 바이어스 변환기 2차 인덕터 내의 영구적인 DC 전류가 상기 각각의 JTL 스테이지의 조셉슨 정션들을 향해 흐를 때 JTL 스테이지는 "재설정(reset)"된다고 기술된다. 본 명세서에서, 상기 각각의 바이어스 변환기 2차 인덕터 내의 영구 전류가 상기 각각의 JTL스테이지의 조셉슨 정션들로부터 흘러나갈때 JTL 스테이지는 "설정(set)"된다고 기술된다. 그러므로, 주어진 플럭스 상태에서, 주어진 루프 내의 하나의 JTL 스테이지는 설정 상태에 있고 다른 하나의 JTL 스테이지는 재설정 상태에 있다. 이에 따라, 상기 루프의 상기 하나의 JTL 스테이지를 통한 SFQ 전파는 각각의 JTL 스테이지를 설정하고, 이는 상기 제2플럭스 상태로의 전이(transition)를 야기하며 상기 루프의 상기 다른 JTL 스테이지의 재설정을 야기한다.
도 1은 JTL 시스템(10)의 일례를 나타낸다. JTL 시스템(10)은 회로 디바이스들 사이에서와 같이, 펄스들을 전파하기 위한 다양한 양자 및/또는 기존(classical) 회로 시스템들 중 임의의 시스템에서 구현될 수 있다. 본 명세서에서 기술된 바와 같이, JTL 시스템(10)은 단극 부호화(encoded) SFQ 펄스들을 전파하도록 구현될 수 있고, 따라서 상호 양자 로직(reciprocal quantum logic (RQL)) 컴퓨팅 시스템에서 전형적으로 요구되던 네거티브 SFQ 펄스들을 요구하지 않는다. 또한, 본 명세서에서 기술된 바와 같이, SFQ 펄스(예컨대, 단극 부호화 SFQ 펄스)에 대한 용어 "전파(propagate)"는 JTL 시스템(10)의 주어진 스테이지 내의 조셉슨 정션의 트리거링(triggering)을 통해 생성되는 SFQ 펄스를 서술하고, 그 결과, (예컨대, 클록 신호(CLK)를 통하여) 바이어스 전압과 결합된, SFQ 펄스의 전압은 JTL 시스템(10)의 다음 스테이지의 조셉슨 정션으로 하여금 다른 SFQ 펄스를 생성하도록 야기하며, 후속 펄스도 같은 방식으로 생성이 야기된다. 예컨대, JTL 시스템(10)은 급속 단일 플럭스 양자(rapid single flux quantum (RSFQ)) 로직 시스템, 또는 RSFQ와 RQL 시스템의 조합으로 구현될 수 있다.
JTL 시스템(10)은 복수의 JTL 스테이지들(14)을 포함하고, 복수의 JTL 스테이지들(14) 각각은 AC 클록 신호(CLK)의 주어진 위상과 연관될 수 있다. 일례로서, AC 클록 신호(CLK)는 직교 클록 신호일 수 있고, 그 결과 상기 AC 클록 신호는 동-위상 컴포넌트와 직교-위상 컴포넌트를 포함할 수 있다. 상기 JTL 스테이지들(14) 각각은, 예컨대, SQUID들로 구성될 수 있다. 따라서, JTL 스테이지들(14) 각각은 조셉슨 정션들의 쌍과 인덕터를 포함할 수 있다. JTL 시스템(10)은 또한 적어도 하나의 클록 변환기(12)를 포함할 수 있고, 그 결과 클록 변환기들(12) 각각은 JTL 스테이지들(14)의 각각의 스테이지와 연관될 수 있다. 일례로서, 클록 변환기들(12)은 1차 인덕터들 상에 상기 AC 클록 신호를 전파할 수 있고, 따라서 클록 변환기들(12)의 2차 인덕터들 상에 상기 AC 클록 신호를 유도할 수 있다. 클록 변환기들(12)의 2차 인덕터들은 각각의 JTL 스테이지들(14)과 함께 직렬 루프로 배열될 수 있다. 추가적으로, DC 플럭스 바이어스 신호(BIAS)는, 본 명세서에서 서술되는 바와 같이, 상기 직렬 루프의 플럭스 상태들의 스위칭을 가능하게(facilitate) 하기 위해 JTL 스테이지들(14)로 플럭스 바이어스를 제공하기 위해 JTL 시스템(10)으로 제공될 수 있다.
도 1의 예시에서, JTL 시스템(10)은, 신호(PLSIN)로 표시되는(demonstrated), SFQ 펄스들을 입력에서 수신한다. 신호(PLSIN)는 본 명세서에서 더 상세히 설명된 바와 같이, (16에서 표시되는 바와 같이) 네거티브 SFQ 펄스들이 부재할 수 있는 상기 SFQ 펄스들의 단극 부호화 시퀀스로서 제공될 수 있다. JTL 스테이지들(14)에 대한 클록 변환기들(12)의 배열에 기초하여, 상기 AC 클록 신호의 제1위상에서, JTL 스테이지들(14)의 쌍을 포함하는 직렬 루프는 상기 SFQ 펄스를 JTL 시스템(10)의 각 JTL 스테이지(14)로부터 다음 JTL 스테이지(14)로 전파하기 위해 신호(PLSIN)의 상기 SFQ 펄스에 응답하여 제1플럭스 상태와 제2플럭스 상태 중 하나로 스위칭할 수 있다. 상기 제1위상과 반대인(예컨대, 180˚ 만큼 위상이 다른) 상기 AC 클록 신호의 제2위상에서, JTL 스테이지들(14)의 쌍을 포함하는 상기 직렬 루프는 JTL 스테이지들(14) 각각을 통해 전파되는 신호(PLSIN)의 상기 SFQ 펄스에 기초하여 상기 제1플럭스 상태와 상기 제2플럭스 상태 중 다른 하나로 스위칭할 수 있고, 따라서 네거티브 SFQ 펄스 없이 재설정될 수 있다. 그러므로, JTL 시스템(10)은 네거티브 SFQ 펄스들을 제공함이 없이 JTL 스테이지들(14)의 자가-재설정(self-resetting)을 제공할 수 있고, 따라서 단극 SFQ펄스 스트림을 전파할 수 있다.
도 2는 JTL 회로(50)의 일례를 나타낸다. JTL 회로(50)는 도 1의 예시의 JTL 시스템(10)에 대응할 수 있고, 따라서 단극 SFQ 펄스들의 시퀀스를 전파하도록 구성될 수 있다. JTL 회로(50)는 제1JTL 스테이지(52), 제2JTL 스테이지(54), 제3JTL 스테이지(56) 및 제4JTL 스테이지(58)를 포함한다. JTL 스테이지들(52, 54, 56 및 58)은, 단극 SFQ 펄스들의 시퀀스로서 제공될 수 있는 신호(PLSIN)를 전파하기 위해 서로에 대하여 순차적으로(sequentially) 직렬로 배열될 수 있다. 도 2의 예시에서, AC 클록 신호는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)를 포함하는 직교 신호로서 표시된다. 그러므로, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)는 집합적으로 상기 AC 클록 신호에 대응할 수 있고, RQL 회로들에 대하여 구현될 수 있다.
JTL 스테이지들(52, 54, 56 및 58) 각각은 실질적으로(substantially) 서로에 대하여 유사하게 구성될 수 있고, SQUID들로서 배열될 수 있다. 제1JTL 스테이지(52)는 제1조셉슨 정션(J1_1), 제2조셉슨 정션(J2_1), 인덕터(LX_1) 및 인덕터(LY_1)를 포함한다. 제2JTL 스테이지(54)는 제1조셉슨 정션(J1_2), 제2조셉슨 정션(J2_2), 인덕터(LX_2) 및 인덕터(LY_2)를 포함한다. 제3JTL 스테이지(56)는 제1조셉슨 정션(J1_3), 제2조셉슨 정션(J2_3), 인덕터(LX_3) 및 인덕터(LY_3)를 포함한다. 제4JTL 스테이지(58)는 제1조셉슨 정션(J1_4), 제2조셉슨 정션(J2_4), 인덕터(LX_4) 및 인덕터(LY_4)를 포함한다. 제1JTL 스테이지(52)는 인덕터(LI_1)를 통해 입력 신호(PLSIN)를 수신하고 인덕터(LI_2)에 의해 제2JTL 스테이지(54)로부터 분리된다. 제2JTL 스테이지(54)와 제3JTL 스테이지(56)는 인덕터(LI_3)에 의해 분리되고, 제3JTL 스테이지(56)와 제4JTL 스테이지(58)는 인덕터(LI_4)에 의해 분리된다. 제4JTL 스테이지(58) 다음에, JTL 회로(50)는 출력 신호(PLSOUT)로서 SFQ 펄스들을 출력할 수 있다.
JTL 회로(50)는 또한 JTL 스테이지들(52, 54, 56 및 58) 각각과 연관된 복수의 클록 변환기들을 포함한다. 도 2의 예시에서, 클록 변환기들은 제1JTL 스테이지(52)와 연관된 제1클록 변환기(T1), 제2JTL 스테이지(54)와 연관된 제2클록 변환기(T2), 제3JTL 스테이지(56)와 연관된 제3클록 변환기(T3) 및 제4JTL 스테이지(58)와 연관된 제4클록 변환기(T4)를 포함한다. 추가적으로, JTL 회로(50)는 제1JTL 스테이지(52) 및 제3JTL 스테이지(56)와 연관된 제1바이어스 변환기(TB1), 및 제2JTL 스테이지(54) 및 제4JTL 스테이지(58)와 연관된 제2바이어스 변환기(TB2)를 포함한다.
클록 변환기들(T1과 T3)은, 각각, 동-위상 컴포넌트(CLKI)가 흐르는 1차 인덕터들(L1_1과 L1_3)을 포함하고, 클록 변환기들(T2와 T4)은 각각, 직교-위상 컴포넌트(CLKQ)가 흐르는 1차 인덕터들(L1_2와 L1_4)을 포함한다. 게다가, 바이어스 변환기들(TB1과 TB2)은 DC 바이어스 신호(BIAS)가 흐르는 1차 인덕터들(LB_1과 LB_3)을 포함한다. 클록 변환기(T1)는 인덕터들(LX_1과 LY_1) 사이에서 커플링된 2차 인덕터(L2_1)를 통해 제1JTL 스테이지(52)로 동-위상 컴포넌트(CLKI)의 유도 커플링(inductive coupling)을 제공한다. 유사하게, 클록 변환기(T3)는 인덕터들(LX_3과 LY_3) 사이에서 커플링된 2차 인덕터(L2_3)를 통해 제3JTL 스테이지(56)로 동-위상 컴포넌트(CLKI)의 유도 커플링을 제공한다. 도 2의 예시에서, 바이어스 변환기(TB1)는 제1JTL 스테이지(52)와 제3JTL 스테이지(56) 사이에서 직렬 루프를 형성하기 위해 2차 인덕터들(L2_1과 L2_3)과 함께 직렬로 배열된 2차 인덕터(LB_2)를 포함한다. 유사한 방식으로, 클록 변환기(T2)는 인덕터들(LX_2와 LY_2) 사이에서 커플링된 2차 인덕터(L2_2)를 통해 제2JTL 스테이지(54)로 직교-위상 컴포넌트(CLKQ)의 유도 커플링을 제공한다. 유사하게, 클록 변환기(T4)는 인덕터들(LX_4와 LY_4) 사이에서 커플링된 2차 인덕터(L2_4)를 통해 제4JTL 스테이지(58)로 직교-위상 컴포넌트(CLKQ)의 유도 커플링을 제공한다. 도 2의 예시에서, 바이어스 변환기(TB2)는 제2JTL 스테이지(54)와 제4JTL 스테이지(58) 사이에서 직렬 루프를 형성하기 위해 2차 인덕터들(L2_2과 L2_4)과 함께 직렬로 배열된 2차 인덕터(LB_4)를 포함한다.
각각의 JTL 스테이지들(52, 54, 56 및 58)에 대한 클록 변환기들(T1, T2, T3 및 T4)의 배열에 기초하여, JTL 스테이지들(52, 54, 56 및 58)을 포함하는 직렬 루프들의 플럭스 상태는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 각 위상과 각 반대 위상에서 순차적으로 스위치될 수 있다. 예컨대, 제1동-위상 컴포넌트(CLKI) 및 직교-위상 컴포넌트(CLKQ) 각각은 (예컨대, 각 주기의 제1절반에 있는)포지티브 피크(positive peak)에 대응하는 제1위상 및 상기 제1위상과 반대되는, 따라서 (예컨대, 각 주기의 제2절반에 있는) 네거티브 피크에 대응하는 제2위상을 포함할 수 있다. 그러므로, 도 3 내지 7의 예들에서 더 자세히 서술되는 바와 같이, 클록 변환기들(T1, T2, T3 및 T4)의 2차 인덕터들(L2_1, L2_2, L2_3, 및 L2_4)은, 각 JTL 스테이지들(52, 54, 56 및 58) 각각을 통한 SFQ 펄스의 전파에 응답하여 JTL 스테이지들(52, 54, 56 및 58)을 포함하는 직렬 루프들의 플럭스 상태들을 순차적으로 스위칭하기 위해 각각의 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 90˚ 간격들 각각에서 전류를 순차적으로 제공할 수 있다. 따라서, JTL 회로(50)는 바이어스 변환기들(TB1과 TB2)의 2차 인덕터들(LB_2와 LB_4)의 플럭스 상태를 추적(track)할 수 있고, 따라서 JTL 스테이지들(52, 54, 56 및 58)의 각각의 쌍의 플럭스 상태를 설정하고 동시에 동일 직렬 루프 내의 JTL 스테이지들(52, 54, 56 및 58)의 나머지 쌍의 플럭스 상태를 재설정하기 위해 SFQ 펄스를 JTL 회로(50)를 통해 JTL 스테이지들(52, 54, 56 및 58) 중 하나로 전파하도록 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 각각의 교반하는(alternating) 제1위상과 제2위상을 통해 JTL 스테이지들(52, 54, 56 및 58)을 포함하는 직렬 루프들의 플럭스 상태를 추적할 수 있다.
도 3 내지 7은 AC 클록 신호(CLK)의 서로 다른 위상들 각각에서의 도 2의 예시의 JTL 회로(50) 내의 플럭스의 예시적인 다이어그램들을 나타낸다. 본 명세서에서 더 상세히 서술되는 바와 같이, 도 3은 JTL 회로(50)의 초기 플럭스 상태의 예시적인 다이어그램(100)을 나타낸다. 도 4는 동-위상 컴포넌트(CLKI)의 제1위상에서의 JTL 회로(50)의 플럭스의 예시적인 다이어그램(102)을 나타내고, 도 5는 직교-위상 컴포넌트(CLKQ)의 상기 제1위상에서의 JTL 회로(50)의 플럭스의 예시적인 다이어그램(104)을 나타낸다. 유사하게, 도 6은 동-위상 컴포넌트(CLKI)의 제2위상에서의 JTL 회로(50)의 플럭스의 예시적인 다이어그램(106)을 나타내고, 도 7은 직교-위상 컴포넌트(CLKQ)의 상기 제2위상에서의 JTL 회로(50)의 플럭스의 예시적인 다이어그램(108)을 나타낸다.
다이어그램들(100, 102, 104, 106 및 108)은, 시간의 함수로서, 범례(101)에서 표시되는 바와 같이, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)로서 보여지는 AC 클록 신호(CLK)의 파형을 포함한다. 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ) 각각은 진폭(magnitude)을 가지고 0 근방에 중심이 있는 정현파 신호(sinusoidal signal)들로서 표시된다. 도 3 내지 7의 예시들에서의 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)는 도 2의 예시에서의 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)에 대응할 수 있다. JTL 회로(50)는 도 3 내지 7의 예시들에서 단순하게(simplistically), 그리하여 클록 변환기들(T1, T2, T3 및 T4) 없이, 바이어스 변환기들(TB1과 TB2) 없이 그리고 JTL 스테이지들(52, 54, 56 및 58)에 그리고 이들 스테이지들 사이에 임의의 인덕터들 없이 도시된다. 그러므로, 다이어그램들은 단지 제1JTL 스테이지(52) 및 제3JTL 스테이지(56)와 연관된 제1직렬 루프(110)와 제2JTL 스테이지(54) 및 제4JTL 스테이지(58)와 연관된 제2직렬 루프(112)만을 도시한다. 이어지는 설명에서는, 도 2 내지 7의 예시들이 참조될 것이다.
예컨대, 신호(PLSIN)는 대략(approximately) 시간(t0)에서 인덕터(LI_1)로 SFQ 펄스를 제공할 수 있다. 대략 시간(t0)에서, 제1직렬 루프(110) ― 제1JTL 스테이지(52), 2차 인덕터들(L2_1, LB_2 및 L2_3) 및 제3JTL 스테이지(56)에 의해 형성됨 ― 는, 도 3의 예시의 다이어그램(100)에서 표시된 바와 같이, +Φ0/2의 플럭스 상태를 가진다(예컨대, 플럭스를 에워쌈). +Φ0/2의 플럭스 상태는 DC 플럭스 변환기(TB1)를 통해 2차 인덕터(LB_2) 내에서 유도된 DC 플럭스 바이어스에 기초한다. 시간(t0)에서, 동-위상 컴포넌트(CLKI)의 포지티브 부분이 시작되고, 시간(t1)에서 동-위상 컴포넌트(CLKI)의 제1위상(예컨대, 포지티브 피크)이 발생한다(도 4). 그러므로, 동-위상 컴포넌트(CLKI)는 2차 인덕터들(L2_1과 L2_3)을 통해 제1방향으로 클록 전류를 유도하는 것을 시작하고, 1차 인덕터들(L1_1과 L1_3) 각각과의 유도적 커플링에 기초하여 제1JTL 스테이지(52)의 조셉슨 정션들(J1_1과 J2_1)을 향해 전류가 흐른다. 시간(t1) 바로 이전 시간에, 유도된 클록 전류는 (예컨대, 2차 인덕터(LB_2)를 통해 제공된 DC 바이어스 전류(BIAS)를 통하여) 유도된 바이어스 신호 및 SFQ 펄스 ― 도 4의 예시 내의 다이어그램(102)에서 114로 표시됨 ― 와 결합된다. 그러므로, 조셉슨 정션들(J1_1과 J2_1)의 임계 전류(critical current)는 결합된 전류에 의해 초과되어 조셉슨 정션들(J1_1과 J2_1)을 트리거하고, 따라서 인덕터(LI_2)를 통해 제2JTL 스테이지(54)로 상기 SFQ 펄스를 전파하고 제1직렬 루프(110)의 플럭스 상태를 +Φ0/2의 제1플럭스 상태로부터 -Φ0/2의 제2플럭스 상태로 스위칭한다. 게다가, 본 명세서에서 더 자세히 서술되는 바와 같이, +Φ0/2의 제1플럭스 상태로부터 -Φ0/2의 제2플럭스 상태로의 제1직렬 루프(110)의 플럭스 상태의 스위칭은 제3JTL 스테이지(56)를 재설정한다.
대략 시간(t1)에서, 제2직렬 루프(110) ― 제2JTL 스테이지(54), 2차 인덕터들(L2_2, LB_4 및 L2_4) 및 제4JTL 스테이지(58)에 의해 형성됨 ― 는, 도 4의 예시의 다이어그램(102)에서 표시된 바와 같이, DC 플럭스 변환기(TB2)를 통해 2차 인덕터(LB_4) 내에서 유도된 DC 플럭스 바이어스에 기초하여, +Φ0/2의 제1플럭스 상태를 가진다(예컨대, 플럭스를 에워쌈). 시간(t1)에서, 직교-위상 컴포넌트(CLKQ)의 포지티브 부분이 시작되고, 시간(t2)에서 직교-위상 컴포넌트(CLKQ)의 제1위상(예컨대, 포지티브 피크)이 발생한다(도 5). 그러므로, 직교-위상 컴포넌트(CLKQ)는 2차 인덕터들(L2_2과 L2_4)을 통해 제1방향으로 클록 전류를 유도하는 것을 시작하고, 1차 인덕터들(L1_2와 L1_4) 각각과의 유도적 커플링에 기초하여 제2JTL 스테이지(54)의 조셉슨 정션들(J1_2와 J2_2)을 향해 전류가 흐른다. 시간(t2) 바로 이전 시간에, 유도된 클록 전류는 (예컨대, 2차 인덕터(LB_4)를 통해 제공된 DC 바이어스 전류(BIAS)를 통하여) 유도된 바이어스 신호 및 SFQ 펄스와 결합된다. 그러므로, 조셉슨 정션들(J1_2와 J2_2)의 임계 전류는 결합된 전류에 의해 초과되어 조셉슨 정션들(J1_2과 J2_2)을 트리거하고, 따라서 인덕터(LI_3)를 통해 제3JTL 스테이지(56)로 SFQ 펄스 ― 도 5의 예시의 다이어그램(104)에서 116으로 표시됨 ―를 전파하고 제2직렬 루프(112)의 플럭스 상태를 +Φ0/2의 제1플럭스 상태로부터 -Φ0/2의 제2플럭스 상태로 스위칭한다. 게다가, 본 명세서에서 더 자세히 서술되는 바와 같이, +Φ0/2의 제1플럭스 상태로부터 -Φ0/2의 제2플럭스 상태로의 제2직렬 루프(112)의 플럭스 상태의 스위칭은 제4JTL 스테이지(58)를 재설정한다.
대략 시간(t2)에서, 제1직렬 루프(110)는, 도 5의 예시의 다이어그램(104) 내에서 표시되듯이, 제1JTL 스테이지(52)를 통해 전파된 SFQ 펄스에 기초하여 그리고 DC 플럭스 변환기(TB1)를 통해 2차 인덕터(LB_2) 내에서 유도된 DC 플럭스 바이어스에 기초하여 -Φ0/2의 플럭스 상태를 가진다. 시간(t2)에서, 동-위상 컴포넌트(CLKI)의 네거티브 부분이 시작되고, 시간(t3)에서 동-위상 컴포넌트(CLKI)의 제2위상(예컨대, 네거티브 피크)이 발생한다(도 6). 그러므로, 동-위상 컴포넌트(CLKI)는 2차 인덕터들(L2_1과 L2_3)을 통해 제2방향으로 클록 전류를 유도하는 것을 시작하고, 1차 인덕터들(L1_1과 L1_3) 각각과의 유도적 커플링에 기초하여 제3JTL 스테이지(56)의 조셉슨 정션들(J1_3과 J2_3)을 향해 전류가 흐른다. 시간(t3) 바로 이전 시간에, 유도된 클록 전류는 (예컨대, 2차 인덕터(LB_2)를 통해 제공된 DC 바이어스 전류(BIAS)를 통하여) 유도된 바이어스 신호 및 SFQ 펄스와 결합된다. 그러므로, 조셉슨 정션들(J1_3와 J2_3)의 임계 전류는 결합된 전류에 의해 초과되어 조셉슨 정션들(J1_3과 J2_3)을 트리거하고, 따라서 인덕터(LI_4)를 통해 제4JTL 스테이지(58)로 SFQ 펄스 ― 도 6의 예시의 다이어그램(106)에서 118으로 표시됨 ―를 전파하고 제1직렬 루프(110)의 플럭스 상태를 -Φ0/2의 제2플럭스 상태로부터 +Φ0/2의 제1플럭스 상태로 스위칭한다.
게다가, 제1직렬 루프(110)의 플럭스 상태가 -Φ0/2의 제2플럭스 상태로부터 +Φ0/2의 제1플럭스 상태로 스위칭되므로, 제1JTL 스테이지(52)는 네거티브 SFQ 펄스 없이 재설정된다. 달리 말하면, 유도 에너지를 방출하고 유도 바이어스 루프의 쌍안정의(bistable) 플럭스 상태를 재설정하기 위해 네거티브 SFQ 펄스를 요구하는 전형적인 RQL 회로 시스템들에서와 달리, JTL 회로(50)는 JTL 스테이지들(52, 54, 56 및 58)에 대하여 자가 재설정한다. 그러므로, JTL 회로(50)는 입력 신호(PLSIN)를 단극 SFQ 펄스들의 시퀀스로서 전파할 수 있고, 따라서 JTL 스테이지들(52, 54, 56 및 58)에 의해 형성된 각각의 JTL을 따라 SFQ 펄스를 전파할 때, 각각의 JTL 스테이지들(52, 54, 56 및 58)을 재설정하기 위해 네거티브 SFQ 펄스들을 요구하지 않는다. 제3JTL 스테이지(56)가 대략 시간(t1)에서 재설정되는 도 4의 예시의 다이어그램(102)에서 도시된 바와 같이, 제3JTL 스테이지(56)는 시간(t1)에서 유사하게 재설정되었고, 따라서 제1JTL 스테이지(52)의 설정과 실질적으로 동시에 재설정되었다.
대략 시간(t3)에, 도 6의 예시 내의 다이어그램(106)에 표시된 바와 같이, 제2직렬 루프(112)는 -Φ0/2의 제2플럭스 상태를 가진다. 시간(t3)에서, 직교-위상 컴포넌트(CLKQ)의 네거티브 부분이 시작되고, 직교-위상 컴포넌트(CLKQ)의 제2위상이 시간(t4)에서 발생한다(도 7). 그러므로, 직교-위상 컴포넌트(CLKQ)는 2차 인덕터들(L2_2과 L2_4)을 통해 제2방향으로 클록 전류를 유도하는 것을 시작하고, 1차 인덕터들(L1_2과 L1_4) 각각과의 유도적 커플링에 기초하여 제4JTL 스테이지(58)의 조셉슨 정션들(J1_4과 J2_4)을 향해 전류가 흐른다. 시간(t4) 바로 이전 시간에, 유도된 클록 전류는 (예컨대, 2차 인덕터(LB_4)를 통해 제공된 DC 바이어스 전류(BIAS)를 통하여) 유도된 바이어스 신호와 SFQ 펄스와 결합된다. 그러므로, 조셉슨 정션들(J1_4과 J2_4)의 임계 전류는 결합된 전류에 의해 초과되어 조셉슨 정션들(J1_4과 J2_4)을 트리거하고, 상기 SFQ 펄스 ― 도 7의 예시 내의 다이어그램(108)에서 126로 표시됨 ― 를 출력 신호(PLSOUT)로서 전파하고 제2직렬 루프(112)의 플럭스 상태를 -Φ0/2의 제2플럭스 상태로부터 +Φ0/2의 제1플럭스 상태로 스위치한다.
게다가, 제2직렬 루프(112)의 플럭스 상태가 -Φ0/2의 제2플럭스 상태로부터 +Φ0/2의 제1플럭스 상태로 스위칭되므로, 제2JTL 스테이지(54)는 네거티브 SFQ 펄스 없이 재설정된다. 도 5의 예시의 다이어그램(104)에서 도시된 바와 같이, 제4JTL 스테이지(58)는 시간(t2)에서 유사하게 재설정되었고, 따라서 제2JTL 스테이지(54)의 설정과 실질적으로 동시에 재설정되었다.
그러므로, 도 2 내지 7의 예시들은 입력 신호(PLSIN)를 단극 SFQ 펄스들의 시퀀스로서 전파할 수 있고, 따라서 각각의 JTL 스테이지들(52, 54, 56 및 58)을 포함하는 직렬 루프들(158 및 160)의 플럭스 상태들의 조작(manipulating)에 기초하여 네거티브 SFQ 펄스들을 구현(implement)하지 않고, JTL 스테이지들(52, 54, 56 및 58)의 자가-재설정을 제공할 수 있는 JTL 회로(50)를 도시한다. JTL 회로(50)는 도 2 내지 7의 예시들에 제한되도록 의도되지 않음을 이해해야 할 것이다. 예컨대, 직렬 루프(158)에 대한 변환기들(T1, TB1 및 T3) 및 직렬 루프(160)에 대한 변환기들(T2, TB2 및 T4)의 연속 순서는 도 2의 예시에서 도시된 것에 제한되지 않으며, 임의의 동등한 연속 순서로 될 수 있다. 추가적으로, 변환기들(T1과 T3) 및 변환기들(T2와 T4)이 대략 동일한 상호 인덕턴스(inductance)를 가지는 분리된 변환기들로 도시되어 있으나, 분리된 변환기들(T1과 T3) 및/또는 분리된 변환기들(T2와 T4) 대신에 동등한 단일 변환기 ― 분리된 변환기들(T1과 T3) 및/또는 분리된 변환기들(T2와 T4)의 상호 인덕턴스의 약 두 배(의 인덕턴스)를 가짐 ― 가 구현될 수 있다는 것을 이해해야 할 것이다. 게다가, JTL 회로(50)는 다수의 JTL 세그먼트들이 AC 클록 신호(CLK)의 다수의 주기들을 통해 연장되는(extend) JTL을 제공하기 위해 직렬로 결합될 수 있도록 단일 JTL 세그먼트(segment)로 구현될 수 있다. 이에 따라, JTL 회로(50)는 다양한 방식들로 구성될 수 있다.
도 8은 플럭스-셔틀 시스템(flux-shuttle system; 200)의 일례를 나타낸다. 플럭스-셔틀 시스템(200)은 AC 입력 신호(예컨대, AC 클록 신호(CLK))를 DC 출력 신호로 변환하도록 구성되는 조셉슨 AC/DC 변환기에 대응할 수 있다. 플럭스-셔틀 시스템(200)은 제1루프 스테이지(202), 제2루프 스테이지(204), 제3루프 스테이지(206) 및 제4루프 스테이지(208)를 포함한다. 루프 스테이지들(202, 204, 206 및 208)은 도 2의 예시의 JTL 스테이지들(52, 54, 56 및 58)과 실질적으로 유사하도록 구성되고, 따라서 SQUID들로서 도 8의 예시에서 도시된다. 루프 스테이지들(202, 204, 206 및 208)은 서로에 대해 직렬로 순차적으로 배열되고, 루프로 배열되어 루프 스테이지(208)는 초기화 시스템(210)을 통해 루프 스테이지(202)와 직렬로 커플링된다. 초기화 시스템(210)은, 본 명세서에서 더 상세히 서술되는 바와 같이, 루프 스테이지들(202, 204, 206 및 208)을 통해 순차적으로 전파하기 위해 SFQ 펄스를 플럭스-셔틀 시스템(200)으로 주입하기 위한 다양한 배열들 중 임의의 배열일 수 있다. 도 8의 예시에서, AC 클록 신호는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)를 포함하는 직교 신호로서 도시된다. 그러므로, 동-위상 컴포넌트(CLKI)와 직교 위상 컴포넌트(CLKQ)는 집합적으로 상기 AC 클록 신호에 대응할 수 있고, RQL 회로들에 대해 구현될 수 있다.
루프 스테이지들(202, 204, 206 및 208) 각각은 서로에 대해 실질적으로 유사하게 구현될 수 있고, SQUID들로서 배열될 수 있다. 제1루프 스테이지(202)는 제1조셉슨 정션(J1_1), 제2조셉슨 정션(J2_1), 인덕터(LX_1) 및 인덕터(LY_1)를 포함한다. 제2루프 스테이지(204)는 제1조셉슨 정션(J1_2), 제2조셉슨 정션(J2_2), 인덕터(LX_2) 및 인덕터(LY_2)를 포함한다. 제3루프 스테이지(206)는 제1조셉슨 정션(J1_3), 제2조셉슨 정션(J2_3), 인덕터(LX_3) 및 인덕터(LY_3)를 포함한다. 제4루프 스테이지(208)는 제1조셉슨 정션(J1_4), 제2조셉슨 정션(J2_4), 인덕터(LX_4) 및 인덕터(LY_4)를 포함한다. 제1루프 스테이지(202)는 인덕터(LI_1)를 통해 초기화 시스템(210) 또는 제4루프 스테이지(208)로부터 SFQ 펄스를 수신하고 인덕터(LI_2)에 의해 제2루프 스테이지(204)로부터 분리된다. 제2루프 스테이지(204)와 제3루프 스테이지(206)는 인덕터(LI_3)에 의해 분리되고, 제3루프 스테이지(206)와 제4루프 스테이지(208)는 인덕터(LI_4)에 의해 분리된다. 제4루프 스테이지(208) 다음에, 플럭스-셔틀 시스템(200)은 제1루프 스테이지(202)로 SFQ 펄스를 다시(back) 출력할 수 있다. 그러므로, 초기화 시스템(210) 내에서 생성된 SFQ 펄스는 루프 스테이지들(202, 204, 206 및 208)에 의해 형성된 루프 내에서 플럭스-셔틀 시스템(200)을 통해 순환(circulate)할 수 있다.
플럭스-셔틀 시스템(200)은 또한 루프 스테이지들(202, 204, 206 및 208) 각각과 연관된 복수의 클록 변환기들을 포함한다. 도 8의 예시에서, 클록 변환기들은 제1루프 스테이지(202)와 연관된 제1클록 변환기(T1), 제2루프 스테이지(204)와 연관된 제2클록 변환기(T2), 제3루프 스테이지(206)와 연관된 제3클록 변환기(T3) 및 제4루프 스테이지(208)와 연관된 제4클록 변환기(T4)를 포함한다. 추가적으로, 플럭스-셔틀 시스템(200)은 제1루프 스테이지(202) 및 제3루프 스테이지(206)와 연관된 제1바이어스 변환기(TB1) 및 제2바이어스 변환기(TB2)를 포함하고, 그리고 제2루프 스테이지(204) 및 제4루프 스테이지(208)와 연관된 제3바이어스 변환기(TB3) 및 제4바이어스 변환기(TB4)를 포함한다.
클록 변환기들(T1과 T3)은 각각 동-위상 컴포넌트(CLKI)가 흐르는 1차 인덕터들(L1_1과 L1_3)을 포함하고, 클록 변환기들(T2와 T4)은 각각 직교-위상 컴포넌트(CLKQ)가 흐르는 1차 인덕터들(L1_2와 L1_4)을 포함한다. 게다가, 바이어스 변환기들(TB1, TB2, TB3 및 TB4)은 DC 바이어스 신호(BIAS)가 흐르는 1차 인덕터들(LB_1, LB_2, LB_3 및 LB_4)을 포함한다. 클록 변환기(T1)는 인덕터들(LX_1과 LY_1) 사이에서 커플링된 2차 인덕터(L2_1)를 통해 제1루프 스테이지(202)로 동-위상 컴포넌트(CLKI)의 유도 커플링을 제공한다. 유사하게, 클록 변환기(T3)는 인덕터들(LX_3과 LY_3) 사이에서 커플링된 2차 인덕터(L2_3)를 통해 제3루프 스테이지(206)로 동-위상 컴포넌트(CLKI)의 유도 커플링을 제공한다. 도 8의 예시에서, 바이어스 변환기들(TB1과 TB2)은 제1루프 스테이지(202)와 제3루프 스테이지(206) 사이에서 제1직렬 루프(212)를 형성하기 위해 서로에 대하여 그리고 2차 인덕터들(L2_1과 L2_3)과 함께 직렬로 배열된 각각의 2차 인덕터들(LB_2와 LB_4)을 포함한다. 유사한 방식으로, 클록 변환기(T2)는 인덕터들(LX_2와 LY_2) 사이에서 커플링된 2차 인덕터(L2_2)를 통해 제2루프 스테이지(204)로 직교-위상 컴포넌트(CLKQ)의 유도 커플링을 제공한다. 유사하게, 클록 변환기(T4)는 인덕터들(LX_4와 LY_4) 사이에서 커플링된 2차 인덕터(L2_4)를 통해 제4루프 스테이지(208)로 직교-위상 컴포넌트(CLKQ)의 유도 커플링을 제공한다. 도 8의 예시에서, 바이어스 변환기들(TB3와 TB4)은 제2루프 스테이지(204)와 제4루프 스테이지(208) 사이에서 제2직렬 루프(214)를 형성하기 위해 2차 인덕터들(L2_2와 L2_4)과 함께 직렬로 배열된 각각의 2차 인덕터들(LB_6와 LB_8)을 포함한다.
도 2 내지 7의 예시에 관하여 이전에 서술한 바와 유사하게, 각각의 루프 스테이지들(202, 204, 206 및 208)에 대한 클록 변환기들(T1, T2, T3 및 T4)의 배열에 기초하여, 각각의 루프 스테이지들(202, 204, 206 및 208)을 포함하는 직렬 루프들(212와 214)의 플럭스 상태는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 각 위상과 각 반대 위상에서 순차적으로 스위칭될 수 있다. 예컨대, 제1동-위상 컴포넌트(CLKI) 및 직교-위상 컴포넌트(CLKQ) 각각은 (예컨대, 각 주기의 제1절반에 있는) 포지티브 피크에 대응하는 제1위상 및 상기 제1위상과 반대되며 (예컨대, 각 주기의 제2절반에 있는) 네거티브 피크에 대응하는 제2위상을 포함할 수 있다. 따라서, 플럭스-셔틀 시스템(200)은, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 각각의 교반하는 제1위상과 제2위상을 통해, 제1직렬 루프(212) 내의 바이어스 변환기들(TB1과 TB2)의 2차 인덕터들(LB_2와 LB_4)의 플럭스 상태를 추적하고, 제2직렬 루프(214) 내의 바이어스 변환기들(TB3과 TB4)의 2차 인덕터들(LB_6와 LB_8)의 플럭스 상태를 추적하고, 따라서 각각의 루프 스테이지들(202, 204, 206 및 208)을 포함하는 직렬 루프들(212와 214)의 플럭스 상태를 추적할 수 있다. 이에 따라, 플럭스 셔틀 시스템(200)은 JTL 스테이지들(202, 204, 206 및 208) 중 하나의 JTL 스테이지를 설정하고 그리고 동시에 직렬 루프들(212와 214) 중 동일한 루프 내의 JTL 스테이지들(202, 204, 206 및 208) 중 하나의 JTL 스테이지를 재설정하기 위해 SFQ 펄스를 JTL 스테이지들(202, 204, 206 및 208) 중 하나의 JTL 스테이지로 전파할 수 있다.
더욱이, 플럭스-셔틀 시스템(200)은 출력 노드(216)와 제1직렬 루프(212)를 서로 연결하는(interconnect) 제1스토리지 인덕터(LS_1) 및 출력 노드(216)와 제2직렬 루프(214)를 서로 연결하는 제2스토리지 인덕터(LS_2)를 포함한다. 플럭스-셔틀 시스템(200)은 출력 노드(216)로부터 출력 전류(IOUT)를 전도(conduct)하는 출력 인덕터(LOUT)를 더 포함한다. 루프 스테이지들(202, 204, 206 및 208) 각각을 통해 순차적으로 전파되는 SFQ 펄스에 응답하여, 전류 스텝(current step)은 각각의 스토리지 인덕터들(LS_1과 LS_2) 내에서 생성된다. 따라서, 직렬 루프(212)의 플럭스 상태를 스위치하기 위한 제1루프 스테이지(202) 및 제3루프 스테이지(206) 내의 각 조셉슨 정션들의 트리거링에 응답하여, SFQ 펄스는 스토리지 인덕터(LS_1) 내에서 결과 전류 스텝(resulting current step)을 생성한다. 유사하게, 직렬 루프(214)의 플럭스 상태를 스위치하기 위한 제2루프 스테이지(204) 및 제4루프 스테이지(208) 내의 각 조셉슨 정션들의 트리거링에 응답하여, SFQ 펄스는 스토리지 인덕터(LS_2) 내에서 결과 전류 스텝을 생성한다. 결과적으로, 출력 인덕터(LOUT)는 출력 전류(IOUT)를 제공하기 위해 스토리지 인덕터들(LS_1과 LS_2)을 통해 제공되는 전류 계단들 각각을 통합하고, 그 결과, 플럭스-셔틀 루프(200)가 DC 신호원(siganl source)으로서 작동한다. 결과적으로, 출력 전류(IOUT)는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)로부터 변환된 DC 신호로서, 회로 디바이스(예컨대, 메모리 시스템 내의 주변 디바이스)와 같은 디바이스로, 제공될 수 있다.
그러므로, 도 8의 예시는, SFQ 펄스를 전파하고 루프 스테이지들(202, 204, 206 및 208)의 자가-재설정을 제공할 수 있는, 따라서, 플럭스-셔틀 시스템(200) 내의 바이어스 변환기들(TB1, TB2, TB3 및 TB4)의 플럭스 상태를 재설정하기 위해 네거티브 SFQ 펄스를 구현하지 않는 플럭스-셔틀 시스템(200)을 보여준다. 도 2 내지 7의 예시들에 관해 이전에 설명된 바와 유사한 방식으로, 플럭스-셔틀 시스템(200)은 도 8의 예시에 한정되도록 의도되지 않음을 이해해야 할 것이다. 예컨대, 초기화 시스템(210)은 제4JTL 스테이지(208)와 제1JTL 스테이지(202) 사이에 배열되는 것으로 제한되지 않고, 대신에 JTL 스테이지들(202, 204, 206 및 208) 중 임의의 두 개의 JTL 스테이지들 사이에도 배열될 수 있다. 이러한 이유로, 플럭스-셔틀 시스템(200)은 다양한 방법들로 구성될 수 있다.
상술한 구조적 및 기능적 구조들의 관점에서, 본 발명의 다양한 양상들(aspects)에 따른 방법은 도 9를 참조하여 더 잘 이해될 수 있을 것이다. 설명의 단순화를 위해, 도 9의 방법은 순차적으로 실행되는 것으로 도시되고 설명되지만, 본 발명에 따라, 본 발명의 몇몇 양상들은, 본 명세서에 도시되고 설명된 것과 상이한 순서들로 그리고/또는 본 명세서에서 도시되고 설명된 다른 양상들과 동시에 발생할 수 있기 때문에, 본 발명은 설명된 순서에 의해 제한되지 않는 것으로 이해되어야 한다. 더욱이, 도시된 특징들 모두가 본 발명의 양상에 따른 방법을 구현하기 위해 요구되지는 않을 수 있다.
도 9는 JTL 시스템(예컨대, JTL 시스템(10))에서 단극 SFQ 펄스들을 전파하기 위한 방법(250)의 일례를 나타낸다. 252에서, 2차 인덕터(예컨대, 2차 인덕터들(LB_2와 LB_4))을 통해 바이어스 신호를 유도하기 위해 DC 바이어스 전류(예컨대, DC 바이어스 전류(BIAS))가 바이어스 변환기(예컨대, 바이어스 변환기들(TB1과 TB2))의 1차 인덕터(예컨대, 1차 인덕터들(LB_1과 LB_3))를 통해 제공된다. 254에서, AC 클록 신호(예컨대, AC 클록 신호(CLK))가 적어도 하나의 클록 변환기(예컨대, 클록 변환기들(T1, T2, T3 및 T4)) 각각의 1차 인덕터(예컨대, 1차 인덕터들(L1_1과 L1_3) 및 1차 인덕터들(L1_2와 L1_4))을 통해 제공된다. 상기 적어도 하나의 클록 변환기는 바이어스 변환기와 연관된 2차 인덕터들과 직렬로 배열된 2차 인덕터들(예컨대, 2차 인덕터들(L2_1과 L2_3) 및 2차 인덕터들(L2_2와 L2_4))을 포함할 수 있고, 상기 바이어스 변환기는 JTL 시스템의 복수의 JTL 스테이지들(예컨대, JTL 스테이지들(52, 54, 56 및 58)) 중 적어도 두 개의 JTL 스테이지들을 갖는 각각의 적어도 하나의 직렬 루프내에 있다. 256에서, JTL 시스템의 입력에서 (예컨대, 입력 신호(PLSIN)를 통해) 단극 SFQ 펄스들을 제공하고, 상기 단극 SFQ 펄스들 각각은, 적어도 하나의 직렬 루프 내의 JTL 스테이지들 중 하나의 JTL 스테이지를 설정하고 그리고 동시에 상기 적어도 하나의 직렬 루프 내의 JTL 스테이지들 중 다른 하나의 JTL 스테이지를 재설정하기 위해, 바이어스 신호와 AC 클록 신호에 기초하여 복수의 JTL 스테이지들을 통해 차례대로 전파된다.
위에서 설명한 것은 예시들이다. 물론, 본 발명을 설명하기 위해 컴포넌트들 또는 방법들의 모든 생각할 수 있는 조합을 설명하는 것은 불가능하나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 많은 추가적인 조합들과 치환들이 가능하다는 것을 인식할 것이다. 이에 따라, 본 발명은 첨부된 청구범위를 포함하는 이 출원의 범위에 속하는 모든 그러한 변화, 변경 및 변형들을 포함하는 것으로 의도된다. 게다가, 본 개시 또는 청구범위가 "하나의", "제1" 또는 "다른" 엘리먼트 또는 이와 동등한 것들을 나열하는 경우, 둘 이상의 이러한 엘리먼트들을 요구하는것이 아니고 배제하는 것도 아니며, 하나 이상의 이러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에서 사용되는, 용어 "포함하다(include)"는 포함하다를 의미하지만 이에 한정되지 않고, 그리고 용어 "포함하는(including)"은 포함하는을 의미하지만 이에 한정되지 않는다. 용어 "기초하여(based on)"는 적어도 부분적으로 기초를 두고 있음을 의미한다.

Claims (20)

  1. 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템에 있어서,
    직렬로 배열된 복수의 JTL 스테이지들; 및
    AC 클록 신호를 전파하도록 구성되는 1차 인덕터 및 상기 복수의 JTL 스테이지들 중 적어도 두 개의 JTL 스테이지들과 함께 직렬 루프로 배열된 2차 인덕터를 포함하는 클록 변환기를 포함하고,
    상기 클록 변환기는,
    상기 AC 클록 신호의 제1위상에 응답하여 상기 복수의 JTL 스테이지들 중 각각의 JTL 스테이지를 설정하고 상기 AC 클록 신호의 제2위상에 응답하여 상기 복수의 JTL 스테이지들 중 상기 각각의 JTL 스테이지를 재설정(reset)하기 위해 단일 플럭스 양자 (single flux quantum (SFQ)) 펄스를 전파하도록 구성되고,
    상기 제2위상은 상기 제1위상과 반대인,
    JTL 시스템.
  2. 제1항에 있어서,
    상기 AC 클록 신호는 동-위상(in-phase) 성분과 직교-위상(quadrature-phase) 성분를 포함하는 직교 클록 신호이고,
    상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트는 약 90°만큼 위상이 다른(out-of-phase),
    JTL 시스템.
  3. 제2항에 있어서,
    상기 복수의 JTL 스테이지들은,
    적어도 하나의 제1클록 변환기와 커플링된 제1JTL 스테이지, 적어도 하나의 제2클록 변환기와 커플링된 제2JTL 스테이지, 상기 적어도 하나의 제1클록 변환기와 커플링된 제3JTL 스테이지 및 상기 적어도 하나의 제2클록 변환기와 커플링된 제4JTL 스테이지를 포함하고,
    상기 적어도 하나의 제1클록 변환기 각각은 상기 AC 클록 신호의 상기 동-위상 컴포넌트를 전파하도록 구성되는 1차 인덕터를 포함하고,
    상기 적어도 하나의 제2클록 변환기 각각은 상기 AC 클록 신호의 상기 직교-위상 컴포넌트를 전파하도록 구성되는 1차 인덕터를 포함하는,
    JTL 시스템.
  4. 제3항에 있어서,
    상기 제1JTL 스테이지와 상기 제2JTL 스테이지는,
    상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제1위상에 각각 응답하여, 상기 제1JTL 스테이지와 상기 제2JTL 스테이지를 통한 상기 SFQ 펄스의 상기 전파에 의해 각각 설정되고,
    상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제2위상에 각각 응답하여, 상기 제3JTL 스테이지와 상기 제4JTL 스테이지를 통한 상기 SFQ 펄스의 상기 전파에 기초하여 각각 재설정되고,
    상기 제3JTL 스테이지와 상기 제4JTL 스테이지는,
    상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제2위상에 각각 응답하여, 상기 제3JTL 스테이지와 상기 제4JTL 스테이지를 통한 상기 SFQ 펄스의 상기 전파에 의해 각각 설정되고,
    상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제1위상에 각각 응답하여, 상기 제1JTL 스테이지와 상기 제2JTL 스테이지를 통한 상기 SFQ 펄스의 상기 전파에 기초하여 각각 재설정되는,
    JTL 시스템.
  5. 제1항에 있어서,
    DC 바이어스 신호를 전달하도록 구성되는 1차 인덕터와 상기 직렬 루프 내의 상기 클록 변환기의 상기 2차 인덕터와 함께 직렬로 배열되는 2차 인덕터를 포함하는 바이어스 변환기를 더 포함하고,
    상기 DC 바이어스 신호는,
    상기 SFQ 펄스를 전파하기 위한 상기 AC 클록 신호의 상기 제1위상에 상기 복수의 JTL 스테이지들 중 하나의 JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 상기 JTL 스테이지들 중 상기 하나의 JTL 스테이지를 설정하고 상기 AC 클록 신호의 상기 제2위상에 상기 직렬 루프 내의 상기 복수의 JTL 스테이지들 중 다른 하나의 JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 상기 복수의 JTL 스테이지들 중 상기 하나의 JTL 스테이지를 재설정하기 위해 상기 복수의 JTL 스테이지들로 유도적으로 공급되는,
    JTL 시스템.
  6. 제5항에 있어서,
    상기 바이어스 변환기는 제1바이어스 변환기이고,
    상기 클록 변환기는 상기 AC 클록 신호의 동-위상 부분과 연관되고 상기 복수의 JTL 스테이지들 중 제2부분과 함께 직렬 루프로 배열된 2차 인덕터들을 포함하는 적어도 하나의 제1클록 변환기를 포함하고,
    상기 JTL 시스템은,
    상기 AC 클록 신호의 직교-위상 부분과 관련되고 상기 복수의 JTL 스테이지들의 제2부분과 함께 직렬 루프로 배열된 2차 인덕터들을 포함하는 적어도 하나의 제2 클록 변환기; 및
    상기 DC 바이어스 신호를 전파하도록 구성되고 상기 복수의 JTL 스테이지들의 상기 제2부분과 함께 상기 직렬 루프 내에서 상기 제2클록 변환기의 상기 2차 인덕터들과 직렬로 배열된 2차 인덕터를 포함하는 제2바이어스 변환기를 더 포함하는,
    JTL 시스템.
  7. 제1항에 있어서,
    상기 클록 변환기는,
    복수의 변환기들이 네거티브 SFQ 펄스 없이 상기 AC 클록 신호의 상기 제1위상에 상기 복수의 JTL 스테이지들 중 하나의 JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 상기 복수의 JTL 스테이지들 중 상기 하나의 JTL 스테이지를 설정하고 상기 AC 클록 신호의 상기 제2위상에 상기 직렬 루프 내의 상기 복수의 JTL 스테이지들 중 다른 하나의 JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 상기 복수의 JTL 스테이지들 중 상기 각각의 스테이지를 재설정하게 구성되도록, 상기 AC 클록 신호에 대하여 배열되는,
    JTL 시스템.
  8. 제1항에 있어서,
    상기 복수의 JTL 스테이지들 각각은,
    제1조셉슨 정션, 제2조셉슨 정션 및 상기 제1조셉슨 정션과 상기 제2조셉슨 정션을 상호 연결하고 상기 클록 변환기의 각각의 클락 변환기의 상기 2차 인덕터와 커플링된 인덕터를 포함하고,
    상기 제1조셉슨 정션, 상기 제2조셉슨 정션 및 상기 인덕터는 초전도 양자 간섭 디바이스(superconducting quantum interference device (SQUID))로서 배열되는,
    JTL 시스템.
  9. 제1항에 있어서,
    상기 복수의 JTL 스테이지들은 플럭스 셔틀(flux shuttle)을 형성하기 위해 직렬 루프로 배열되고,
    상기 복수의 JTL 스테이지들 각각은 적어도 하나의 조셉슨 정션을 포함하고,
    상기 복수의 JTL 스테이지들은,
    플럭스 셔틀 루프에 대하여 이격되고,
    상기 AC 클록 신호에 응답하여 각각의 상기 적어도 하나의 조셉슨 정션을 순차적으로 트리거하고 출력 인덕터를 통해 DC 출력 신호를 제공하기 위해 상기 복수의 JTL 스테이지들 각각의 상기 조셉슨 정션 각각을 통해 상기 플럭스-셔틀 루프 주변의 상기 복수의 JTL 스테이지들 각각을 통하여 연속적으로 그리고 계속적으로 상기 SFQ 펄스를 전파하도록 구성되는,
    JTL 시스템.
  10. 제9항에 있어서, 상기 JTL 시스템은,
    상기 플럭스-셔틀 내의 상기 복수의 JTL 스테이지들과 직렬로 배열된 초기화 컴포넌트를 더 포함하고,
    상기 초기화 컴포넌트는 상기 플럭스-셔틀로 상기 SFQ 펄스를 주입(inject)하도록 구성되는,
    JTL 시스템.
  11. 단극(unipolar) 단일 플럭스 양자(single flux quantum (SFQ)) 펄스들을 조셉슨 전송 라인(Josephson transmission line (JTL)) 시스템으로 전파하기 위한 방법에 있어서,
    2차 인덕터를 통해 바이어스 신호를 유도하기 위해 바이어스 변환기의 1차 인덕터를 통해 DC 바이어스 전류를 제공하는 단계;
    적어도 하나의 클록 변환기 각각의 1차 인덕터를 통해 AC 클록 신호를 제공하는 단계 ― 상기 적어도 하나의 클록 변환기 각각은 상기 JTL 시스템의 복수의 JTL 스테이지들 중 적어도 두 개의 JTL 스테이지를 갖는 각각의 적어도 하나의 직렬 루프에서 상기 바이어스 변환기와 연관된 상기 2차 인덕터와 직렬로 배열된 2차 인덕터를 포함함 ―; 및
    상기 JTL 시스템의 입력으로 단극 SFQ 펄스들을 제공하는 단계를 포함하고,
    상기 단극 SFQ 펄스들 각각은 차례대로 상기 적어도 하나의 직렬 루프 내의 JTL 스테이지들 중 하나의 JTL 스테이지를 설정하고 동시에 상기 적어도 하나의 직렬 루프 내의 상기 JTL 스테이지들 중 다른 하나의 JTL 스테이지를 재설정하기 위해 상기 바이어스 신호와 상기 AC 클록 신호에 기초하여 상기 복수의 JTL 스테이지들을 통해 전파되는,
    단극 SFQ 펄스들을 전파하기 위한 방법.
  12. 제11항에 있어서, 상기 AC 클록 신호를 제공하는 단계는,
    상기 AC 클록 신호의 동-위상 컴포넌트를 제공하는 단계; 및
    상기 AC 클록 신호의 직교-위상 컴포넌트를 제공하는 단계를 포함하고,
    상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트는 위상이 약 90˚ 만큼 다른,
    단극 SFQ 펄스들을 전파하기 위한 방법.
  13. 제12항에 있어서,
    상기 복수의 JTL 스테이지들은,
    적어도 하나의 제1클록 변환기와 커플링된 제1JTL 스테이지, 적어도 하나의 제2클록 변환기와 커플링된 제2JTL 스테이지, 상기 제1클록 변환기와 커플링된 제3JTL 스테이지 및 상기 제2클록 변환기와 커플링된 제4JTL 스테이지를 포함하고,
    상기 동-위상 컴포넌트를 제공하는 단계는 상기 AC 클록 신호의 상기 동-위상 컴포넌트를 상기 적어도 하나의 제1클록 변환기 각각으로 제공하는 단계를 포함하고,
    상기 직교-위상 컴포넌트를 제공하는 단계는 상기 AC 클록 신호의 상기 직교-위상 컴포넌트를 상기 적어도 하나의 제2클록 변환기 각각으로 제공하는 단계를 포함하는,
    단극 SFQ 펄스들을 전파하기 위한 방법.
  14. 제13항에 있어서,
    상기 제1JTL 스테이지를 통해 전파되는 상기 단극 SFQ 펄스들 중 각각의 단극 SFQ 펄스에 응답하여, 상기 AC 클록 신호의 상기 동-위상 컴포넌트의 상기 제1위상 및 상기 바이어스 신호에 기초하여 상기 제1JTL는 설정되고 상기 제3JTL 스테이지는 재설정되고,
    상기 제2JTL 스테이지를 통해 전파되는 상기 단극 SFQ 펄스들 중 상기 각각의 단극 SFQ 펄스에 응답하여, 상기 AC 클록 신호의 상기 직교-위상 컴포넌트의 상기 제1위상 및 상기 바이어스 신호에 기초하여 상기 제2JTL는 설정되고 상기 제4JTL 스테이지는 재설정되고,
    상기 제3JTL 스테이지를 통해 전파되는 상기 단극 SFQ 펄스들 중 상기 각각의 단극 SFQ 펄스에 응답하여, 상기 AC 클록 신호의 상기 동-위상 컴포넌트의 상기 제2위상 및 상기 바이어스 신호에 기초하여 상기 제3JTL는 설정되고 상기 제1JTL 스테이지는 재설정되고,
    상기 제4JTL 스테이지를 통해 전파되는 단극 SFQ 펄스들 중 상기 각각의 단극 SFQ 펄스에 응답하여, 상기 AC 클록 신호의 상기 직교-위상 컴포넌트의 상기 제2위상 및 상기 바이어스 신호에 기초하여 상기 제4JTL는 설정되고 상기 제2JTL 스테이지는 재설정되는,
    단극 SFQ 펄스들을 전파하기 위한 방법.
  15. 제11항에 있어서,
    상기 복수의 JTL 스테이지들은 플럭스-셔틀을 형성하기 위해 상기 직렬 루프로 배열되고,
    상기 복수의 JTL 스테이지들 각각은 적어도 하나의 조셉슨 정션을 포함하고,
    상기 복수의 JTL 스테이지들은 플럭스 셔틀 루프에 대하여 이격되고,
    상기 단극 SFQ 펄스들 각각을 제공하는 단계는,
    출력 인덕터를 통해 DC 출력 신호를 제공하기 위해 상기 복수의 JTL 스테이지들 각각의 상기 조셉슨 정션 각각을 통해 상기 플럭스-셔틀 루프 주변의 상기 복수의 JTL 스테이지들 각각을 통하여 연속적으로 그리고 계속적으로 상기 단극 SFQ 펄스들 중 각각의 단극 SFQ 펄스를 전파하는 단계를 포함하는,
    단극 SFQ 펄스들을 전파하기 위한 방법.
  16. 조셉슨 전송 라인(Josphson transmission line (JTL)) 시스템에 있어서, 상기 JTL 시스템은 제1JTL 스테이지, 제2JTL 스테이지, 제3JTL 스테이지 및 제4JTL 스테이지를 포함하고,
    상기 제1JTL 스테이지는 AC 클록 신호의 동-위상 컴포넌트를 전달하는 각각의 적어도 하나의 1차 인덕터와 상기 제1JTL 스테이지와 함께 제1직렬 루프로 배열되는 각각의 적어도 하나의 2차 인덕터를 포함하는 적어도 하나의 제1클록 변환기를 통해 제어되고,
    상기 제1JTL 스테이지는 상기 동-위상 컴포넌트의 제1위상에서 상기 제1JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정되고 상기 제1위상과 반대인 상기 동-위상 컴포넌트의 제2위상에서 상기 제3JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정되고,
    상기 제2JTL 스테이지는 상기 제1JTL 스테이지와 직렬로 배열되고,
    상기 제2JTL 스테이지는 상기 AC 클록 신호의 직교-위상 컴포넌트를 전달하는 각각의 적어도 하나의 1차 인덕터와 상기 제2JTL 스테이지와 함께 제2직렬 루프로 배열되는 각각의 적어도 하나의 2차 인덕터를 포함하는 적어도 하나의 제2클록 변환기를 통해 제어되고,
    상기 제2JTL 스테이지는 상기 직교-위상 컴포넌트의 제1위상에서 상기 제2JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정되고 상기 제1위상과 반대의 상기 직교-위상 컴포넌트의 제2위상에서 상기 제4JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정되고,
    상기 제3JTL 스테이지는 상기 제2JTL 스테이지와 직렬로 배열되고,
    상기 제3JTL 스테이지는 상기 제1클록 변환기를 통해 제어되고 상기 제1직렬 루프 내에 배열되고,
    상기 제3JTL 스테이지는 상기 동-위상 컴포넌트의 상기 제2위상에서 상기 제3JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정되고 상기 동-위상 컴포넌트의 상기 제1위상에서 상기 제1JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정되고,
    상기 제4JTL 스테이지는 상기 제3JTL 스테이지와 직렬로 배열되고,
    상기 제4JTL 스테이지는 상기 제2클록 변환기를 통해 제어되고 상기 제2직렬 루프 내에 배열되고,
    상기 제4JTL 스테이지는 상기 직교-위상 컴포넌트의 상기 제2위상에서 상기 제4JTL 스테이지를 통해 전파되는 SFQ 펄스에 응답하여 설정되고 상기 직교-위상 컴포넌트의 상기 제1위상에서 상기 제2JTL 스테이지를 통해 전파되는 상기 SFQ 펄스에 응답하여 재설정되는,
    JTL 시스템.
  17. 제16항에 있어서,
    DC 바이어스 신호를 전달하도록 구성되는 1차 인덕터를 포함하고 상기 제1직렬 루프에서 상기 제1클록 변환기의 2차 인덕터와 연속으로 배열되는 2차 인덕터를 포함하는 제1바이어스 변환기 ― 상기 DC 바이어스 신호는 상기 동-위상 컴포넌트의 상기 제1위상에서 상기 제3JTL 스테이지를 재설정하고 상기 제1JTL 스테이지를 설정하기 위해 상기 제1JTL 스테이지를 통해 상기 SFQ 펄스를 전파하기 위해, 그리고 상기 동-위상 컴포넌트의 상기 제2위상에서 상기 제1JTL 스테이지를 재설정하고 상기 제3JTL 스테이지를 설정하도록 상기 제3JTL 스테이지를 통해 상기 SFQ 펄스를 전파하기 위해 유도적으로 제공됨 ―; 및
    상기 DC 바이어스 신호를 전달하도록 구성되는 1차 인덕터를 포함하고 상기 제2직렬 루프 내에서 상기 제2클록 변환기의 2차 인덕터와 연속으로 배열되는 2차 인덕터를 포함하는 제2바이어스 변환기를 포함하고,
    상기 DC 바이어스 신호는 상기 직교-위상 컴포넌트의 상기 제1위상에서 상기 제4JTL 스테이지를 재설정하고 상기 제2JTL 스테이지를 설정하기 위해 상기 제2JTL 스테이지를 통해 상기 SFQ 펄스를 전파하기 위해, 그리고 상기 직교-위상 컴포넌트의 상기 제2위상에서 상기 제2JTL 스테이지를 재설정하고 상기 제4JTL 스테이지를 설정하도록 상기 제4JTL 스테이지를 통해 상기 SFQ 펄스를 전파하기 위해 유도적으로 제공되는,
    JTL 시스템.
  18. 제16항에 있어서, 상기 제1클록 변환기와 상기 제2클록 변환기는,
    상기 제1클록 변환기와 상기 제1클록 변환기가 네거티브 SFQ 펄스 없이 상기 AC 클록 신호의 각각의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트 및 상기 SFQ 펄스에 응답하여 제1플럭스 상태와 제2플럭스 상태 사이에서 각각의 상기 제1직렬 루프와 상기 제2직렬 루프를 스위치하게 구성되도록, 상기 AC 클록 신호에 대하여 배열되는,
    JTL 시스템.
  19. 제16항에 있어서,
    상기 제1JTL 스테이지 내지 제4JTL 스테이지들 각각은,
    제1조셉슨 정션, 제2조셉슨 정션 및 상기 제1조셉슨 정션과 상기 제2조셉슨 정션을 상호 연결하고 각각의 상기 제1클록 변환기와 상기 제2클록 변환기의 상기 2차 인덕터와 커플링된 인덕터를 포함하고,
    상기 제1조셉슨 정션, 상기 제2조셉슨 정션 및 상기 인덕터는 초전도 양자 간섭 디바이스(superconducting quantum interference device (SQUID))로서 배열되는,
    JTL 시스템.
  20. 제16항에 있어서,
    상기 제1JTL 스테이지 내지 제4JTL 스테이지들은 플럭스-셔틀을 형성하기 위해 직렬 루프로 배열되고,
    상기 제1JTL 스테이지 내지 제4JTL 스테이지들 각각은 적어도 하나의 조셉슨 정션을 포함하고,
    상기 제1JTL 스테이지 내지 제4JTL 스테이지들은,
    상기 플럭스 셔틀 루프에 대하여 이격되고,
    상기 AC 클록 신호에 응답하여 각각의 적어도 하나의 조셉슨 정션을 순차적으로 트리거하고 출력 인덕터를 통해 DC 출력 신호를 제공하기 위해 상기 제1JTL 스테이지 내지 제4 JTL 스테이지들 각각의 상기 조셉슨 정션 각각을 통해 상기 플럭스-셔틀 루프 주변의 상기 제1JTL 스테이지 내지 제4JTL 스테이지들 각각을 통하여 연속적으로 그리고 계속적으로 상기 SFQ 펄스를 전파하도록 구성되는,
    JTL 시스템.
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