KR102022028B1 - 조셉슨 전류원 시스템들 및 방법 - Google Patents

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도날드 엘. 밀러
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노스롭 그루먼 시스템즈 코포레이션
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Abstract

본 발명의 일 실시예는 조셉슨 전류원(Josephson current source) 시스템을 기술한다. 상기 시스템은 직렬 루프에 배열되는 복수의 스테이지들을 포함하는 플럭스-셔틀(shuttle) 루프를 포함한다. 상기 복수의 스테이지들 각각은 적어도 하나의 조셉슨 정션(junction)을 포함한다. 상기 플럭스-셔틀 루프는, 활성화(activation)될 때, 출력 인덕터를 통해 제공되는 DC 출력 전류를 생성하기 위해 유도적으로(inductively) 커플링된 AC 클록 신호에 응답하여 상기 플럭스-셔틀 루프 주위의(about) 상기 복수의 스테이지들 각각에 있는 상기 적어도 하나의 조셉슨 정션을 순차적으로 트리거하도록 구성될 수 있다. 상기 시스템은 또한 상기 플럭스-셔틀 루프를 활성화시키도록 구성되는 플럭스 인젝터 시스템을 포함한다. 상기 플럭스 인젝터 시스템은 미리 결정된 비활성화 임계치로 증가하는 상기 DC 출력 전류의 진폭에 응답하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키도록(deactivate) 추가적으로 구성된다.

Description

조셉슨 전류원 시스템들 및 방법
본 발명은 일반적으로 양자 및 기존(classical) 디지털 초전도 회로들에 관한 것으로서, 구체적으로 조셉슨 전류원(Josephson current source) 시스템들 및 방법에 관한 것이다.
본 출원은 2015년 11월 17일에 출원된 미국 특허출원 제 14/943671호로부터의 우선권을 주장하며, 상기 미국 특허출원의 내용 전체가 참조로서 본 명세서에 포함된다.
초전도 디지털 기술은 이전에 없던 높은 속도, 낮은 전력 소실(dissipation) 및 낮은 동작 온도의 장점을 가진 컴퓨팅 및/또는 통신 리소스들을 제공한다. 초전도 디지털 기술은 CMOS 기술의 대안으로서 발달하였고, 전형적으로 조셉슨 정션들(Josephson junctions)을 활용하는 단일 플럭스(single flux) 양자 초전도 회로에 기초하는 초전도체를 포함하고, 20 Gb/s (기가바이트/초) 또는 그보다 큰 전형적인 데이터 레이트(data rate)에서 액티브 디바이스 당 1 nW (나노와트) 미만의 전형적인 신호 전력 소실을 보여줄 수 있고, 약 4 켈빈(Kelvin)의 온도에서 동작할 수 있다. 조셉슨 정션들이 액티브 디바이스들인 특정 초전도 회로들은 상기 조셉슨 정션들의 DC 전류 바이어스를 요구할 수 있다. 전형적인 시스템들은 바이어스 저항 네트워크를 직접적으로 이용하여 상기 바이어스 전류를 제공할 수 있고, 이는 스퓨리어스(spurious) 자기장과 높은 전력 소실로부터 발생한 열을 발생시킬 수 있다. 이러한 회로들에서의 전력 버짓(budget)은, 상기 액티브 디바이스가 스위칭 중인지의 여부와 무관하게 바이어스 저항 네트워크에서 소실될 수 있는, 정적 전력 소모에 의해 좌우될 수 있다.
본 발명의 일 실시 예는 조셉슨 전류원(Josephson current source) 시스템을 기술한다. 상기 시스템은 직렬 루프에 배열되는 복수의 스테이지들을 포함하는 플럭스-셔틀(shuttle) 루프를 포함한다. 상기 복수의 스테이지들 각각은 적어도 하나의 조셉슨 정션(junction)을 포함한다. 상기 플럭스-셔틀 루프는, 활성화(activation)될 때, 출력 인덕터를 통해 제공되는 DC 출력 전류를 생성하기 위해 유도적으로(inductively) 커플링된 AC 클록 신호에 응답하여 상기 플럭스-셔틀 주위의(about) 상기 복수의 스테이지들 각각에 있는 조셉슨 정션들을 순차적으로 트리거하도록 구성될 수 있다. 상기 시스템은 또한 상기 플럭스-셔틀 루프를 활성화시키도록(activate) 구성되는 플럭스 인젝터 시스템을 포함한다. 상기 플럭스 인젝터 시스템은 미리 결정된 비활성화(deactivation) 임계치로 증가하는 상기 DC 출력 전류의 진폭(amplitude)에 응답하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키도록(deactivate) 추가적으로 구성된다.
본 발명의 다른 실시 예는 DC 출력 전류를 생성하기 위한 방법을 포함한다. 상기 방법은 클록 변환기(transformer)의 1차(primary) 인덕터를 통해 AC 클록 신호를 제공하는 단계를 포함한다. 상기 클록 변환기는 플럭스-셔틀 루프의 복수의 스테이지들 중 적어도 두 개의 스테이지들과 함께 루프에 배열되는 2차(secondary) 인덕터를 포함한다. 상기 복수의 스테이지들은 직렬 순차 루프(series sequential loop)에 배열될 수 있다. 상기 방법은 상기 복수의 스테이지들 중 하나의 스테이지에서 단일 플럭스 양자(single flux quantum (SFQ)) 펄스를 생성하기 위해 플럭스 인젝터(injector) 시스템으로 DC 인젝션 신호를 제공하는 단계를 더 포함한다. 상기 SFQ 펄스는 상기 복수의 스테이지들 각각에 있는 조셉슨 정션의 순차적인 트리거링에 기초하여 DC 출력 전류를 생성하기 위해 출력 인덕터에서 전압 펄스들을 생성하도록 상기 복수의 스테이지들을 통해 전파(propogate)될 수 있다. 상기 플럭스 인젝터 시스템은 상기 DC 인젝션 신호의 진폭(amplitude)에 대한 상기 DC 출력 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성시키고 그리고 재활성시키도록(reactivate) 구성될 수 있다.
본 발명의 다른 실시예는 직렬 루프에 배열된 제1스테이지, 제2스테이지, 제3스테이지 및 제4스테이지를 포함하는 플럭스-셔틀 루프를 기술한다. 상기 제1스테이지, 상기 제2스테이지, 상기 제3스테이지 및 상기 제4스테이지 각각은 적어도 하나의 조셉슨 정션을 포함한다. 상기 플럭스-셔틀 루프는, 활성화되었을 때, 유도적으로 커플링된 AC 클록 신호에 응답하여 상기 플럭스-셔틀 루프 주위의 상기 제1스테이지, 상기 제2스테이지, 상기 제3스테이지 및 상기 제4스테이지들 각각에 있는 조셉슨 정션을 순차적으로 트리거하도록 구성되고, 상기 AC 클록 신호는 약 90˚ 만큼 위상이 다른 동-위상 컴포넌트 및 직교-위상 컴포넌트를 포함한다. 상기 시스템은 또한 상기 제1스테이지 및 상기 제3스테이지와 연관되고 그리고 상기 제1스테이지 및 상기 제3스테이지 각각에 있는 조셉슨 정션의 순차적인 트리거링에 연관된 전류 스텝을 수신하도록 구성되는 제1스토리지 인덕터를 포함한다. 상기 시스템은 또한 상기 제2스테이지 및 상기 제4스테이지와 연관되고 그리고 상기 제2스테이지 및 상기 제4스테이지 각각에 있는 조셉슨 정션의 순차적인 트리거링에 연관된 전류 스텝을 수신하도록 구성되는 제2스토리지 인덕터를 포함한다. 상기 시스템은 또한 상기 제1스토리지 인덕터 및 상기 제2스토리지 인덕터 각각에 커플링되고 상기 제1스토리지 인덕터와 상기 제2스토리지 인덕터 각각을 통해 제공되는 전류 스텝에 응답하여 DC 출력 전류를 제공하도록 구성되는 출력 인덕터를 포함한다. 상기 시스템은 상기 플럭스-셔틀 루프를 활성화시키도록 구성되며, 상기 DC 출력 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성시키고 그리고 재활성시키도록 추가적으로 구성되는 플럭스 인젝터 시스템을 더 포함한다.
도 1은 초전도 회로 시스템의 일례를 나타낸다.
도 2는 조셉슨 전류원 회로의 일례를 나타낸다.
도 3은 타이밍 다이어그램의 일례를 나타낸다.
도 4는 플럭스 인젝터 시스템의 일례를 나타낸다.
도 5는 플럭스 다이어그램의 일례를 나타낸다.
도 6은 DC 출력 전류를 생성하기 위한 방법의 일례를 나타낸다.
본 발명은 일반적으로 양자 및 기존(classical) 디지털 초전도 회로들에 관한 것으로, 구체적으로 조셉슨 전류원(Josephson current source) 시스템들 및 방법에 관한 것이다. 상기 조셉슨 전류원은 직렬 루프에 배열된 복수의 스테이지들을 포함하는 플럭스-셔틀 루프를 포함한다. 스테이지들 각각은 초전도 양자 간섭 디바이스(superconducting quantum interference device (SQUID))로서 배열될 수 있고, 따라서 적어도 하나의 조셉슨 정션(junction)을 포함한다. 상기 조셉슨 전류원은 또한 바이어스 변환기들(transformers)과 클록 변환기들의 세트, 각각이 스테이지들 중 적어도 하나의 스테이지와 연관되는 스토리지 인덕터들의 세트 및 DC 출력 전류를 제공하도록 구성되는 출력 인덕터를 포함한다. 상기 클록 변환기들은 상기 AC 클록 신호를 상기 플럭스-셔틀 루프에 유도적으로(inductively) 커플링하도록(또는 연결하도록) 구성되고, 그 결과, AC 클록 신호는 플럭스-셔틀(shuttle) 루프에서 바이어스 전류를 제공한다. 상기 조셉슨 전류원은 또한 플럭스 인젝터 시스템을 포함한다. 예컨대, 초기화 시, 상기 플럭스-셔틀 루프 주위의(about) 스테이지들 각각을 통해 전파하는(propogate) 단일 플럭스 양자(single flux quantum (SFQ)) 펄스에 기초하여 상기 플럭스-셔틀 루프를 활성화(activate)시키기 위해, 상기 플럭스 인젝터 시스템은 상기 SFQ 펄스를 주입하도록 구성될 수 있다. 따라서, 상기 플럭스-셔틀이 활성화될 때, 상기 스테이지들 각각에 있는 조셉슨 정션(들)은 상기 AC 클록 신호의 주파수에 기초하여 상기 플럭스-셔틀 루프 주위로(around) 상기 SFQ 펄스를 순차적으로 전파하기 위해 트리거된다. 예컨대, 상기 SFQ 펄스는 상기 AC 클록 신호의 포지티브(positive) 또는 네거티브(negative) 사이클czycle)에서 주어진 스테이지를 통해 전파할 수 있다. 상기 SFQ 펄스는, 각각의 스테이지에서 생성된 전압 펄스에 응답하여 상기 출력 인덕터로 전류 스텝을 제공하기 위해 상기 각각의 스테이지와 연관된 스토리지 인덕터로 제공될 수 있고, 그 결과, 상기 출력 인덕터는 상기 AC 클록 신호의 각각의 포지티브 및 네거티브 사이클들에서 각각의 스테이지로부터 제공되는 전압 펄스들에 기초하여, 상기 DC 출력 전류를 제공한다.
예컨대, 상기 AC 클록 신호는 동-위상(in-phase) 부분과 직교-위상(quadrature-phase) 부분을 포함하는 직교 클록 신호일 수 있고, 상기 플럭스-셔틀 루프는 4개의 스테이지들을 포함할 수 있다. 제1클록 변환기의 1차(primary) 인덕터는 상기 AC 클록 신호의 상기 동-위상 부분을 전파할 수 있고, 상기 제1클록 변환기의 2차(secondary) 인덕터는 제1스테이지 및 제3스테이지와 함께 직렬로 배열될 수 있다. 유사하게, 제2클록 변환기의 1차 인덕터는 상기 AC 클록 신호의 상기 직교-위상 부분을 전파할 수 있고, 상기 제2클록 변환기의 2차 인덕터는 제2스테이지 및 제4스테이지와 함께 직렬로 배열될 수 있다. 그러므로, 상기 제1스테이지와 상기 제2스테이지는 상기 AC 클록 신호의 동-위상 컴포넌트와 직교-위상 컴포넌트의 제1사이클(예컨대, 포지티브 사이클) 각각에서 전파되는 SFQ 펄스에 각각 응답하여, 상기 제1클록 변환기와 상기 제2클록 변환기를 통해 제1플럭스 상태로부터 제2플럭스 상태로 각각 설정되고, 상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 제2사이클(예컨대, 네거티브 사이클) 각각에서 전파되는 SFQ 펄스에 각각 응답하여 상기 제2플럭스 상태로부터 상기 제1플럭스 상태로 재설정된다. 유사하게, 상기 제3스테이지와 상기 제4스테이지는 상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제2사이클 각각에서 전파되는 SFQ 펄스에 각각 응답하여, 상기 제1클록 변환기와 상기 제2클록 변환기를 통해 상기 제2플럭스 상태로부터 상기 제1플럭스 상태로 각각 설정되고, 상기 AC 클록 신호의 상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트의 상기 제1사이클 각각에서 전파되는 SFQ 펄스에 각각 응답하여 상기 제1플럭스 상태로부터 상기 제2플럭스 상태로 재설정된다.
게다가, 상기 플럭스 인젝터 시스템은 상기 DC 출력 전류의 진폭(amplitude)에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성시키고 그리고 재활성시키도록 구성된다. 예컨대, 상기 플럭스 인젝터 시스템은 상기 제1스테이지의 부분을 형성할 수 있고, 상기 플럭스 인젝터 시스템에 유도적으로 커플링된 DC 인젝션 신호를 수신할 수 있다. 따라서, 상기 DC 인젝션 신호는 상기 플럭스 인젝터 시스템내에서 인젝션 전류를 생성할 수 있고, 상기 인젝션 전류는 상기 DC 출력 신호에 대한 활성화 임계치와 비활성화 임계치를 설정할 수 있는 진폭을 포함한다. 예컨대, 상기 DC 출력 신호는 상기 인젝션 전류와 반대인 전류 방향을 가지는 피드백 전류를 제공하기 위해 상기 플럭스 인젝터 시스템에 유도적으로 커플링될 수 있다. 그러므로, 상기 피드백 전류에 응답하여 그리하여, 상기 비활성화 임계치를 초과하여 증가하는 상기 DC 출력 전류에 응답하여, 상기 제1스테이지는 상기 플럭스-셔틀 루프를 통한 SFQ 펄스의 전파를 유지하기 위해 각각의 조셉슨 정션을 트리거하는데 충분한 것보다 적은 플럭스를 가지고, 따라서 상기 플럭스-셔틀 루프를 자동으로 비활성화시킨다. 이에 따라, 상기 플럭스-셔틀 루프는 대략 0의 전력을 소비하는 비활성화된 휴지 상태(quiescent state)를 유지한다. 상기 DC 출력 전류가, 연관된 회로 디바이스들에 의해 소비되는 것에 응답하는 것처럼, 활성화 임계치 미만으로 감소할 때, 상기 제1스테이지 내의 플럭스는 상기 각각의 조셉슨 정션을 트리거하는데 충분하도록 증가하고, 따라서, 상기 DC 출력 전류가 증가하기 시작하도록 상기 플럭스-셔틀 루프를 자동적으로 재활성화시킨다. 이에 따라, 상기 조셉슨 전류원은 보다 효율적인 방식으로 전류 소비 요구들을 만족시키기 위해 자율적으로 활성화하고 그리고 비활성화할 수 있다.
도 1은 초전도 회로 시스템(10)의 일례를 나타낸다. 예컨대, 초전도 회로 시스템(10)은 메모리 또는 프로세싱 시스템들과 같이, 다양한 고전(classical) 및 양자 컴퓨팅 애플리케이션들(computing applications) 중 임의의 애플리케이션으로 구현될 수 있다. 초전도 회로 시스템(10)은, DC 출력 전류(IOUT)로서 도 1에 도시된, DC 출력 전류를 수신하는 디바이스(12)를 포함한다. 예컨대, DC 출력 전류(IOUT)는 디바이스(12)를 구동하기 위한 드라이버 신호로서 제공될 수 있다. 예컨대, 디바이스(12)는 메모리 셀로 판독 전류(read current) 또는 기록 전류(write current)를 제공하기 위한 것과 같은 메모리 드라이버에 대응할 수 있다.
초전도 회로 시스템(10)은 또한 AC 클록 신호(CLK)에 응답하여 DC 출력 전류(IOUT)를 생성하도록 구성되는 조셉슨 전류원(14)을 포함하고, AC 클록 신호(CLK)는 조셉슨 전류원(14)과 연관된 클록 신호에 대응할 수 있다. 예컨대, 클록 신호(CLK)는 실질적으로 일정한(substantially constant) 주파수(예컨대, 대략 5GHz 또는 10GHz)와, 상호 양자 로직(reciprocal quantum logic (RQL)) 초전도 회로들에 적용 가능한 것과 같은, AC 전류 진폭(magnitude)(예컨대, 대략 2mA RMS)을 가지는 정현파(sinusodial waveform)일 수 있다. 조셉슨 전류원(14)은 DC 인젝션 신호(INJ)를 수신하는 것으로 도시되고, DC 인젝션 신호(INJ)는 DC 출력 전류(IOUT)를 생성하기 위해 조셉슨 전류원(14)을 활성화시키도록 조셉슨 전류원(14)으로 제공될 수 있다. 게다가, 본 명세서에서 더 자세히 기술되는 바와 같이, DC 인젝션 신호(INJ)는 조셉슨 전류원(14)의 자동 비활성화(deactivation) 및 재활성화(reactivation)를 위한 적어도 하나의 임계치에 대한 크기를 설정할 수 있다.
도 1의 예시에서, 조셉슨 전류원(14)은 플럭스-셔틀 루프(flux-shuttle loop; 16)를 포함한다. 플럭스-셔틀 루프(16)는 클록 신호(CLK)의 주파수에 기초하여 플럭스-셔틀 루프(16) 주위로 단일-플럭스 양자(single-flux quantum) 펄스(즉, 플럭손(fluxon))를 전파하도록 구성되는 복수의 스테이지들을 포함할 수 있다. 본 명세서에서 기술된 바와 같이, 상기 SFQ 펄스에 대한 용어 "전파(propagate)"는 플럭스-셔틀 루프의의 주어진 스테이지 내의 조셉슨 정션의 트리거링(triggering)을 통해 생성되는 SFQ 펄스를 서술하고, 그 결과, (예컨대, 클록 신호(CLK)를 통하여) 바이어스 전압과 결합된, SFQ 펄스의 전압은 플럭스-셔틀 루프의 다음 스테이지의 조셉슨 정션으로 하여금 다른 SFQ 펄스를 생성하도록 야기하며, 후속 펄스도 같은 방식으로 생성이 야기된다. 본 명세서에서 기술된 바와 같이, 플럭스-셔틀 루프(16)에 대한 용어 "루프"는 마지막 스테이지가 첫 번째 스테이지에 커플링 될 수 있도록, 플럭스-셔틀 루프의 스테이지들의 실질적으로 직렬 루프(예컨대, 순환적circular)) 배열을 기술한다. 그러므로, 플럭스-셔틀 루프(16)가 활성화될 때, 상기 SFQ 펄스는 실질적으로 연속적으로 플럭스-셔틀 루프(16) 주위로 전파할 수 있다. 게다가, 본 명세서에서 기술된 바와 같이, 상기 SFQ 펄스에 대한 용어 "플럭스-셔틀 루프 주위로 전파"는, AC 클록 신호(CLK)의 주어진 위상에서, 플럭스-셔틀 루프(16)의 스테이지들 각각에서 SFQ 펄스가 하나의 스테이지로부터 다음 스테이지로 순차적인 방법으로 전파하도록, 하나의 스테이지에서 생성된 상기 SFQ 펄스가 다른 SFQ 펄스를 생성하기 위해 다음 스테이지로 전파하도록, 플럭스-셔틀 루프(16)의 각 스테이지에서 개별적으로 생성되는 SFQ 펄스를 기술한다.
예컨대, 조셉슨 전류원(14)은 또한 바이어스 변환기들과 클록 변환기들의 세트, 각각이 플럭스-셔틀 루프(16)의 스테이지들 중 적어도 하나의 스테이지와 연관된 스토리지 인덕터들의 세트 및 DC 출력 전류(IOUT)를 제공하도록 구성되는 출력 인덕터를 포함한다. 클록 변환기들은, AC 클록 신호(CLK)가 플럭스-셔틀 루프(16) 내에 바이어스 전류를 제공하도록, AC 클록 신호(CLK)를 유도적으로 플럭스-셔틀 루프(16)에 커플링하도록 구성된다. 조셉슨 전류원(14)은 또한 플럭스 인젝터 시스템(18)을 포함한다. 예컨대, 초기화 시, 플럭스 인젝터 시스템(18)은 플럭스-셔틀 루프(16) 주위의 스테이지들 각각을 통해 전파하는 SFQ 펄스에 기초하여 플럭스-셔틀 루프(16)를 활성화시키기 위해 상기 SFQ 펄스를 주입하도록 구성될 수 있다. 따라서, 플럭스-셔틀 루프(16)가 활성화될 때, 스테이지들 각각의 조셉슨 정션(들)은 AC 클록 신호(CLK)의 주파수에 기초하여 플럭스-셔틀 루프(16) 주위로 상기 SFQ 펄스를 전파하기 위해 트리거한다. 예컨대, 상기 SFQ 펄스는 AC 클록 신호(CLK)의 각 포지티브 또는 각 네거티브 사이클에서 주어진 스테이지를 통해 전파할 수 있다. 상기 SFQ 펄스는, 상기 AC 클록 신호의 각 포지티브 및 네거티브 사이클들에서 각 스테이지로부터 제공된 전압 펄스들에 기초하여 상기 출력 인덕터가 상기 DC 출력 전류를 제공하도록, 상기 출력 인덕터로 전류 스텝을 제공하기 위해 각각의 스테이지와 연관된 스토리지 인덕터로 제공된다. 그러므로, DC 출력 전류(IOUT)는 클록 신호(CLK)의 주파수에 기초하여 상기 출력 인덕터로 순차적으로 제공되는 전류 스텝들에 기초하여, 상기 출력 인덕터를 통해 흐를 수 있다. 예컨대, 상기 전류 스텝들은, 결과적인 전압(resulting voltage) 펄스들이 DC 출력 전류(IOUT)를 제공하기 위해 상기 출력 인덕터 내에서 통합(integrate)될 수 있도록, 스토리지 인덕터들 각각으로 작은 전압(예컨대, 대략 2㎶/GHz)을 제공하는 SFQ 펄스들에 기초하여 생성될 수 있다.
게다가, 플럭스 인젝터 시스템(18)은 DC 출력 전류(IOUT)의 진폭에 기초하여 자동으로 플럭스-셔틀 루프(16)를 비활성시키고 그리고 재활성시키도록 구성되는 피드백 제어 메커니즘(20)을 포함한다. 일례로서, 플럭스 인젝터 시스템(18)은 플럭스-셔틀 루프(16)의 제1스테이지의 부분을 형성할 수 있다. 예컨대, 플럭스 인젝터 시스템(18)은 플럭스 인젝터 시스템(18) 내에서 반대의 전류 방향들을 가지는 피드백 전류와 인젝션 전류를 각각 제공하기 위해, DC 출력 전류(IOUT) 및 DC 인젝션 신호(INJ) 각각의 유도적 커플링을 포함할 수 있다. 그러므로, 상기 피드백 전류에 응답하고, 그리하여 비활성화 임계치를 초과하여 증가하는 DC 출력 전류(IOUT)에 응답하여, 플럭스-셔틀 루프(16)의 상기 제1스테이지는 플럭스-셔틀 루프(16)를 통한 상기 SFQ 펄스의 전파를 유지하기 위해 각 조셉슨 정션을 트리거하는데 충분한 것보다 적은 플럭스를 가지고, 따라서 플럭스-셔틀 루프(16)를 자동으로 비활성화시킨다. 이에 따라, 플럭스-셔틀 루프(16)는 대략 0의 전력을 소비하는 비활성화된 휴지 상태를 유지한다. DC 출력 전류(IOUT)가, 회로 디바이스(12)에 의해 소비되는 것에 응답하는 것처럼, 활성화 임계치 미만으로 감소할 때, 플럭스-셔틀 루프(16)의 상기 제1스테이지의 플럭스는 상기 각 조셉슨 정션을 트리거하는데 충분하도록 증가하고, 따라서, DC 출력 전류(IOUT)가 증가하기 시작하도록 상기 플럭스-셔틀 루프를 자동적으로 재활성화시킨다. 그러므로, 조셉슨 전류원(14)은 전력 효율적인 방식으로 DC 출력 전류(IOUT)를 생성하도록 동작할 수 있다. 일례로서, 조셉슨 전류원(14)은 전형적인 저항-기반(resistance-based) DC 전류원들과 반대로, 정적 전력 소실로부터 열을 실질적으로 생성하지 않을 수 있다. 이에 따라, 조셉슨 전류원(14)은, 특히 양자 컴퓨팅과 에너지-효율적 고-성능(energy-efficient high-performance) 컴퓨팅 환경들에서, 회로 디바이스(12)의 전류 바이어스 요구들을 만족할 정도로 충분히 높은 DC 출력 전류(IOUT)에 응답하여 플럭스 인젝터 시스템(18)의 자동 비활성화에 기초하여, 전형적인 전류원들 보다 더 효율적이고 그리고 더 효과적으로 동작할 수 있다. 게다가, 본 명세서에서 더 상세히 기술되는 바와 같이, DC 인젝션 신호(INJ)의 진폭은 플럭스-셔틀 루프(16)의 자동 비활성화 및 재활성화를 위한 활성화 및 비활성화 임계치들 중 적어도 하나를 설정할 수 있다.
도 2는 조셉슨 전류원 회로(50)의 일례를 나타낸다. 조셉슨 전류원 회로(50)는 초전도 회로 시스템(10)의 조셉슨 전류원(14)에 대응할 수 있다. 그러므로, 조셉슨 전류원 회로(50)는, 도 2의 예시에서 제1스테이지(54), 제2스테이지(56), 제3스테이지(58) 및 제4스테이지(60)로 도시되는 복수의 스테이지들을 포함하는 플럭스-셔틀 루프(52)를 포함한다. 스테이지들(54, 56, 58 및 60)은 직렬 루프 배열을 형성하기 위해 순차적으로 커플링된다. 조셉슨 전류원 회로(50)는 AC 클록 신호에 기초하여 DC 출력 전류를 생성하도록 구성된다. 도 2의 예시에서, 상기 AC 클록 신호는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)를 포함하는 직교 클록 신호로서 도시된다. 일례로서, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)는 집합적으로 RQL 회로들에 대해 구현될 수 있는 AC 클록 신호에 대응할 수 있다. 상기 DC 출력 전류는 출력 인덕터(LOUT)를 통해 흐르는 전류(IOUT)로서 도시된다.
스테이지들(54, 56, 58 및 60) 각각은 실질적으로 SQUID 배열로 구성되고, 스테이지들(56, 58 및 60)은 서로에 대하여 실질적으로 유사하다. 도 2의 예시에서, 제1스테이지(54)는 제1조셉슨 정션(J1_1), 제2조셉슨 정션(J2_1), 인덕터(LX_1) 및 인덕터(LY_1)를 포함한다. 제2스테이지(56)는 제1조셉슨 정션(J1_2), 제2조셉슨 정션(J2_2), 인덕터(LX_2) 및 인덕터(LY_2)를 포함한다. 제3스테이지(58)는 제1조셉슨 정션(J1_3), 제2조셉슨 정션(J2_3), 인덕터(LX_3) 및 인덕터(LY_3)를 포함한다. 제4스테이지(60)는 제1조셉슨 정션(J1_4), 제2조셉슨 정션(J2_4), 인덕터(LX_4) 및 인덕터(LY_4)를 포함한다. 게다가, 조셉슨 전류원(50)은, 초기화 동안, 플럭스-셔틀 루프(52)로(into) SFQ 펄스를 주입(inject)하도록 구성되고 그리고 제1스테이지(54)의 일부(part)를 형성하는 플럭스 인젝터 시스템(62)을 포함한다. 예컨대, 플럭스 인젝터 시스템(62)은 다른 스테이지들(56, 58 및 60)과 다른 자가-직렬 인덕턴스(self-series inductance)를 가질 수 있다. 제1스테이지(54)는 인덕터(LI_2)에 의해 제2스테이지(56)로부터 분리되고, 제2스테이지(56)와 제3스테이지(58)는 인덕터(LI_3)에 의해 분리된다. 제3스테이지(58)와 제4스테이지(60)는 인덕터(LI_4)에 의해 분리되고, 제4스테이지(60)는 인덕터(LI_1)에 의해 제1스테이지(54)로부터 분리된다. 그러므로, 플럭스 인젝터 시스템(62)에 의해 생성되는 SFQ 펄스는 스테이지들(54, 56, 58 및 60)에 의해 형성된 루프 내에서 플럭스-셔틀 루프(52)를 통해 순환할 수 있다.
조셉슨 전류원(50)은 또한 클록 변환기들의 쌍을 포함하고, 상기 클록 변환기들 각각은 스테이지들(54, 56, 58 및 60)의 쌍과 연관된다. 도 2의 예시에서, 상기 클록 변환기들은 제1스테이지(54) 및 제3스테이지(58)와 연관된 제1클록 변환기(T1)와, 제2스테이지(56) 및 제4스테이지(60)와 연관된 제2클록 변환기(T2)를 포함한다. 게다가, 조셉슨 전류원(50)은 마찬가지로 제1스테이지(54) 및 제3스테이지(58)와 연관된 제1바이어스 변환기(TB1)와, 마찬가지로 제2스테이지(56) 및 제4스테이지(60)와 연관된 제2바이어스 변환기(TB2)를 포함한다.
클록 변환기(T1)는 동-위상 컴포넌트(CLKI)가 흐르는 1차 인덕터(L1_1)를 포함하고, 클록 변환기(T2)는 직교-위상 컴포넌트(CLKQ)가 흐르는 1차 인덕터(L1_2)를 포함한다. 게다가, 바이어스 변환기들(TB1과 TB2)은 DC 바이어스 신호(BIAS)가 흐르는 각각의 1차 인덕터들(LB_1과 LB_3)을 포함한다. 클록 변환기(T1)는 (예컨대, 인덕터들(LX_1과 LY_1) 및 인덕터들(LX_3와 LY_3)사이에서 커플링된) 제1바이어스 변환기(TB1)의 2차 인덕터(LB_2)와 직렬로 배열된 2차 인덕터(L2_1)를 통해, 동-위상 컴포넌트(CLKI)의 유도적 커플링을 (예컨대, 본 명세서에서 더 상세히 기술되는 바와 같이, 플럭스 인젝터 시스템(62)을 통해) 제1스테이지(54)와 제3스테이지(58)로 제공한다. 유사하게, 클록 변환기(T2)는 (예컨대, 인덕터들(LX_2과 LY_2) 및 인덕터들(LX_4와 LY_4)사이에서 커플링된) 제2바이어스 변환기(TB2)의 2차 인덕터(LB_4)와 직렬로 배열된 2차 인덕터(L2_2)를 통해, 직교-위상 컴포넌트(CLKQ)의 유도적 커플링을 제2스테이지(56)와 제4스테이지(60)로 제공한다. 그러므로, 각각의 변환기들(T1과 TB1)의 2차 인덕터들(L1_2와 LB_2)은 제1스테이지(54)와 제3스테이지(58) 사이에서 제1루프(64)를 형성한다. 유사한 방식으로, 각각의 변환기들(T2과 TB2)의 2차 인덕터들(L2_2와 LB_4)은 제2스테이지(56)와 제4스테이지(60) 사이에서 제2루프(66)를 형성한다.
일례로서. 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ) 각각은 (예컨대, 각 주기의 제1절반에서) 포지티브 부분과 (예컨대, 각 주기의 제2절반에서) 네거티브 부분을 포함할 수 있다. 각각의 스테이지들(54, 56, 58 및 60)에 대한 클록 변환기들(T1과 T2)의 배열에 기초하여, 스테이지들(54, 56, 58 및 60)의 플럭스 상태는 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 각 위상 및 각 반대 위상에서 그리고 상기 플럭스-셔틀 루프 주위로 전파하는 SFQ에 응답하여 순차적으로 스위칭될 수 있다. 예컨대, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ) 각각은 (예컨대, 각 주기의 제1절반에서) 포지티브 피크에 해당하는 제1위상 및 (예컨대, 각 주기의 제2절반에서) 상기 제1위상과 반대되는, 따라서 네거티브 피크에 해당하는 제2위상을 포함할 수 있다. 따라서, 플럭스-셔틀 루프(52)는 바이어스 변환기들(TB1과 TB2)의 2차 인덕터들(LB_2와 LB_4)의 플럭스 상태를 추적할 수 있고, 따라서 플럭스-셔틀 루프(52)를 통해 SFQ 펄스를 전파하기 위해, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 교번하는(alternating) 제1위상과 제2위상 각각을 통해 스테이지들(54, 56, 58 및 60)의 플럭스 상태를 추적할 수 있다.
게다가, 조셉슨 전류원(50)은 플럭스 인젝터 시스템(62)과 제1루프(64)를 서로 연결하는(interconnect) 제1스토리지 인덕터(LS_1) 및 플럭스 인젝터 시스템(62)과 제2루프(66)를 서로 연결하는 제2스토리지 인덕터(LS_2)를 포함한다. 출력 인덕터(LOUT)는 인젝터 시스템(62)을 통해 출력 전류(IOUT)를 스토리지 인덕터들(LS_1과 LS_2) 각각으로부터 전도(conduct)한다. 스테이지들(54, 56, 58 및 60) 각각을 통해 순차적으로 전파되는 SFQ 펄스에 응답하여, 전류 스텝은 각각의 스토리지 인덕터들(LS_1과 LS_2)에서 생성된다. 따라서, 제1스테이지(54)와 제3스테이지(58) 각각의 플럭스 상태들의 스위칭에 응답하여 제1스테이지(54)와 제3스테이지(58) 내에서의 각각의 조셉슨 정션들의 트리거링에 응답하여, 상기 SFQ 펄스는 결과 전류 스텝(resulting current step)을 스토리지 인덕터(LS_1)에서 생성한다. 유사하게, 제2스테이지(56)와 제4스테이지(60) 각각의 플럭스 상태들의 스위칭에 응답하여 제2스테이지(56)와 제4스테이지(60) 내에서의 각각의 조셉슨 정션들의 트리거링에 응답하여, 상기 SFQ 펄스는 결과 전류 스텝을 스토리지 인덕터(LS_2)에서 생성한다. 그 결과, 조셉슨 전류원(50)이 DC 신호원으로서 작동(act)하도록, 출력 인덕터(LOUT)는 출력 전류(IOUT)를 제공하기 위해 스토리지 인덕터들(LS_1과 LS_2)을 통해 제공되는 전류 스텝들 각각을 통합한다. 그 결과, 출력 전류(IOUT)는, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)로부터 변환된 DC 신호로서, 회로 디바이스(예컨대, 도 1의 예시의 회로 디바이스(12))와 같은 디바이스로, 제공될 수 있다.
도 3은 타이밍 다이어그램(100)의 일례를 나타낸다. 타이밍 다이어그램(100)은, 시간의 함수로서 범례(legend) 102로 표시되는 바와 같이, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)를 포함한다. 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ) 각각은 진폭(magnitude)들을 가지고 0 근방에 중심이 있는 정현 신호들로서 도시된다. 도 3의 예시에서의 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)는 도 2의 예시에서의 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)에 대응할 수 있다. 따라서, 이어지는 도 3의 예시의 설명에서는, 도 2의 예시가 참조된다.
본 명세서에서 더 자세히 기술되는 바와 같이, 플럭스-셔틀 루프(52)는 플럭스 인젝터 시스템(62)을 통해 활성화 될 수 있다. 활성화되면, 시간(t0)에서, 동-위상 컴포넌트(CLKI)의 포지티브 부분이 시작되고, 시간(t1)에서 동-위상 컴포넌트(CLKI)의 포지티브 피크가 발생한다. 그러므로, 동-위상 컴포넌트(CLKI)는 1차 인덕터(L1_1)와의 유도적 커플링에 기초하여 2차 인덕터(L2_1)를 통해 전류를 유도하는 것을 시작한다. 시간(t1) 바로 이전 시간에 (예컨대, 변환기(T1)의 인덕턴스에 기초하여), 상기 전류의 진폭(magnitude)은 SFQ 펄스 및 바이어스 전류와 결합되고, 상기 SFQ 펄스는 (예컨대, 인덕터(LI_1)를 통해 제4스테이지(60)로부터) 조셉슨 정션(J2_4)에 의해 제공되거나 또는 활성화 시 플럭스 인젝터 시스템(62)으로부터 제공되고, 상기 바이어스 전류는 1차 인덕터(LB_1)와의 유도적 커플링에 기초하여 2차 인덕터(LB_2)를 통해 제공된다. 그러므로, 조셉슨 정션들(J1_1과 J2_1)의 임계 전류(critical current)는 초과되어 조셉슨 정션들(J1_1과 J2_1) (또는 초기화 시 단지 조셉슨 정션(J2_1))을 트리거한다. 그 결과, 조셉슨 정션들(J1_1과 J2_1)은 상기 SFQ 펄스를 전파하고, 상기 SFQ 펄스는 DC 출력 전류(IOUT)의 진폭을 증가시키기 위해, 출력 인덕터(LOUT)에 의해 통합되는 제1스토리지 인덕터(LS_1)로 전압 펄스를 제공한다. 상기 SFQ 펄스는 그 후 제2스테이지(56)로 전파한다.
또한, 시간(t1)에서, 직교-위상 컴포넌트(CLKQ)의 포지티브 부분이 시작되고, 직교-위상 컴포넌트(CLKQ)의 포지티브 피크가 시간(t2)에서 발생한다. 그러므로, 직교-위상 컴포넌트(CLKQ)는 1차 인덕터(L1_2)와의 유도적 커플링에 기초하여 2차 인덕터(L2_2)를 통해 전류를 유도하는 것을 시작한다. 시간(t2) 바로 이전 시간에(예컨대, 변환기(T2)의 인덕턴스에 기초하여), 상기 전류의 진폭(magnitude)은 조셉슨 정션(J2_1)에 의해 제공되는 SFQ 펄스 및 1차 인덕터(LB_2)와의 유도적 커플링에 기초하여 2차 인덕터(LB_4)를 통해 제공되는 바이어스 전류와 결합된다. 그러므로, 조셉슨 정션들(J1_2와 J2_2)의 임계 전류는 초과되어 조셉슨 정션(J2_2)을 트리거한다. 그 결과, 조셉슨 정션들(J1_2와 J2_2)은 상기 SFQ 펄스를 전파하고, 상기 SFQ 펄스는 DC 출력 전류(IOUT)의 진폭을 증가시키기 위해, 출력 인덕터(LOUT)에 의해 통합되는 스토리지 인덕터(LS_2)에서 전류 스텝을 생성한다. 상기 SFQ 펄스는 그 후 제3스테이지(58)로 전파한다.
또한, 시간(t2)에서, 동-위상 컴포넌트(CLKI)의 네거티브 부분이 시작되고, 동-위상 컴포넌트(CLKI)의 네거티브 피크가 시간(t3)에서 발생한다. 그러므로, 동-위상 컴포넌트(CLKI)는 1차 인덕터(L1_1)와의 유도적 커플링에 기초하여 2차 인덕터(L2_1)를 통해 전류를 유도하는 것을 시작한다. 시간(t3) 바로 이전 시간에, 상기 전류의 진폭(magniutde)은 조셉슨 정션(J2_2)에 의해 전파되는 SFQ 펄스 및 2차 인덕터(LB_2)를 통해 제공되는 바이어스 전류와 결합된다. 그러므로, 조셉슨 정션들(J1_3과 J2_3)의 임계 전류는 초과되어 조셉슨 정션들(J1_3과 J2_3)을 트리거한다. 그 결과, 조셉슨 정션들(J1_3과 J2_3)은 상기 SFQ 펄스를 전파하고, 상기 SFQ 펄스는 DC 출력 전류(IOUT)의 진폭을 증가시키기 위해, 출력 인덕터(LOUT)에 의해 통합되는 스토리지 인덕터(LS_1)내에서 전류 스텝을 생성한다. 상기 SFQ 펄스는 그 후 제4스테이지(60)로 전파한다.
또한, 시간(t3)에서, 직교-위상 컴포넌트(CLKQ)의 네거티브 부분이 시작되고, 직교-위상 컴포넌트(CLKQ)의 네거티브 피크가 시간(t4)에서 발생한다. 그러므로, 직교-위상 컴포넌트(CLKQ)는 1차 인덕터(L1_4)와의 유도적 커플링에 기초하여 2차 인덕터(L2_4)를 통해 전류를 유도하는 것을 시작한다. 시간(t4) 바로 이전 시간에, 상기 전류의 진폭(magnitude)은 조셉슨 정션(J2_3)에 의해 전파되는 SFQ 펄스 및 2차 인덕터(LB_4)를 통해 제공되는 바이어스 전류와 결합된다. 그러므로, 조셉슨 정션들(J1_4와 J2_4)의 임계 전류는 초과되어 조셉슨 정션들(J1_4과 J2_4)을 트리거한다. 그 결과, 조셉슨 정션들(J1_4와 J2_4)은 상기 SFQ 펄스를 전파하고, 상기 SFQ 펄스는 DC 출력 전류(IOUT)의 진폭을 증가시키기 위해, 출력 인덕터(LOUT)에 의해 통합되는 스토리지 인덕터(LS_2)내에서 전류 스텝을 생성한다. 상기 SFQ 펄스는 그 후 조셉슨 정션(J1_1)을 트리거하기 위해 다시(back) 제1스테이지(54)로 전파한다.
또한, 시간(t4)에서, 동-위상 컴포넌트(CLKI)의 포지티브 부분이 시작된다. 그러므로, 이전에 기술된 바와 같이, 시간(t4)이 시간(t0)과 동등하도록, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)를 변환시키는 프로세스가 반복된다. 이에 따라, 플럭스-셔틀 루프(52)가 플럭스 인젝터 시스템(62)을 통해 활성화되어있는 동안, 조셉슨 정션들(J1_1, J2_1, J1_2, J2_2, J1_3, J2_3, J1_4 및 J2_4)은 제1루프(64)와 제2루프(66)의 플럭스 상태들의 변화들에 기초하여 순차적으로 트리거될 수 있고, 따라서, 대응하는 스테이지들(54, 56, 58 및 60)이 순차적으로 트리거될 수 있다. 따라서, 상기 SFQ 펄스는, 동-위상 컴포넌트(CLKI)와 직교-위상 컴포넌트(CLKQ)의 주파수에 기초하여 조셉슨 정션들(J2_1, J2_2, J2_3 및 J2_4)의 트리거링에 각각 응답하여 출력 인덕터(LOUT)로 전압 펄스들을 계속해서 제공하기 위해, 플럭스-셔틀 루프(52) 주위로 전파할 수 있다. 그 결과, 출력 인덕터(IOUT)는 DC 출력 전류(IOUT)의 진폭을 증가시키기 위해 상기 전압 펄스들을 통합할 수 있다.
도 4는 플럭스 인젝터 시스템(150)의 일례를 나타낸다. 플럭스 인젝터 시스템(150)은 연관된 플럭스-셔틀 루프를 자동으로 활성화(예컨대, 재활성화)시키고 그리고 비활성화시키도록 구성된다. 플럭스 인젝터 시스템(150)은 도 1의 예시의 플럭스 인젝터 시스템(18) 및/또는 도 2의 예시의 플럭스 인젝터 시스템(62)에 대응할 수 있다. 그러므로, 이어지는 도 4의 예시의 설명에서는, 도 1 내지 3의 예시들이 참조된다.
플럭스 인젝터 시스템(150)은 인덕터들(LX_1와 LY_1) 사이의 제1스테이지(54)의 형성 부분(forming part)으로서 도시된다. 플럭스 인젝터 시스템(150)은 DC 인젝션 신호(INJ)를 수신하는 1차 인덕터(LDC)와 유도된 인젝션 전류(IINJ)를 제공하는 2차 인덕터(LINJ)를 포함하는 제1변환기(152)를 포함한다. 플럭스 인젝터 시스템(150)은 또한 DC 출력 전류(IOUT)를 수신하는 1차 인덕터(LPO)와 유도된 피드백 전류(IFB)를 제공하는 2차 인덕터(LFB)를 포함하는 제2변환기(154)를 포함한다. 2차 인덕터들(LINJ와 LFB)은 제1바이어스 변환기(TB1)의 2차 인덕터(LB_2)에 커플링된 노드(156)에 의해 상호연결되고, 그리고 인덕터들(LX_1과 LY_1) 사이에 배치된 조셉슨 정션(JINJ)과 함께 루프(158)에 배열된다. 도 4의 예시에서, 피드백 전류(IFB)와 인젝션 전류(IINJ)는 반대의 전류 방향들을 가지고, 따라서 조셉슨 전류원(50)의 활성화와 비활성화는 피드백 전류(IFB)와 인젝션 전류(IINJ)의 상대적인 진폭에 기초하여 제어될 수 있다.
초기화(예컨대, DC 출력 전류(IOUT)의 진폭이 대략적으로 0) 시, DC 인젝션 신호(INJ)는 유도된 인젝션 전류(IINJ)를 제공하기 위해 변환기(152)의 1차 인덕터(LDC)를 통해 제공될 수 있다. 초기화 시 DC 출력 전류(IOUT)의 진폭이 대략 0이므로, 루프(158) 내의 순 전류 흐름(net current flow)은 전적으로 인젝션 전류(IINJ)에 의해 정의되고, 인젝션 전류(IINJ)는 플럭스-셔틀 루프(52)로 SFQ 펄스를 주입하기 위해 조셉슨 정션(JINJ)을 트리거하는 데 충분한 루프(158)의 플럭스를 제공할 수 있다. 그러므로, 상기 SFQ 펄스는 도 2 내지 3의 예시들에서 이전에 서술된 방식에 따라 플럭스-셔틀 루프(52)를 통해 순환할 수 있다. 상기 SFQ 펄스가 플럭스-셔틀 루프(52) 주위로 계속하여 전파하는 동안, DC 출력 전류(IOUT)는 증가하고, 따라서 마찬가지로 피드백 전류(IFB)의 진폭이 증가한다. 그 결과, 피드백 전류(IFB)의 진폭은 루프(158)의 플럭스에 대하여 인젝션 전류(IINJ)로부터 차감되고(subtracted), 따라서 루프(158)의 플럭스를 감소시킨다. DC 출력 전류(IOUT)가 DC 인젝션 신호(INJ)의 진폭 및 그리하여 인젝션 전류(IINJ)에 의해 정의될 수 있는 미리 결정된 비활성화 임계치로 증가할 때, 루프(158)의 플럭스는 동-위상 컴포넌트(CLKI)의 제1위상에서 네거티브 SFQ 펄스(즉, 안티-플럭손(anti-fluxon))를 생성함으로써 조셉슨 정션(JINJ)의 안티-트리거링을 제공하는데 충분한 양으로 감소할 수 있다. 그 결과, 상기 SFQ 펄스가 플럭스-셔틀 루프(52) 주위로 전파하는 것을 중단하도록, 정션(JINJ)은 상기 SFQ 펄스를 소거(cancel)하기 위해 언-트리거될 수 있고, 따라서 휴지 상태에서 DC 출력 전류(IOUT)의 진폭을 실질적으로 일정한 진폭으로 유지할 수 있다. 그러므로, 플럭스 인젝터 시스템(150)은 DC 출력 전류(IOUT)의 진폭에 기초하여 조셉슨 전류원(50)을 자동으로 비활성화시킬 수 있다.
회로 디바이스(12)에 의해 DC 출력 전류(IDC)가 소비되는 것에 응답하는 것처럼, DC 출력 전류(IOUT)의 진폭의 감소에 응답하여, 루프(158) 내의 순 전류 흐름이 증가함에 따라 루프(158)의 플럭스가 증가하기 시작한다. DC 출력 전류(IOUT)가 미리 결정된 활성화 임계치 ― 마찬가지로, DC 인젝션 신호(INJ)의 진폭 및 그리하여 인젝션 전류(IINJ)에 의해 정의된 것과 같은 ― 로 감소할 때, 루프(158)의 플럭스는 조셉슨 정션(JINJ)을 트리거하는데 충분한 양으로 증가할 수 있고, 따라서 상기 SFQ 펄스를 플럭스-셔틀 루프(52) 내로 재-주입(re-inject)한다. 이에 따라, 상기 SFQ 펄스는 DC 출력 전류(IDC)를 증가시키기 위해 플럭스-셔틀 루프(52)를 통해 다시 순환할 수 있다. 그러므로, 플럭스 인젝터 시스템(150)은 DC 출력 전류(IOUT)의 진폭에 기초하여 조셉슨 전류원(50)을 자동으로 재활성화시킬 수 있다.
도 5는 플럭스 다이어그램(200)의 일례를 나타낸다. 플럭스 다이어그램(200)은 플럭스 인젝터 시스템(150)의 동작에 대응할 수 있다. 도 5의 예시에서, 플럭스 다이어그램(200)은 루프(158)의 플럭스("플럭스(FLUX)")에 관련된 조셉슨 정션(JINJ)의 초전도 위상("위상(PHASE)")의 플롯(plot)을 도시한다. 그러므로, 이어지는 도 5의 예시의 설명에서는, 도 2 내지 4의 예시들이 참조된다.
플럭스 다이어그램(200)은 인가된 전류(IINJ)에 응답하여 조셉슨 전류원(50)의 초기화 완료시의, 그러므로, 대략 0인 DC 출력 전류(IOUT)에서의 시스템에 상태에 대응하는 제1포인트(202)를 도시한다. 제1포인트(202)에서, DC 인젝션 신호(INJ)는 유도된 인젝션 전류(IINJ)를 제공하기 위해, 변환기(152)의 1차 인덕터(LDC)를 통해 제공될 수 있다. 초기화 시 DC 출력 전류(IOUT)의 진폭은 대략 0이므로, 루프(158) 내의 순 전류 흐름은 전적으로 인젝션 전류(IINJ)에 의해 정의되고, 인젝션 전류(IINJ)는 루프(158)로 ΦINJ의 자속을 제공할 수 있고, 상기 ΦINJ의 자속은 SFQ 펄스를 플럭스-셔틀 루프(52)로 주입하도록 조셉슨 정션(JINJ)을 트리거하는데 충분할 수 있다. 그러므로, 플럭스-셔틀 루프(52)는, 도 2 내지 3의 예시들에서 이전에 서술된 방식에 따라 플럭스-셔틀 루프(52)를 통해 상기 SFQ 펄스를 순환시키도록 활성화될 수 있다.
상기 SFQ 펄스가 플럭스-셔틀 루프(52) 주위로 계속하여 전파하는 동안, DC 출력 전류(IOUT)는 증가하고, 따라서 마찬가지로 피드백 전류(IFB)의 진폭도 증가한다. 그 결과, 피드백 전류(IFB)의 진폭은 루프(158)의 플럭스에 대하여 인젝션 전류(IINJ)로부터 차감되고, 따라서, 화살표(204)에 의해 표시되는 것처럼, 루프(158)의 플럭스는 감소한다. DC 출력 전류(IOUT)가 DC 인젝션 신호(INJ)의 진폭 및 그리하여 인젝션 전류(IINJ)에 의해 정의될 수 있는 미리 결정된 비활성화 임계치로 증가할 때, 루프(158)의 플럭스는 플럭스(ΦOFF)에 해당하는 포인트(206)로 감소할 수 있다. 플럭스(ΦOFF)는 동-위상 컴포넌트(CLKI)의 제1위상에서 조셉슨 정션(J1_1)으로부터 공급되는 SFQ 펄스를 소거하기 위해 조셉슨 정션(JINJ)의 안티 트리거 및 그리하여 네거티브 SFQ 펄스를 제공하는데 충분한 루프(158)의 플럭스에 대응할 수 있으며, 따라서 조셉슨 정션(J2_1)을 트리거하는데 실패하게 된다. 그러므로, 조셉슨 정션(JINJ)의 안티 트리거링은, 화살표(208)에 의해 표시되는 것처럼, 포인트(206)로부터 포인트(210)로의 위상의 감소를 야기한다. 이에 따라, 플럭스-셔틀 루프(52)는 자동으로 비활성화되고, 그 결과, 상기 SFQ 펄스가 플럭스-셔틀 루프(52) 주위로 전파하는 것을 중지하고, 따라서 DC 출력 전류(IOUT)의 진폭이 휴지 상태에서 실질적으로 일정한 진폭으로 유지된다.
회로 디바이스(12)에 의해 DC 출력 전류(IOUT)가 소비되는 것에 응답하는 것처럼, DC 출력 전류(IOUT)의 진폭의 감소에 응답하여 루프(158) 내의 순 전류 흐름이 증가하면서, 화살표(212)에 의해 표시되는 것처럼, 루프(158)의 플럭스가 증가하기 시작한다. 플럭스(ΦON)에 대응하는 포인트(214)로 증가하는 플럭스에 응답하여, 루프(158)의 플럭스는 미리 결정된 활성화 임계치 ― 마찬가지로, DC 인젝션 신호(INJ)의 진폭 및 그리하여 인젝션 전류(IINJ)에 의해 정의된 것과 같은 ― 를 달성할 수 있다. 그러므로, 플럭스(ΦON)는 조셉슨 정션(JINJ)을 트리거하는데 충분한 루프(158)의 플럭스에 해당할 수 있고, 따라서 화살표(216)에 의해 표시된 것처럼, 조셉슨 정션(JINJ)의 위상은 포인트(214)에서 포인트(218)로 증가한다. 그 결과, 상기 SFQ 펄스는 플럭스-셔틀 루프(52) 내로 재-주입된다. 그러므로, 상기 SFQ 펄스는 DC 출력 전류(IOUT)를 증가시키기 위해 플럭스-셔틀 루프(52)를 통해 다시 순환할 수 있다. 이에 따라, 플럭스 다이어그램(200)이 DC 출력 전류(IOUT)의 진폭에 기초하여, 조셉슨 정션(JINJ) 및 그리하여 플럭스-셔틀 루프(52)의 활성화 및 비활성화에 관련되기 때문에, 플럭스 다이어그램(200)은, 루프(158)의 플럭스의 순환 패턴을 도시한다.
도 5의 예시에서, 플럭스들(ΦON과 ΦOFF)은 조셉슨 정션(JINJ)과 루프(158)의 인덕턴스의 비(ratio)에 의존하고, 그러므로 실질적으로 고정된다. 플럭스(ΦINJ)는 인젝션 전류(IINJ)와 피드백 전류(IFB)의 상대적인 진폭에 의존하고, 따라서 DC 인젝션 신호(INJ)의 진폭과 DC 출력 전류(IOUT)의 진폭에 각각 의존한다. 피드백 전류(IFB)는 루프(158)의 총 플럭스에 영향을 주고, 플럭스들(ΦON과 ΦOFF)과 관련하여 DC 인젝션 신호(INJ)에 의존한다. 그러므로, 출력 전류(IOUT)의 진폭은, 루프(158)의 총 플럭스를 플럭스(ΦON)로 증가시키는데 또는 루프(158)의 총 플럭스를 플럭스(ΦOFF)로 감소시키는데 필요한 피드백 전류(IFB)의 양에 기초하여 제어된다. 이에 따라, DC 인젝션 신호(INJ)의 진폭은 루프(158)에 대해 ΦON 또는 ΦOFF의 총 루프 플럭스를 달성하기 위해 필요한 피드백 전류(IFB)의 진폭을 정의한다. 그러므로, DC 인젝션 신호(INJ)의 진폭은 조셉슨 전류원(50)에 대한 미리 결정된 활성화 및 비활성화 임계치들 중 적어도 하나를 정의하기 위해 설정될 수 있다.
상술한 구조적 및 기능적 구조들의 관점에서, 본 발명의 다양한 양상들(aspects)에 따른 방법은 도 6을 참조하여 더 잘 이해될 수 있다. 설명의 단순화를 위해, 도 6의 방법은 순차적으로 실행되는 것으로 도시되고 설명되지만, 본 발명에 따라, 본 발명의 몇몇 양상들은, 본 명세서에 도시되고 설명된 것과 상이한 순서들로 그리고/또는 본 명세서에서 도시되고 설명된 다른 양상들과 동시에 발생할 수 있기 때문에, 본 발명은 설명된 순서에 의해 제한되지 않는 것으로 이해되어야 한다. 더욱이, 도시된 특징들 모두가 본 발명의 양상에 따른 방법을 구현하기 위해 요구되지는 않을 수 있다.
도 6은 DC 출력 전류(예컨대, DC 출력 전류(IOUT))를 생성하기 위한 방법(250)의 일례를 나타낸다. 252에서, AC 클록 신호(예컨대, AC 클록 신호(CLK))가 각 클록 변환기(예컨대, 클록 변환기들(T1과 T2))의 1차 인덕터(예컨대, 1차 인덕터들(L1_1과 L1_2))를 통해 제공된다. 상기 클록 변환기는 플럭스-셔틀 루프(예컨대, 플럭스-셔틀 루프(52))의 복수의 스테이지들(예컨대, 스테이지들(54, 56, 58 및 60)) 중 적어도 두 개의 스테이지와 함께 루프(예컨대, 루프들(64와 66))에 배열된 2차 인덕터(예컨대, 2차 인덕터들(L2_1과 L2_2))를 포함할 수 있다. 상기 복수의 스테이지들은 직렬 순차 루프에 배열될 수 있다. 254에서, DC 인젝션 신호(예컨대, DC 인젝션 신호(INJ))는 상기 복수의 스테이지들 중 하나의 스테이지에서 SFQ 펄스를 생성하기 위해 플럭스 인젝터 시스템(예컨대, 플럭스 인젝터 시스템(62))으로 제공된다. 상기 SFQ 펄스는, 복수의 스테이지들 각각에서의 조셉슨 정션(예컨대, 조셉슨 정션들(J2_1, J2_2, J2_3 및 J2_4))의 순차적인 트리거링에 기초하여 상기 DC 출력 전류를 생성하기 위해 출력 인덕터(예컨대, 출력 인덕터(LOUT))내에서 전압 펄스들을 생성하도록 상기 복수의 스테이지들을 통해 전파될 수 있다. 상기 플럭스 인젝터 시스템은 상기 DC 인젝션 신호의 진폭에 대한 상기 DC 출력 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키고 그리고 재활성화시키도록 구성될 수 있다.
위에서 설명한 것은 예시들이다. 물론, 본 발명을 설명하기 위해 컴포넌트들 또는 방법들의 모든 생각할 수 있는 조합을 설명하는 것은 불가능하나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 많은 추가적인 조합들과 치환들이 가능하다는 것을 인식할 것이다. 이에 따라, 본 발명은 첨부된 청구범위를 포함하는 이 출원의 범위에 속하는 모든 그러한 변화, 변경 및 변형들을 포함하는 것으로 의도된다. 게다가, 본 개시 또는 청구범위가 "하나의", "제1" 또는 "다른" 엘리먼트 또는 이와 동등한 것들을 나열하는 경우, 둘 이상의 이러한 엘리먼트들을 요구하는것이 아니고 배제하는 것도 아니며, 하나 이상의 이러한 엘리먼트를 포함하는 것으로 해석되어야 한다. 본 명세서에서 사용되는, 용어 "포함하다(include)"는 포함하다를 의미하지만 이에 한정되지 않고, 그리고 용어 "포함하는(including)"은 포함하는을 의미하지만 이에 한정되지 않는다. 용어 "기초하여(based on)"는 적어도 부분적으로 기초를 두고 있음을 의미한다.

Claims (20)

  1. 조셉슨 전류원(Josephson current soruce) 시스템에 있어서,
    직렬 루프에 배열되는 복수의 스테이지들을 포함하는 플럭스-셔틀(shuttle) 루프 ― 상기 복수의 스테이지들 각각은 적어도 하나의 조셉슨 정션(junction)을 포함하고, 상기 플럭스-셔틀 루프는, 활성화(activation)될 때, 출력 인덕터를 통해 제공되는 DC(direct-current) 출력 전류를 생성하기 위해 유도적으로(inductively) 커플링된 AC(alternating-current) 클록 신호에 응답하여 상기 플럭스-셔틀 루프 주위의(about) 상기 복수의 스테이지들 각각에 있는 상기 적어도 하나의 조셉슨 정션을 순차적으로 트리거하도록 구성됨 ―; 및
    상기 플럭스-셔틀 루프를 활성화시키도록 구성되고, 미리 결정된 비활성화 임계치로 증가하는 상기 DC 출력 전류의 진폭에 응답하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키도록(deactivate) 추가적으로 구성되는 플럭스 인젝터 시스템을 포함하는,
    조셉슨 전류원 시스템.
  2. 제1항에 있어서, 상기 플럭스 인젝터 시스템은,
    미리 결정된 활성화 임계치로 감소하는 상기 DC 출력 전류의 진폭에 응답하여 상기 플럭스-셔틀 루프를 자동으로 재활성화시키도록(reactivate) 추가적으로 구성되는,
    조셉슨 전류원 시스템.
  3. 제1항에 있어서,
    복수의 스토리지 인덕터들 ― 상기 복수의 스토리지 인덕터들 각각은 상기 복수의 스테이지들 중 적어도 하나의 스테이지와 커플링되고 상기 복수의 스테이지들 각각에 있는 조셉슨 정션의 순차적인 트리거와 연관된 전압 펄스를 수신하도록 구성됨 ―; 및
    상기 복수의 스토리지 인덕터들 각각과 커플링되고 상기 복수의 스토리지 인덕터들 각각을 통해 제공되는 상기 전압 펄스에 응답하여 상기 DC 출력 전류를 제공하도록 구성되는 출력 인덕터를 더 포함하는,
    조셉슨 전류원 시스템.
  4. 제1항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 플럭스 인젝터 시스템과 유도적으로 커플링된 인젝션 변환기(transformer)를 포함하고,
    상기 인젝션 변환기는 DC 인젝션 신호를 수신하고 미리 결정된 활성화 임계치 이하의 상기 DC 출력 전류에 응답하여 단일-플럭스 양자 (single-flux quantum (SFQ)) 펄스를 주입(inject)하고 상기 미리 결정된 비활성화 임계치보다 큰 상기 DC 출력 전류에 응답하여 네거티브 SFQ 펄스를 주입하기 위해 상기 DC 인젝션 신호에 기초하여 인젝션 전류를 유도하도록 구성되는,
    조셉슨 전류원 시스템.
  5. 제4항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 복수의 스테이지들 중 하나의 스테이지의 부분을 형성하고,
    상기 DC 인젝션 신호는 상기 복수의 스테이지들 중 각각의 스테이지의 플럭스에 기초하여 상기 미리 결정된 활성화 임계치와 상기 미리 결정된 비활성화 임계치 모두를 정의하는 미리 결정된 진폭을 가지는,
    조셉슨 전류원 시스템.
  6. 제4항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 플럭스 인젝터 시스템과 유도적으로 커플링된 피드백 변환기를 더 포함하고,
    상기 피드백 변환기는 상기 DC 출력 전류에 기초하여 피드백 전류를 유도하도록 구성되고,
    상기 피드백 전류는 상기 인젝션 전류의 진폭에 상대적인 상기 피드백 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키고 그리고 재활성화시키기 위해 상기 인젝션 전류와 반대의 전류 방향을 가지는,
    조셉슨 전류원 시스템.
  7. 제1항에 있어서,
    상기 AC 클록 신호는 동-위상(in-phase) 컴포넌트와 직교-위상(quadrature-phase) 컴포넌트를 포함하고,
    상기 동-위상 컴포넌트와 상기 직교-위상 컴포넌트는 90˚ 만큼 위상이 다른,
    조셉슨 전류원 시스템.
  8. 제7항에 있어서,
    상기 복수의 스테이지들은 연속된 직렬 루프에 배열된 제1스테이지, 제2스테이지, 제3스테이지 및 제4스테이지를 포함하고,
    상기 제1스테이지와 상기 제3스테이지는 제1클록 변환기와 커플링되고 상기 제2스테이지와 상기 제4스테이지는 제2클록 변환기와 커플링되고,
    상기 제1클록 변환기는 상기 AC 클록 신호의 상기 동-위상 컴포넌트를 전파(propagate)하도록 구성되는 1차 인덕터를 포함하고,
    상기 제2클록 변환기는 상기 AC 클록 신호의 상기 직교-위상 컴포넌트를 전파하도록 구성되는 1차 인덕터를 포함하는,
    조셉슨 전류원 시스템
  9. 제8항에 있어서,
    상기 플럭스-셔틀 루프의 활성화 동안,
    상기 제1스테이지는 상기 AC 클록 신호의 상기 동-위상 컴포넌트의 제1위상에 응답하여 상기 적어도 하나의 조셉슨 정션들 각각의 트리거링에 기초하여 상기 제2스테이지로 단일 플럭스 양자(single flux quantum (SFQ)) 펄스를 전파하도록 구성되고,
    상기 제2스테이지는 상기 AC 클록 신호의 상기 직교-위상 컴포넌트의 제1위상에 응답하여 상기 적어도 하나의 조셉슨 정션들 각각의 트리거에 기초하여 상기 제3스테이지로 상기 SFQ 펄스를 전파하도록 구성되고,
    상기 제3스테이지는 상기 제1위상과 반대인 상기 AC 클록 신호의 상기 동-위상 컴포넌트의 제2위상에 응답하여 상기 적어도 하나의 조셉슨 정션들 각각의 트리거에 기초하여 상기 제4스테이지로 상기 SFQ 펄스를 전파하도록 구성되고,
    상기 제4스테이지는 상기 제1위상과 반대인 상기 AC 클록 신호의 상기 직교-위상 컴포넌트의 제2위상에 응답하여 상기 적어도 하나의 조셉슨 정션들 각각의 트리거에 기초하여 상기 제1스테이지로 상기 SFQ 펄스를 전파하도록 구성되는,
    조셉슨 전류원 시스템.
  10. 제9항에 있어서,
    상기 제1클록 변환기는 2차 인덕터를 포함하고, 상기 제1클록 변환기의 2차 인덕터는 상기 제1스테이지와 상기 제3스테이지 사이에서 제1루프를 형성하도록 상기 제1스테이지 및 상기 제3스테이지에 대해 배열되고,
    상기 제2클록 변환기는 2차 인덕터를 포함하고, 상기 제2클록 변환기의 2차 인덕터는 상기 제2스테이지와 상기 제4스테이지 사이에서 제2루프를 형성하도록 상기 제2스테이지 및 상기 제4스테이지에 대해 배열되고,
    상기 조셉슨 전류원 시스템은,
    상기 DC 출력 전류를 제공하도록 구성되는 출력 인덕터;
    상기 SFQ 펄스가 상기 제1스테이지와 상기 제3스테이지 각각을 통해 전파되는 동안 상기 출력 인덕터로 전압 펄스를 제공하기 위해 상기 출력 인덕터와 상기 제1루프를 상호 연결하는 제1스토리지 인덕터; 및
    상기 SFQ 펄스가 상기 제2스테이지와 상기 제4스테이지 각각을 통해 전파되는 동안 상기 출력 인덕터로 전압 펄스를 제공하기 위해 상기 출력 인덕터와 상기 제2루프를 상호 연결하는 제2스토리지 인덕터를 더 포함하는,
    조셉슨 전류원 시스템.
  11. DC 출력 전류를 생성하기 위한 방법에 있어서,
    클록 변환기의 1차 인덕터를 통해 AC(alternating-current) 클록 신호를 제공하는 단계 ― 상기 클록 변환기는 플럭스-셔틀 루프의 복수의 스테이지들 중 적어도 두 개의 스테이지들과 함께 배열되어 루프를 형성하는 2차 인덕터를 포함하고, 상기 복수의 스테이지들은 직렬 루프(series loop) 배열을 형성하기 위해 순차적으로 커플링됨 ―; 및
    상기 복수의 스테이지들 중 하나의 스테이지에서 단일 플럭스 양자(single flux quantum (SFQ)) 펄스를 생성하기 위해 플럭스 인젝터 시스템으로 DC(direct-current) 인젝션 신호를 제공하는 단계를 포함하고,
    상기 SFQ 펄스는 상기 복수의 스테이지들 각각에 있는 조셉슨 접합의 순차적인 트리거에 기초하여 상기 DC 출력 전류를 생성하기 위해 출력 인덕터 에서 전압 펄스들을 생성하도록 상기 복수의 스테이지들을 통해 전파되고,
    상기 플럭스 인젝터 시스템은 상기 DC 인젝션 신호의 진폭에 상대적인 상기 DC 출력 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동적으로 비활성시키고 그리고 재활성화시키도록 구성되는,
    DC 출력 전류를 생성하기 위한 방법.
  12. 제11항에 있어서,
    상기 플럭스-셔틀 루프의 자동 재활성화 및 비활성화를 위한 상기 DC 출력 전류의 진폭과 연관된 비활성화 임계치 및 활성화 임계치 중 적어도 하나를 각각 설정하기 위해 상기 DC 인젝션 신호의 진폭을 설정하는 단계를 더 포함하는,
    DC 출력 전류를 생성하기 위한 방법.
  13. 제11항에 있어서, 상기 플럭스-셔틀 루프는,
    복수의 스토리지 인덕터들 ― 상기 복수의 스토리지 인덕터들 각각은 상기 복수의 스테이지들 중 적어도 하나의 스테이지와 커플링되고 상기 복수의 스테이지들 각각에 있는 조셉슨 정션의 순차적인 트리거와 연관된 전압 펄스를 수신하도록 구성됨 ―; 및
    상기 복수의 스토리지 인덕터들 각각과 커플링되고 상기 복수의 스토리지 인덕터들 각각을 통해 제공되는 상기 전압 펄스에 응답하여 상기 DC 출력 전류를 제공하도록 구성되는 출력 인덕터를 더 포함하는,
    DC 출력 전류를 생성하기 위한 방법.
  14. 제11항에 있어서,
    상기 DC 인젝션 신호를 제공하는 단계는 상기 플럭스 인젝터 시스템과 유도적으로 커플링되는 인젝션 변환기의 1차 인덕터로 상기 DC 인젝션 신호를 제공하는 단계를 포함하고,
    상기 인젝션 변환기는 미리 결정된 활성화 임계치 이하의 상기 DC 출력 전류에 응답하여 상기 SFQ 펄스를 상기 플럭스-셔틀 루프에 주입하고 미리 결정된 비활성화 임계치보다 큰 상기 DC 출력 전류에 응답하여 네거티브 SFQ 펄스를 주입하기 위해 상기 DC 인젝션 신호에 기초하여 인젝션 전류를 유도하도록 구성되는,
    DC 출력 전류를 생성하기 위한 방법.
  15. 제14항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 플럭스 인젝터 시스템과 유도적으로 커플링된 피드백 변환기를 더 포함하고,
    상기 피드백 변환기는 상기 DC 출력 전류에 기초하여 피드백 전류를 유도하도록 구성되고,
    상기 피드백 전류는 상기 인젝션 전류의 진폭에 상대적인 상기 피드백 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키고 그리고 재활성화시키기 위해 상기 인젝션 전류와 반대의 전류 방향을 가지는,
    DC 출력 전류를 생성하기 위한 방법.
  16. 제11항에 있어서,
    상기 복수의 스테이지들은 연속된 직렬 루프에 배열된 제1스테이지, 제2스테이지, 제3스테이지 및 제4스테이지를 포함하고,
    상기 AC 클록 신호를 제공하는 단계는 상기 AC 클록 신호의 각 1/4 주기에서 상기 제1스테이지, 상기 제2스테이지, 상기 제3스테이지 및 상기 제4스테이지 중 각각의 스테이지를 통해 상기 SFQ 펄스를 전파하기 위해 상기 AC 클록 신호의 동-위상 컴포넌트와 직교-위상 컴포넌트 각각을 제공하는 단계를 포함하고,
    상기 동-위상 컴포넌트과 상기 직교-위상 컴포넌트는 90˚만큼 위상이 다른,
    DC 출력 전류를 생성하기 위한 방법.
  17. 조셉슨 전류원 시스템에 있어서,
    직렬 루프에 배열된 제1스테이지, 제2스테이지, 제3스테이지 및 제4스테이지를 포함하는 플럭스-셔틀 루프 ― 상기 제1스테이지, 상기 제2스테이지, 상기 제3스테이지 및 상기 제4스테이지 각각은 적어도 하나의 조셉슨 정션(junction)을 포함하고, 상기 플럭스-셔틀 루프는, 활성화되었을 때, 유도적으로 커플링된 AC(alternating-current) 클록 신호에 응답하여 상기 플럭스-셔틀 루프 주위의 상기 제1스테이지, 상기 제2스테이지, 상기 제3스테이지 및 상기 제4스테이지 각각에 있는 상기 적어도 하나의 조셉슨 정션을 순차적으로 트리거하도록 구성되고, 상기 AC 클록 신호는 90˚ 만큼 위상이 다른 동-위상 컴포넌트와 직교-위상 컴포넌트를 포함함 ―;
    상기 제1스테이지 및 상기 제3스테이지와 연관되고 상기 제1스테이지와 상기 제3스테이지 각각에 있는 상기 적어도 하나의 조셉슨 정션의 상기 순차적인 트리거에 연관된 전압 펄스를 수신하도록 구성되는 제1스토리지 인덕터;
    상기 제2스테이지 및 상기 제4스테이지와 연관되고 상기 제2스테이지와 상기 제4스테이지 각각에 있는 상기 적어도 하나의 조셉슨 정션의 상기 순차적인 트리거에 연관된 전압 펄스를 수신하도록 구성되는 제2스토리지 인덕터;
    상기 제1스토리지 인덕터 및 상기 제2스토리지 인덕터 각각과 커플링되고 상기 제1스토리지 인덕터와 상기 제2스토리지 인덕터 각각을 통해 제공되는 상기 전압 펄스에 응답하여 DC(direct-current) 출력 전류를 제공하도록 구성되는 출력 인덕터; 및
    상기 플럭스-셔틀 루프를 활성화시키도록 구성되고, 상기 DC 출력 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동적으로 비활성화시키고 그리고 재활성화시키도록 추가적으로 구성되는 플럭스 인젝터 시스템을 포함하는,
    조셉슨 전류원 시스템.
  18. 제17항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 플럭스 인젝터 시스템과 유도적으로 커플링된 인젝션 변환기를 포함하고,
    상기 인젝션 변환기는 DC 인젝션 신호를 수신하고 미리 결정된 활성화 임계치 이하의 상기 DC 출력 전류에 응답하여 단일-플럭스 양자 (single-flux quantum (SFQ)) 펄스를 주입하고 미리 결정된 비활성화 임계치보다 큰 상기 DC 출력 전류에 응답하여 네거티브 SFQ 펄스를 주입하기 위해 상기 DC 인젝션 신호에 기초하여 인젝션 전류를 유도하도록 구성되는,
    조셉슨 전류원 시스템.
  19. 제18항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 복수의 스테이지들 중 하나의 스테이지의 부분을 형성하고,
    상기 DC 인젝션 신호는 상기 복수의 스테이지들 중 각각의 스테이지의 플럭스에 기초하여 상기 미리 결정된 활성화 임계치와 상기 미리 결정된 비활성화 임계치 모두를 정의하는 미리 결정된 진폭을 가지는,
    조셉슨 전류원 시스템.
  20. 제18항에 있어서,
    상기 플럭스 인젝터 시스템은 상기 플럭스 인젝터 시스템과 유도적으로 커플링된 피드백 변환기를 더 포함하고,
    상기 피드백 변환기는 상기 DC 출력 전류에 기초하여 피드백 전류를 유도하도록 구성되고,
    상기 피드백 전류는 상기 인젝션 전류의 진폭에 상대적인 상기 피드백 전류의 진폭에 기초하여 상기 플럭스-셔틀 루프를 자동으로 비활성화시키고 그리고 재활성화시키기 위해 상기 인젝션 전류와 반대의 전류 방향을 가지는,
    조셉슨 전류원 시스템.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8571614B1 (en) 2009-10-12 2013-10-29 Hypres, Inc. Low-power biasing networks for superconducting integrated circuits
JP6678102B2 (ja) 2013-10-15 2020-04-08 イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ 低雑音ジョセフソン接合系方向性増幅器
US9948254B2 (en) 2014-02-21 2018-04-17 Yale University Wireless Josephson bifurcation amplifier
CN107251435B (zh) 2015-02-27 2021-03-12 耶鲁大学 基于约瑟夫逊结的循环器以及相关系统和方法
EP3262697B1 (en) * 2015-02-27 2021-10-13 Yale University Techniques for producing quantum amplifiers and related systems and methods
US10222416B1 (en) 2015-04-14 2019-03-05 Hypres, Inc. System and method for array diagnostics in superconducting integrated circuit
SG11201708202TA (en) 2015-04-17 2017-11-29 Univ Yale Wireless josephson parametric converter
CN108698815B (zh) 2016-01-15 2022-04-08 耶鲁大学 用于操纵双量子位量子态的技术及相关系统和方法
US10811587B2 (en) * 2017-02-06 2020-10-20 Microsoft Technology Licensing, Llc Josephson transmission line for superconducting devices
US11737376B2 (en) 2017-12-11 2023-08-22 Yale University Superconducting nonlinear asymmetric inductive element and related systems and methods
US10587245B1 (en) * 2018-11-13 2020-03-10 Northrop Grumman Systems Corporation Superconducting transmission line driver system
US10367483B1 (en) * 2018-12-20 2019-07-30 Northrop Grumman Systems Corporation Josephson current source system
WO2020150348A1 (en) 2019-01-17 2020-07-23 Yale University Josephson nonlinear circuit
US10984336B2 (en) * 2019-08-01 2021-04-20 Northrop Grumman Systems Corporation Superconducting clock conditioning system
US11545288B2 (en) 2020-04-15 2023-01-03 Northrop Grumman Systems Corporation Superconducting current control system
US11342921B1 (en) * 2020-07-10 2022-05-24 Synopsys, Inc. Single flux quantum buffer circuit
US11476842B1 (en) * 2021-06-17 2022-10-18 Northrop Grumman Systems Corporation Superconducting current source system
US11757467B2 (en) 2021-08-13 2023-09-12 Northrop Grumman Systems Corporation Circuits for converting SFQ-based RZ and NRZ signaling to bilevel voltage NRZ signaling

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150092465A1 (en) 2013-10-02 2015-04-02 Northrop Grumman Systems Corporation Josephson ac/dc converter systems and method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4621203A (en) * 1984-09-10 1986-11-04 Sperry Corporation Transformer built of coupled flux shuttles
JP2547588B2 (ja) * 1987-09-09 1996-10-23 新技術事業団 超伝導回路
US9787312B2 (en) * 2012-08-14 2017-10-10 Northrop Grumman Systems Corporation Systems and methods for applying flux to a quantum-coherent superconducting circuit
US9780765B2 (en) * 2014-12-09 2017-10-03 Northrop Grumman Systems Corporation Josephson current source systems and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150092465A1 (en) 2013-10-02 2015-04-02 Northrop Grumman Systems Corporation Josephson ac/dc converter systems and method

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JP6605733B2 (ja) 2019-11-13
AU2016355048A1 (en) 2018-05-17
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CA3003276C (en) 2021-01-19
JP2019503067A (ja) 2019-01-31
WO2017087089A1 (en) 2017-05-26

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