JP4233195B2 - 単一磁束量子論理回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、単一磁束量子(SFQ)論理回路に係り、特に閉ループにトラップされた磁束のリセットを行う単一磁束量子基本論理回路に関する。
【0002】
【従来の技術】
超電導素子を用いた単一磁束量子(SFQ)論理回路は、100MHz以上のクロックで動作可能である(IEEE Trans. on Applied Superconductivity. Vol. 3, No. 1, March 1991, pp. 3-28)。
【0003】
SFQ回路は、ジョセフソン接合と、超電導配線で形成されたインダクタンスとを用いて構成されており、その信号伝達経路には抵抗が用いられず、磁束量子を情報担体としている。SFQ回路では、ジョセフソン接合とインダクタンスLとを含む超電導閉ループが形成され、該ループに磁束量子Ф0を保持可能にする場合には、臨界電流をIcで表すと、L・IcがФ0の1/2〜1倍程度になるように設計パラメータが定められる。
【0004】
【発明が解決しようとする課題】
SFQ回路が形成されたチップは磁気シールドされるが、完全ではなく、該チップを動作させるためにこれを冷却する際に、超電導ループに不要な磁束がトラップされることがある。また、回路が誤動作して、不要な磁束が超電導ループにトラップされることがある
磁束の誤ったトラップがどの超電導ループで生ずるかは予測できないので、該磁束を消去するためには、SFQ回路を構成する各論理ゲートをリセット機能付にしなければならず、回路が複雑になる。自動リセットするために各インダクタンスに抵抗を接続することも考えられるが、特性のばらつきにより動作マージンが低下する。
【0005】
本発明の目的は、このような問題点に鑑み、簡単な構成で不要な磁束を次段回路へ伝達させずに消失させることができる単一磁束量子論理回路を提供することにある。
【0006】
【課題を解決するための手段及びその作用効果】
請求項1では、第1単一磁束量子論理回路が、磁束エスケープ回路を介して、第2単一磁束量子論理回路に接続された単一磁束量子論理回路であって、
該磁束エスケープ回路には、該第1及び第2単一磁束論理回路に供給される第1直流バイアス電流とは独立にオン/オフされる第2直流バイアス電流が供給され、
該磁束エスケープ回路は、該第2直流バイアス電流が一端に供給される第1ジョセフソン接合を有し、該第2直流バイアス電流がオンのとき、該第1単一磁束量子論理回路からのSFQパルスに応答して該第1ジョセフソン接合がスイッチングすることにより該第2単一磁束量子基本論理回路へ該SFQパルスを伝達させ、該第2直流バイアス電流がオフのとき、該SFQパルスを該第2単一磁束量子基本論理回路へ伝達させずにエスケープさせる。
【0007】
この単一磁束量子論理回路によれば、第1直流バイアス電流がオンで第2直流バイアス電流がオフの状態にすることにより、磁束エスケープ回路にトラップされていた磁束は第2単一磁束量子基本論理回路に伝達されずにエスケープする。さらに、第1単一磁束量子基本論理回路にトラップされていた磁束は磁束エスケープ回路へ伝達され、この磁束も第2単一磁束量子基本論理回路へ伝達されずにエスケープする。
【0008】
請求項2の単一磁束量子論理回路では、請求項1において、上記磁束エスケープ回路はさらに、インダクタンスと第2ジョセフソン接合との直列接続回路を有し、
該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該第2ジョセフソン接合の臨界電流が該第1ジョセフソン接合のそれよりも小さい。
【0009】
請求項3の単一磁束量子論理回路では、請求項1において、上記磁束エスケープ回路はさらに、インダクタンスと抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該抵抗の値が、該第1ジョセフソン接合が電圧状態のときの該第1ジョセフソン接合の端子間抵抗値よりも小さい。
【0010】
請求項4の単一磁束量子論理回路では、請求項1において、上記磁束エスケープ回路はさらに、インダクタンスと第2ジョセフソン接合と抵抗との直列接続回路を有し、
該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該第2ジョセフソン接合の臨界電流が該第1ジョセフソン接合のそれよりも小さく、
該抵抗の値が、該第1ジョセフソン接合が電圧状態のときの該第1ジョセフソン接合の端子間抵抗値よりも小さい。
【0011】
請求項5の単一磁束量子論理回路では、請求項1乃至4のいずれか1つにおいて、入力クロックに応答して上記第1及び第2単一磁束量子論理回路にクロックを供給するジョセフソン転送ラインをさらに有し、
該ジョセフソン転送ラインにも磁束エスケープ回路が挿入されている。
【0012】
この単一磁束量子論理回路によれば、該ジョセフソン転送ラインにおいても上記同様に不要な磁束をエスケープさせることができる。
【0013】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【0014】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【0015】
図1は、本発明の第1実施形態のSFQ論理回路を示す。
【0016】
この回路は、SFQ基本論理ゲート10と11との間及びSFQ基本論理ゲート11と12との間にそれぞれ磁束エスケープ回路13及び14が接続されている。
【0017】
回路10〜12はいずれも、ジョセフソン接合とインダクタンスとで構成された従来のSFQ基本論理ゲートであって、論理積ゲート、論理和ゲート、排他的論理和ゲート、否定ゲート、Dフリップフロップ、RSフリップフロップ、DC/SFQ変換回路、SFQ−DC変換回路、分岐回路、合流回路、マルチプレクサ回路又はデマルチプレクサ回路などである。回路10〜12のいずれにも第1の直流バイアス電流IB1が供給される。回路SFQ基本論理ゲート10〜12にはそれぞれクロックT1、T2及びT3が供給され、各回路は、入力信号が供給された後にクロックが供給されると、その論理演算結果をSFQパルス又は無パルスの形で出力する。
【0018】
回路磁束エスケープ回路13及び14には、第1の直流バイアス電流IB1とは独立にオン/オフ可能な第2の直流バイアス電流IB2が供給される。回路13及び14はいずれも、直流バイアス電流IB2がオンのときにはJTLとして機能し、供給されるパルスを次段の基本論理ゲートへ転送させ、直流バイアス電流IB2がオフのときには、磁束を次段の基本論理ゲートへ転送させずに該回路から消失させる。
【0019】
図2は、図1の回路の構成例と、各基本論理ゲートに供給するクロックを生成するタイミング回路15とを示す。
【0020】
磁束エスケープ回路は、従来のSFQジョセフソン転送ラインにおいて、ジョセフソン接合とインダクタンスとを含む閉ループに、該ジョセフソン接合を通る直流バイアス電流路を避けて新たなジョセフソン接合が挿入された構成である。例えば磁束エスケープ回路13Aでは、インダクタンスL1とジョセフソン接合J1との間にジョセフソン接合J1Sが接続され、ジョセフソン接合J1に直流バイアス電流IB2が供給される。インダクタンスは超電導体の配線で形成されている。磁束エスケープ回路13AのインダクタンスL1の入力側一端は、SFQ基本論理ゲート10の出力段とで閉ループを形成している。
【0021】
直流バイアス電流IB2がオフの状態でSFQパルスがインダクタンスL1に供給されたときに、ジョセフソン接合J1Sがスイッチングされ、ジョセフソン接合J1がスイッチングされないようにするために、ジョセフソン接合J1Sの臨界電流が、ジョセフソン接合J1のそれよりも小さくなるように設計されている。
【0022】
磁束エスケープ回路14Aは、磁束エスケープ回路13Aと同一構成である。
【0023】
クロックT2及びT3は、クロックT1に応答して、SFQジョセフソン転送ラインであるタイミング回路15により生成される。
【0024】
この回路15において、J3〜J7はジョセフソン接合であり、L4、L5及びL7はインダクタンスであり、16及び17はいずれも回路13Aと同一構成の磁束エスケープ回路であり、それぞれ回路13A及び14Aと対応している。磁束エスケープ回路16及び17は、磁束エスケープ回路13A及び14Aでのジョセフソン接合の追加による信号伝播遅延増加に対応してタイミングを調整をすると共に、後述する不要な磁束をエスケープさせるためである。ジョセフソン接合J4及びJ6の各々には直流バイアス電流IB1が供給され、磁束エスケープ回路16及び17には直流バイアス電流IB2が供給される。ジョセフソン接合J4及びJ6への直流バイアス電流IB1はそれぞれSFQ基本論理ゲート10及び11への直流バイアス電流IB1に対応し、磁束エスケープ回路16及び17への直流バイアス電流IB2はそれぞれ磁束エスケープ回路13A及び14Aへの直流バイアス電流IB2に対応している。
【0025】
直流バイアス電流IB1及びIB2は、例えば、オンのとき互いに等しい値であって、直流バイアス電流IB2が供給されるジョセフソン接合の臨界電流Icの75%である。通常動作では、直流バイアス電流IB1及びIB2はいずれもオンになっている。
【0026】
クロックT1に応答してSFQパルスがインダクタンスL1に供給されると、ジョセフソン接合J1Sを通ってジョセフソン接合J1へ流れる。
【0027】
このとき、通常動作では直流バイアス電流IB2がオンにされており、SFQパルスの立ち上がりでその電流が上記の場合0.25Icを超えると、ジョセフソン接合J1Sにはその臨界電流より小さな電流が流れて超電導状態を維持し、ジョセフソン接合J1にはその臨界電流より大きな電流が流れて電圧状態になり、次にジョセフソン接合J1側からSFQ基本論理ゲート11側へ電流が流れ、ジョセフソン接合J1が超電導状態に復帰する。すなわち、SFQパルスはSFQ基本論理ゲート11へ伝達される。
【0028】
リセット動作では直流バイアス電流IB2がオフにされており、ジョセフソン接合J1Sにはその臨界電流より大きな電流が流れて電圧状態になり、ジョセフソン接合J1にはその臨界電流より小さな電流が流れて超電導状態が維持される。したがって、磁束エスケープ回路13Aの閉ループ内の磁束はSFQ基本論理ゲート11へ伝達されずに、ジョセフソン接合J1Sから外部へエスケープする。
【0029】
これにより、回路が形成されたチップの冷却の際であって、直流バイアス電流が供給されていない動作開始前に、磁束が磁束エスケープ回路13Aの閉ループにトラップされても、トラップされた磁束が消滅して磁束エスケープ回路13Aがリセット状態になる。また、回路を動作させた後に回路が誤動作して不要な磁束が磁束エスケープ回路13Aの閉ループにトラップされても、直流バイアス電流IB2をオフにすることにより同様に、該磁束を次段の回路へ伝達させずに消失させることができる。
【0030】
磁束エスケープ回路14A、16及び17についても上記同様である。
【0031】
磁束エスケープ回路以外のリセットについては、次のようにして行われる。
【0032】
直流バイアス電流IB1及びIB2がオンの状態から、直流バイアス電流IB2のみオフにし、又は、直流バイアス電流IB1及びIB2がオフの状態から、直流バイアス電流IB1のみオンにする。
【0033】
これにより、磁束エスケープ回路16の前段の閉ループにトラップされていた磁束は磁束エスケープ回路16に伝達され、磁束エスケープ回路16と17の間の閉ループにトラップされていた磁束は磁束エスケープ回路17に伝達され、磁束エスケープ回路16及び17では次段に磁束が伝達せずにエスケープして、タイミング回路15がリセットされる。同様に、磁束エスケープ回路13Aの前段の閉ループにトラップされていた磁束は磁束エスケープ回路13Aに伝達され、磁束エスケープ回路13Aと14Aの間の閉ループにトラップされていた磁束は磁束エスケープ回路14Aに伝達され、磁束エスケープ回路13A及び14Aでは次段に磁束が伝達せずにエスケープして、リセットされる。
【0034】
このような動作から、SFQ基本論理ゲート10及び11は基本論理ゲートでなく論理回路ブロックであっても、不要な磁束を論理回路ブロックから磁束エスケープ回路へ伝達させた後に、これを該磁束エスケープ回路でエスケープさせてリセットすることができる。
【0035】
なお、SFQ回路ではジョセフソン接合の電流−電圧特性にヒステリシスがないようにする必要があるので、マッカンバーパラメータが約1になるように、必要に応じてジョセフソン接合に並列にシャント抵抗を接続する。
【0036】
図3は、SFQ基本論理ゲート10が公知の構成の2入力論理積ゲート10Aである場合を示している。
【0037】
図3中、L21〜L24及びL26〜L28はインダクタンスであり、J21〜J28はジョセフソン接合である。IN1及びIN2は入力であり、OUTは出力である。
【0038】
JTL13Aは、論理積ゲート10Aの出力段のジョセフソン接合J25とで閉ループを形成している。入力IN1とIN2との論理和は、クロックTのパルスにより、SFQパルス又は無パルスとして該閉ループに供給される。
【0039】
論理積ゲート10AはJTL13Aに比し回路が複雑であるので、論理積ゲート10A内の各閉ループに新たなジョセフソン接合を挿入すると、素子特性のばらつきにより動作マージンが、JTL13Aにジョセフソン接合J1Sを挿入した場合よりも低下し、不留りが低下してコスト高となる。本発明ではJTLのみに、インダクタンスにジョセフソン接合が直列接続されているので、このような問題が解決される。
【0040】
図4は、SFQ基本論理ゲート10が公知の構成の2入力論理和ゲート10Bである場合を示している。
【0041】
図4中、L31〜L34及びL36〜L38はインダクタンスであり、J31〜J38はジョセフソン接合である。IN1及びIN2は入力であり、OUTは出力である。JTL13Aは、論理和ゲート10Bの出力段のジョセフソン接合J37とで閉ループを形成している。
【0042】
図5は、SFQ基本論理ゲート10が公知の構成の2入力排他的論理和ゲート10Cである場合を示している。
【0043】
図5中、L41〜L44及びL47はインダクタンスであり、J41〜J47はジョセフソン接合である。IN1及びIN2は入力であり、OUTは出力である。JTL13Aは、排他的論理和ゲート10Cの出力段のジョセフソン接合J46とで閉ループを形成している。
【0044】
図6は、SFQ基本論理ゲート10が公知の構成の否定ゲートDである場合を示している。
【0045】
図6中、L51、L52及びL55〜L57はインダクタンスであり、J51〜J54及びJ56はジョセフソン接合である。INは入力であり、OUTは出力である。JTL13Aは、否定ゲート10Dの出力段のジョセフソン接合J54とで閉ループを形成している。
【0046】
図7は、本発明の第2実施形態のSFQ論理回路を示す。
【0047】
この回路では、図2の磁束エスケープ回路において追加されたジョセフソン接合の替わりに、抵抗が用いられている。例えば磁束エスケープ回路13Bでは、図2の磁束エスケープ回路13Aのジョセフソン接合J1Sの替わりに抵抗R1が用いられている。
【0048】
通常動作においてSFQパルスが抵抗R1により減衰しジョセフソン接合J1がスイッチングできなくなるのを避けるために、抵抗R1の値は、ジョセフソン接合J1が電圧状態のときのジョセフソン接合J1の端子間抵抗値よりも小さくされている。例えばジョセフソン接合J1に並列に上記シャント抵抗が並列接続されている場合には、ジョセフソン接合J1のノーマル抵抗と該シャント抵抗との合成抵抗値よりも抵抗R1の値のほうが小さい。これにより、上記第1実施形態の場合と同様な動作が行われる。
【0049】
抵抗R1は例えば、離間した超電導体の間に、超電導電流の通過を妨げるための金属又は酸化物が接合された接合抵抗である。抵抗の材料は、比抵抗値の小さいもの、例えば、Mo、Al、Au、Pt、Cu、Pd、Au−Pd、ITO、RuOx又はこれらの合金である。
【0050】
磁束エスケープ回路14B、16A及び17Aについても磁束エスケープ回路13Bと同様である。
【0051】
図8は、本発明の第3実施形態のSFQ論理回路を示す。
【0052】
この回路では、図1の磁束エスケープ回路において追加されたジョセフソン接合にさらに抵抗が直列接続されている。例えば磁束エスケープ回路13Cでは、インダクタンスL1にジョセフソン接合J1S及び抵抗R1が直列接続されている。磁束エスケープ回路13C、14C、16B及び17Bは互いに同一構成である。
【0053】
ジョセフソン接合J1S及び抵抗R1に対する制限は上記同様である。また、磁束エスケープ回路の動作も上記第1実施形態と同様である。
【図面の簡単な説明】
【図1】本発明の第1実施形態のSFQ論理回路を示す概略構成図である。
【図2】図1の構成例を、タイミング回路と共に示す図である。
【図3】2入力SFQ論理積ゲートと1段のSFQJTLとが接続された回路を図2の一部の構成例として示す図である。
【図4】2入力SFQ論理和ゲートと1段のSFQJTLとが接続された回路を図2の一部の構成例として示す図である。
【図5】2入力SFQ排他的論理和ゲートと1段のSFQJTLとが接続された回路を図2の一部の構成例として示す図である。
【図6】SFQ否定ゲートと1段のSFQJTLとが接続された回路を図2の一部の構成例として示す図である。
【図7】本発明の第2実施形態のSFQ論理回路を示す概略構成図である。
【図8】本発明の第3実施形態のSFQ論理回路を示す概略構成図である。
【符号の説明】
10〜12 SFQ基本論理ゲート
10A SFQ論理積ゲート
10B SFQ論理和ゲート
10C SFQ排他的論理和ゲート
10D SFQ否定ゲート
13、13A〜13C、14、14A〜14C、16、16A、16B、17、17A、17B 磁束エスケープ回路
L1〜L7、L11〜L14、L21〜L28、L31〜L38、L41〜L47、L51〜L57 インダクタンス
R1、R2 抵抗
J1、J3〜J7、J1S、J2S、J11〜J14、J21〜J28、、J31〜J38、、J41〜J47、J51〜J56 ジョセフソン接合
IB1、IB2 直流バイアス電流
T、T1〜T3 クロック

Claims (5)

  1. 第1単一磁束量子論理回路が、磁束エスケープ回路を介して、第2単一磁束量子論理回路に接続された単一磁束量子論理回路であって、
    該磁束エスケープ回路には、該第1及び第2単一磁束論理回路に供給される第1直流バイアス電流とは独立にオン/オフされる第2直流バイアス電流が供給され、
    該磁束エスケープ回路は、該第2直流バイアス電流が一端に供給される第1ジョセフソン接合を有し、該第2直流バイアス電流がオンのとき、該第1単一磁束量子論理回路からのSFQパルスに応答して該第1ジョセフソン接合がスイッチングすることにより該第2単一磁束量子基本論理回路へ該SFQパルスを伝達させ、該第2直流バイアス電流がオフのとき、該SFQパルスを該第2単一磁束量子基本論理回路へ伝達させずにエスケープさせる、
    ことを特徴とする単一磁束量子論理回路。
  2. 上記磁束エスケープ回路はさらに、インダクタンスと第2ジョセフソン接合との直列接続回路を有し、
    該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該第2ジョセフソン接合の臨界電流が該第1ジョセフソン接合のそれよりも小さい、
    ことを特徴とする請求項1記載の単一磁束量子論理回路。
  3. 上記磁束エスケープ回路はさらに、インダクタンスと抵抗との直列接続回路を有し、
    該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該抵抗の値が、該第1ジョセフソン接合が電圧状態のときの該第1ジョセフソン接合の端子間抵抗値よりも小さい、
    ことを特徴とする請求項1記載の単一磁束量子論理回路。
  4. 上記磁束エスケープ回路はさらに、インダクタンスと第2ジョセフソン接合と抵抗との直列接続回路を有し、
    該直列接続回路の一端は、上記第1ジョセフソン接合の上記一端に接続され、該第2ジョセフソン接合の臨界電流が該第1ジョセフソン接合のそれよりも小さく、
    該抵抗の値が、該第1ジョセフソン接合が電圧状態のときの該第1ジョセフソン接合の端子間抵抗値よりも小さい、
    ことを特徴とする請求項1記載の単一磁束量子論理回路。
  5. 入力クロックに応答して上記第1及び第2単一磁束量子論理回路にクロックを供給するジョセフソン転送ラインをさらに有し、
    該ジョセフソン転送ラインにも磁束エスケープ回路が挿入されている、
    ことを特徴とする請求項1乃至4のいずれか1つに記載の単一磁束量子論理回路。
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