JP2001251178A - 単一磁束量子論理回路 - Google Patents
単一磁束量子論理回路Info
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Abstract
(57)【要約】
【課題】簡単な構成で不要な磁束を次段回路へ伝達させ
ずに消失させる。 【解決手段】単一磁束量子基本論理ゲート１０が、磁束
エスケープ回路１３Ａを介して、単一磁束量子基本論理
ゲート１１に接続されている。磁束エスケープ回路１３
Ａでは、インダクタンスＬ１とジョセフソン接合Ｊ１と
の間にジョセフソン接合Ｊ１Ｓが接続され、ジョセフソ
ン接合Ｊ１に、論理ゲート１０及び１１に供給される直
流バイアス電流ＩＢ１とは独立にオン／オフ可能な直流
バイアス電流ＩＢ２が供給される。直流バイアス電流Ｉ
Ｂ２がオフの状態でＳＦＱパルスがインダクタンスＬ１
に供給されたときに、ジョセフソン接合Ｊ１Ｓがスイッ
チングされ、ジョセフソン接合Ｊ１がスイッチングされ
ないようにするために、ジョセフソン接合Ｊ１Ｓの臨界
電流が、ジョセフソン接合Ｊ１のそれよりも小さくなる
ように設計されている。ジョセフソン接合Ｊ１Ｓの替わ
りに抵抗又は抵抗とジョセフソン接合との直列接続回路
を接続してもよい。
ずに消失させる。 【解決手段】単一磁束量子基本論理ゲート１０が、磁束
エスケープ回路１３Ａを介して、単一磁束量子基本論理
ゲート１１に接続されている。磁束エスケープ回路１３
Ａでは、インダクタンスＬ１とジョセフソン接合Ｊ１と
の間にジョセフソン接合Ｊ１Ｓが接続され、ジョセフソ
ン接合Ｊ１に、論理ゲート１０及び１１に供給される直
流バイアス電流ＩＢ１とは独立にオン／オフ可能な直流
バイアス電流ＩＢ２が供給される。直流バイアス電流Ｉ
Ｂ２がオフの状態でＳＦＱパルスがインダクタンスＬ１
に供給されたときに、ジョセフソン接合Ｊ１Ｓがスイッ
チングされ、ジョセフソン接合Ｊ１がスイッチングされ
ないようにするために、ジョセフソン接合Ｊ１Ｓの臨界
電流が、ジョセフソン接合Ｊ１のそれよりも小さくなる
ように設計されている。ジョセフソン接合Ｊ１Ｓの替わ
りに抵抗又は抵抗とジョセフソン接合との直列接続回路
を接続してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、単一磁束量子（Ｓ
ＦＱ）論理回路に係り、特に閉ループにトラップされた
磁束のリセットを行う単一磁束量子基本論理回路に関す
る。
ＦＱ）論理回路に係り、特に閉ループにトラップされた
磁束のリセットを行う単一磁束量子基本論理回路に関す
る。
【０００２】
【従来の技術】超電導素子を用いた単一磁束量子（ＳＦ
Ｑ）論理回路は、１００ＭＨｚ以上のクロックで動作可
能である（IEEE Trans. on Applied Superconductivit
y. Vol.3, No. 1, March 1991, pp. 3-28）。
Ｑ）論理回路は、１００ＭＨｚ以上のクロックで動作可
能である（IEEE Trans. on Applied Superconductivit
y. Vol.3, No. 1, March 1991, pp. 3-28）。
【０００３】ＳＦＱ回路は、ジョセフソン接合と、超電
導配線で形成されたインダクタンスとを用いて構成され
ており、その信号伝達経路には抵抗が用いられず、磁束
量子を情報担体としている。ＳＦＱ回路では、ジョセフ
ソン接合とインダクタンスＬとを含む超電導閉ループが
形成され、該ループに磁束量子Ф０を保持可能にする場
合には、臨界電流をＩｃで表すと、Ｌ・ＩｃがФ０の１
／２〜１倍程度になるように設計パラメータが定められ
る。
導配線で形成されたインダクタンスとを用いて構成され
ており、その信号伝達経路には抵抗が用いられず、磁束
量子を情報担体としている。ＳＦＱ回路では、ジョセフ
ソン接合とインダクタンスＬとを含む超電導閉ループが
形成され、該ループに磁束量子Ф０を保持可能にする場
合には、臨界電流をＩｃで表すと、Ｌ・ＩｃがФ０の１
／２〜１倍程度になるように設計パラメータが定められ
る。
【０００４】
【発明が解決しようとする課題】ＳＦＱ回路が形成され
たチップは磁気シールドされるが、完全ではなく、該チ
ップを動作させるためにこれを冷却する際に、超電導ル
ープに不要な磁束がトラップされることがある。また、
回路が誤動作して、不要な磁束が超電導ループにトラッ
プされることがある磁束の誤ったトラップがどの超電導
ループで生ずるかは予測できないので、該磁束を消去す
るためには、ＳＦＱ回路を構成する各論理ゲートをリセ
ット機能付にしなければならず、回路が複雑になる。自
動リセットするために各インダクタンスに抵抗を接続す
ることも考えられるが、特性のばらつきにより動作マー
ジンが低下する。
たチップは磁気シールドされるが、完全ではなく、該チ
ップを動作させるためにこれを冷却する際に、超電導ル
ープに不要な磁束がトラップされることがある。また、
回路が誤動作して、不要な磁束が超電導ループにトラッ
プされることがある磁束の誤ったトラップがどの超電導
ループで生ずるかは予測できないので、該磁束を消去す
るためには、ＳＦＱ回路を構成する各論理ゲートをリセ
ット機能付にしなければならず、回路が複雑になる。自
動リセットするために各インダクタンスに抵抗を接続す
ることも考えられるが、特性のばらつきにより動作マー
ジンが低下する。
【０００５】本発明の目的は、このような問題点に鑑
み、簡単な構成で不要な磁束を次段回路へ伝達させずに
消失させることができる単一磁束量子論理回路を提供す
ることにある。
み、簡単な構成で不要な磁束を次段回路へ伝達させずに
消失させることができる単一磁束量子論理回路を提供す
ることにある。
【０００６】
【課題を解決するための手段及びその作用効果】請求項
１では、第１単一磁束量子論理回路が、磁束エスケープ
回路を介して、第２単一磁束量子論理回路に接続された
単一磁束量子論理回路であって、該磁束エスケープ回路
には、該第１及び第２単一磁束論理回路に供給される第
１直流バイアス電流とは独立にオン／オフされる第２直
流バイアス電流が供給され、該磁束エスケープ回路は、
該第２直流バイアス電流が一端に供給される第１ジョセ
フソン接合を有し、該第２直流バイアス電流がオンのと
き、該第１単一磁束量子論理回路からのＳＦＱパルスに
応答して該第１ジョセフソン接合がスイッチングするこ
とにより該第２単一磁束量子基本論理回路へ該ＳＦＱパ
ルスを伝達させ、該第２直流バイアス電流がオフのと
き、該ＳＦＱパルスを該第２単一磁束量子基本論理回路
へ伝達させずにエスケープさせる。
１では、第１単一磁束量子論理回路が、磁束エスケープ
回路を介して、第２単一磁束量子論理回路に接続された
単一磁束量子論理回路であって、該磁束エスケープ回路
には、該第１及び第２単一磁束論理回路に供給される第
１直流バイアス電流とは独立にオン／オフされる第２直
流バイアス電流が供給され、該磁束エスケープ回路は、
該第２直流バイアス電流が一端に供給される第１ジョセ
フソン接合を有し、該第２直流バイアス電流がオンのと
き、該第１単一磁束量子論理回路からのＳＦＱパルスに
応答して該第１ジョセフソン接合がスイッチングするこ
とにより該第２単一磁束量子基本論理回路へ該ＳＦＱパ
ルスを伝達させ、該第２直流バイアス電流がオフのと
き、該ＳＦＱパルスを該第２単一磁束量子基本論理回路
へ伝達させずにエスケープさせる。
【０００７】この単一磁束量子論理回路によれば、第１
直流バイアス電流がオンで第２直流バイアス電流がオフ
の状態にすることにより、磁束エスケープ回路にトラッ
プされていた磁束は第２単一磁束量子基本論理回路に伝
達されずにエスケープする。さらに、第１単一磁束量子
基本論理回路にトラップされていた磁束は磁束エスケー
プ回路へ伝達され、この磁束も第２単一磁束量子基本論
理回路へ伝達されずにエスケープする。
直流バイアス電流がオンで第２直流バイアス電流がオフ
の状態にすることにより、磁束エスケープ回路にトラッ
プされていた磁束は第２単一磁束量子基本論理回路に伝
達されずにエスケープする。さらに、第１単一磁束量子
基本論理回路にトラップされていた磁束は磁束エスケー
プ回路へ伝達され、この磁束も第２単一磁束量子基本論
理回路へ伝達されずにエスケープする。
【０００８】請求項２の単一磁束量子論理回路では、請
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと第２ジョセフソン接合との直列接続回路
を有し、該直列接続回路の一端は、上記第１ジョセフソ
ン接合の上記一端に接続され、該第２ジョセフソン接合
の臨界電流が該第１ジョセフソン接合のそれよりも小さ
い。
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと第２ジョセフソン接合との直列接続回路
を有し、該直列接続回路の一端は、上記第１ジョセフソ
ン接合の上記一端に接続され、該第２ジョセフソン接合
の臨界電流が該第１ジョセフソン接合のそれよりも小さ
い。
【０００９】請求項３の単一磁束量子論理回路では、請
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと抵抗との直列接続回路を有し、該直列接
続回路の一端は、上記第１ジョセフソン接合の上記一端
に接続され、該抵抗の値が、該第１ジョセフソン接合が
電圧状態のときの該第１ジョセフソン接合の端子間抵抗
値よりも小さい。
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと抵抗との直列接続回路を有し、該直列接
続回路の一端は、上記第１ジョセフソン接合の上記一端
に接続され、該抵抗の値が、該第１ジョセフソン接合が
電圧状態のときの該第１ジョセフソン接合の端子間抵抗
値よりも小さい。
【００１０】請求項４の単一磁束量子論理回路では、請
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと第２ジョセフソン接合と抵抗との直列接
続回路を有し、該直列接続回路の一端は、上記第１ジョ
セフソン接合の上記一端に接続され、該第２ジョセフソ
ン接合の臨界電流が該第１ジョセフソン接合のそれより
も小さく、該抵抗の値が、該第１ジョセフソン接合が電
圧状態のときの該第１ジョセフソン接合の端子間抵抗値
よりも小さい。
求項１において、上記磁束エスケープ回路はさらに、イ
ンダクタンスと第２ジョセフソン接合と抵抗との直列接
続回路を有し、該直列接続回路の一端は、上記第１ジョ
セフソン接合の上記一端に接続され、該第２ジョセフソ
ン接合の臨界電流が該第１ジョセフソン接合のそれより
も小さく、該抵抗の値が、該第１ジョセフソン接合が電
圧状態のときの該第１ジョセフソン接合の端子間抵抗値
よりも小さい。
【００１１】請求項５の単一磁束量子論理回路では、請
求項１乃至４のいずれか１つにおいて、入力クロックに
応答して上記第１及び第２単一磁束量子論理回路にクロ
ックを供給するジョセフソン転送ラインをさらに有し、
該ジョセフソン転送ラインにも磁束エスケープ回路が挿
入されている。
求項１乃至４のいずれか１つにおいて、入力クロックに
応答して上記第１及び第２単一磁束量子論理回路にクロ
ックを供給するジョセフソン転送ラインをさらに有し、
該ジョセフソン転送ラインにも磁束エスケープ回路が挿
入されている。
【００１２】この単一磁束量子論理回路によれば、該ジ
ョセフソン転送ラインにおいても上記同様に不要な磁束
をエスケープさせることができる。
ョセフソン転送ラインにおいても上記同様に不要な磁束
をエスケープさせることができる。
【００１３】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【００１５】図１は、本発明の第１実施形態のＳＦＱ論
理回路を示す。
理回路を示す。
【００１６】この回路は、ＳＦＱ基本論理ゲート１０と
１１との間及びＳＦＱ基本論理ゲート１１と１２との間
にそれぞれ磁束エスケープ回路１３及び１４が接続され
ている。
１１との間及びＳＦＱ基本論理ゲート１１と１２との間
にそれぞれ磁束エスケープ回路１３及び１４が接続され
ている。
【００１７】回路１０〜１２はいずれも、ジョセフソン
接合とインダクタンスとで構成された従来のＳＦＱ基本
論理ゲートであって、論理積ゲート、論理和ゲート、排
他的論理和ゲート、否定ゲート、Ｄフリップフロップ、
ＲＳフリップフロップ、ＤＣ／ＳＦＱ変換回路、ＳＦＱ
−ＤＣ変換回路、分岐回路、合流回路、マルチプレクサ
回路又はデマルチプレクサ回路などである。回路１０〜
１２のいずれにも第１の直流バイアス電流ＩＢ１が供給
される。回路ＳＦＱ基本論理ゲート１０〜１２にはそれ
ぞれクロックＴ１、Ｔ２及びＴ３が供給され、各回路
は、入力信号が供給された後にクロックが供給される
と、その論理演算結果をＳＦＱパルス又は無パルスの形
で出力する。
接合とインダクタンスとで構成された従来のＳＦＱ基本
論理ゲートであって、論理積ゲート、論理和ゲート、排
他的論理和ゲート、否定ゲート、Ｄフリップフロップ、
ＲＳフリップフロップ、ＤＣ／ＳＦＱ変換回路、ＳＦＱ
−ＤＣ変換回路、分岐回路、合流回路、マルチプレクサ
回路又はデマルチプレクサ回路などである。回路１０〜
１２のいずれにも第１の直流バイアス電流ＩＢ１が供給
される。回路ＳＦＱ基本論理ゲート１０〜１２にはそれ
ぞれクロックＴ１、Ｔ２及びＴ３が供給され、各回路
は、入力信号が供給された後にクロックが供給される
と、その論理演算結果をＳＦＱパルス又は無パルスの形
で出力する。
【００１８】回路磁束エスケープ回路１３及び１４に
は、第１の直流バイアス電流ＩＢ１とは独立にオン／オ
フ可能な第２の直流バイアス電流ＩＢ２が供給される。
回路１３及び１４はいずれも、直流バイアス電流ＩＢ２
がオンのときにはＪＴＬとして機能し、供給されるパル
スを次段の基本論理ゲートへ転送させ、直流バイアス電
流ＩＢ２がオフのときには、磁束を次段の基本論理ゲー
トへ転送させずに該回路から消失させる。
は、第１の直流バイアス電流ＩＢ１とは独立にオン／オ
フ可能な第２の直流バイアス電流ＩＢ２が供給される。
回路１３及び１４はいずれも、直流バイアス電流ＩＢ２
がオンのときにはＪＴＬとして機能し、供給されるパル
スを次段の基本論理ゲートへ転送させ、直流バイアス電
流ＩＢ２がオフのときには、磁束を次段の基本論理ゲー
トへ転送させずに該回路から消失させる。
【００１９】図２は、図１の回路の構成例と、各基本論
理ゲートに供給するクロックを生成するタイミング回路
１５とを示す。
理ゲートに供給するクロックを生成するタイミング回路
１５とを示す。
【００２０】磁束エスケープ回路は、従来のＳＦＱジョ
セフソン転送ラインにおいて、ジョセフソン接合とイン
ダクタンスとを含む閉ループに、該ジョセフソン接合を
通る直流バイアス電流路を避けて新たなジョセフソン接
合が挿入された構成である。例えば磁束エスケープ回路
１３Ａでは、インダクタンスＬ１とジョセフソン接合Ｊ
１との間にジョセフソン接合Ｊ１Ｓが接続され、ジョセ
フソン接合Ｊ１に直流バイアス電流ＩＢ２が供給され
る。インダクタンスは超電導体の配線で形成されてい
る。磁束エスケープ回路１３ＡのインダクタンスＬ１の
入力側一端は、ＳＦＱ基本論理ゲート１０の出力段とで
閉ループを形成している。
セフソン転送ラインにおいて、ジョセフソン接合とイン
ダクタンスとを含む閉ループに、該ジョセフソン接合を
通る直流バイアス電流路を避けて新たなジョセフソン接
合が挿入された構成である。例えば磁束エスケープ回路
１３Ａでは、インダクタンスＬ１とジョセフソン接合Ｊ
１との間にジョセフソン接合Ｊ１Ｓが接続され、ジョセ
フソン接合Ｊ１に直流バイアス電流ＩＢ２が供給され
る。インダクタンスは超電導体の配線で形成されてい
る。磁束エスケープ回路１３ＡのインダクタンスＬ１の
入力側一端は、ＳＦＱ基本論理ゲート１０の出力段とで
閉ループを形成している。
【００２１】直流バイアス電流ＩＢ２がオフの状態でＳ
ＦＱパルスがインダクタンスＬ１に供給されたときに、
ジョセフソン接合Ｊ１Ｓがスイッチングされ、ジョセフ
ソン接合Ｊ１がスイッチングされないようにするため
に、ジョセフソン接合Ｊ１Ｓの臨界電流が、ジョセフソ
ン接合Ｊ１のそれよりも小さくなるように設計されてい
る。
ＦＱパルスがインダクタンスＬ１に供給されたときに、
ジョセフソン接合Ｊ１Ｓがスイッチングされ、ジョセフ
ソン接合Ｊ１がスイッチングされないようにするため
に、ジョセフソン接合Ｊ１Ｓの臨界電流が、ジョセフソ
ン接合Ｊ１のそれよりも小さくなるように設計されてい
る。
【００２２】磁束エスケープ回路１４Ａは、磁束エスケ
ープ回路１３Ａと同一構成である。
ープ回路１３Ａと同一構成である。
【００２３】クロックＴ２及びＴ３は、クロックＴ１に
応答して、ＳＦＱジョセフソン転送ラインであるタイミ
ング回路１５により生成される。
応答して、ＳＦＱジョセフソン転送ラインであるタイミ
ング回路１５により生成される。
【００２４】この回路１５において、Ｊ３〜Ｊ７はジョ
セフソン接合であり、Ｌ４、Ｌ５及びＬ７はインダクタ
ンスであり、１６及び１７はいずれも回路１３Ａと同一
構成の磁束エスケープ回路であり、それぞれ回路１３Ａ
及び１４Ａと対応している。磁束エスケープ回路１６及
び１７は、磁束エスケープ回路１３Ａ及び１４Ａでのジ
ョセフソン接合の追加による信号伝播遅延増加に対応し
てタイミングを調整をすると共に、後述する不要な磁束
をエスケープさせるためである。ジョセフソン接合Ｊ４
及びＪ６の各々には直流バイアス電流ＩＢ１が供給さ
れ、磁束エスケープ回路１６及び１７には直流バイアス
電流ＩＢ２が供給される。ジョセフソン接合Ｊ４及びＪ
６への直流バイアス電流ＩＢ１はそれぞれＳＦＱ基本論
理ゲート１０及び１１への直流バイアス電流ＩＢ１に対
応し、磁束エスケープ回路１６及び１７への直流バイア
ス電流ＩＢ２はそれぞれ磁束エスケープ回路１３Ａ及び
１４Ａへの直流バイアス電流ＩＢ２に対応している。
セフソン接合であり、Ｌ４、Ｌ５及びＬ７はインダクタ
ンスであり、１６及び１７はいずれも回路１３Ａと同一
構成の磁束エスケープ回路であり、それぞれ回路１３Ａ
及び１４Ａと対応している。磁束エスケープ回路１６及
び１７は、磁束エスケープ回路１３Ａ及び１４Ａでのジ
ョセフソン接合の追加による信号伝播遅延増加に対応し
てタイミングを調整をすると共に、後述する不要な磁束
をエスケープさせるためである。ジョセフソン接合Ｊ４
及びＪ６の各々には直流バイアス電流ＩＢ１が供給さ
れ、磁束エスケープ回路１６及び１７には直流バイアス
電流ＩＢ２が供給される。ジョセフソン接合Ｊ４及びＪ
６への直流バイアス電流ＩＢ１はそれぞれＳＦＱ基本論
理ゲート１０及び１１への直流バイアス電流ＩＢ１に対
応し、磁束エスケープ回路１６及び１７への直流バイア
ス電流ＩＢ２はそれぞれ磁束エスケープ回路１３Ａ及び
１４Ａへの直流バイアス電流ＩＢ２に対応している。
【００２５】直流バイアス電流ＩＢ１及びＩＢ２は、例
えば、オンのとき互いに等しい値であって、直流バイア
ス電流ＩＢ２が供給されるジョセフソン接合の臨界電流
Ｉｃの７５％である。通常動作では、直流バイアス電流
ＩＢ１及びＩＢ２はいずれもオンになっている。
えば、オンのとき互いに等しい値であって、直流バイア
ス電流ＩＢ２が供給されるジョセフソン接合の臨界電流
Ｉｃの７５％である。通常動作では、直流バイアス電流
ＩＢ１及びＩＢ２はいずれもオンになっている。
【００２６】クロックＴ１に応答してＳＦＱパルスがイ
ンダクタンスＬ１に供給されると、ジョセフソン接合Ｊ
１Ｓを通ってジョセフソン接合Ｊ１へ流れる。
ンダクタンスＬ１に供給されると、ジョセフソン接合Ｊ
１Ｓを通ってジョセフソン接合Ｊ１へ流れる。
【００２７】このとき、通常動作では直流バイアス電流
ＩＢ２がオンにされており、ＳＦＱパルスの立ち上がり
でその電流が上記の場合０．２５Ｉｃを超えると、ジョ
セフソン接合Ｊ１Ｓにはその臨界電流より小さな電流が
流れて超電導状態を維持し、ジョセフソン接合Ｊ１には
その臨界電流より大きな電流が流れて電圧状態になり、
次にジョセフソン接合Ｊ１側からＳＦＱ基本論理ゲート
１１側へ電流が流れ、ジョセフソン接合Ｊ１が超電導状
態に復帰する。すなわち、ＳＦＱパルスはＳＦＱ基本論
理ゲート１１へ伝達される。
ＩＢ２がオンにされており、ＳＦＱパルスの立ち上がり
でその電流が上記の場合０．２５Ｉｃを超えると、ジョ
セフソン接合Ｊ１Ｓにはその臨界電流より小さな電流が
流れて超電導状態を維持し、ジョセフソン接合Ｊ１には
その臨界電流より大きな電流が流れて電圧状態になり、
次にジョセフソン接合Ｊ１側からＳＦＱ基本論理ゲート
１１側へ電流が流れ、ジョセフソン接合Ｊ１が超電導状
態に復帰する。すなわち、ＳＦＱパルスはＳＦＱ基本論
理ゲート１１へ伝達される。
【００２８】リセット動作では直流バイアス電流ＩＢ２
がオフにされており、ジョセフソン接合Ｊ１Ｓにはその
臨界電流より大きな電流が流れて電圧状態になり、ジョ
セフソン接合Ｊ１にはその臨界電流より小さな電流が流
れて超電導状態が維持される。したがって、磁束エスケ
ープ回路１３Ａの閉ループ内の磁束はＳＦＱ基本論理ゲ
ート１１へ伝達されずに、ジョセフソン接合Ｊ１Ｓから
外部へエスケープする。
がオフにされており、ジョセフソン接合Ｊ１Ｓにはその
臨界電流より大きな電流が流れて電圧状態になり、ジョ
セフソン接合Ｊ１にはその臨界電流より小さな電流が流
れて超電導状態が維持される。したがって、磁束エスケ
ープ回路１３Ａの閉ループ内の磁束はＳＦＱ基本論理ゲ
ート１１へ伝達されずに、ジョセフソン接合Ｊ１Ｓから
外部へエスケープする。
【００２９】これにより、回路が形成されたチップの冷
却の際であって、直流バイアス電流が供給されていない
動作開始前に、磁束が磁束エスケープ回路１３Ａの閉ル
ープにトラップされても、トラップされた磁束が消滅し
て磁束エスケープ回路１３Ａがリセット状態になる。ま
た、回路を動作させた後に回路が誤動作して不要な磁束
が磁束エスケープ回路１３Ａの閉ループにトラップされ
ても、直流バイアス電流ＩＢ２をオフにすることにより
同様に、該磁束を次段の回路へ伝達させずに消失させる
ことができる。
却の際であって、直流バイアス電流が供給されていない
動作開始前に、磁束が磁束エスケープ回路１３Ａの閉ル
ープにトラップされても、トラップされた磁束が消滅し
て磁束エスケープ回路１３Ａがリセット状態になる。ま
た、回路を動作させた後に回路が誤動作して不要な磁束
が磁束エスケープ回路１３Ａの閉ループにトラップされ
ても、直流バイアス電流ＩＢ２をオフにすることにより
同様に、該磁束を次段の回路へ伝達させずに消失させる
ことができる。
【００３０】磁束エスケープ回路１４Ａ、１６及び１７
についても上記同様である。
についても上記同様である。
【００３１】磁束エスケープ回路以外のリセットについ
ては、次のようにして行われる。
ては、次のようにして行われる。
【００３２】直流バイアス電流ＩＢ１及びＩＢ２がオン
の状態から、直流バイアス電流ＩＢ２のみオフにし、又
は、直流バイアス電流ＩＢ１及びＩＢ２がオフの状態か
ら、直流バイアス電流ＩＢ１のみオンにする。
の状態から、直流バイアス電流ＩＢ２のみオフにし、又
は、直流バイアス電流ＩＢ１及びＩＢ２がオフの状態か
ら、直流バイアス電流ＩＢ１のみオンにする。
【００３３】これにより、磁束エスケープ回路１６の前
段の閉ループにトラップされていた磁束は磁束エスケー
プ回路１６に伝達され、磁束エスケープ回路１６と１７
の間の閉ループにトラップされていた磁束は磁束エスケ
ープ回路１７に伝達され、磁束エスケープ回路１６及び
１７では次段に磁束が伝達せずにエスケープして、タイ
ミング回路１５がリセットされる。同様に、磁束エスケ
ープ回路１３Ａの前段の閉ループにトラップされていた
磁束は磁束エスケープ回路１３Ａに伝達され、磁束エス
ケープ回路１３Ａと１４Ａの間の閉ループにトラップさ
れていた磁束は磁束エスケープ回路１４Ａに伝達され、
磁束エスケープ回路１３Ａ及び１４Ａでは次段に磁束が
伝達せずにエスケープして、リセットされる。
段の閉ループにトラップされていた磁束は磁束エスケー
プ回路１６に伝達され、磁束エスケープ回路１６と１７
の間の閉ループにトラップされていた磁束は磁束エスケ
ープ回路１７に伝達され、磁束エスケープ回路１６及び
１７では次段に磁束が伝達せずにエスケープして、タイ
ミング回路１５がリセットされる。同様に、磁束エスケ
ープ回路１３Ａの前段の閉ループにトラップされていた
磁束は磁束エスケープ回路１３Ａに伝達され、磁束エス
ケープ回路１３Ａと１４Ａの間の閉ループにトラップさ
れていた磁束は磁束エスケープ回路１４Ａに伝達され、
磁束エスケープ回路１３Ａ及び１４Ａでは次段に磁束が
伝達せずにエスケープして、リセットされる。
【００３４】このような動作から、ＳＦＱ基本論理ゲー
ト１０及び１１は基本論理ゲートでなく論理回路ブロッ
クであっても、不要な磁束を論理回路ブロックから磁束
エスケープ回路へ伝達させた後に、これを該磁束エスケ
ープ回路でエスケープさせてリセットすることができ
る。
ト１０及び１１は基本論理ゲートでなく論理回路ブロッ
クであっても、不要な磁束を論理回路ブロックから磁束
エスケープ回路へ伝達させた後に、これを該磁束エスケ
ープ回路でエスケープさせてリセットすることができ
る。
【００３５】なお、ＳＦＱ回路ではジョセフソン接合の
電流−電圧特性にヒステリシスがないようにする必要が
あるので、マッカンバーパラメータが約１になるよう
に、必要に応じてジョセフソン接合に並列にシャント抵
抗を接続する。
電流−電圧特性にヒステリシスがないようにする必要が
あるので、マッカンバーパラメータが約１になるよう
に、必要に応じてジョセフソン接合に並列にシャント抵
抗を接続する。
【００３６】図３は、ＳＦＱ基本論理ゲート１０が公知
の構成の２入力論理積ゲート１０Ａである場合を示して
いる。
の構成の２入力論理積ゲート１０Ａである場合を示して
いる。
【００３７】図３中、Ｌ２１〜Ｌ２４及びＬ２６〜Ｌ２
８はインダクタンスであり、Ｊ２１〜Ｊ２８はジョセフ
ソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵ
Ｔは出力である。
８はインダクタンスであり、Ｊ２１〜Ｊ２８はジョセフ
ソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵ
Ｔは出力である。
【００３８】ＪＴＬ１３Ａは、論理積ゲート１０Ａの出
力段のジョセフソン接合Ｊ２５とで閉ループを形成して
いる。入力ＩＮ１とＩＮ２との論理和は、クロックＴの
パルスにより、ＳＦＱパルス又は無パルスとして該閉ル
ープに供給される。
力段のジョセフソン接合Ｊ２５とで閉ループを形成して
いる。入力ＩＮ１とＩＮ２との論理和は、クロックＴの
パルスにより、ＳＦＱパルス又は無パルスとして該閉ル
ープに供給される。
【００３９】論理積ゲート１０ＡはＪＴＬ１３Ａに比し
回路が複雑であるので、論理積ゲート１０Ａ内の各閉ル
ープに新たなジョセフソン接合を挿入すると、素子特性
のばらつきにより動作マージンが、ＪＴＬ１３Ａにジョ
セフソン接合Ｊ１Ｓを挿入した場合よりも低下し、不留
りが低下してコスト高となる。本発明ではＪＴＬのみ
に、インダクタンスにジョセフソン接合が直列接続され
ているので、このような問題が解決される。
回路が複雑であるので、論理積ゲート１０Ａ内の各閉ル
ープに新たなジョセフソン接合を挿入すると、素子特性
のばらつきにより動作マージンが、ＪＴＬ１３Ａにジョ
セフソン接合Ｊ１Ｓを挿入した場合よりも低下し、不留
りが低下してコスト高となる。本発明ではＪＴＬのみ
に、インダクタンスにジョセフソン接合が直列接続され
ているので、このような問題が解決される。
【００４０】図４は、ＳＦＱ基本論理ゲート１０が公知
の構成の２入力論理和ゲート１０Ｂである場合を示して
いる。
の構成の２入力論理和ゲート１０Ｂである場合を示して
いる。
【００４１】図４中、Ｌ３１〜Ｌ３４及びＬ３６〜Ｌ３
８はインダクタンスであり、Ｊ３１〜Ｊ３８はジョセフ
ソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵ
Ｔは出力である。ＪＴＬ１３Ａは、論理和ゲート１０Ｂ
の出力段のジョセフソン接合Ｊ３７とで閉ループを形成
している。
８はインダクタンスであり、Ｊ３１〜Ｊ３８はジョセフ
ソン接合である。ＩＮ１及びＩＮ２は入力であり、ＯＵ
Ｔは出力である。ＪＴＬ１３Ａは、論理和ゲート１０Ｂ
の出力段のジョセフソン接合Ｊ３７とで閉ループを形成
している。
【００４２】図５は、ＳＦＱ基本論理ゲート１０が公知
の構成の２入力排他的論理和ゲート１０Ｃである場合を
示している。
の構成の２入力排他的論理和ゲート１０Ｃである場合を
示している。
【００４３】図５中、Ｌ４１〜Ｌ４４及びＬ４７はイン
ダクタンスであり、Ｊ４１〜Ｊ４７はジョセフソン接合
である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力
である。ＪＴＬ１３Ａは、排他的論理和ゲート１０Ｃの
出力段のジョセフソン接合Ｊ４６とで閉ループを形成し
ている。
ダクタンスであり、Ｊ４１〜Ｊ４７はジョセフソン接合
である。ＩＮ１及びＩＮ２は入力であり、ＯＵＴは出力
である。ＪＴＬ１３Ａは、排他的論理和ゲート１０Ｃの
出力段のジョセフソン接合Ｊ４６とで閉ループを形成し
ている。
【００４４】図６は、ＳＦＱ基本論理ゲート１０が公知
の構成の否定ゲートＤである場合を示している。
の構成の否定ゲートＤである場合を示している。
【００４５】図６中、Ｌ５１、Ｌ５２及びＬ５５〜Ｌ５
７はインダクタンスであり、Ｊ５１〜Ｊ５４及びＪ５６
はジョセフソン接合である。ＩＮは入力であり、ＯＵＴ
は出力である。ＪＴＬ１３Ａは、否定ゲート１０Ｄの出
力段のジョセフソン接合Ｊ５４とで閉ループを形成して
いる。
７はインダクタンスであり、Ｊ５１〜Ｊ５４及びＪ５６
はジョセフソン接合である。ＩＮは入力であり、ＯＵＴ
は出力である。ＪＴＬ１３Ａは、否定ゲート１０Ｄの出
力段のジョセフソン接合Ｊ５４とで閉ループを形成して
いる。
【００４６】図７は、本発明の第２実施形態のＳＦＱ論
理回路を示す。
理回路を示す。
【００４７】この回路では、図２の磁束エスケープ回路
において追加されたジョセフソン接合の替わりに、抵抗
が用いられている。例えば磁束エスケープ回路１３Ｂで
は、図２の磁束エスケープ回路１３Ａのジョセフソン接
合Ｊ１Ｓの替わりに抵抗Ｒ１が用いられている。
において追加されたジョセフソン接合の替わりに、抵抗
が用いられている。例えば磁束エスケープ回路１３Ｂで
は、図２の磁束エスケープ回路１３Ａのジョセフソン接
合Ｊ１Ｓの替わりに抵抗Ｒ１が用いられている。
【００４８】通常動作においてＳＦＱパルスが抵抗Ｒ１
により減衰しジョセフソン接合Ｊ１がスイッチングでき
なくなるのを避けるために、抵抗Ｒ１の値は、ジョセフ
ソン接合Ｊ１が電圧状態のときのジョセフソン接合Ｊ１
の端子間抵抗値よりも小さくされている。例えばジョセ
フソン接合Ｊ１に並列に上記シャント抵抗が並列接続さ
れている場合には、ジョセフソン接合Ｊ１のノーマル抵
抗と該シャント抵抗との合成抵抗値よりも抵抗Ｒ１の値
のほうが小さい。これにより、上記第１実施形態の場合
と同様な動作が行われる。
により減衰しジョセフソン接合Ｊ１がスイッチングでき
なくなるのを避けるために、抵抗Ｒ１の値は、ジョセフ
ソン接合Ｊ１が電圧状態のときのジョセフソン接合Ｊ１
の端子間抵抗値よりも小さくされている。例えばジョセ
フソン接合Ｊ１に並列に上記シャント抵抗が並列接続さ
れている場合には、ジョセフソン接合Ｊ１のノーマル抵
抗と該シャント抵抗との合成抵抗値よりも抵抗Ｒ１の値
のほうが小さい。これにより、上記第１実施形態の場合
と同様な動作が行われる。
【００４９】抵抗Ｒ１は例えば、離間した超電導体の間
に、超電導電流の通過を妨げるための金属又は酸化物が
接合された接合抵抗である。抵抗の材料は、比抵抗値の
小さいもの、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、
Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ、ＲｕＯｘ又はこれらの合金
である。
に、超電導電流の通過を妨げるための金属又は酸化物が
接合された接合抵抗である。抵抗の材料は、比抵抗値の
小さいもの、例えば、Ｍｏ、Ａｌ、Ａｕ、Ｐｔ、Ｃｕ、
Ｐｄ、Ａｕ−Ｐｄ、ＩＴＯ、ＲｕＯｘ又はこれらの合金
である。
【００５０】磁束エスケープ回路１４Ｂ、１６Ａ及び１
７Ａについても磁束エスケープ回路１３Ｂと同様であ
る。
７Ａについても磁束エスケープ回路１３Ｂと同様であ
る。
【００５１】図８は、本発明の第３実施形態のＳＦＱ論
理回路を示す。
理回路を示す。
【００５２】この回路では、図１の磁束エスケープ回路
において追加されたジョセフソン接合にさらに抵抗が直
列接続されている。例えば磁束エスケープ回路１３Ｃで
は、インダクタンスＬ１にジョセフソン接合Ｊ１Ｓ及び
抵抗Ｒ１が直列接続されている。磁束エスケープ回路１
３Ｃ、１４Ｃ、１６Ｂ及び１７Ｂは互いに同一構成であ
る。
において追加されたジョセフソン接合にさらに抵抗が直
列接続されている。例えば磁束エスケープ回路１３Ｃで
は、インダクタンスＬ１にジョセフソン接合Ｊ１Ｓ及び
抵抗Ｒ１が直列接続されている。磁束エスケープ回路１
３Ｃ、１４Ｃ、１６Ｂ及び１７Ｂは互いに同一構成であ
る。
【００５３】ジョセフソン接合Ｊ１Ｓ及び抵抗Ｒ１に対
する制限は上記同様である。また、磁束エスケープ回路
の動作も上記第１実施形態と同様である。
する制限は上記同様である。また、磁束エスケープ回路
の動作も上記第１実施形態と同様である。
【図１】本発明の第１実施形態のＳＦＱ論理回路を示す
概略構成図である。
概略構成図である。
【図２】図１の構成例を、タイミング回路と共に示す図
である。
である。
【図３】２入力ＳＦＱ論理積ゲートと１段のＳＦＱＪＴ
Ｌとが接続された回路を図２の一部の構成例として示す
図である。
Ｌとが接続された回路を図２の一部の構成例として示す
図である。
【図４】２入力ＳＦＱ論理和ゲートと１段のＳＦＱＪＴ
Ｌとが接続された回路を図２の一部の構成例として示す
図である。
Ｌとが接続された回路を図２の一部の構成例として示す
図である。
【図５】２入力ＳＦＱ排他的論理和ゲートと１段のＳＦ
ＱＪＴＬとが接続された回路を図２の一部の構成例とし
て示す図である。
ＱＪＴＬとが接続された回路を図２の一部の構成例とし
て示す図である。
【図６】ＳＦＱ否定ゲートと１段のＳＦＱＪＴＬとが接
続された回路を図２の一部の構成例として示す図であ
る。
続された回路を図２の一部の構成例として示す図であ
る。
【図７】本発明の第２実施形態のＳＦＱ論理回路を示す
概略構成図である。
概略構成図である。
【図８】本発明の第３実施形態のＳＦＱ論理回路を示す
概略構成図である。
概略構成図である。
１０〜１２ ＳＦＱ基本論理ゲート １０Ａ ＳＦＱ論理積ゲート １０Ｂ ＳＦＱ論理和ゲート １０Ｃ ＳＦＱ排他的論理和ゲート １０Ｄ ＳＦＱ否定ゲート １３、１３Ａ〜１３Ｃ、１４、１４Ａ〜１４Ｃ、１６、
１６Ａ、１６Ｂ、１７、１７Ａ、１７Ｂ 磁束エスケー
プ回路 Ｌ１〜Ｌ７、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２８、Ｌ３１
〜Ｌ３８、Ｌ４１〜Ｌ４７、Ｌ５１〜Ｌ５７ インダク
タンス Ｒ１、Ｒ２ 抵抗 Ｊ１、Ｊ３〜Ｊ７、Ｊ１Ｓ、Ｊ２Ｓ、Ｊ１１〜Ｊ１４、
Ｊ２１〜Ｊ２８、、Ｊ３１〜Ｊ３８、、Ｊ４１〜Ｊ４
７、Ｊ５１〜Ｊ５６ ジョセフソン接合 ＩＢ１、ＩＢ２ 直流バイアス電流 Ｔ、Ｔ１〜Ｔ３ クロック
１６Ａ、１６Ｂ、１７、１７Ａ、１７Ｂ 磁束エスケー
プ回路 Ｌ１〜Ｌ７、Ｌ１１〜Ｌ１４、Ｌ２１〜Ｌ２８、Ｌ３１
〜Ｌ３８、Ｌ４１〜Ｌ４７、Ｌ５１〜Ｌ５７ インダク
タンス Ｒ１、Ｒ２ 抵抗 Ｊ１、Ｊ３〜Ｊ７、Ｊ１Ｓ、Ｊ２Ｓ、Ｊ１１〜Ｊ１４、
Ｊ２１〜Ｊ２８、、Ｊ３１〜Ｊ３８、、Ｊ４１〜Ｊ４
７、Ｊ５１〜Ｊ５６ ジョセフソン接合 ＩＢ１、ＩＢ２ 直流バイアス電流 Ｔ、Ｔ１〜Ｔ３ クロック
フロントページの続き (72)発明者 鈴木 秀雄 東京都江東区東雲一丁目14番３号 財団法 人国際超電導産業技術研究センター超電導 工学研究所内 (72)発明者 宮原 一紀 東京都江東区東雲一丁目14番３号 財団法 人国際超電導産業技術研究センター超電導 工学研究所内 (72)発明者 榎本 陽一 東京都江東区東雲一丁目14番３号 財団法 人国際超電導産業技術研究センター超電導 工学研究所内 Ｆターム(参考） 5J042 AA04 BA00 CA00 CA15 CA22 CA23 CA26 CA27 CA29 DA00
Claims (5)
- 【請求項１】 第１単一磁束量子論理回路が、磁束エス
ケープ回路を介して、第２単一磁束量子論理回路に接続
された単一磁束量子論理回路であって、 該磁束エスケープ回路には、該第１及び第２単一磁束論
理回路に供給される第１直流バイアス電流とは独立にオ
ン／オフされる第２直流バイアス電流が供給され、 該磁束エスケープ回路は、該第２直流バイアス電流が一
端に供給される第１ジョセフソン接合を有し、該第２直
流バイアス電流がオンのとき、該第１単一磁束量子論理
回路からのＳＦＱパルスに応答して該第１ジョセフソン
接合がスイッチングすることにより該第２単一磁束量子
基本論理回路へ該ＳＦＱパルスを伝達させ、該第２直流
バイアス電流がオフのとき、該ＳＦＱパルスを該第２単
一磁束量子基本論理回路へ伝達させずにエスケープさせ
る、 ことを特徴とする単一磁束量子論理回路。 - 【請求項２】 上記磁束エスケープ回路はさらに、イン
ダクタンスと第２ジョセフソン接合との直列接続回路を
有し、 該直列接続回路の一端は、上記第１ジョセフソン接合の
上記一端に接続され、 該第２ジョセフソン接合の臨界電流が該第１ジョセフソ
ン接合のそれよりも小さい、 ことを特徴とする請求項１記載の単一磁束量子論理回
路。 - 【請求項３】 上記磁束エスケープ回路はさらに、イン
ダクタンスと抵抗との直列接続回路を有し、 該直列接続回路の一端は、上記第１ジョセフソン接合の
上記一端に接続され、 該抵抗の値が、該第１ジョセフソン接合が電圧状態のと
きの該第１ジョセフソン接合の端子間抵抗値よりも小さ
い、 ことを特徴とする請求項１記載の単一磁束量子論理回
路。 - 【請求項４】 上記磁束エスケープ回路はさらに、イン
ダクタンスと第２ジョセフソン接合と抵抗との直列接続
回路を有し、 該直列接続回路の一端は、上記第１ジョセフソン接合の
上記一端に接続され、 該第２ジョセフソン接合の臨界電流が該第１ジョセフソ
ン接合のそれよりも小さく、 該抵抗の値が、該第１ジョセフソン接合が電圧状態のと
きの該第１ジョセフソン接合の端子間抵抗値よりも小さ
い、 ことを特徴とする請求項１記載の単一磁束量子論理回
路。 - 【請求項５】 入力クロックに応答して上記第１及び第
２単一磁束量子論理回路にクロックを供給するジョセフ
ソン転送ラインをさらに有し、 該ジョセフソン転送ラインにも磁束エスケープ回路が挿
入されている、 ことを特徴とする請求項１乃至４のいずれか１つに記載
の単一磁束量子論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000063365A JP4233195B2 (ja) | 2000-03-03 | 2000-03-03 | 単一磁束量子論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000063365A JP4233195B2 (ja) | 2000-03-03 | 2000-03-03 | 単一磁束量子論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001251178A true JP2001251178A (ja) | 2001-09-14 |
| JP4233195B2 JP4233195B2 (ja) | 2009-03-04 |
Family
ID=18583243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000063365A Expired - Fee Related JP4233195B2 (ja) | 2000-03-03 | 2000-03-03 | 単一磁束量子論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4233195B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010517371A (ja) * | 2007-01-18 | 2010-05-20 | ノースロップ グラマン システムズ コーポレーション | 単一磁束量子回路 |
| JP2012526452A (ja) * | 2009-05-07 | 2012-10-25 | ノースロップ グルムマン システムズ コーポレイション | バリスティック単一磁束量子論理のための方法および装置 |
| JP2020010337A (ja) * | 2015-11-17 | 2020-01-16 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | ジョセフソン伝送路（ｊｔｌ）システム |
| CN112740555A (zh) * | 2018-09-21 | 2021-04-30 | 微软技术许可有限责任公司 | 针对具有异或门和与门的禁止门的超导电路 |
-
2000
- 2000-03-03 JP JP2000063365A patent/JP4233195B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2012526452A (ja) * | 2009-05-07 | 2012-10-25 | ノースロップ グルムマン システムズ コーポレイション | バリスティック単一磁束量子論理のための方法および装置 |
| JP2020010337A (ja) * | 2015-11-17 | 2020-01-16 | ノースロップ グラマン システムズ コーポレイションＮｏｒｔｈｒｏｐ Ｇｒｕｍｍａｎ Ｓｙｓｔｅｍｓ Ｃｏｒｐｏｒａｔｉｏｎ | ジョセフソン伝送路（ｊｔｌ）システム |
| CN112740555A (zh) * | 2018-09-21 | 2021-04-30 | 微软技术许可有限责任公司 | 针对具有异或门和与门的禁止门的超导电路 |
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|---|---|
| JP4233195B2 (ja) | 2009-03-04 |
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