CN112740555A - 针对具有异或门和与门的禁止门的超导电路 - Google Patents

针对具有异或门和与门的禁止门的超导电路 Download PDF

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CN112740555A CN201980062060.7A CN201980062060A CN112740555A CN 112740555 A CN112740555 A CN 112740555A CN 201980062060 A CN201980062060 A CN 201980062060A CN 112740555 A CN112740555 A CN 112740555A
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Abstract

提供了针对禁止门的基于超导电路的设备和方法。在一个示例中，针对禁止门的电路包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子(ai)，以及提供用于接收第二组SFQ脉冲的第二输入端子(bi)。该电路可以进一步包括第一级(105)，该第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲和经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级(115)，该第二级被配置为对异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，并且经由输出端子提供输出。

Description

针对具有异或门和与门的禁止门的超导电路
背景技术
在电子设备中被使用的诸如数字处理器的基于半导体的集成电路包括基于互补金属氧化物半导体(CMOS)技术的数字电路。然而，CMOS技术在它的设备尺寸方面已达到极限。另外，基于CMOS技术的数字电路在高时钟速度时的功耗越来越成为高性能数字电路和系统中的限制因素。
作为示例，数据中心中的服务器耗电量越来越大。功率的消耗部分是由于能量耗散造成的功率损失，即使在CMOS电路不活动时也是如此。这是因为即使这样的电路是不活动的，并且不消耗任何动态功率，但是因为需要保持CMOS晶体管的状态，它们仍然消耗功率。此外，由于CMOS电路使用DC电压而被供电，因此即使CMOS电路不活动时也会存在一定量的漏电流。因此，即使当这样的电路不在处理信息时，也会不仅由于需要保持CMOS晶体管的状态，而且还由于漏电流而浪费了一定量的功率。
基于CMOS技术的、对处理器和相关组件的备选使用方式是使用基于超导逻辑的器件。
发明内容
在一个示例中，本公开涉及针对禁止门的电路，包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子，以及用于接收第二组SFQ脉冲的第二输入端子。该电路可以进一步包括第一级，该第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲和经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级，该第二级被配置为对异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，并且经由输出端子提供输出。
在另一方面中，本公开涉及一种操作针对禁止门的电路的方法，其中该电路包括输出端子。该方法可以包括经由第一输入端子接收第一组单通量量子(SFQ)脉冲。该方法可以进一步包括经由第二输入端子接收第二组SFQ脉冲。该方法可以进一步包括对经由第一输入端子而被接收的第一组SFQ脉冲和经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该方法可以进一步包括对在异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，从而使得该电路被配置为仅当对异或操作的输入不同并且对与操作的输入相同时，将第一组SFQ脉冲传递给输出端子。
在又一方面中，本公开涉及针对禁止门的电路，该电路包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子，被耦合到第一输入端子的被供电结，以及用于接收第二组SFQ脉冲的第二输入端子。该电路可以进一步包括第一级，该第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲以及经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级，该第二级被配置为对异或结果和经由第一输入端子而被接收第一组SFQ脉冲执行与操作，从而使得电路被配置为仅当对异或操作的输入不同并且对与操作的输入相同时，将第一组SFQ脉冲传递给输出端子。该电路可以进一步包括被耦合到输出端子的被供电结。
本发明内容以简化形式被提供来介绍一些概念，这些概念将在下面的详细描述中被进一步描述。本发明内容既不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于限制所要求保护的主题的范围。
附图说明
本公开通过示例的方式示出并且不被附图限制，在附图中，相似的附图标记指示相似的元件。图中各要素的说明是为了简单明了，并且不一定按比例绘制。
图1是根据一个示例的、包括逸出结(escape junction)的针对禁止门的电路的示图；
图2示出了根据一个示例的、与图1的禁止门的电路相关联的波形；
图3是根据一个示例的、针对禁止门的另一电路的示图；以及
图4是根据一个示例的、针对禁止门的另一电路的示图。
具体实施方式
在本公开中被描述的示例涉及针对禁止门的基于超导逻辑的电路。某些示例进一步涉及针对包括逸出结的禁止门的基于互向量子逻辑(reciprocal quantum logic，RQL)的电路。这样的基于RQL的门可以包括可以充当低功率超导体逻辑电路的RQL电路。与CMOS晶体管不同，RQL电路是使用基于约瑟夫逊结(Josephson junction)的设备的超导电路。示例性约瑟夫逊结可以包括经由阻碍电流的区域而被耦合的两个超导体。阻碍电流的区域可能是超导体本身的物理变窄，金属区域或薄绝缘层。作为示例，超导体-绝缘体-超导体(SIS)类型的约瑟夫逊结可以被实现作为RQL电路的一部分。作为示例，超导体是在没有电场的情况下可以承载直流电(DC)的材料。这样的材料在它们的临界温度或以下几乎为零电阻。超导体的一个示例，铌，的临界温度(Tc)为9.3开尔文。在低于Tc的温度下，铌具有超导性。然而，在高于Tc的温度下，它表现为具有电阻的普通金属。因此，在SIS类型的约瑟夫逊结中，超导体可以是铌超导体，并且绝缘体可以是Al2O3势垒。在SIS类型的结中，当波函数隧道穿过势垒时，两个超导体在时间上的改变的相位差会造成两个超导体之间的电位差。在RQL电路中，在一个示例中，SIS类型的结可以是超导环路的一部分。当两个超导体之间的电位差在一个相变周期内相对于时间被积分时，通过环路的磁通量的变化是单个磁通量量子的整数倍。与单磁通量量子相关联的电压脉冲被称为单通量量子(SFQ)脉冲。作为示例，过度阻尼的约瑟夫逊结会产生单个的单通量量子(SFQ)脉冲。在RQL电路中，每个约瑟夫森结可以是一个或多个超导环路的一部分。跨结的相位差可以通过被施加给环路的磁通量而被调节。
包括传输线的各种RQL电路可以根据需要通过经由电感器或其它组件耦合多个约瑟夫逊结而被形成。SFQ脉冲可以在至少一个时钟的控制下经由这些传输线行进。SFQ脉冲可以为正或负。作为示例，当正弦偏压电流被提供给结时，则在相反的时钟相位期间，正脉冲和负脉冲二者都可以在传输线上向右行进。由于不存在偏压电阻器，RQL电路可以有利地具有零静态功耗。此外，可以使用交流(AC)电源对RQL电路供电，由此消除接地回路电流。AC电源还可以作为针对RQL电路的稳定时钟基准信号。在一个示例中，数字数据可以使用一对正的和负的(互向)SFQ脉冲而被编码。作为示例，逻辑一位可以被编码为在正弦时钟的正相位和负相位中被生成的SFQ脉冲的互向对。逻辑零位可以通过在时钟周期期间不存在正/负脉冲对而被编码。正SFQ脉冲可以在时钟的正部分期间到达，而负脉冲可以在时钟的负部分期间到达。
示例性RQL电路的构造块可以包括各种类型的逻辑门。示例性逻辑门包括与门、或门、逻辑禁止门和逻辑与/或门。禁止门可以具有两个输入和一个输出。当在输出约瑟夫逊传输线(JTL)上可能存在有利的时钟条件时，输入脉冲A可以传播到输出，除非输入脉冲B相对于输入脉冲A或输出JTL的有利时钟条件先出现。门的逻辑行为基于前面提到的互向数据编码。作为示例，正脉冲改变感应环路的内部磁通状态，但尾随的负脉冲会在每个时钟周期擦除内部状态，从而转而产生组合逻辑行为。
图1是根据一个示例的针对禁止门100的电路的示图。如图1中所示，针对禁止门100的电路不包括任何大型变压器，而且可以使设计有利地更加面积高效。如图1中所示，禁止门100可以被配置为在输入ai(输入ai可以被看作是输入端子)接收处第一信号，以及在输入bi(输入bi可以被看作另一输入端子)处接收第二信号。禁止门100可以将在输入ai处被接收的信号提供作为输出端子处输出信号，除非它的传播被阻止。在这一示例中，针对禁止门100的电路可以在输入ai处包括被供电的约瑟夫逊结。被供电的约瑟夫逊结可以包括偏压端子101、电感器102和约瑟夫逊结104。根据需要，偏压端子101可以同时AC偏压和DC偏压二者。在这一示例中，被供电的约瑟夫逊结可以被用于方法在输入ai处被接收的输入。此外，被供电的约瑟夫逊结可以允许针对禁止门的电路由具有更多常规尺寸的电感器的约瑟夫逊传输线(JTL)驱动。
针对禁止门100的电路可以进一步包括第一级105和第二级115。第一级105可以包括被耦合在输入ai和节点N1之间的电感器106。第一级105可以进一步包括被耦合在节点N1和接地端子之间的约瑟夫逊结109。第一级105可以进一步包括被耦合在节点N1和节点N3之间的电感器108。第一级105可以进一步包括被耦合在输入bi和节点N2之间的电感器112。第一级105可以进一步包括被耦合在节点N2和接地端子之间的约瑟夫逊结114。第一级105可以进一步包括被耦合在节点N2和节点N3之间的电感器116。
继续参考图1，第一级105可以进一步包括具有第一端和第二端的逸出结120。逸出结120的第一端可以被耦合到节点N3，从而使得其可以接收经由输入bi接收的任何单通量量子(SFQ)脉冲。逸出结120的第二端可以被耦合到节点N4，该节点N4可以经由电感器被耦合到输入ai，从而使得使第二端被耦合到接收经由输入ai接收的任何SFQ脉冲。逸出结120可以允许经由节点N4的第二端(从输入ai)接收的脉冲继续，只要在节点N3之前或同时没有脉冲到达，在节点N3上呈现相同的值。这样，第一结105可以被配置为仅在输入(经由输入ai和输入bi接收)不同时传递输出。换句话说，第一级105可以被配置为对由第一级105接收的输入执行异或操作。
仍然参考图1，针对禁止门100的电路可以进一步包括第二级115，第二级115被配置为通过第二级115接收的输入来执行与操作。第二级的输入之一可以是经由输入ai接收SFQ脉冲，该SFQ脉冲可以经由电感器110被耦合到第二级115的输入端。第二级115的第二输入可以是第一级105的输出，第一级105是经由输入ai和输入bi接收的SFQ脉冲异或操作的结果。第二级115可以包括被耦合到节点N4的另一被供电结，包括如图1所示的偏压端子122、电感器124和约瑟夫逊结126。第二级115可以进一步包括被耦合到节点N4和输出端子的电感器128。另一被供电结包括偏压端子130、电感器132和约瑟夫逊结134可以被耦合到图1所示的输出端子。另一电感器136可以被耦合到输出端子和接地端子之间。从布尔代数的观点来看，针对禁止门100的电路操作以提供期望的功能，因为
Figure BDA0002986674330000061
与
Figure BDA0002986674330000062
等价。该等价性的推导示例如下：
Figure BDA0002986674330000063
尽管图1示出了以某种方式被布置的、针对禁止门100的电路的一定数量的组件，但可以存在被不同地布置的更多或更少数量的组件。作为示例，尽管图1示出了被供电的约瑟夫逊结(包括偏压端子101、电感器102和约瑟夫逊结104)，但针对禁止门100的电路不需要在输入端ai处包括被供电的约瑟夫逊结。
图2示出了根据一个示例的、与图1的禁止门100的电路相关联的波形。波形被示出为说明了在四种可能的情况期间，与图1的禁止门100的电路对应的各种信号的状态：(1)ai断言输出，(2)bi阻止ai断言输出，(3)bi单独没有影响，以及(4)计时错误：bi到达太晚，以致于无法阻止ai断言输出。在第一场景期间，当信号(例如，互向量子逻辑信号，包括后跟有负SFQ脉冲的正SFQ脉冲)仅到达输入ai，第一级105执行异或操作，并且因为输入不同，结果是SFQ脉冲到达作为对第二级115的一个输入。经由输入ai而被接收的SFQ脉冲还经由电感器110到达第二级的第二输入。第二级115执行与操作，导致经由输入ai而被接收的SFQ脉冲的输出端子的断言。在这一场景期间，在这一示例中，根据第一级的组件的行为，约瑟夫逊结(JJ)109在输入ai通过SFQ脉冲的接收而被触发。由逸出结(JJ 116)接收的单组脉冲穿过作为节点N4处的输入(到第二级115的输入)。第二级115在节点N4从第一级105和输入ai(经由电感器110)二者接收SFQ脉冲。这转而触发JJ 126，这导致SFQ脉冲向电感器128的传递。这转而触发JJ 134，这导致作为经由输入ai被单独接收的SFQ脉冲的结果提供输出。
在第二场景期间，在这一示例中，信号(例如，互向量子逻辑信号，包括由负SFQ脉冲牵引的正SFQ脉冲)同时到达输入ai和输入bi。再一次，第一级105执行异或操作，并且因为输入相同，其结果是没有SFQ脉冲作为输入(节点N4)异或操作的结果到达第二级115。经由输入ai接收的SFQ脉冲还经由电感器110到达第二级的第二输入(节点N4)。第二级115执行与操作，导致在输出端子没有信号被断言。在这一场景期间，根据第一级105的组件的行为，JJ 109由到达输入ai的SFQ脉冲触发，并且JJ 114由到达输入bi的脉冲触发。逸出结(也称JJ 116)拒绝脉冲对，并且仅经由电感器110从输入ai被接收的SFQ脉冲被接收作为第二级115的输入。经由输入ai而被接收的单组SFQ脉冲不足以触发第二级115的JJ 126，并且因此作为结果没有输出被生成。
在第三场景期间，信号(例如，互向量子逻辑信号，包括由负SFQ脉冲牵引的正SFQ脉冲)到达输入bi，但是没有信号到达输入ai。第一级105在输入上执行异或操作。因为不同的输入，其结果是SFQ脉冲作为一个输入到达第二级115。然而，没有输入SFQ脉冲从输入bi到达，因此由第二级115执行的与操作导致在输出端子没有输出。就两级的组件的内部行为而言，在这种场景下，经由输入bi接收的SFQ脉冲单独触发JJ 114。逸出结120允许脉冲继续前进，但它们不足以触发第二级115的JJ 126，因此没有输出被断言。
在第四场景期间，在这一示例中，信号(例如，互向量子逻辑信号，包括由负SFQ脉冲牵引的正SFQ脉冲)到达输入bi，但是它来不及阻止已经到达输入ai的信号传递给输出。这是计时错误的情况。关于第一级，到达的SFQ脉冲在输入ai触发JJ 109。没有输入脉冲到达输入bi。第一级105对输入执行异或操作，由于输入不同，结果是SFQ脉冲作为第二级115的一个输入到达。经由输入ai接收的SFQ脉冲还到达经由电感器110的第二级的第二输入。第二级115执行与操作导致经由输入ai接收的SFQ脉冲的输出端子的断言。在这一场景期间，在此示例中，根据第一级105的组件的行为，约瑟夫逊结(JJ)109由在输入ai接收的SFQ脉冲触发。由逸出结(JJ 116)接收的单组脉冲作为节点N4(输入到第二级115)的输入。第二级115同时从第一级105和输入ai(经由电感器110)在节点N4接收SFQ脉冲。这转而触发JJ126，导致SFQ脉冲通过电感器128。这是因为经由输入ai接收的两个版本的SFQ脉冲的组合足以触发JJ 126。这转而触发JJ 134，导致提供输出作为SFQ脉冲的结果经由输入ai单独接收。因此，SFQ脉冲到达输入bi来不及阻止脉冲经由输入ai从断言输出到达。然而，如图2所示，它们触发JJ 114。
图3是根据一个示例的针对禁止门300的另一电路的示图。针对禁止门300的电路的元件中的许多元件与针对禁止门100的电路的元件相同，并且因此使用相同的参考标号被标记。除针对禁止门100的电路的元件外，针对禁止门300的电路进一步包括电感器308。电感器308被耦合在节点N5(先前的输出端子)和新输出端子之间。被供电结包括偏压端子310、电感器312，以及被添加在输出端子处的约瑟夫逊结314。根据需要，偏压端子310可以提供AC偏压和DC偏压二者。在这一示例中，被供电结被用于隔绝接地电感器(电感器136)与针对禁止门300的电路的输出。另外，被供电结允许针对禁止门300的电路在输出端子处提供更多电流。除了这些附加的操作更改，针对禁止门300的电路按照如前面关于图1和图2而被说明的相同的方式操作。尽管图3示出了以某种方式被布置的、针对禁止门300的电路的一定数量的组件，但可以存在被不同地布置的更多或更少数量的组件。
图4是根据一个示例的针对禁止门400的另一电路的示图。针对禁止门400的电路的许多元件与针对禁止门100的电路的元件相同，并且因此使用相同的参考标号被标记。除针对禁止门100的电路的元件外，针对禁止门400的电路进一步包括电感器410。电感器被耦合到输出端子和节点N5之间。被供电结包括偏压端子412、电感器414、以及被安排平行于输出端子的约瑟夫逊结416。根据需要，偏压端子412可以同时提供AC偏压和DC偏压。电感器418被耦合到节点N5和接地端子之间。这允许针对禁止门400的电路可以与传统尺寸的元件一起工作，诸如约瑟夫逊传输线(JTL)。除了这些额外的操作更改，针对禁止门400的电路按照如前面关于图1和图2而被说明的相同的方式操作。尽管图4示出了以某种方式被布置的、针对禁止门400的电路的一定数量的组件，但可以存在被不同地布置的更多或更少数量的组件。
总之，针对禁止门的电路包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子，以及用于接收第二组SFQ脉冲的第二输入端子。该电路可以进一步包括第一级，第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲以及经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级，第二级被配置为大队异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，并且经由输出端子提供输出。
第一级可以包括逸出结。该逸出结可以包括约瑟夫逊结。第一级可以进一步包括被耦合在第一输入端子和第一节点之间的第一电感器，被耦合在第一节点和接地端子之间的第一约瑟夫逊结，以及被耦合在第一节点和第二节点之间的第二电感器。第一级可以进一步包括被耦合在第二输入端子和第三节点之间的第三电感器，被耦合在第三节点和接地端子之间的第二约瑟夫逊结，以及被耦合在第二节点和第四节点之间的逸出结。
第二级可以进一步包括被耦合在第四节点和输出端子之间的被供电结。该被供电结可以包括被耦合到电感器的偏压端子，该偏压端子用于对被耦合在第四节点和接地端子之间的第三约瑟夫逊结供电。
在另一方面中，本公开涉及一种操作针对禁止门的电路的方法，其中电路包括输出端子。该方法可以包括经由第一输入端子接收第一组单通量量子(SFQ)脉冲。该方法可以进一步包括经由第二输入端子接收第二组SFQ脉冲。该方法可以进一步包括对经由第一输入端子而被接收的第一组SFQ脉冲以及经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该方法可以进一步包括对异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，从而使得电路被配置为仅当对异或操作的输入不同并且对与操作的输入相同时，将第一组SFQ脉冲传递给输出端子。
异或操作可以使用第一级而被执行，并且与操作使用被耦合到第一级的第二级而被执行。第一级可以包括逸出结。逸出结可以包括约瑟夫逊结。第一级可以进一步包括被耦合在第一输入端子和第一节点之间的第一电感器，被耦合在第一节点和接地端子之间的第一约瑟夫逊结，以及被耦合在第一节点和第二节点之间的第二电感器。第一级可以进一步包括被耦合在第二输入端子和第三节点之间的第三电感器，被耦合在第三节点和接地端子之间的第二约瑟夫逊结，以及被耦合在第二节点和第四节点之间的逸出结。
第二级可以进一步包括被耦合在第四节点和输出端子之间的被供电结。该被供电结可以包括被耦合到电感器的偏压端子，该偏压端子用于对被耦合在第四节点和接地端子之间的第三约瑟夫逊结供电。
在又一方面中，本公开涉及一种针对禁止门的电路，包括输出端子，用于接收第一组单通量量子(SFQ)脉冲的第一输入端子，被耦合到第一输入端子的被供电结，以及用于接收第二组SFQ脉冲的第二输入端子。该电路可以进一步包括第一级，该第一级被配置为对经由第一输入端子而被接收的第一组SFQ脉冲以及经由第二输入端子而被接收的第二组SFQ脉冲执行异或操作，以生成异或结果。该电路可以进一步包括被耦合到第一级的第二级，该第二级配置为对异或结果和经由第一输入端子而被接收的第一组SFQ脉冲执行与操作，从而使得电路被配置为仅当对异或操作的输入不同并且对与操作的输入相同时，将第一组SFQ脉冲传递给输出端子。该电路可以进一步包括被耦合到输出端子的被供电结。
第一级可以包括逸出结。该逸出结可以包括约瑟夫逊结。第一级可以进一步包括被耦合在第一输入端子和第一节点之间的第一电感器，被耦合在第一节点和接地端子之间的第一约瑟夫逊结，以及被耦合在第一节点和第二节点之间的第二电感器。第一级可以进一步包括被耦合在第二输入端子和第三节点之间的第三电感器，被耦合在第三节点和接地端子之间的第二约瑟夫逊结，以及被耦合在第二节点和第四节点之间的逸出结。
应该理解，本文描述的方法、模块、设备、系统和组件仅是示例性的。备选地或附加地，本文中所描述的功能可以至少部分地由一个或多个硬件逻辑组件来执行。例如，但不限于，说明可以使用的硬件逻辑组件的类型包括现场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、系统级-芯片系统(SOC)、复杂可编程逻辑设备(CPLD)等。在抽象但仍然明确的意义上，实现相同功能的组件的任何安排都有效地“关联”起来，从而实现期望的功能。因此，本文中组合以实现特定功能的任何两个组件可以被视为彼此“关联”，从而实现期望的功能，不考虑体系结构或中间组件。同样，任何两个如此关联的组件也可以被看作是相互“可操作连接”或“耦合”，以实现期望的功能。
与本公开中描述的示例相关联的功能还可以包括存储在非暂态介质中的指令。如本文所用，术语“非暂态介质”是指任何存储数据和/或指令的媒体，使机器以特定的方式运行。示例性非暂态介质包括非易失性介质和/或易失性介质。非易失性介质包括例如硬盘、固态驱动器、磁盘或磁带、光盘或磁带、闪存、EPROM、NVRAM、PRAM或其它此类介质，或这类媒体的网络版本。易失性介质包括例如动态存储器，例如DRAM、SRAM、高速缓存或其它此类介质。非暂态介质与传输介质不同，但可以与传输介质结合使用。传输介质用于向机器或从机器传输数据和/或指令。示例性传输介质包括同轴电缆、光纤电缆、铜线和无线介质，例如无线电波。
此外，本领域技术人员将认识到，上述操作的功能之间的界限仅是说明性的。多个操作的功能可以组合成单个操作，和/或单个操作的功能可以分布在附加操作中。而且，替代实施例可以包括特定操作的多个实例，并且在各种其它实施例中可以改变操作的顺序。
尽管本公开提供了特定示例，但可以在不偏离下述权利要求所述披露范围的情况下进行各种修改和变更。因此，说明书和附图应被认为是说明性的而不是限制性的，并且所有这样的修改旨在被包括在本公开的范围内。本文中针对特定示例描述的任何益处、优点或问题的解决方案均不应被解释为任何或所有权利要求的关键、必需或必要特征或要素。
此外，本文所使用的术语“一”或“一个”被定义为一个或多个。同样，在权利要求中使用诸如“至少一个”和“一个或多个”之类的介绍性短语不应解释为不定冠词“一”或“一个”引入另一权利要求要素限制了任何特定的内容。包含该引入的权利要求要素的权利要求，对于仅包含一个这样的要素的发明，即使同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及不定冠词，例如“一”或“一个”定冠词的使用也是如此。
除非另有说明，否则诸如“第一”和“第二”之类的术语用于任意地区分此类术语所描述的要素。因此，这些术语不一定旨在指示此类元素的时间或其它优先顺序。

Claims (15)

1.一种针对禁止门的电路，包括：
输出端子；
第一输入端子，用于接收第一组单通量量子(SFQ)脉冲
第二输入端子，用于接收第二组SFQ脉冲；
第一级，被配置为对经由所述第一输入端子而被接收的所述第一组SFQ脉冲和经由所述第二输入端子而被接收的所述第二组SFQ脉冲执行异或操作，以生成异或结果；以及
被耦合到所述第一级的第二级，被配置为对所述异或结果和经由所述第一输入端子而被接收的所述第一组SFQ脉冲执行与操作，并且经由所述输出端子提供输出。
2.根据权利要求1所述的电路，其中所述第一级包括逸出结。
3.根据权利要求2所述的电路，其中所述逸出结包括约瑟夫逊结。
4.根据权利要求1所述的电路，其中所述第一级包括被耦合在所述第一输入端子和第一节点之间的第一电感器，被耦合在所述第一节点和接地端子之间的第一约瑟夫逊结，以及被耦合在所述第一节点和第二节点之间的第二电感器。
5.根据权利要求4所述的电路，其中所述第一级进一步包括被耦合在所述第二输入端子和第三节点之间的第三电感器，被耦合在所述第三节点和所述接地端子之间的第二约瑟夫逊结，以及被耦合在所述第二节点和第四节点之间的逸出结。
6.根据权利要求5所述的电路，其中所述第二级包括被耦合在所述第四节点和所述输出端子之间的被供电结。
7.根据权利要求6所述的电路，其中所述被供电结包括被耦合到电感器的偏压端子，所述偏压端子用于对被耦合在所述第四节点和所述接地端子之间的所述第三约瑟夫逊结供电。
8.一种操作针对禁止门的电路的方法，其中所述电路包括输出端子，所述方法包括：
经由第一输入端子接收第一组单通量量子(SFQ)脉冲
经由第二输入端子接收第二组SFQ脉冲；
对经由所述第一输入端子而被接收的所述第一组SFQ脉冲和经由所述第二输入端子而被接收的所述第二组SFQ脉冲执行异或操作，以生成异或结果；以及
对所述异或结果和经由所述第一输入端子而被接收的所述第一组SFQ脉冲执行与操作，从而使得所述电路被配置为仅当对所述异或操作的输入不同并且对所述与操作的输入相同时，将所述第一组SFQ脉冲传递给所述输出端子。
9.根据权利要求8所述的方法，其中所述异或操作使用第一级而被执行，并且所述与操作使用被耦合到所述第一级的第二级而被执行。
10.根据权利要求9所述的方法，其中所述第一级包括逸出结。
11.根据权利要求10所述的方法，其中所述逸出结包括约瑟夫逊结。
12.根据权利要求9所述的方法，其中所述第一级包括被耦合在所述第一输入端子和第一节点之间的第一电感器，被耦合在所述第一节点和接地端子之间的第一约瑟夫逊结，以及被耦合在所述第一节点和第二节点之间的第二电感器。
13.根据权利要求12所述的方法，其中在所述第一级中进一步包括被耦合在所述第二输入端子和第三节点之间的第三电感器，被耦合在所述第三节点和所述接地端子之间的第二约瑟夫逊结，以及被耦合在所述第二节点和第四节点之间的逸出结。
14.根据权利要求13所述的方法，其中所述第二级包括被耦合在所述第四节点和所述输出端子之间的被供电结。
15.根据权利要求14所述的方法，其中所述被供电结包括被耦合到电感器的偏压端子，所述偏压端子用于对被耦合在所述第四节点和所述接地端子之间的所述第三约瑟夫逊结供电。
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