KR20180029840A - 전지 제어 회로 - Google Patents

전지 제어 회로 Download PDF

Info

Publication number
KR20180029840A
KR20180029840A KR1020170083243A KR20170083243A KR20180029840A KR 20180029840 A KR20180029840 A KR 20180029840A KR 1020170083243 A KR1020170083243 A KR 1020170083243A KR 20170083243 A KR20170083243 A KR 20170083243A KR 20180029840 A KR20180029840 A KR 20180029840A
Authority
KR
South Korea
Prior art keywords
voltage
cell
circuit
output
level shift
Prior art date
Application number
KR1020170083243A
Other languages
English (en)
Other versions
KR102355691B1 (ko
Inventor
코헤이 시바타
Original Assignee
미쓰미덴기가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰미덴기가부시기가이샤 filed Critical 미쓰미덴기가부시기가이샤
Publication of KR20180029840A publication Critical patent/KR20180029840A/ko
Application granted granted Critical
Publication of KR102355691B1 publication Critical patent/KR102355691B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0013—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries acting upon several batteries simultaneously or sequentially
    • H02J7/0014—Circuits for equalisation of charge between batteries
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0013—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries acting upon several batteries simultaneously or sequentially
    • H02J7/0014—Circuits for equalisation of charge between batteries
    • H02J7/0016—Circuits for equalisation of charge between batteries using shunting, discharge or bypass circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/0036—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using connection detecting circuits
    • G01R31/026—
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/00302—Overcharge protection
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Abstract

[과제] 복수의 셀이 직렬로 접속된 이차전지를 고정밀도로 보호하는 것을 가능하게 하는 것.
[해결 수단] 복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서, 상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와, 상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압을 출력하는 최대 전압 출력 회로와, 상기 최대 전압에 기초하여 상기 이차전지의 과충전을 검출하는 과충전 검출 회로와, 복수의 상기 출력 전압에 기초하여 상기 복수의 셀 중 가장 전압값이 높은 셀을 특정하는 최대 전압 셀 특정 회로를 구비하는, 전지 제어 회로.

Description

전지 제어 회로{BATTERY CONTROL CIRCUIT}
본 발명은 전지 제어 회로에 관한 것이다.
종래, 전지 셀의 과충전 또는 과방전을 방지하기 위하여, 직렬로 접속된 복수의 전지 셀의 전압 중 최대 전압 또는 최소 전압을 출력하는 기술이 알려져 있다.
일본 특개 평7-105986호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
그렇지만, 종래의 기술에서는, 복수의 셀 중에서 어느 셀이 최대 또는 최소의 셀 전압을 갖는지 알지 못하기 때문에, 복수의 셀이 직렬로 접속된 이차전지를 고정밀도로 보호하기 어렵다.
그래서, 본 개시의 1 태양은 복수의 셀이 직렬로 접속된 이차전지를 고정밀도로 보호하는 것을 가능하게 하는, 전지 제어 회로의 제공을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 개시에서는,
복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
상기 복수의 셀의 셀 전압을 각각 레벨 시프트하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압을 출력하는 최대 전압 출력 회로와,
상기 최대 전압에 기초하여, 상기 이차전지의 과충전을 검출하는 과충전 검출 회로와,
복수의 상기 출력 전압에 기초하여, 상기 복수의 셀 중 가장 전압값이 높은 셀을 특정하는 최대 전압 셀 특정 회로를 구비하는, 전지 제어 회로가 제공된다.
또한 상기 목적을 달성하기 위하여, 본 개시에서는,
복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압을 출력하는 최소 전압 출력 회로와,
상기 최소 전압에 기초하여 상기 이차전지의 과방전을 검출하는 과방전 검출 회로와, 복수의 상기 출력 전압에 기초하여, 상기 복수의 셀 중 가장 전압값이 낮은 셀을 특정하는 최소 전압 셀 특정 회로를 구비하는, 전지 제어 회로가 제공된다.
또한 상기 목적을 달성하기 위하여, 본 개시에서는,
복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 제1 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 제1 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압을 출력하는 최대 전압 출력 회로와,
복수의 상기 제1 출력 전압에 기초하여 상기 복수의 셀 중 가장 전압값이 높은 셀을 특정하는 최대 전압 셀 특정 회로와,
상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 제2 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 제2 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압을 출력하는 최소 전압 출력 회로를 구비하는, 전지 제어 회로가 제공된다.
본 개시에 의하면, 복수의 셀이 직렬로 접속된 이차전지를 고정밀도로 보호하는 것이 가능하게 된다.
도 1은 전지팩의 구성의 일례를 도시하는 도면이다.
도 2는 최대 전압 검출부의 구성의 일례를 도시하는 도면이다.
도 3은 최소 전압 검출부의 구성의 일례를 도시하는 도면이다.
도 4는 전압 검출부의 구성의 일례를 도시하는 도면이다.
도 5는 최대 전압 검출부의 구성의 다른 일례를 도시하는 도면이다.
도 6은 최소 전압 검출부의 구성의 다른 일례를 도시하는 도면이다.
도 7은 제어 회로의 제어 상태의 천이의 1 예를 도시하는 상태 천이도이다.
도 8은 전지팩의 구성의 다른 일례를 도시하는 도면이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실시형태를 도면에 따라 설명한다.
도 1은 전지팩의 구성의 일례를 도시하는 도면이다. 도 1에 도시되는 전지팩(100)은 이차전지(30)와, 전지 보호 장치(80)를 내장하여 구비한다.
이차전지(30)는 충방전 가능한 전지의 일례이다. 이차전지(30)는 플러스 단자(5)(P+ 단자)와 마이너스 단자(6)(P- 단자)에 접속된 부하(90)에 전력을 공급할 수 있다. 이차전지(30)는 플러스 단자(5)와 마이너스 단자(6)에 접속된 도시하지 않은 충전기에 의해 충전되는 것이 가능하다. 이차전지(30)의 구체예로서 리튬 이온 전지나 리튬 폴리머 전지 등을 들 수 있다. 전지팩(100)은 부하(90)에 내장되어도 되고, 외장되어도 된다.
부하(90)는 전지팩(100)의 이차전지(30)를 전원으로 하는 부하의 일례이다. 부하(90)의 구체예로서 휴대 가능한 휴대 단말 장치 등의 전자 기기를 들 수 있다. 휴대 단말 장치의 구체예로서 휴대전화, 스마트폰, 태블릿형 컴퓨터, 게임기, 텔레비전, 음악이나 영상의 플레이어, 카메라 등의 전자 기기를 들 수 있다.
이차전지(30)는 직렬로 접속된 복수의 셀(도 1에는 3개의 셀(31∼33)을 예시)을 포함하여 구성되어 있다. 이차전지(30)의 정극은 이차전지(30)에 구성되는 셀(31∼33) 중 가장 전위가 높은 최상단의 셀(33)의 정극에 접속되고, 이차전지(30)의 부극은 이차전지(30)에 구성되는 셀(31∼33) 중 가장 전위가 낮은 최하단의 셀(31)의 부극에 접속되어 있다. 또한, 셀의 정극이란 그 셀의 고전위측의 전극이며, 셀의 부극이란 그 셀의 저전위측의 전극이다.
전지 보호 장치(80)는 이차전지(30)를 전원으로 하여 동작하고, 이차전지(30)의 충방전을 제어함으로써 이차전지(30)를 과충전 등으로부터 보호하는 전지 보호 장치의 일례이다. 전지 보호 장치(80)는 플러스 단자(5)와, 마이너스 단자(6)와, 셀 밸런스 회로(20)와, 충전 제어 트랜지스터(1)와, 방전 제어 트랜지스터(2)와, 전지 보호 회로(70)를 구비한다.
플러스 단자(5)는 부하(90) 또는 충전기의 플러스측 단자에 접속되는 단자의 일례이다. 마이너스 단자(6)는 부하(90) 또는 충전기의 마이너스측 단자에 접속되는 단자의 일례이다.
이차전지(30)의 정극(셀(33)의 정극)과 플러스 단자(5)는 플러스측 전원 경로(9a)에 의해 접속되고, 이차전지(30)의 부극(셀(31)의 부극)과 마이너스 단자(6)는 마이너스측 전원 경로(9b)에 의해 접속된다. 플러스측 전원 경로(9a)는 이차전지(30)의 정극과 플러스 단자(5) 사이의 충방전 전류 경로의 일례이며, 마이너스측 전원 경로(9b)는 이차전지(30)의 부극과 마이너스 단자(6) 사이의 충방전 전류 경로의 일례이다.
이차전지(30)의 부극(셀(31)의 부극)은, 배선(51)을 통하여, VSS 단자에 접속되어 있다. 셀(31)의 정극 및 셀(32)의 부극은, 배선(52)을 통하여, V1 단자에 접속되어 있다. 셀(32)의 정극 및 셀(33)의 부극은, 배선(53)을 통하여, V2 단자에 접속되어 있다. 이차전지(30)의 정극(셀(33)의 정극)은, 배선(54)을 통하여, VDD 단자에 접속되어 있다.
셀 밸런스 회로(20)는 셀(31∼33) 사이의 셀 전압의 불균일을 저감하는 균등화 회로의 일례이다. 셀 밸런스 회로(20)는 3개의 셀 밸런스 회로부를 구비한다. 제1 셀 밸런스 회로부는 셀(31)에 배선(51, 52)을 통하여 병렬로 접속되어 있다. 제2 셀 밸런스 회로부는 셀(32)에 배선(52, 53)을 통하여 병렬로 접속되어 있다. 제3 셀 밸런스 회로부는 셀(33)에 배선(53, 54)을 통하여 병렬로 접속되어 있다.
제1 셀 밸런스 회로부는 OUT1 단자로부터의 지령 신호에 따라, 셀(31)을 방전시킨다. 제2 셀 밸런스 회로부는, OUT2 단자로부터의 지령 신호에 따라, 셀(32)을 방전시킨다. 제3 셀 밸런스 회로부는, OUT3 단자로부터의 지령 신호에 따라, 셀(33)을 방전시킨다. 셀(31∼33)의 각각의 셀 전압이 상호 동일하게 되도록, 셀(31∼33)의 각각이 방전됨으로써, 셀(31∼35) 사이의 셀 전압의 밸런스를 유지할 수 있다.
예를 들면, 제1 셀 밸런스 회로부는 방전 저항(21b)과 방전 트랜지스터(21a)가 직렬로 접속된 방전 회로를 갖는다. 마찬가지로, 제2 셀 밸런스 회로부는 방전 저항(22b)과 방전 트랜지스터(22a)가 직렬로 접속된 방전 회로를 갖고, 제3 셀 밸런스 회로부는 방전 저항(23b)과 방전 트랜지스터(23a)가 직렬로 접속된 방전 회로를 갖는다. 방전 트랜지스터(21a)가 OUT1 단자로부터의 온 지령 신호에 따라서 온으로 됨으로써, 셀(31)은, 방전 저항(21b) 및 방전 트랜지스터(21a)를 통하여, 방전된다. 방전 트랜지스터(22a)가 OUT2 단자로부터의 온 지령 신호에 따라 온으로 됨으로써, 셀(32)은, 방전 저항(22b) 및 방전 트랜지스터(22a)를 통하여, 방전된다. 방전 트랜지스터(23a)가 OUT3 단자로부터의 온 지령 신호에 따라 온으로 됨으로써, 셀(33)은, 방전 저항(23b) 및 방전 트랜지스터(23a)를 통하여, 방전된다. 방전 트랜지스터(21a, 22a, 23a)는, 예를 들면, N 채널형의 MOS(Metal Oxide Semiconductor) 트랜지스터이다.
충전 제어 트랜지스터(1)는 이차전지(30)의 충전 경로를 차단하는 충전 경로 차단부의 일례이며, 방전 제어 트랜지스터(2)는 이차전지(30)의 방전 경로를 차단하는 방전 경로 차단부의 일례이다. 도 1의 경우, 충전 제어 트랜지스터(1)는 이차전지(30)의 충전 전류가 흐르는 전원 경로(9b)를 차단하고, 방전 제어 트랜지스터(2)는 이차전지(30)의 방전 전류가 흐르는 전원 경로(9b)를 차단한다. 트랜지스터(1, 2)는 전원 경로(9b)의 도통/차단을 전환하는 스위칭 소자이며, 전원 경로(9b)에 직렬로 삽입되어 있다.
트랜지스터(1, 2)는, 예를 들면, N 채널형의 MOS 트랜지스터이다. 충전 제어 트랜지스터(1)는 충전 제어 트랜지스터(1)의 기생 다이오드의 순방향이 이차전지(30)의 방전 방향이 되도록 전원 경로(9b)에 삽입되어 있다. 방전 제어 트랜지스터(2)는 방전 제어 트랜지스터(2)의 기생 다이오드의 순방향이 이차전지(30)의 충전 방향이 되도록 전원 경로(9b)에 삽입되어 있다.
전지 보호 회로(70)는 전지 보호 장치(80)에 사용되는 전지 제어 회로의 일례이다. 전지 보호 회로(70)는 이차전지(30)의 셀(31∼33)의 보호 동작을 행하는 집적 회로(IC)이다. 전지 보호 회로(70)는 최대 전압 검출부(71), 최소 전압 검출부(72), 전압 검출부(73), 제어 회로(74)를 구비한다. 또한 전지 보호 회로(70)는 COUT 단자와, VM 단자와, DOUT 단자와, OUT1 단자, OUT2 단자, OUT3 단자, VDD 단자, VSS 단자, V1 단자, V2 단자를 구비한다.
COUT 단자는 충전 제어 트랜지스터(1)의 게이트에 접속되어, 충전 제어 트랜지스터(1)를 온 또는 오프시키는 게이트 제어 신호를 출력하는 충전 제어 단자의 일례이다. VM 단자는 트랜지스터(1, 2)와 마이너스 단자(6) 사이에서 마이너스측 전원 경로(9b)에 접속되어 있다. DOUT 단자는 방전 제어 트랜지스터(2)의 게이트에 접속되어, 방전 제어 트랜지스터(2)를 온 또는 오프시키는 게이트 제어 신호를 출력하는 방전 제어 단자의 일례이다.
제어 회로(74)는 프리 드라이버(11a)를 온시키고 또한 프리 드라이버(11b)를 오프시키는 로 레벨의 충전 제어 신호(CO_CNT)를 출력함으로써, 충전 제어 트랜지스터(1)를 온시키는 하이 레벨의 게이트 제어 신호를 COUT 단자로부터 출력시킨다. 제어 회로(74)는 충전 제어 트랜지스터(1)를 온시킴으로써 이차전지(30)를 충전하는 방향의 전류가 전원 경로(9b)에 흐르는 것을 허가한다. 한편, 제어 회로(74)는 프리 드라이버(11a)를 오프시키고 또한 프리 드라이버(11b)를 온시키는 하이 레벨의 충전 제어 신호(CO_CNT)를 출력함으로써, 충전 제어 트랜지스터(1)를 오프시키는 로 레벨의 게이트 제어 신호를 COUT 단자로부터 출력시킨다. 제어 회로(74)는 충전 제어 트랜지스터(1)를 오프시킴으로써 이차전지(30)를 충전하는 방향의 전류가 전원 경로(9b)에 흐르는 것을 금지한다.
제어 회로(74)는 프리 드라이버(12a)를 온시키고 또한 프리 드라이버(12b)를 오프시키는 로 레벨의 방전 제어 신호(DO_CNT)를 출력함으로써, 방전 제어 트랜지스터(2)를 온시키는 하이 레벨의 게이트 제어 신호를 DOUT 단자로부터 출력시킨다. 제어 회로(74)는 방전 제어 트랜지스터(2)를 온시킴으로써 이차전지(30)를 방전하는 방향의 전류가 전원 경로(9b)에 흐르는 것을 허가한다. 한편, 제어 회로(74)는 프리 드라이버(12a)를 오프시키고 또한 프리 드라이버(12b)를 온시키는 하이 레벨의 방전 제어 신호(DO_CNT)를 출력함으로써, 방전 제어 트랜지스터(2)를 오프시키는 로 레벨의 게이트 제어 신호를 DOUT 단자로부터 출력시킨다. 제어 회로(74)는 방전 제어 트랜지스터(2)를 오프시킴으로써 이차전지(30)를 방전하는 방향의 전류가 전원 경로(9b)에 흐르는 것을 금지한다.
OUT1 단자는 셀(31∼33) 간의 셀 전압의 불균일을 균일화하기 위해 셀(31)을 방전시키는 지령 신호가 출력되는 셀 방전 제어 단자의 일례이다. OUT2 단자는 셀(31∼33) 간의 셀 전압의 불균일을 균일화하기 위해 셀(32)을 방전시키는 지령 신호가 출력되는 셀 방전 제어 단자의 일례이다. OUT3 단자는 셀(31∼33) 간의 셀 전압의 불균일을 균일화하기 위해 셀(33)을 방전시키는 지령 신호가 출력되는 셀 방전 제어 단자의 일례이다.
제어 회로(74)는 프리 드라이버(21d)를 온시키고 또한 프리 드라이버(21c)를 오프시키는 로 레벨의 방전 지령 신호(OUT1_CNT)를 출력함으로써, 방전 트랜지스터(21a)를 온시키는 하이 레벨의 지령 신호를 OUT1 단자로부터 출력시킨다. 제어 회로(74)는 방전 트랜지스터(21a)를 온시킴으로써 셀(31)을 방전 저항(21b) 및 방전 트랜지스터(21a) 경유로 방전시킨다. 한편, 제어 회로(74)는 프리 드라이버(21d)를 오프시키고 또한 프리 드라이버(21c)를 온시키는 하이 레벨의 방전 지령 신호(OUT1_CNT)를 출력함으로써, 방전 트랜지스터(21a)를 오프시키는 로 레벨의 지령 신호를 OUT1 단자로부터 출력시킨다. 제어 회로(74)는 방전 트랜지스터(21a)를 오프시킴으로써 셀(31)이 방전 저항(21b) 및 방전 트랜지스터(21a) 경유로 방전하는 것을 정지시킨다.
방전 지령 신호(OUT2_CNT) 및 프리 드라이버(22d, 22c)에 의한 셀(32)의 방전 제어나, 방전 지령 신호(OUT3_CNT) 및 프리 드라이버(23d, 23c)에 의한 셀(33)의 방전 제어에 대해서도 동일하다.
VDD 단자는 전지 보호 회로(70)의 전원 단자의 일례이며, 셀(33)의 정극 및 플러스측 전원 경로(9a)에 접속되어 있다. VSS 단자는 전지 보호 회로(70)의 그라운드 단자의 일례이며, 셀(31)의 부극 및 마이너스측 전원 경로(9b)에 접속되어 있다. V1 단자 및 VSS 단자는 셀(31)의 셀 전압을 검출하기 위한 단자이다. V1 단자 및 V2 단자는 셀(32)의 셀 전압을 검출하기 위한 단자이다. V2 단자 및 VDD 단자는 셀(33)의 셀 전압을 검출하기 위한 단자이다.
최대 전압 검출부(71)는 셀(31∼33)의 각각의 셀 전압 중 최대의 셀 전압을 검출하는 회로이다. 최소 전압 검출부(72)는 셀(31∼33)의 각각의 셀 전압 중 최소의 셀 전압을 검출하는 회로이다. 전압 검출부(73)는 이차전지(30)의 과충전 등을 검출하기 위한 전압을 검출하는 회로이다. 제어 회로(74)는 이차전지(30)를 과충전 등으로부터 보호하는 동작을 제어하기 위한 회로이다. 최대 전압 검출부(71), 최소 전압 검출부(72), 전압 검출부(73), 제어 회로(74)는 모두 CPU(Central Processing Unit)를 사용하지 않고 아날로그의 논리 회로로 구성된 회로이다.
도 2는 최대 전압 검출부의 구성의 일례를 도시하는 도면이다. 도 2에 도시되는 최대 전압 검출부(71A)는 도 1에 도시되는 최대 전압 검출부(71)의 일례이다. 최대 전압 검출부(71A)는 레벨 시프트 회로(110), 최대 전압 출력 회로(120), 최대 전압 셀 특정 회로(160)를 구비한다.
레벨 시프트 회로(110)는 복수의 셀의 셀 전압을 각각 레벨 시프트하여 복수의 레벨 시프트 전압을 생성한다. 레벨 시프트 회로(110)는 3개의 레벨 시프트 회로부를 구비한다.
제1 레벨 시프트 회로부는 셀(31)의 셀 전압(VC1)을 레벨 시프트하여, 셀 전압(VC1)보다도 낮은 레벨 시프트 전압(Vc1)을 생성한다. 제1 레벨 시프트 회로부는 셀(31)에 배선(51, 52)을 통하여 병렬로 접속되어 있다. 제1 레벨 시프트 회로부는 저항(111)과 저항(112)이 직렬로 접속된 분압 회로를 갖고, 당해 분압 회로로부터 레벨 시프트 전압(Vc1)을 출력한다.
제2 레벨 시프트 회로부는 셀(32)의 셀 전압(VC2)을 레벨 시프트하고, 셀 전압(VC2)보다도 낮은 레벨 시프트 전압(Vc2)을 생성한다. 제2 레벨 시프트 회로부는 셀(32)에 배선(52, 53)을 통하여 병렬로 접속되어 있다. 제2 레벨 시프트 회로부는 저항(113)과 저항(114)이 직렬로 접속된 분압 회로를 갖고, 당해 분압 회로로부터 레벨 시프트 전압(Vc2)을 출력한다.
제3 레벨 시프트 회로부는 셀(33)의 셀 전압(VC3)을 레벨 시프트하여, 셀 전압(VC3)보다도 낮은 레벨 시프트 전압(Vc3)을 생성한다. 제3 레벨 시프트 회로부는 셀(33)에 배선(53, 54)을 통하여 병렬로 접속되어 있다. 제3 레벨 시프트 회로부는 저항(114)과 저항(115)이 직렬로 접속된 분압 회로를 갖고, 당해 분압 회로로부터 레벨 시프트 전압(Vc3)을 출력한다.
최상단의 셀(33)의 셀 전압(VC3)이 최상단의 앰프(151)의 반전 입력 단자에 그대로 입력되면, 회로의 동작 전압이 부족하거나, 전원 전압과 동일한 전압을 출력할 수 없는 등 때문에, 앰프(151)의 비반전 입력 단자에 입력되는 임계값 전압(Vd3)을 생성할 수 없다. 그 때문에 앰프(151)의 반전 입력 단자에는 셀 전압(VC3)보다도 낮은 레벨 시프트 전압(Vc3)이 입력된다.
최대 전압 출력 회로(120)는 복수의 셀 전압(이 경우, 3개의 셀 전압(VC1, VC2, VC3) 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압(Vmax)을 VSS 단자의 전위를 기준으로 출력한다. 최대 전압 출력 회로(120)는 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 복수의 레벨 시프트 전압의 각각에 대하여 갖는다. 도 2의 경우, 최대 전압 출력 회로(120)는 3개의 차동 증폭 회로(130, 140, 150)를 갖는다.
차동 증폭 회로(130)는 레벨 시프트 전압(Vc1)을 임계값 전압(Vd1)과 비교하여 출력 전압(Va1)을 생성한다. 차동 증폭 회로(140)는 레벨 시프트 전압(Vc2)을 임계값 전압(Vd2)과 비교하여 출력 전압(Va2)을 생성한다. 차동 증폭 회로(150)는 레벨 시프트 전압(Vc3)을 임계값 전압(Vd3)과 비교하여 출력 전압(Va3)을 생성한다.
최대 전압 출력 회로(120)는, 예를 들면, 출력 전압(Va1, Va2, Va3)을 동시에 서로 비교함으로써, 3개의 셀 전압(VC1, VC2, VC3) 중 가장 전압값이 높은 셀 전압에 일치하는 최대 전압(Vmax)을 출력한다. 차동 증폭 회로(130, 140, 150)의 각각의 출력부가 최대 전압(Vmax)의 출력 노드(121)에 대하여 병렬로 접속되어 있음으로써, 최대 전압 출력 회로(120)는 출력 전압(Va1, Va2, Va3)을 동시에 서로 비교할 수 있다. 도 2의 경우, 출력 트랜지스터(132, 142, 152)의 각각의 드레인이 출력 노드(121)에 대하여 병렬로 접속되어 있다.
출력 노드(121)는 VSS 단자의 전위에 저항분(예를 들면, 후술의 도 4에 도시된 저항(311, 312))을 통하여 접속되어 있다.
도 2에 있어서, 차동 증폭 회로(130)는 앰프(131), 출력 트랜지스터(132), 귀환 트랜지스터(133), 한 쌍의 트랜지스터(134, 135)에 의한 커런트 미러(137), 임계값 트랜지스터(136)를 갖는다. 출력 트랜지스터(132)는 출력 전압(Va1)이 입력되는 출력 스위칭 소자의 일례이다. 트랜지스터(132, 134, 135)는, 예를 들면, P 채널형의 MOS 트랜지스터이다. 트랜지스터(133, 136)는, 예를 들면, N 채널형의 MOS 트랜지스터이다.
앰프(131)는 반전 입력 단자에 입력되는 레벨 시프트 전압(Vc1)과 비반전 입력 단자에 입력되는 임계값 전압(Vd1)의 전압차를 증폭하고, 당해 전압차를 증폭한 전압인 출력 전압(Va1)을 출력한다.
출력 트랜지스터(132)는 게이트에 입력되는 출력 전압(Va1)의 값에 따른 전압을 드레인으로부터 출력한다. 출력 트랜지스터(132)의 드레인 출력 전압은 귀환 트랜지스터(133)의 게이트에 입력된다. 귀환 트랜지스터(133)는 게이트에 입력되는 VSS 단자 기준의 드레인 출력 전압을 전류로 변환한다. 커런트 미러(137)는 귀환 트랜지스터(133)에 의해 변환된 전류를 되돌리고, 되돌려진 전류를 임계값 트랜지스터(136)에 입력한다. 임계값 트랜지스터(136)는 커런트 미러(137)에 의해 되돌려진 전류(출력 트랜지스터(132)의 드레인 출력 전압을 변환하여 얻어진 전류)를 셀(31)의 부극의 전위를 기준으로 하는 전압으로 재변환함으로써, 임계값 전압(Vd1)을 생성한다. 임계값 트랜지스터(136)는 게이트와 드레인이 서로 접속되고, 소스가 셀(31)의 부극의 전위에 접속되어 있다.
차동 증폭 회로(140)는 앰프(141), 출력 트랜지스터(142), 귀환 트랜지스터(143), 한 쌍의 트랜지스터(144, 145)에 의한 커런트 미러(147), 임계값 트랜지스터(146)를 갖는다. 임계값 트랜지스터(146)는 커런트 미러(147)에 의해 되돌려진 전류(출력 트랜지스터(142)의 드레인 출력 전압을 변환하여 얻어진 전류)를 셀(32)의 부극의 전위를 기준으로 하는 전압으로 재변환함으로써, 임계값 전압(Vd2)을 생성한다. 임계값 트랜지스터(146)는 게이트와 드레인이 서로 접속되고, 소스가 셀(32)의 부극의 전위에 접속되어 있다. 차동 증폭 회로(140)는 차동 증폭 회로(130)와 동일한 구성을 가지므로, 차동 증폭 회로(140)의 그 밖의 구성에 대한 설명은 차동 증폭 회로(130)의 구성에 대한 상술의 설명을 원용한다.
차동 증폭 회로(150)는 앰프(151), 출력 트랜지스터(152), 귀환 트랜지스터(153), 한 쌍의 트랜지스터(154, 155)에 의한 커런트 미러(157), 임계값 트랜지스터(156)를 갖는다. 임계값 트랜지스터(156)는 커런트 미러(147)에 의해 되돌려진 전류(출력 트랜지스터(152)의 드레인 출력 전압을 변환하여 얻어진 전류)를 셀(33)의 부극의 전위를 기준으로 하는 전압으로 재변환함으로써, 임계값 전압(Vd3)을 생성한다. 임계값 트랜지스터(156)는 게이트와 드레인이 서로 접속되고, 소스가 셀(33)의 부극의 전위에 접속되어 있다. 차동 증폭 회로(150)는 차동 증폭 회로(130)와 동일한 구성을 가지므로, 차동 증폭 회로(150)의 그 밖의 구성에 대한 설명은 차동 증폭 회로(130)의 구성에 대한 상술의 설명을 원용한다.
출력 트랜지스터(132, 142, 152)는 출력 노드(121)에 대하여 병렬로 접속되어 있다. 따라서, 앰프(131, 141, 151) 중, 최대 전압(Vmax)보다도 낮은 레벨 시프트 전압이 입력되는 앰프(「비최대 앰프」라고 칭함)에서는, 반전 입력 단자에 입력되는 레벨 시프트 전압이 비반전 입력 단자에 입력되는 임계값 전압보다도 낮아진다. 그 때문에 비최대 앰프의 귀환이 끊어져, 출력 전압(Va1, Va2, Va3 중 비최대 앰프의 출력 전압은 하이 레벨이 되므로, 출력 트랜지스터(132, 142, 152) 중, 하이 레벨의 출력 전압이 입력되는 출력 트랜지스터는 오프가 된다.
한편, 앰프(131, 141, 151) 중, 최대 전압(Vmax)에 대응하는 레벨 시프트 전압이 입력되는 앰프(「최대 앰프」라고 칭함)에서는, 귀환이 걸린다. 그 때문에 최대 앰프는, 입력되는 레벨 시프트 전압과 임계값 전압이 일치하도록, 출력 트랜지스터를 동작시키는 출력 전압을 생성한다.
즉, 비최대 앰프는 최대 전압(Vmax)을 저하시키려고 하여, 출력 트랜지스터(132, 142, 152) 중 대응하는 출력 트랜지스터를 오프시킨다. 오프된 출력 트랜지스터는 무시할 수 있으므로, 가장 전압값이 높은 최대 전압(Vmax)에서 귀환이 걸린다. 따라서, 출력 노드(121)에 최대 전압(Vmax)이 생성된다.
최대 전압 셀 특정 회로(160)는 복수의 출력 전압(이 경우, 3개의 출력 전압(Va1, Va2, a3))에 기초하여, 복수의 셀(이 경우, 3개의 셀(31, 32, 33)) 중 가장 전압값이 높은 셀을 특정한다. 최대 전압 셀 특정 회로(160)는, 예를 들면, 정전류를 생성하는 정전류원(161, 163, 165)과, 판정 트랜지스터(162, 164, 166)를 구비한다. 판정 트랜지스터(162, 164, 166)는, 예를 들면, P 채널형의 MOS 트랜지스터이다.
정전류원(161)은 판정 트랜지스터(162)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(162)의 게이트에는 출력 전압(Va1)이 입력된다. 정전류원(163)은 판정 트랜지스터(164)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(164)의 게이트에는 출력 전압(Va2)이 입력된다. 정전류원(165)은 판정 트랜지스터(166)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(166)의 게이트에는 출력 전압(Va3)이 입력된다.
전술한 바와 같이, 비최대 앰프의 출력 전압은 하이 레벨이 되므로, 판정 트랜지스터(162, 164, 166) 중 비최대 앰프의 하이 레벨의 출력 전압이 입력되는 판정 트랜지스터는 오프가 된다. 최대 앰프의 출력 전압은 로 레벨이 되므로, 판정 트랜지스터(162, 164, 166) 중 최대 앰프의 로 레벨의 출력 전압이 입력되는 판정 트랜지스터는 온이 된다. 따라서, 최대 전압 셀 특정 회로(160)는, 판정 신호(Ma1, Ma2, Ma3) 중, 최대 전압(Vmax)보다도 낮은 셀 전압을 갖는 셀에 대응하는 판정 신호를 로 레벨로 출력하고, 최대 전압(Vmax)을 갖는 셀에 대응하는 판정 신호를 하이 레벨로 출력한다. 이와 같이, 최대 전압 셀 특정 회로(160)는 복수의 셀 중 가장 전압값이 높은 셀을 특정할 수 있다.
도 3은 최소 전압 검출부의 구성의 일례를 도시하는 도면이다. 도 3에 도시되는 최소 전압 검출부(72A)는 도 1에 도시되는 최소 전압 검출부(72)의 일례이다. 최소 전압 검출부(72A)는 레벨 시프트 회로(210), 최소 전압 출력 회로(220), 최소 전압 셀 특정 회로(260)를 구비한다.
레벨 시프트 회로(210)는 복수의 셀의 셀 전압을 각각 레벨 시프트하여 복수의 레벨 시프트 전압을 생성한다. 레벨 시프트 회로(210)는 저항(211∼216)을 갖는다. 레벨 시프트 회로(210)는 레벨 시프트 회로(110)(도 2 참조)와 동일한 구성을 가지므로, 레벨 시프트 회로(210)의 구성에 대한 설명은 레벨 시프트 회로(110)의 구성에 대한 상술의 설명을 원용한다. 또한 레벨 시프트 회로(210)는 레벨 시프트 회로(110)와 동일한 구성을 가지므로, 레벨 시프트 회로(110)와 공통화하여, 하나의 레벨 시프트 회로로 구성되어도 된다.
최소 전압 출력 회로(220)는 복수의 셀 전압(이 경우, 3개의 셀 전압(VC1, VC2, VC3)) 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압(Vmin)을 VSS 단자의 전위를 기준으로 출력한다. 최소 전압 출력 회로(220)는 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 복수의 레벨 시프트 전압의 각각에 대하여 갖는다. 도 3의 경우, 최소 전압 출력 회로(220)는 3개의 차동 증폭 회로(230, 240, 250)를 갖는다.
차동 증폭 회로(230)는 레벨 시프트 전압(Vc1)을 임계값 전압(Ve1)과 비교하여 출력 전압(Vb1)을 생성한다. 차동 증폭 회로(240)는 레벨 시프트 전압(Vc2)을 임계값 전압(Ve2)과 비교하여 출력 전압(Vb2)을 생성한다. 차동 증폭 회로(250)는 레벨 시프트 전압(Vc3)을 임계값 전압(Ve3)과 비교하여 출력 전압(Vb3)을 생성한다.
최소 전압 출력 회로(220)는, 예를 들면, 출력 전압(Vb1, Vb2, Vb3)을 동시에 서로 비교함으로써, 3개의 셀 전압(VC1, VC2, VC3) 중 가장 전압값이 낮은 셀 전압에 일치하는 최소 전압(Vmin)을 출력한다. 차동 증폭 회로(230, 240, 250)의 각각의 출력부가 최소 전압(Vmin)의 출력 노드(221)에 대하여 직렬로 접속되어 있음으로써, 최소 전압 출력 회로(220)는 출력 전압(Vb1, Vb2, Vb3)을 동시에 서로 비교할 수 있다. 도 3의 경우, 출력 트랜지스터(232, 242, 252)의 각각의 드레인이 출력 노드(221)에 대하여 직렬로 접속되어 있다.
출력 노드(221)는 VSS 단자의 전위에 저항분(예를 들면, 후술의 도 4에 도시된 저항(321, 322))을 통하여 접속되어 있다.
도 3에 있어서, 차동 증폭 회로(230)는 앰프(231), 출력 트랜지스터(232), 귀환 트랜지스터(233), 한 쌍의 트랜지스터(234, 235)에 의한 커런트 미러(237), 임계값 트랜지스터(236)를 갖는다. 차동 증폭 회로(240)는 앰프(241), 출력 트랜지스터(242), 귀환 트랜지스터(243), 한 쌍의 트랜지스터(244, 245)에 의한 커런트 미러(247), 임계값 트랜지스터(246)를 갖는다. 차동 증폭 회로(250)는 앰프(251), 출력 트랜지스터(252), 귀환 트랜지스터(253), 한 쌍의 트랜지스터(254, 255)에 의한 커런트 미러(257), 임계값 트랜지스터(256)를 갖는다.
차동 증폭 회로(230, 240, 250)는 차동 증폭 회로(130)(도 2 참조)와 동일한 구성을 가지므로, 차동 증폭 회로(230, 240, 250)의 구성에 대한 설명은 차동 증폭 회로(130)의 구성에 대한 상술의 설명을 원용한다.
출력 트랜지스터(232, 242, 252)는 출력 노드(221)에 대하여 직렬로 접속되어 있다. 앰프(231, 241, 251) 중, 최소 전압(Vmin)보다도 높은 레벨 시프트 전압이 입력되는 앰프(「비최소 앰프」라고 칭함)에서는, 반전 입력 단자에 입력되는 레벨 시프트 전압이 비반전 입력 단자에 입력되는 임계값 전압보다도 높아진다. 그 때문에 출력 전압(Vb1, Vb2, Vb3) 중, 비최소 앰프의 출력 전압은 로 레벨이 되므로, 출력 트랜지스터(232, 242, 252) 중 로 레벨의 출력 전압이 입력되는 출력 트랜지스터는 완전히 온이 된다.
한편, 앰프(231, 241, 251) 중, 최소 전압(Vmin)에 대응하는 레벨 시프트 전압이 입력되는 앰프(「최소 앰프」라고 칭함)는 귀환이 걸린다. 그 때문에 최소 앰프는 입력되는 레벨 시프트 전압과 임계값 전압이 일치하도록, 출력 트랜지스터를 동작시키는 출력 전압을 생성한다. 따라서, 출력 노드(221)에 최소 전압(Vmin)이 생성된다.
즉, 비최소 앰프는 최소 전압(Vmin)을 상승시키려고 하여, 출력 트랜지스터(232, 242, 252) 중 대응하는 출력 트랜지스터를 완전히 온시킨다(즉, 출력 트랜지스터는 선형 영역에서 동작함). 완전히 온 된 출력 트랜지스터는 무시할 수 있으므로, 가장 전압값이 낮은 최소 전압(Vmin)에서 귀환이 걸린다. 따라서, 출력 노드(221)에 최소 전압(Vmin)이 생성된다.
최소 전압 셀 특정 회로(260)는 복수의 출력 전압(이 경우, 3개의 출력 전압(Vb1, Vb2, Vb3))에 기초하여, 복수의 셀(이 경우, 3개의 셀(31, 32, 33)) 중 가장 전압값이 낮은 셀을 특정한다. 최소 전압 셀 특정 회로(260)는, 예를 들면, 정전류를 생성하는 정전류원(261, 263, 265)과, 판정 트랜지스터(262, 264, 266)를 구비한다. 판정 트랜지스터(262, 264, 266)는, 예를 들면, P 채널형의 MOS 트랜지스터이다.
정전류원(261)은 판정 트랜지스터(262)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(262)의 게이트에는 출력 전압(Vb1)이 입력된다. 정전류원(263)은 판정 트랜지스터(264)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(264)의 게이트에는 출력 전압(Vb2)이 입력된다. 정전류원(265)은 판정 트랜지스터(266)의 드레인에 직렬로 접속된 회로이다. 판정 트랜지스터(266)의 게이트에는 출력 전압(Vb3)이 입력된다.
전술한 바와 같이, 비최소 앰프의 출력 전압은 로 레벨이 되므로, 판정 트랜지스터(262, 264, 266) 중 비최소 앰프의 로 레벨의 출력 전압이 입력되는 판정 트랜지스터는 온으로 된다. 최소 앰프의 출력 전압은 하이 레벨이 되므로, 판정 트랜지스터(262, 264, 266) 중, 최소 앰프의 하이 레벨의 출력 전압이 입력되는 판정 트랜지스터는 오프가 된다. 따라서, 최소 전압 셀 특정 회로(260)는 판정 신호(Mi1, Mi2, Mi3) 중, 최소 전압(Vmin)보다도 높은 셀 전압을 갖는 셀에 대응하는 판정 신호를 하이 레벨로 출력하고, 최소 전압(Vmin)을 갖는 셀에 대응하는 판정 신호를 로 레벨로 출력한다. 이와 같이, 최소 전압 셀 특정 회로(260)는 복수의 셀 중 가장 전압값이 낮은 셀을 특정할 수 있다.
도 4는 전압 검출부의 구성의 일례를 도시하는 도면이다. 도 4에 도시되는 전압 검출부(73)는 도 1에 도시되는 전압 검출부(73)의 일례이다. 전압 검출부(73)는 과충전 검출 회로(310), 과방전 검출 회로(320), 차전압 증폭 회로(330), 셀 밸런스 제어 검출 회로(340), 단선 검출 회로(350)를 구비한다.
과충전 검출 회로(310)는 최대 전압(Vmax)에 기초하여 이차전지(30)의 과충전을 검출한다. 과충전 검출 회로(310)는 최대 전압(Vmax)이 소정의 과충전 검출 임계값을 초과하는지 아닌지를 검출하고, 최대 전압(Vmax)이 소정의 과충전 검출 임계값을 초과하는 것이 검출된 경우, 과충전 검출 신호(OVP)를 출력한다. 과충전 검출 회로(310)는, 예를 들면, 최대 전압(Vmax)을 저항(311)과 저항(312)으로 분압한 전압을 검출 전압(314)과 비교하는 컴퍼레이터(313)를 갖고, 최대 전압(Vmax)이 소정의 과충전 검출 임계값을 초과하는지 아닌지를 컴퍼레이터(313)에 의해 검출한다.
과방전 검출 회로(320)는 최소 전압(Vmin)에 기초하여, 이차전지(30)의 과방전을 검출한다. 과방전 검출 회로(320)는 최소 전압(Vmin)이 소정의 과방전 검출 임계값을 하회하는지 아닌지를 검출하고, 최소 전압(Vmin)이 소정의 과방전 검출 임계값을 하회하는 것이 검출된 경우, 과방전 검출 신호(UVP)를 출력한다. 과방전 검출 회로(320)는, 예를 들면, 최소 전압(Vmin)을 저항(321)과 저항(322)으로 분압한 전압을 검출 전압(315)과 비교하는 컴퍼레이터(323)를 갖고, 최소 전압(Vmin)이 소정의 과방전 검출 임계값을 하회하는지 아닌지를 컴퍼레이터(323)에 의해 검출한다.
차전압 증폭 회로(330)는 최대 전압(Vmax)과 최소 전압(Vmin)의 차분(D)에 비례하는 차전압(VDIFF)을 출력한다. 차전압 증폭 회로(330)는, 예를 들면, 저항(331, 332, 334, 335)과 앰프(333)를 구비하고, 최대 전압(Vmax)으로부터 최소 전압(Vmin)을 감산한 차분(D)에 비례하는 차전압(VDIFF)을 출력한다.
셀 밸런스 제어 검출 회로(340)는 차전압(VDIFF)이 소정의 셀 밸런스 제어 임계값(VCB)을 초과하는지 아닌지를 검출하고, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 초과하는 것이 검출된 경우, 셀 밸런스 제어 허가 신호(CB)를 출력한다. 셀 밸런스 제어 검출 회로(340)는, 예를 들면, 차전압(VDIFF)과 셀 밸런스 제어 임계값(VCB)을 비교하는 컴퍼레이터(343)를 갖는다. 셀 밸런스 제어 임계값(VCB)은 기준전압(344)이 저항(341)과 저항(342)에 의해 분압됨으로써 생성된다.
단선 검출 회로(350)는 차전압(VDIFF)이 소정의 단선 검출 임계값(VOW)을 초과하는지 아닌지를 검출하고, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 검출된 경우, 단선 검출 신호(OW)를 출력한다. 단선 검출 회로(350)는, 예를 들면, 차전압(VDIFF)과 단선 검출 임계값(VOW)을 비교하는 컴퍼레이터(353)를 갖는다. 단선 검출 임계값(VOW)은 기준전압(344)이 저항(351)과 저항(352)에 의해 분압됨으로써 생성된다. 단선 검출 임계값(VOW)은 셀 밸런스 제어 임계값(VCB)보다도 높게 설정되어 있다.
도 5는 최대 전압 검출부의 구성의 다른 일례를 나타내는 도면이다. 도 5에 도시되는 최대 전압 검출부(71B)는, 도 1에 도시되는 최대 전압 검출부(71)의 일례이다. 최대 전압 검출부(71B)는 레벨 시프트 회로(410), 최대 전압 출력 회로(420), 최대 전압 셀 특정 회로(460)를 구비한다.
레벨 시프트 회로(410)는 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성한다. 레벨 시프트 회로(410)는 입력부가 셀의 정극에 접속되는 레벨 시프트 소자와, 당해 레벨 시프트 소자의 출력부와 공통 그라운드 사이에 접속된 정전류원이 직렬로 접속된 레벨 시프트 회로부를, 복수의 셀의 각각에 대하여 구비한다. 도 5의 경우, 레벨 시프트 회로(410)는 3개의 레벨 시프트 회로부를 구비한다.
제1 레벨 시프트 회로부는 셀(31)의 셀 전압(VC1)을 레벨 시프트 하여, 셀 전압(VC1)보다도 낮은 레벨 시프트 전압(VC1-Vth)을 생성한다. 제1 레벨 시프트 회로부는 N 채널형의 MOS 트랜지스터(416)와 정전류원(413)이 직렬로 접속된 구성을 갖는다. MOS 트랜지스터(416)는 게이트가 V1 단자에 접속되고, 소스가 정전류원(413)에 접속되고, 드레인이 VDD 단자에 접속된다. 레벨 시프트 전압(VC1-Vth)에 있어서의 Vth는 MOS 트랜지스터(416)의 게이트-소스 간의 임계값 전압이다. 정전류원(413)에 의해 생성된 정전류가 MOS 트랜지스터(416)에 흐름으로써, 레벨 시프트 전압(VC1-Vth)이 MOS 트랜지스터(416)의 소스로부터 출력된다.
제2 레벨 시프트 회로부는 셀(32)의 셀 전압(VC2)을 레벨 시프트 하여, 셀 전압(VC2)보다도 낮은 레벨 시프트 전압(VC2-Vth)을 생성한다. 제2 레벨 시프트 회로부는 N 채널형의 MOS 트랜지스터(415)와 정전류원(412)이 직렬로 접속된 구성을 갖는다. MOS 트랜지스터(415)는 게이트가 V2 단자에 접속되고, 소스가 정전류원(412)에 접속되고, 드레인이 VDD 단자에 접속된다. 레벨 시프트 전압(VC2-Vth)에 있어서의 Vth는 MOS 트랜지스터(415)의 게이트-소스 간의 임계값 전압이다. 정전류원(412)에 의해 생성된 정전류가 MOS 트랜지스터(415)에 흐름으로써, 레벨 시프트 전압(VC2-Vth)이 MOS 트랜지스터(415)의 소스로부터 출력된다.
제3 레벨 시프트 회로부는 셀(33)의 셀 전압(VC3)을 레벨 시프트 하여, 셀 전압(VC3)보다도 낮은 레벨 시프트 전압(VC3-Vth)을 생성한다. 제3 레벨 시프트 회로부는 N 채널형의 MOS 트랜지스터(414)와 정전류원(411)이 직렬로 접속된 구성을 갖는다. MOS 트랜지스터(414)는 게이트가 VDD 단자에 접속되고, 소스가 정전류원(411)에 접속되고, 드레인이 VDD 단자에 접속된다. 레벨 시프트 전압(VC3-Vth)에 있어서의 Vth는 MOS 트랜지스터(414)의 게이트-소스 간의 임계값 전압이다. 정전류원(411)에 의해 생성된 정전류가 MOS 트랜지스터(414)에 흐름으로써, 레벨 시프트 전압(VC3-Vth)이 MOS 트랜지스터(414)의 소스로부터 출력된다.
MOS 트랜지스터(414∼416)는, 각각, 입력부가 셀의 정극에 접속되는 레벨 시프트 소자의 일례이다. 정전류원(411∼413)은, 각각, 레벨 시프트 소자의 출력부와 공통 그라운드 사이에 접속된 정전류원의 일례이다.
MOS 트랜지스터(416)의 게이트가 V1 단자에 접속됨으로써, V1 단자에 흐르는 단자 전류를 대략 0으로 할 수 있다. 또한 V1 단자는 하이 임피던스가 되므로, V1 단자에 접속되는 셀(31, 32)의 셀 전압을 고정밀도로 검출할 수 있다. 마찬가지로, MOS 트랜지스터(415)의 게이트가 V2 단자에 접속됨으로써, V2 단자에 흐르는 단자 전류를 대략 0으로 할 수 있다. 또한 V2 단자는 하이 임피던스가 되므로, V2 단자에 접속되는 셀(32, 33)의 셀 전압을 고정밀도로 검출할 수 있다.
최상단의 셀(33)의 셀 전압(VC3)이 최상단의 앰프(451)의 반전 입력 단자에 그대로 입력되면, 회로의 동작 전압이 부족하거나, 전원 전압과 동일한 전압을 출력할 수 없는 등 때문에, 앰프(451)의 비반전 입력 단자에 입력되는 임계값 전압(Vmax-Vth)을 생성할 수 없다. 그 때문에 앰프(451)의 반전 입력 단자에는, 셀 전압(VC3)보다도 낮은 레벨 시프트 전압(VC3-Vth)이 입력된다.
최대 전압 출력 회로(420)는 복수의 셀 전압(이 경우, 3개의 셀 전압(VC1, VC2, VC3)) 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압(Vmax)을 VSS 단자의 전위를 기준으로 출력한다. 최대 전압 출력 회로(420)는 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 복수의 레벨 시프트 전압의 각각에 대하여 갖는다. 도 5의 경우, 최대 전압 출력 회로(420)는 3개의 차동 증폭 회로(430, 440, 450)를 갖는다.
차동 증폭 회로(430)는 레벨 시프트 전압(VC1-Vth)을 임계값 전압(Vmax-Vth)과 비교하여 출력 전압(Va1)을 생성한다. 차동 증폭 회로(440)는 레벨 시프트 전압(VC2-Vth)을 임계값 전압(Vmax-Vth)과 비교하여 출력 전압(Va2)을 생성한다. 차동 증폭 회로(450)는 레벨 시프트 전압(VC3-Vth)을 임계값 전압(Vmax-Vth)과 비교하여 출력 전압(Va3)을 생성한다.
최대 전압 출력 회로(420)는, 예를 들면, 출력 전압(Va1, Va2, Va3)을 동시에 서로 비교함으로써, 3개의 셀 전압(VC1, VC2, VC3) 중 전압값이 높은 셀 전압에 일치하는 최대 전압(Vmax)을 출력한다. 차동 증폭 회로(430, 440, 450)의 각각의 출력부가 최대 전압(Vmax)의 출력 노드(433)에 대하여 병렬로 접속되어 있음으로써, 최대 전압 출력 회로(420)는 출력 전압(Va1, Va2, Va3)을 동시에 서로 비교할 수 있다. 도 5의 경우, 출력 트랜지스터(432, 442, 452)의 각각의 드레인이 출력 노드(433)에 대하여 병렬로 접속되어 있다.
출력 노드(433)는 VSS 단자의 전위에 저항분(예를 들면, 도 4에 도시된 저항(311, 312)을 통하여 접속되어 있다.
도 5에 있어서, 최대 전압 출력 회로(420)는 출력 트랜지스터(432, 442, 452), 전압 전류 변환부(471), 커런트 미러(472), 전류 전압 변환부(473), 보정 회로(474)를 구비한다. 차동 증폭 회로(430, 440, 450)의 기능은 상술의 차동 증폭 회로(130, 140, 150)와 동일하다.
전압 전류 변환부(471)는 최대 전압(Vmax)을 전류로 변환한다. 전압 전류 변환부(471)는 MOS 트랜지스터(421)와 정전류원(422)에 의해, 최대 전압(Vmax)보다도 낮은 변환 전압(Vmax-Vth)을 생성한다. 변환 전압(Vmax-Vth)에 있어서의 Vth는 MOS 트랜지스터(421)의 게이트-소스 간의 임계값 전압이다. 변환 전압(Vmax-Vth)이 MOS 트랜지스터(423)의 게이트에 입력됨으로써, 저항(424)에 전류가 흐른다. 이것에 의해, 전압 전류 변환부(471)는 최대 전압(Vmax)을 최대 전압(Vmax)에 대응하는 전류로 변환할 수 있다.
커런트 미러(472)는 전압 전류 변환부(471)에 의해 변환된 전류를 트랜지스터(425, 435, 445, 455)에 의해 되돌리고, 되돌린 전류를 임계값 트랜지스터(436, 446, 456)에 각각 입력한다.
임계값 트랜지스터(436) 및 저항(437)은 커런트 미러(472)에 의해 되돌려진 전류를 셀(31)의 부극의 전위를 기준으로 하는 전압으로 재변환함으로써, 임계값 전압(Vmax-Vth)을 생성한다. 임계값 트랜지스터(136)는 게이트와 드레인이 서로 접속되고, 소스가 저항(437)을 통하여 셀(31)의 부극의 전위에 접속되어 있다. 임계값 트랜지스터(446) 및 저항(447), 임계값 트랜지스터(456) 및 저항(457)에 대해서도 동일하다.
출력 트랜지스터(432, 442, 452)는 출력 노드(433)에 대하여 병렬로 접속되어 있다. 따라서, 도 2의 경우와 같이, 출력 전압(Va1, Va2, Va3) 중 비최대 앰프의 출력 전압은 하이 레벨이 되므로, 출력 트랜지스터(432, 442, 452) 중 하이 레벨의 출력 전압이 입력되는 출력 트랜지스터는 오프가 된다. 한편, 도 2의 경우와 동일하게, 최대 앰프는, 입력되는 레벨 시프트 전압과 임계값 전압이 일치하도록, 출력 트랜지스터를 동작시키는 출력 전압을 생성한다. 따라서, 출력 노드(433)에 최대 전압(Vmax)이 생성된다.
보정 회로(474)는 MOS 트랜지스터(446) 및 저항(447)으로부터 V1 단자에 흐르는 단자 전류(V1 단자 전류)가 감소하도록, V1 단자 전류와 동일한 보정 전류를 트랜지스터(429)에 의해 끌어들인다. 이것에 의해, 셀(31∼33)의 셀 전압 간의 불균일이 V1 단자 전류에 의해 커지는 것을 억제할 수 있다.
마찬가지로, 보정 회로(474)는 MOS 트랜지스터(456) 및 저항(457)으로부터 V2 단자에 흐르는 단자 전류(V2 단자 전류)가 감소하도록, V2 단자 전류와 동일한 보정 전류를 트랜지스터(428)에 의해 끌어들인다. 이것에 의해, 셀(31∼33)의 셀 전압 간의 불균일이 V2 단자 전류에 의해 커지는 것을 억제할 수 있다.
보정 회로(474)는 커런트 미러(472)의 트랜지스터(426)에 의해 되돌려진 전류를 트랜지스터(427)에 끌어들임으로써, 트랜지스터(428, 429)에 의한 전류의 인입량을 조정하는 커런트 미러이다.
최대 전압 셀 특정 회로(460)는 복수의 출력 전압(이 경우, 3개의 출력 전압(Va1, Va2, Va3))에 기초하여, 복수의 셀(이 경우, 3개의 셀(31, 32, 33)) 중 가장 전압값이 높은 셀을 특정한다. 최대 전압 셀 특정 회로(460)는, 예를 들면, 정전류를 생성하는 정전류원(461, 463, 465)과, 판정 트랜지스터(462, 464, 466)를 구비한다. 최대 전압 셀 특정 회로(460)의 구성은 상술의 최대 전압 셀 특정 회로(160)와 동일하다.
도 6은 최소 전압 검출부의 구성의 다른 일례를 도시하는 도면이다. 도 6에 도시되는 최소 전압 검출부(72B)는 도 1에 도시되는 최소 전압 검출부(72)의 일례이다. 최소 전압 검출부(72B)는 레벨 시프트 회로(510), 최소 전압 출력 회로(520), 최소 전압 셀 특정 회로(560)를 구비한다.
레벨 시프트 회로(510)는 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성한다. 레벨 시프트 회로(510)는 정전류원(511∼513)과, MOS 트랜지스터(514∼516)를 갖는다. 레벨 시프트 회로(510)는 레벨 시프트 회로(410)(도 5 참조)와 동일한 구성을 가지므로, 레벨 시프트 회로(510)의 구성에 대한 설명은 레벨 시프트 회로(410)의 구성에 대한 상술의 설명을 원용한다. 또한 레벨 시프트 회로(510)는 레벨 시프트 회로(410)와 동일한 구성을 가지므로, 레벨 시프트 회로(410)와 공통화하여, 하나의 레벨 시프트 회로로 구성되어도 된다.
최소 전압 출력 회로(520)는 복수의 셀 전압(이 경우, 3개의 셀 전압(VC1, VC2, VC3)) 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압(Vmin)을 VSS 단자의 전위를 기준으로 출력한다. 최소 전압 출력 회로(520)는 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 복수의 레벨 시프트 전압의 각각에 대하여 갖는다. 도 6의 경우, 최소 전압 출력 회로(520)는 3개의 차동 증폭 회로(530, 540, 550)를 갖는다.
최소 전압 출력 회로(520)는, 예를 들면, 출력 전압(Vb1, Vb2, Vb3)을 동시에 서로 비교함으로써, 3개의 셀 전압(VC1, VC2, VC3) 중 가장 전압값이 낮은 셀 전압에 일치하는 최소 전압(Vmin)을 출력한다. 차동 증폭 회로(530, 540, 550)의 각각의 출력부가 최소 전압(Vmin)의 출력 노드(533)에 대하여 직렬로 접속되어 있음으로써, 최소 전압 출력 회로(520)는 출력 전압(Vb1, Vb2, Vb3)을 동시에 서로 비교할 수 있다. 도 6의 경우, 출력 트랜지스터(532, 542, 552)의 각각의 드레인이 출력 노드(533)에 대하여 직렬로 접속되어 있다.
출력 노드(533)는 VSS 단자의 전위에 저항분(예를 들면, 도 4에 도시된 저항(321, 322))을 통하여 접속되어 있다.
도 6에 있어서, 최소 전압 출력 회로(520)는 출력 트랜지스터(532, 542, 552), 전압 전류 변환부(571), 커런트 미러(572), 전류 전압 변환부(573), 보정 회로(574)를 구비한다. 차동 증폭 회로(530, 540, 550)의 기능은 상술의 차동 증폭 회로(430, 440, 450)와 동일하다.
전압 전류 변환부(571)는 MOS 트랜지스터(521, 523)와, 정전류원(522)과, 저항(524)을 구비한다. 커런트 미러(572)는 트랜지스터(525, 526, 535, 545, 555)를 구비한다. 전류 전압 변환부(573)는 임계값 트랜지스터(536, 546, 556)와 저항(537, 547, 557)을 구비한다. 보정 회로(574)는 트랜지스터(527∼529)를 구비한다. 차동 증폭 회로(530, 540, 550)는 차동 증폭 회로(430, 440, 450)(도 5 참조)와 동일한 구성을 가지므로, 차동 증폭 회로(530, 540, 550)의 구성에 대한 설명은 차동 증폭 회로(430, 440, 450)의 구성에 대한 상술의 설명을 원용한다.
최소 전압 셀 특정 회로(560)는 복수의 출력 전압(이 경우, 3개의 출력 전압(Vb1, Vb2, Vb3))에 기초하여 복수의 셀(이 경우, 3개의 셀(31, 32, 33)) 중 가장 전압값이 낮은 셀을 특정한다. 최소 전압 셀 특정 회로(560)는 정전류원(561, 563, 565)과, 판정 트랜지스터(562, 564, 566)를 구비한다. 최소 전압 셀 특정 회로(560)의 구성은 상술의 최소 전압 셀 특정 회로(260)와 동일하다.
도 7은 도 1에 도시되는 제어 회로(74)의 제어 상태의 천이의 1 예를 도시하는 상태 천이도이다. 「High」는 그 단자에서의 신호 레벨이 하이 레벨인 것을 의미하고, 「Low」는 그 단자에서의 신호 레벨이 로 레벨인 것을 나타낸다.
제어 회로(74)는, 통상 상태에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 초과하는 것이 도 4의 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 최대 전압 셀 특정 회로에서 특정된 셀을 방전시킨다. 셀 밸런스 제어 검출 회로(340)는, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 초과하는 것이 검출된 경우, 셀 밸런스 제어 허가 신호(CB)를 출력한다.
제어 회로(74)는, 판정 신호(Ma1)가 하이 레벨일 때, OUT1 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT1_CNT)를 출력함으로써, 셀(31)을 방전시킨다(셀 밸런스 제어 상태 1). 제어 회로(74)는 판정 신호(Ma2)가 하이 레벨일 때, OUT2 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT2_CNT)를 출력함으로써, 셀(32)을 방전시킨다(셀 밸런스 제어 상태 2). 제어 회로(74)는, 판정 신호(Ma3)가 하이 레벨일 때, OUT3 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT3_CNT)를 출력함으로써, 셀(33)을 방전시킨다(셀 밸런스 제어 상태 3).
이와 같이, 최대 전압 셀 특정 회로에 의해 특정된, 최대 전압(Vmax)을 갖는 셀을 강제적으로 방전시킬 수 있다. 따라서, 셀 간의 셀 전압의 불균일을 고정밀도로 억제할 수 있어, 이차전지(30)를 고정밀도로 보호할 수 있다.
제어 회로(74)는, 어느 하나의 셀 밸런스 제어 상태에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 하회하는 것이 도 4의 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 셀 밸런스 제어에 의해 셀 전압의 불균일이 억제되었다고 판정한다. 제어 회로(74)는, 이 경우, 최대 전압 셀 특정 회로에서 특정된 셀을 방전시키는 것을 정지시킨다. 이것에 의해, 각 셀 밸런스 제어 상태로부터 통상 상태로 천이한다.
한편, 제어 회로(74)는, 어느 하나의 셀 밸런스 제어 상태에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 도 4의 단선 검출 회로(350)에 의해 검출된 경우, 최대 전압 셀 특정 회로에서 특정된 셀에 접속되는 배선이 단선되었다고 판정한다. 어느 하나의 셀 밸런스 제어 상태는 최대 전압 셀 특정 회로에서 특정된 셀의 방전을 지령하고 있는 상태를 나타낸다.
예를 들면, 도 1에 있어서, 셀(33)의 셀 전압이 최대 전압(Vmax)일 때에 셀(33)의 부극에 접속되는 배선(53)이 단선되어 있었을 경우를 생각한다. 이 경우, 판정 신호(Ma3)가 하이 레벨이 되므로, 제어 회로(74)는 OUT3 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT3_CNT)를 출력함으로써, 셀(33)을 방전시킨다(셀 밸런스 제어 상태 3). 이 때, 방전 트랜지스터(23a)는 온이 된다. 방전 트랜지스터(23a)가 온의 상태에서, 배선(53)이 단선되어 있지 않으면, 셀(33)의 셀 전압이, 그대로, 최대 전압 검출부(71)와 최소 전압 검출부(72)의 각각에 입력된다. 그러나, 방전 트랜지스터(23a)가 온의 상태에서, 배선(53)이 단선되어 있으면, 대략 0의 전압이 최대 전압 검출부(71)와 최소 전압 검출부(72)의 각각에 입력된다. 따라서, 배선(53)이 단선되어 있는 경우, 최소 전압 출력 회로로부터 출력되는 최소 전압(Vmin)은 저하되어 대략 0이 되고, 차전압(VDIFF)이 상승한다. 따라서, 제어 회로(74)는 셀 밸런스 제어 상태 3에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(33)에 접속되는 배선(53)과 배선(54) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 3).
예를 들면, 제어 회로(74)는, 단선 검출 상태 3에 있어서, COUT 단자의 신호 레벨을 로 레벨로 하는 충전 제어 신호(CO_CNT)를 출력함으로써, 이차전지(30)의 충전을 금지해도 된다. 또는, 제어 회로(74)는, 단선 검출 상태 3에 있어서, DOUT 단자의 신호 레벨을 로 레벨로 하는 방전 제어 신호(DO_CNT)를 출력함으로써, 이차전지(30)의 방전을 금지해도 된다.
제어 회로(74)는, 단선 검출 상태 3에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 하회하는 것이 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 단선이 해소되었다(배선(53)과 배선(54)의 접속 상태가 정상으로 되었다)고 판정한다. 이 경우, 제어 회로(74)의 제어 상태는 단선 검출 상태 3으로부터 통상 상태로 천이한다.
마찬가지로, 제어 회로(74)는, 셀 밸런스 제어 상태 1에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(31)에 접속되는 배선(51)과 배선(52) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 1). 제어 회로(74)는 단선 검출 상태 1에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 하회하는 것이 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 단선이 해소되었다(배선(51)과 배선(52)의 접속 상태가 정상으로 되었다)고 판정한다. 이 경우, 제어 회로의 제어 상태는 단선 검출 상태 1로부터 통상 상태로 천이한다.
마찬가지로, 제어 회로(74)는 셀 밸런스 제어 상태 2에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(32)에 접속되는 배선(52)과 배선(53) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 2). 제어 회로(74)는, 단선 검출 상태 2에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 하회하는 것이 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 단선이 해소되었다(배선(52)과 배선(53)의 접속 상태가 정상으로 되었다)고 판정한다. 이 경우, 제어 회로(74)의 제어 상태는 단선 검출 상태 2로부터 통상 상태로 천이한다.
제어 회로(74)는 셀 밸런스 제어를 실시하는 타이밍 이외에도 단선 체크를 실시할 수 있도록, 통상 상태에 있어서, 최소 전압(Vmin)과 단선 체크 임계값(VOWH)의 대소 관계를 비교해도 된다. 마찬가지로, 제어 회로(74)는 셀 밸런스 제어를 실시하는 타이밍 이외에도 단선 체크를 실시할 수 있도록, 통상 상태에 있어서, 최대 전압(Vmax)과 단선 체크 임계값(VOWL)의 대소 관계를 비교해도 된다. 단선 체크 임계값(VOWH, VOWL)은 단선 검출 임계값(VOW)보다도 높게 설정된 전압이다. 단선 체크 임계값(VOWH)은 단선 체크 임계값(VOWL)보다도 높게 설정된 전압이다.
제어 회로(74)는, 최소 전압(Vmin)이 단선 체크 임계값(VOWH)을 초과하는 것이 전압 검출부(73)에 의해 검출된 경우, 각 셀이 충전되어 이차전지(30)의 축전 상태가 만충 상태에 근접해 있다고 판정할 수 있다. 한편, 제어 회로(74)는 최대 전압(Vmax)이 단선 체크 임계값(VOWL)을 하회하는 것이 전압 검출부(73)에 의해 검출된 경우, 각 셀이 방전되어 이차전지(30)의 축전 상태가 빈 상태에 근접해 있다고 판정할 수 있다. 즉, 제어 회로(74)는 이차전지(30)의 충전 도중과 방전 도중에 있어서 단선 체크를 실시할 수 있다. 제어 회로(74)는, 예를 들면, 각 셀에 접속되는 배선의 단선 체크를 셀 단위로 차례로 실시한다.
제어 회로(74)는, 통상 상태에 있어서, 최소 전압(Vmin)이 단선 체크 임계값(VOWH)을 초과하는 것이 전압 검출부(73)에 의해 검출된 경우, 단선 체크를 위해 셀(31)을 방전시킨다(단선 체크 상태 1). 또는, 제어 회로(74)는, 통상 상태에 있어서, 최대 전압(Vmax)이 단선 체크 임계값(VOWL)을 하회하는 것이 전압 검출부(73)에 의해 검출된 경우, 단선 체크를 위해 셀(31)을 방전시킨다(단선 체크 상태 1). 제어 회로(74)는, 단선 체크 상태 1에 있어서, OUT1 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT1_CNT)를 출력함으로써, 셀(31)을 방전시킨다.
제어 회로(74)는, 단선 체크 상태 1에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(31)에 접속되는 배선(51)과 배선(52) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 1). 한편, 제어 회로(74)는, 단선 체크 상태 1에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(31)에 접속되는 배선(51)과 배선(52) 모두가 단선되지 않았다고 판정할 수 있다.
제어 회로(74)는 단선 체크 상태 1에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 단선 체크를 위해 셀(32)을 방전시킨다(단선 체크 상태 2). 제어 회로(74)는 단선 체크 상태 2에 있어서, OUT2 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT2_CNT)를 출력함으로써, 셀(32)을 방전시킨다.
제어 회로(74)는 단선 체크 상태 2에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(32)에 접속되는 배선(52)과 배선(53) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 2). 한편, 제어 회로(74)는, 단선 체크 상태 2에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(32)에 접속되는 배선(52)과 배선(53) 모두가 단선되지 않은 것으로 판정할 수 있다.
제어 회로(74)는, 단선 체크 상태 2에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 단선 체크를 위해 셀(33)을 방전시킨다(단선 체크 상태 3). 제어 회로(74)는 단선 체크 상태 3에 있어서, OUT3 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT3_CNT)를 출력함으로써, 셀(33)을 방전시킨다.
제어 회로(74)는, 단선 체크 상태 3에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 초과하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(33)에 접속되는 배선(53)과 배선(54) 중 어느 하나가 단선되었다고 판정할 수 있다(단선 검출 상태 3). 한편, 제어 회로(74)는, 단선 체크 상태 3에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 셀(33)에 접속되는 배선(53)과 배선(54) 모두가 단선되지 않은 것으로 판정할 수 있다.
단선 체크 상태 3에 있어서, 차전압(VDIFF)이 단선 검출 임계값(VOW)을 하회하는 것이 단선 검출 회로(350)에 의해 검출된 경우, 제어 회로(74)의 제어 상태는 단선 체크 상태 3으로부터 통상 상태로 천이한다.
또한, 도 7에는 도시되어 있지 않지만, 제어 회로(74)는, 통상 상태에 있어서, 과충전 검출 신호(OVP)(도 4 참조)가 출력되었을 때, 충전 제어 트랜지스터(1)를 오프시키는 로 레벨의 신호를 COUT 단자로부터 출력시킨다. 이것에 의해, 방전 제어 트랜지스터(2)의 온 상태/오프 상태에 관계없이, 이차전지(30)에 구성되는 셀(31∼33)을 과충전으로부터 보호할 수 있다.
또한 도 7에는 도시되어 있지 않지만, 제어 회로(74)는, 통상 상태에 있어서, 과방전 검출 신호(UVP)(도 4 참조)가 출력되었을 때, 방전 제어 트랜지스터(2)를 오프시키는 로 레벨의 신호를 DOUT 단자로부터 출력시킨다. 이것에 의해, 충전 제어 트랜지스터(1)의 온 상태/오프 상태에 관계없이, 이차전지(30)에 구성되는 셀(31∼33)을 과방전으로부터 보호할 수 있다.
또한 제어 회로(74)는, 통상 상태에 있어서, 차전압(VDIFF)이 셀 밸런스 제어 임계값(VCB)을 초과하는 것이 도 4의 셀 밸런스 제어 검출 회로(340)에 의해 검출된 경우, 최소 전압 셀 특정 회로에서 특정된 셀 이외의 셀을 방전시켜 셀 밸런스 제어를 실시해도 된다. 예를 들면, 제어 회로(74)는 판정 신호(Mi1)가 로 레벨이고 또한 판정 신호(Mi2, Mi3)가 하이 레벨일 때, OUT2, OUT3 단자의 신호 레벨을 하이 레벨로 하는 방전 지령 신호(OUT2_CNT, OUT3_CNT)를 출력함으로써, 셀(32, 33)을 방전시킨다. 판정 신호(Mi2) 또는 판정 신호(Mi3)가 로 레벨일 때도 마찬가지이다.
도 8은 전지팩의 구성의 다른 일례를 도시하는 도면이다. 도 8에 도시되는 전지팩(1000)은 이차전지(30)와, 전지 보호 장치(800)를 내장하여 구비한다. 도 8의 전지팩(1000)의 구성 중 도 1의 전지팩(100)과 동일한 구성에 대한 설명은, 상술의 설명을 원용함으로써 생략한다. 전지 보호 장치(800)는 셀 밸런스 회로(720)와, 전지 보호 회로(700)를 구비한다.
셀 밸런스 회로(720)는 이차전지(30)에 포함되는 4개의 셀(31∼34) 간의 셀 전압의 불균일을 저감하는 균등화 회로의 일례이다. 셀 밸런스 회로(720)는 4개의 셀 밸런스 회로부를 구비한다. 제1 셀 밸런스 회로부는 셀(31)에 배선(51, 52)을 통하여 병렬로 접속되어 있다. 제2 셀 밸런스 회로부는 셀(32)에 배선(52, 53)을 통하여 병렬로 접속되어 있다. 제3 셀 밸런스 회로부는 셀(33)에 배선(53, 54)을 통하여 병렬로 접속되어 있다. 제4 셀 밸런스 회로부는 셀(34)에 배선(54, 55)을 통하여 병렬로 접속되어 있다. 배선(51∼55)은, 각각, VSS 단자, V1 단자, V2 단자, V3 단자, VDD 단자에 접속되어 있다.
제1 셀 밸런스 회로부는, OUT1 단자로부터의 지령 신호에 따라, 셀(31)을 방전시킨다. 제2 셀 밸런스 회로부는, OUT1 단자로부터의 지령 신호에 따라, 셀(32)을 방전시킨다. 제3 셀 밸런스 회로부는, OUT2 단자로부터의 지령 신호에 따라, 셀(33)을 방전시킨다. 제4 셀 밸런스 회로부는, OUT2 단자로부터의 지령 신호에 따라, 셀(34)을 방전시킨다. 즉, 하나의 OUT 단자로부터의 지령 신호에 따라, 2셀분의 셀 밸런스 제어를 행함으로써 셀 밸런스 제어용의 출력 단자의 수를 셀 수의 절반 정도로 줄일 수 있다.
예를 들면, 전지 보호 회로(700)는 디코더(75)와, 6개의 스위치(75a∼75f)를 구비한다.
디코더(75)는 셀(31)을 방전시키는 것을 지령하는 방전 지령 신호(OUT1_CNT)가 입력된 경우, 스위치(75a∼75f) 중 스위치(75a)만을 온시킨다. 이것에 의해, OUT1 단자의 레벨은 VSS 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(725)는 온이 되고, NMOS 방전 트랜지스터(726)는 오프가 된다. 따라서, 셀(31)을 방전 저항(721) 및 PMOS 방전 트랜지스터(725)를 경유하여 방전시킬 수 있다.
디코더(75)는 셀(31)을 방전시키는 것을 지령하는 방전 지령 신호(OUT1_CNT)가 입력되지 않고 또한 셀(32)을 방전시킬 것을 지령하는 방전 지령 신호(OUT2_CNT)가 입력되지 않는 경우, 스위치(75a∼75f) 중 스위치(75b)만을 온시킨다. 이것에 의해, OUT1 단자의 레벨은 V1 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(725)는 오프가 되고, NMOS 방전 트랜지스터(726)는 오프가 된다. 따라서, 셀(31, 32)의 셀 밸런스 제어에 의한 방전을 정지할 수 있다.
디코더(75)는 셀(32)을 방전시킬 것을 지령하는 방전 지령 신호(OUT2_CNT)가 입력된 경우, 스위치(75a∼75f) 중 스위치(75c)만을 온시킨다. 이것에 의해, OUT1 단자의 레벨은 V2 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(725)는 오프가 되고, NMOS 방전 트랜지스터(726)는 온이 된다. 따라서, 셀(32)을 방전 저항(722) 및 NMOS 방전 트랜지스터(726)를 경유하여 방전시킬 수 있다.
디코더(75)는, 셀(33)을 방전시킬 것을 지령하는 방전 지령 신호(OUT3_CNT)가 입력된 경우, 스위치(75a∼75f) 중 스위치(75d)만을 온시킨다. 이것에 의해, OUT2 단자의 레벨은 V2 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(727)는 온 이 되고, NMOS 방전 트랜지스터(728)는 오프가 된다. 따라서, 셀(33)을 방전 저항(723) 및 PMOS 방전 트랜지스터(727)를 경유하여 방전시킬 수 있다.
디코더(75)는 셀(33)을 방전시킬 것을 지령하는 방전 지령 신호(OUT3_CNT)가 입력되지 않고 또한 셀(34)을 방전시킬 것을 지령하는 방전 지령 신호(OUT4_CNT)가 입력되지 않는 경우, 스위치(75a∼75f) 중 스위치(75e)만을 온시킨다. 이것에 의해, OUT2 단자의 레벨은 V3 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(727)는 오프가 되고, NMOS 방전 트랜지스터(728)는 오프가 된다. 따라서, 셀(33, 34)의 셀 밸런스 제어에 의한 방전을 정지할 수 있다.
디코더(75)는, 셀(34)을 방전시킬 것을 지령하는 방전 지령 신호(OUT4_CNT)가 입력된 경우, 스위치(75a∼75f) 중 스위치(75f)만을 온시킨다. 이것에 의해, OUT2 단자의 레벨은 VDD 단자의 전위로 전환되기 때문에, PMOS 방전 트랜지스터(727)는 오프가 되고, NMOS 방전 트랜지스터(728)는 온이 된다. 따라서, 셀(34)을 방전 저항(724) 및 NMOS 방전 트랜지스터(728)를 경유하여 방전시킬 수 있다.
이와 같이, 하나의 OUT 단자의 출력 레벨을 3값으로 함으로써, 하나의 OUT 단자로 2셀분의 셀 밸런스 제어가 가능하게 된다.
이상, 본 발명의 바람직한 실시예에 대해 상세히 설명했지만, 본 발명은 상술한 실시예에 제한되지 않으며, 본 발명의 범위를 일탈하지 않고, 상술한 실시예에 여러 변형, 개량, 치환 및 조합을 행할 수 있다.
예를 들면, 이차전지(30)에 구성되는 셀의 직렬수는 임의이다. 또한 트랜지스터(1, 2)의 배치 위치는 도시의 위치에 대하여 서로 치환되어도 된다.
또한 충전 제어용 트랜지스터(1) 및 방전 제어용 트랜지스터(2)가 마이너스측 전원 경로(9b)에 삽입된 형태에 한정되지 않고, 충전 제어용 트랜지스터(1) 및 방전 제어용 트랜지스터(2)가 플러스측 전원 경로(9a)에 삽입되어도 된다.
또한 셀 밸런스 회로는 전지 보호 회로의 외부에 배치되어도 된다.
1 충전 제어용 트랜지스터
2 방전 제어용 트랜지스터
20, 720 셀 밸런스 회로
30 이차전지
31∼34 셀
51∼55 배선
70, 700 전지 보호 회로
71, 71A 최대 전압 검출부
72, 72A 최소 전압 검출부
73 전압 검출부
74 제어 회로
75 디코더
80, 800 전지 보호 장치
90 부하
100, 1000 전지팩
110, 210, 410, 510 레벨 시프트 회로
120, 420 최대 전압 출력 회로
130, 140, 150, 230, 240, 250 차동 증폭 회로
160, 460 최대 전압 셀 특정 회로
220, 520 최소 전압 출력 회로
260, 560 최소 전압 셀 특정 회로
310 과충전 검출 회로
320 과방전 검출 회로
330 차전압 증폭 회로
340 셀 밸런스 제어 검출 회로
350 단선 검출 회로
430, 440, 450, 530, 540, 550 차동 증폭 회로

Claims (13)

  1. 복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
    상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
    상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압을 출력하는 최대 전압 출력 회로와,
    상기 최대 전압에 기초하여, 상기 이차전지의 과충전을 검출하는 과충전 검출 회로와,
    복수의 상기 출력 전압에 기초하여, 상기 복수의 셀 중 가장 전압값이 높은 셀을 특정하는 최대 전압 셀 특정 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  2. 제 1 항에 있어서,
    복수의 상기 차동 증폭 회로는, 각각, 상기 출력 전압이 입력되는 출력 스위칭 소자를 갖고,
    복수의 상기 출력 스위칭 소자는 상기 최대 전압의 출력 노드에 대하여 병렬로 접속되어 있는 것을 특징으로 하는 전지 제어 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 최대 전압 출력 회로는 상기 최대 전압을 전류로 변환하고, 변환한 전류를 상기 복수의 셀의 각각의 부극의 전위를 기준으로 하는 전압으로 재변환함으로써 상기 임계값 전압을 생성하는 것을 특징으로 하는 전지 제어 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 최대 전압 셀 특정 회로에서 특정된 셀을 방전시키는 제어 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  5. 복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
    상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
    상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압을 출력하는 최소 전압 출력 회로와,
    상기 최소 전압에 기초하여, 상기 이차전지의 과방전을 검출하는 과방전 검출 회로와,
    복수의 상기 출력 전압에 기초하여, 상기 복수의 셀 중 가장 전압값이 낮은 셀을 특정하는 최소 전압 셀 특정 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  6. 제 5 항에 있어서,
    복수의 상기 차동 증폭 회로는, 각각, 상기 출력 전압이 입력되는 출력 스위칭 소자를 갖고,
    복수의 상기 출력 스위칭 소자는 상기 최소 전압의 출력 노드에 대하여 직렬로 접속되어 있는 것을 특징으로 하는 전지 제어 회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 최소 전압 출력 회로는 상기 최소 전압을 전류로 변환하고, 변환한 전류를 상기 복수의 셀의 각각의 부극의 전위를 기준으로 하는 전압으로 재변환 함으로써 상기 임계값 전압을 생성하는 것을 특징으로 하는 전지 제어 회로.
  8. 복수의 셀이 직렬로 접속된 이차전지를 보호하는 전지 보호 장치에 사용되는 전지 제어 회로로서,
    상기 복수의 셀의 셀 전압을 각각 레벨 시프트 하여 복수의 레벨 시프트 전압을 생성하는 레벨 시프트 회로와,
    상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 제1 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 제1 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 높은 셀 전압에 대응하는 최대 전압을 출력하는 최대 전압 출력 회로와,
    복수의 상기 제1 출력 전압에 기초하여, 상기 복수의 셀 중 가장 전압값이 높은 셀을 특정하는 최대 전압 셀 특정 회로와,
    상기 복수의 레벨 시프트 전압 중 대응하는 레벨 시프트 전압을 임계값 전압과 비교하여 제2 출력 전압을 생성하는 차동 증폭 회로를 상기 복수의 레벨 시프트 전압의 각각에 대하여 갖고, 복수의 상기 제2 출력 전압을 동시에 비교함으로써, 복수의 상기 셀 전압 중 가장 전압값이 낮은 셀 전압에 대응하는 최소 전압을 출력하는 최소 전압 출력 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  9. 제 8 항에 있어서,
    상기 최대 전압과 상기 최소 전압의 차가 미리 정해진 단선 검출 임계값을 초과하는지 아닌지를 검출하는 단선 검출 회로와,
    상기 복수의 셀 중 하나의 셀의 방전을 지령하고 있는 상태에서 상기 차가 상기 단선 검출 임계값을 초과하는 것이 상기 단선 검출 회로에 의해 검출된 경우, 상기 하나의 셀에 접속되는 배선이 단선되었다고 판정하는 제어 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  10. 제 9 항에 있어서,
    상기 하나의 셀은 상기 최대 전압 셀 특정 회로에서 특정된 셀인 것을 특징으로 하는 전지 제어 회로.
  11. 제 8 항에 있어서,
    상기 최대 전압과 상기 최소 전압의 차가 미리 정해진 셀 밸런스 제어 임계값을 초과하는지 아닌지를 검출하는 셀 밸런스 제어 검출 회로와,
    상기 차가 상기 셀 밸런스 제어 임계값을 초과하는 것이 상기 셀 밸런스 제어 검출 회로에 의해 검출된 경우, 상기 최대 전압 셀 특정 회로에서 특정된 셀을 방전시키는 제어 회로를 구비하는 것을 특징으로 하는 전지 제어 회로.
  12. 제 11 항에 있어서,
    상기 최대 전압과 상기 최소 전압의 차가 상기 셀 밸런스 제어 임계값보다도 높은 단선 검출 임계값을 초과하는지 아닌지를 검출하는 단선 검출 회로를 구비하고,
    상기 제어 회로는, 상기 최대 전압 셀 특정 회로에서 특정된 셀의 방전을 지령하고 있는 상태에서 상기 차가 상기 단선 검출 임계값을 초과하는 것이 상기 단선 검출 회로에 의해 검출된 경우, 상기 최대 전압 셀 특정 회로에서 특정된 셀에 접속되는 배선이 단선되었다고 판정하는 것을 특징으로 하는 전지 제어 회로.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 레벨 시프트 회로는 입력부가 셀의 정극에 접속되는 레벨 시프트 소자와, 상기 레벨 시프트 소자의 출력부와 공통 그라운드 사이에 접속된 정전류원이 직렬로 접속된 레벨 시프트 회로부를 상기 복수의 셀의 각각에 대하여 구비하고,
    복수의 상기 레벨 시프트 회로부는, 각각, 상기 복수의 셀 중 대응하는 셀의 셀 전압보다도 낮은 레벨 시프트 전압을 상기 출력부로부터 출력하는 것을 특징으로 하는 전지 제어 회로.

KR1020170083243A 2016-09-13 2017-06-30 전지 제어 회로 KR102355691B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-178656 2016-09-13
JP2016178656A JP6741945B2 (ja) 2016-09-13 2016-09-13 電池制御回路

Publications (2)

Publication Number Publication Date
KR20180029840A true KR20180029840A (ko) 2018-03-21
KR102355691B1 KR102355691B1 (ko) 2022-01-26

Family

ID=61561033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170083243A KR102355691B1 (ko) 2016-09-13 2017-06-30 전지 제어 회로

Country Status (5)

Country Link
US (1) US10594146B2 (ko)
JP (1) JP6741945B2 (ko)
KR (1) KR102355691B1 (ko)
CN (1) CN107819341B (ko)
TW (1) TWI765907B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190651A (zh) * 2019-06-19 2019-08-30 南京中感微电子有限公司 一种电池组的多阈值电量均衡方法及系统
KR20210039189A (ko) * 2019-10-01 2021-04-09 현대오트론 주식회사 과전류 및 저전류 보호회로를 구비한 배터리 모니터링 시스템 및 그것의 과전류 및 저전류 보호 방법
WO2023080414A1 (ko) * 2021-11-03 2023-05-11 삼성전자주식회사 복수의 배터리들을 포함하는 전자 장치 및 이의 동작 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017108099B4 (de) * 2017-04-13 2019-03-28 Universität der Bundeswehr München Stromrichter für Energieübertragung
CN108512280B (zh) * 2018-05-04 2023-06-30 厦门芯阳科技股份有限公司 一种串联电池组均衡充电控制方法
US10983172B2 (en) 2018-05-18 2021-04-20 Maxim Integrated Products, Inc. Systems and methods for software-configurable battery monitoring system
US11539221B2 (en) * 2019-06-11 2022-12-27 Ablic Inc. Charge-discharge control circuit including cell balancing circuits, cell balance detection circuits, overcharge detection circuits, and a control circuit
KR102262097B1 (ko) * 2019-06-11 2021-06-09 주식회사 피플웍스 Ess의 셀 밸런싱부 전원 라인 차단 장치
JP7395235B2 (ja) * 2020-02-03 2023-12-11 エイブリック株式会社 充放電制御回路及びこれを備えたバッテリ装置
CN111289939B (zh) * 2020-03-13 2021-08-03 深圳市创芯微微电子有限公司 电池断线检测电路
IL273496A (en) * 2020-03-22 2021-09-30 Irp Nexus Group Ltd A system and application for managing a battery array
TWI726687B (zh) * 2020-04-16 2021-05-01 財團法人工業技術研究院 電池系統、電壓平衡程序之控制方法與平衡電量之計算方法
WO2023218604A1 (ja) * 2022-05-12 2023-11-16 株式会社 東芝 電池モジュール

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105986A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd パック電池
KR20060128615A (ko) * 2005-06-09 2006-12-14 오끼 덴끼 고오교 가부시끼가이샤 최대전압 검출회로 및 최소전압 검출회로
JP2009165206A (ja) * 2007-12-28 2009-07-23 Honda Motor Co Ltd 充放電装置
KR20130086362A (ko) * 2010-11-16 2013-08-01 로베르트 보쉬 게엠베하 자율 배터리 밸런싱
KR20140043626A (ko) * 2012-10-02 2014-04-10 미쓰미덴기가부시기가이샤 전지 보호 회로 및 전지 보호 장치 및 전지 팩

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530336A (en) * 1992-09-17 1996-06-25 Sony Corporation Battery protection circuit
US5581170A (en) * 1994-12-12 1996-12-03 Unitrode Corporation Battery protector
JP3398304B2 (ja) * 1997-07-31 2003-04-21 東芝電池株式会社 二次電池の電圧測定回路およびこれを用いた保護回路
US5869950A (en) * 1997-10-30 1999-02-09 Lockheed Martin Corp. Method for equalizing the voltage of traction battery modules of a hybrid electric vehicle
JPH11355904A (ja) * 1998-06-08 1999-12-24 Honda Motor Co Ltd バッテリ状態検出装置およびバッテリ状態検出ユニット
US6018227A (en) * 1998-06-22 2000-01-25 Stryker Corporation Battery charger especially useful with sterilizable, rechargeable battery packs
US6157252A (en) * 1998-09-09 2000-12-05 The Engineering Consortium, Inc. Battery polarity insensitive integrated circuit amplifier
JP2001224138A (ja) * 2000-02-07 2001-08-17 Hitachi Ltd 蓄電装置及び蓄電器の電圧検出方法
US6377024B1 (en) * 2001-03-23 2002-04-23 The Boeing Company Method and system for charge equalization of lithium-ion batteries
JP4000098B2 (ja) * 2003-07-09 2007-10-31 三洋電機株式会社 電池の保護回路を備える電源装置
JP4238095B2 (ja) * 2003-08-29 2009-03-11 矢崎総業株式会社 組電池の電圧検出装置
JP2007520180A (ja) * 2003-10-14 2007-07-19 ブラック　アンド　デッカー　インク 電池パックの障害状態からの保護を提供するべく適合された二次電池、電動工具、充電器、及び電池パック用の保護方法、保護回路、及び保護装置
JP2005160169A (ja) * 2003-11-21 2005-06-16 Texas Instr Japan Ltd バッテリ保護回路
JP3795499B2 (ja) * 2003-12-26 2006-07-12 富士重工業株式会社 蓄電素子の電圧均等化装置
US7253589B1 (en) * 2004-07-09 2007-08-07 National Semiconductor Corporation Dual-source CMOS battery charger
JP4186916B2 (ja) * 2004-11-18 2008-11-26 株式会社デンソー 組電池管理装置
US7719284B2 (en) * 2004-11-30 2010-05-18 Keihin Corporation Apparatus for measuring voltage
CN1818681A (zh) * 2005-01-21 2006-08-16 三洋电机株式会社 电压－频率转换装置及其基准电压变更方法
JP4589888B2 (ja) * 2006-03-23 2010-12-01 株式会社ケーヒン 電池電圧測定回路、およびバッテリｅｃｕ
US7352155B2 (en) * 2006-06-12 2008-04-01 O2Micro International Ltd. Apparatus and method for detecting battery pack voltage
US7812568B2 (en) * 2006-12-07 2010-10-12 Sanyo Electric Co., Ltd. Voltage detecting circuit
JP5386075B2 (ja) * 2007-09-28 2014-01-15 株式会社日立製作所 多直列電池制御システム
JP5250230B2 (ja) * 2007-09-28 2013-07-31 株式会社日立製作所 車両用電源システムおよび電池セル制御用集積回路
JP5459946B2 (ja) * 2007-09-28 2014-04-02 株式会社日立製作所 車両用直流電源装置
JP5127383B2 (ja) * 2007-09-28 2013-01-23 株式会社日立製作所 電池用集積回路および該電池用集積回路を使用した車両用電源システム
JP5469813B2 (ja) * 2008-01-29 2014-04-16 株式会社日立製作所 車両用電池システム
US8063643B2 (en) * 2008-03-05 2011-11-22 Liebert Corporation System and method for measuring battery internal resistance
JP5422917B2 (ja) * 2008-05-20 2014-02-19 ミツミ電機株式会社 充電制御用半導体集積回路および充電装置
JP2009301791A (ja) * 2008-06-11 2009-12-24 Nissan Motor Co Ltd 燃料電池システムの故障診断装置
JP5331493B2 (ja) * 2009-01-13 2013-10-30 日立ビークルエナジー株式会社 電池制御装置
US8350528B2 (en) * 2009-02-04 2013-01-08 Samsung Sdi Co., Ltd. Battery pack and balancing method of battery cells
JP2010226789A (ja) * 2009-03-19 2010-10-07 Oki Semiconductor Co Ltd 過電流検出回路および電源装置
KR101539052B1 (ko) * 2009-03-24 2015-07-29 페어차일드코리아반도체 주식회사 저전압 및 과전압 검출 회로 및 그 구동 방법
JP5133926B2 (ja) * 2009-03-26 2013-01-30 株式会社日立製作所 車両用電池システム
EP2413420B1 (en) * 2009-03-27 2018-11-21 Hitachi, Ltd. Electric storage device
US20110115436A1 (en) * 2009-09-16 2011-05-19 National Semiconductor Corporation Active cell and module balancing for batteries or other power supplies
EP2806482B1 (en) * 2009-09-28 2017-06-28 Hitachi, Ltd. Battery system
JP5537364B2 (ja) * 2009-09-30 2014-07-02 株式会社東芝 通信回路、組電池装置及び車両
JP5423805B2 (ja) * 2009-10-27 2014-02-19 ミツミ電機株式会社 充放電制御回路、半導体集積回路、充放電制御方法及び充放電制御プログラム
US8629679B2 (en) * 2009-12-29 2014-01-14 O2Micro, Inc. Circuits and methods for measuring cell voltages in battery packs
JP5470073B2 (ja) * 2010-02-05 2014-04-16 日立ビークルエナジー株式会社 電池制御装置および電池システム
JP2011199993A (ja) * 2010-03-18 2011-10-06 Rohm Co Ltd 充電制御装置、負荷駆動装置
JP5847995B2 (ja) * 2010-04-27 2016-01-27 ラピスセミコンダクタ株式会社 半導体装置
JP5700756B2 (ja) * 2010-04-28 2015-04-15 矢崎総業株式会社 複数組電池の電圧測定装置
JP5499944B2 (ja) * 2010-06-29 2014-05-21 株式会社リコー 定電流回路及び定電流回路を使用した発光ダイオード駆動装置
US8436620B2 (en) * 2010-09-02 2013-05-07 Texas Instruments Incorporated Voltage monitoring using bitstream signal processing
JP5606857B2 (ja) * 2010-09-30 2014-10-15 ラピスセミコンダクタ株式会社 組電池システム、昇圧手段の異常診断方法、電池監視ｉｃ、半導体装置、及び半導体装置の昇圧手段の異常診断方法
JP5606871B2 (ja) * 2010-10-26 2014-10-15 ラピスセミコンダクタ株式会社 半導体回路、半導体装置、配線の異常診断方法、及び異常診断プログラム
PL2458705T3 (pl) * 2010-11-25 2019-07-31 Belenos Clean Power Holding Ag System pomiaru komórek ogniwa paliwowego
JP5152310B2 (ja) * 2010-12-03 2013-02-27 株式会社デンソー 組電池の電圧検出装置
DE112012001144T5 (de) * 2011-03-07 2013-11-28 A123 Systems, Inc. Verfahren zum opportunistischen Ausgleichen von Ladung zwischen Batteriezellen
US9018892B2 (en) * 2011-03-23 2015-04-28 Indian Institute Of Technology Bombay Photo-voltaic array fed switched capacitor DC-DC converter based battery charging for Li-Ion batteries
CN102185159B (zh) * 2011-04-19 2013-08-14 吴粤滨 基本单元锂电池组模块、多级锂电池组及充放电均衡方法
US9209630B2 (en) * 2011-05-20 2015-12-08 Ford Global Technologies, Llc Active battery cell balancing methods with variable duration discharge
US9136509B2 (en) * 2011-05-27 2015-09-15 Apple Inc. Battery cell with an integrated pouch metal foil terminal
JP5798887B2 (ja) * 2011-10-31 2015-10-21 株式会社日立製作所 蓄電システム
FR2983364B1 (fr) * 2011-11-29 2014-01-24 Accumulateurs Fixes Procede d'equilibrage des tensions d'elements electrochimiques disposes dans plusieurs branches en parallele
US20130257381A1 (en) * 2012-03-29 2013-10-03 Steven Diamond Peak-equalized battery charge balancing
WO2014075630A1 (en) * 2012-11-19 2014-05-22 Shenzhen Byd Auto R & D Company Limited Protective device and protective system for battery assembly
CN104823347B (zh) * 2012-12-03 2018-10-02 丰田自动车株式会社 蓄电系统
US9537327B2 (en) * 2012-12-21 2017-01-03 Lite-On Electronics (Guangzhou) Co., Ltd. Battery cell balancing control system and battery management method thereof
JP5991299B2 (ja) * 2012-12-26 2016-09-14 株式会社デンソー 組電池の電圧検出装置
CN103941189A (zh) * 2013-01-18 2014-07-23 拉碧斯半导体株式会社 电池监视系统、半导体装置、电池组系统及电池监视ic
EP2973935B1 (en) * 2013-03-15 2018-10-31 GLX Power Systems Inc. Method and apparatus for creating a dynamically reconfigurable energy storage device
JP5920291B2 (ja) * 2013-08-02 2016-05-18 株式会社デンソー 組電池の均等化装置
JP2015057013A (ja) * 2013-09-13 2015-03-23 株式会社デンソー 組電池の均等化装置
CN103490389B (zh) * 2013-09-25 2016-06-15 无锡中感微电子股份有限公司 电池保护电路及系统
JP6479320B2 (ja) * 2014-02-25 2019-03-06 ラピスセミコンダクタ株式会社 電池監視システムおよび電池監視チップ
JP6378003B2 (ja) * 2014-08-27 2018-08-22 ラピスセミコンダクタ株式会社 半導体装置、電池監視システム、及び半導体装置の起動方法
JP6303963B2 (ja) * 2014-09-30 2018-04-04 株式会社デンソー 電池監視システム
WO2016072002A1 (ja) * 2014-11-07 2016-05-12 株式会社日立製作所 蓄電管理システム
JP6624782B2 (ja) * 2014-12-25 2019-12-25 ラピスセミコンダクタ株式会社 半導体装置及び電池電圧の測定方法
JP6621256B2 (ja) * 2015-07-16 2019-12-18 ラピスセミコンダクタ株式会社 半導体装置、電池監視装置および電池セルの電圧検出方法
JP6628552B2 (ja) * 2015-10-28 2020-01-08 ラピスセミコンダクタ株式会社 半導体装置およびセル電圧の測定方法
US10291048B2 (en) * 2016-04-08 2019-05-14 Gbatteries Energy Canada Inc. Battery charging based on real-time battery characterization

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105986A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd パック電池
KR20060128615A (ko) * 2005-06-09 2006-12-14 오끼 덴끼 고오교 가부시끼가이샤 최대전압 검출회로 및 최소전압 검출회로
JP2009165206A (ja) * 2007-12-28 2009-07-23 Honda Motor Co Ltd 充放電装置
KR20130086362A (ko) * 2010-11-16 2013-08-01 로베르트 보쉬 게엠베하 자율 배터리 밸런싱
KR20140043626A (ko) * 2012-10-02 2014-04-10 미쓰미덴기가부시기가이샤 전지 보호 회로 및 전지 보호 장치 및 전지 팩

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190651A (zh) * 2019-06-19 2019-08-30 南京中感微电子有限公司 一种电池组的多阈值电量均衡方法及系统
KR20210039189A (ko) * 2019-10-01 2021-04-09 현대오트론 주식회사 과전류 및 저전류 보호회로를 구비한 배터리 모니터링 시스템 및 그것의 과전류 및 저전류 보호 방법
WO2023080414A1 (ko) * 2021-11-03 2023-05-11 삼성전자주식회사 복수의 배터리들을 포함하는 전자 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
CN107819341B (zh) 2022-04-26
US20180076638A1 (en) 2018-03-15
TWI765907B (zh) 2022-06-01
JP2018046629A (ja) 2018-03-22
US10594146B2 (en) 2020-03-17
KR102355691B1 (ko) 2022-01-26
CN107819341A (zh) 2018-03-20
TW201813239A (zh) 2018-04-01
JP6741945B2 (ja) 2020-08-19

Similar Documents

Publication Publication Date Title
KR102355691B1 (ko) 전지 제어 회로
US10790679B2 (en) Battery protection circuit and device, battery pack, and battery protection method
US9048677B2 (en) Semiconductor device for protecting secondary battery, battery pack, and electronic device using same
JP4982274B2 (ja) バッテリ状態監視回路及びバッテリ装置
US9933493B2 (en) Battery management system
US8773073B2 (en) Battery protection circuit, battery protection device, and battery pack
US8941360B2 (en) Battery state monitoring circuit and battery device
JP7174285B2 (ja) 二次電池保護回路、二次電池保護集積回路及び電池パック
KR101201139B1 (ko) 배터리 팩의 보호 회로 장치
US9081069B2 (en) Protection IC and method of monitoring a battery voltage
US10090690B2 (en) Secondary battery protection circuit
CN106611984B (zh) 一种电池管理方法及系统
US20190181665A1 (en) Rechargeable battery protection integrated circuit, rechargeable battery protection device, and battery pack
US20130241471A1 (en) Charge control circuit and battery device
KR101892950B1 (ko) 전지 보호 회로 및 전지 보호 장치 및 전지 팩
JP2019106884A (ja) 電池制御回路、電池制御装置及び電池パック
JP6477845B1 (ja) 電池制御回路
CN113206520A (zh) 充放电控制电路以及具备该电路的电池装置
KR20220153500A (ko) 이차전지 보호 회로, 전지 팩, 전지 시스템 및 이차전지 보호 방법
KR20220029380A (ko) 제어 시스템, 제어 방법 및 이차전지 보호 집적 회로
JP5619540B2 (ja) 充電装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right