KR20170095731A - 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법 - Google Patents

보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법 Download PDF

Info

Publication number
KR20170095731A
KR20170095731A KR1020170012584A KR20170012584A KR20170095731A KR 20170095731 A KR20170095731 A KR 20170095731A KR 1020170012584 A KR1020170012584 A KR 1020170012584A KR 20170012584 A KR20170012584 A KR 20170012584A KR 20170095731 A KR20170095731 A KR 20170095731A
Authority
KR
South Korea
Prior art keywords
copper
current density
holes
hole
filling
Prior art date
Application number
KR1020170012584A
Other languages
English (en)
Other versions
KR102070039B1 (ko
Inventor
자야라주 나가라잔
바스타드 리온
Original Assignee
롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 filed Critical 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨
Publication of KR20170095731A publication Critical patent/KR20170095731A/ko
Application granted granted Critical
Publication of KR102070039B1 publication Critical patent/KR102070039B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H05K3/424—Plated through-holes or plated via connections characterised by electroplating method by direct electroplating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1653—Two or more layers with at least one layer obtained by electroless plating and one layer obtained by electroplating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/38—Coating with copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/12—Process control or regulation
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/34—Pretreatment of metallic surfaces to be electroplated
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/54—Electroplating of non-metallic surfaces
    • C25D5/56—Electroplating of non-metallic surfaces of plastics
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0094—Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Automation & Control Theory (AREA)
  • Electroplating And Plating Baths Therefor (AREA)

Abstract

직류 도금 방법은 보이드 형성을 억제하고, 딤플을 감소시키며 노듈을 제거한다. 상기 방법은 고 전류 밀도에서 구리를 전기도금한 후 더 낮은 전류 밀도에서 전기도금하여 스루홀을 충진하는 것을 포함한다.

Description

보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법{METHOD OF FILLING THROUGH-HOLES TO REDUCE VOIDS AND OTHER DEFECTS}
본 발명은 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 미리 결정된 기간 동안 높은 전류 밀도 후 미리 결정된 기간 동안 낮은 전류 밀도를 인가하는 직류 사이클을 이용하여 스루홀을 충진함으로써 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법에 관한 것이다.
고밀도 상호연결은 스루홀(through-hole)을 갖는 인쇄 회로 기판의 제조에서 중요한 설계이다. 이러한 장치의 소형화는 더 얇은 코어 재료, 감소된 라인 폭 및 더 작은 직경 스루홀의 조합에 의존한다. 스루홀의 직경은 75 μm 내지 125 μm의 범위이다. 구리 도금에 의해 스루홀을 충진하는 것은 더 높은 종횡비(aspect ratio)로 인해 점점 더 어려워졌다. 이는 더 큰 보이드(void) 및 더 깊은 딤플(dimple)을 야기한다. 스루홀 충진의 또 다른 문제는 이들이 충진되는 방식이다. 한쪽 끝이 닫힌 비아(via)와 달리 스루홀은 기판을 통과하며, 양 끝이 개방되어 있다. 비아는 아래에서 위로 충진된다. 대조적으로, 스루홀이 구리로 충진될 때, 구리는 스루홀의 중심에 있는 벽에 증착되기 시작하는 경향이 있으며 여기서 그것은 중심을 막아 "나비 날개(butterfly wings)" 또는 2개의 비아를 형성한다. 상기 2개의 비아는 충진되어 홀의 증착을 완료한다. 따라서, 비아를 충진하기 위해 사용된 구리 도금 배쓰(bath)는 전형적으로 스루홀을 충진하기 위해 사용되는 것과 동일하지 않다. 올바른 유형의 충진을 가능하게 하기 위해 도금 배쓰 레벨러 및 다른 배쓰 첨가제가 선택된다. 만약 첨가제의 올바른 조합이 선택되지 않으면, 구리 도금은 원하지 않는 등각(conformal) 구리 증착을 야기한다. 도 1은 스루홀을 충진하기 위한 기판에의 종래의 직류 인가의 전류 밀도(ASD) 대 시간(분)의 다이어그램이다. 캐소드 전류가 기판에 인가된다. 전류 밀도는 스루홀이 충진될 때까지 전류 밀도를 변화시키지 않으면서 주어진 기간 동안, 예컨대 100분 동안 인가된다.
종종 구리는 스루홀을 완전히 충진하지 못해 양 끝이 충진되지 않은 상태로 남는다. 충진되지 않은 끝을 갖는 중심에서의 구리 증착을 이용한 불완전한 스루홀 충진은 종종 "도그 보닝(dog-boning)"으로 지칭된다. 홀의 상부 및 하부의 개방 공간은 딤플로 지칭된다. 스루홀 충진 동안 전체 딤플 제거는 드물고 예측할 수 없다. 딤플 깊이는 스루홀 충진 성능을 정량화하기 위해 아마도 가장 일반적으로 사용되는 미터법이다. 딤플 요구사항은 스루홀 직경 및 두께에 좌우되며 제조사마다 다르다. 딤플 외에도, 보이드로 불리는 갭(gap) 또는 홀(hole)이 구리 스루홀 충진 내에서 형성될 수 있다. 더 큰 딤플은 패널의 추가 공정에 영향을 미치고 더 큰 보이드는 장치 성능에 영향을 미친다. 이상적인 공정은 보이드 없이 높은 정도의 평탄성(planarity), 즉 형성 일관성(build up consistency)으로 스루홀을 완전히 충진하여, 최적의 신뢰성 및 전기적 특성을 제공하고 전기 장치에서 최선의 라인 폭 및 임피던스 제어를 위해 가능한 낮은 표면 두께를 제공한다.
전술한 문제점을 해결하기 위해, 당업계는 전형적으로 스루홀을 막고 충진하고자 할 때 2개의 상이한 전기 도금 배쓰를 사용한다. 제1 구리 배쓰는 상기 언급된 바와 같이 스루홀에 2개의 비아가 형성될 때까지 스루홀을 충진하는데 사용된다. 구체적으로 비아를 충진하기 위한 실질적으로 상이한 제형을 갖는 제2 배쓰는 제1 배쓰를 대체하여 충전 공정을 완료한다. 그러나 이 과정은 시간 소모적이고 비효율적이다. 스루홀 충진 공정은 제1 배쓰가 비아 충진 배쓰로 대체되어야 하는 시간을 측정하기 위해 면밀히 모니터링되어야 한다. 정확한 시간에 배쓰를 변경하지 않으면 전형적으로 딤플과 보이드가 형성된다. 더욱이, 단일 공정에 2개의 별개의 도금 배쓰를 사용하면 제조자 및 고객 모두에게 비용이 증가한다. 도금 공정은 배쓰를 변경하기 위해 중단되어야 하며, 따라서 이는 공정의 효율을 더욱 감소시킨다.
또한, 인쇄 회로 기판과 같은 기판의 두께는 증가하고 있다. 많은 종래의 인쇄 회로 기판은 현재 100 μm를 초과하는 두께를 갖는다. 종래의 직류 도금이 100 μm 이하의 두께를 갖는 인쇄 회로 기판에 대해 일부 경우에 허용가능한 스루홀 충진을 제공하는데 성공적이었지만, 200 μm 이상과 같이 100 μm를 초과하는 두께를 갖는 기판에서 스루홀을 충진하고자 하는 시도는 만족스럽지 않았다. 종종, 스루홀은 10 μm 깊이를 초과하는 허용될 수 없는 양의 딤플 및 10% 내지 15%를 초과하는 스루홀 내의 평균 보이드 면적을 갖는다.
금속 도금에서 맞닥뜨리는 또 다른 문제는 금속 침착물 상에 노듈(nodule)의 형성이다. 노듈은 도금되는 금속의 결정인 것으로 여겨지며 도금된 표면에서 성장한다. 노듈은 직경이 1 마이크론 미만부터 크게는 수 밀리미터까지의 범위일 수 있다. 노듈은 다양한 전기적, 기계적 및 미용상의 이유로 바람직하지 않다. 예를 들어, 노듈은 냉각 기류에 의해 쉽게 떨어지고 전자 제품 하우징 내와 외부로 전자 조립품 내로 운반되어 합선 문제를 일으킬 수 있다. 따라서, 도금된 기판이 전자 제품으로 조립되기 전에 노듈을 제거해야 한다. 노듈을 제거하는 종래의 방법은 각 금속 도금된 기판을 레이저 검사한 후 현미경을 사용하여 작업자에 의해 노듈을 수작업으로 제거하는 것을 포함한다. 이러한 종래의 방법은 작업자가 실수할 여지가 있으므로 비효율적이다.
따라서, 인쇄 회로 기판과 같은 기판의 스루홀 충진을 개선하는 방법이 필요하다.
방법은 기판의 표면 및 복수의 스루홀의 벽 상에 무전해(electroless) 구리, 구리 플래쉬 또는 이의 조합의 층을 포함하는 복수의 스루홀을 갖는 기판을 제공하는 단계; 상기 기판을 구리 전기도금 배쓰에 침지시키는 단계; 및 제1 미리 결정된 기간 동안 전류 밀도를 인가한 후 제2 미리 결정된 기간 동안 더 낮은 전류 밀도를 인가하는 것을 포함하는 직류 사이클에 의해 스루홀을 구리로 충진하는 단계를 포함한다.
상기 방법은 스루홀 충진 동안 딤플 형성 및 보이드를 감소시키거나 억제한다. 딤플은 전형적으로 10μm 미만의 깊이이다. 딤플 및 보이드 영역의 깊이 감소는 균일 전착성(throwing power)을 개선하여, 기판의 표면상에 실질적으로 균일한 구리층 및 우수한 스루홀 충진을 제공한다. 또한, 상기 방법은 200 μm 이상의 두께 범위를 갖는 기판의 스루홀을 충진하는데 사용될 수 있다. 상기 방법은 또한 노듈 형성을 억제한다.
도 1은 기판에 스루홀을 충전하기 위한 종래의 DC 전류 인가의 ASD 대 시간 (분)의 다이어그램이다.
도 2는 초기 전류 밀도가 후속 전류 밀도보다 높은 경우 기판에 직류를 인가함으로써 스루홀을 충진하는 개략도이다.
도 3은 비아-유사 형상을 갖는 스루홀의 단면 이미지이다.
도 4는 보이드가 없는 완전히 충진된 스루홀의 단면 이미지이다.
도 5는 스루홀을 충진하기 위해 사용된 본 발명의 DC 사이클의 전류 밀도 (ASD) 대 시간(분)의 다이어그램이다.
도 6은 중심에 보이드를 갖는 스루홀의 단면 이미지이다.
도 7은 중심에 보이드를 갖는 스루홀의 단면 이미지이다.
본 명세서 전반에 사용된 바와 같이, 하기에 제시된 약어는 맥락이 달리 명확하게 언급하지 않는 한 하기 의미를 갖는다: g = 그램; mL = 밀리리터; L = 리터; cm = 센티미터; μm = 마이크론; ppm = 백만분의 일= mg/L; ℃ = 섭씨 온도; g/L = 리터 당 그램; DC= 직류; ASD = 암페어/dm2; DI= 탈이온; wt% = 중량%; Tg = 유리 전이 온도; 보이드 = 스루홀 내의 구리가 없는 공간(그렇지 않으면 구리 금속으로 충진됨); 딤플 깊이 = 딤플의 가장 깊은 지점부터 기판의 표면상에 도금된 구리의 수준까지의 거리; 단일 스루홀의 보이드 면적 = 0.5A x 0.5B x π, 여기서 A는 보이드의 높이이고 B는 스루홀에서 가장 넓은 지점에서의 보이드의 직경이다; 스루홀 면적 = 스루홀의 높이 x 스루홀의 직경; 및 %보이드면적 = 보이드 면적/스루홀 면적 x 100%.
용어 "인쇄 회로 기판(printed circuit board)" 및 "인쇄 배선 기판(printerd wiring board)"는 본 명세서 전반에서 상호교환적으로 사용된다. 용어 "도금" 및 "전기 도금"은 본 명세서 전반에서 상호교환적으로 사용된다. 용어 "균일 전착성(throwing power)"은 더 높은 전류 밀도 영역에서와 동일한 두께로 낮은 전류 밀도 영역에서 도금하는 능력을 의미한다. 용어 "사이클"은 동일한 순서로 반복되는 일련의 사건을 의미한다. 용어 "바로(immediately)"는 개입 단계가 없음을 의미한다. 달리 명시되지 않는 한, 모든 양은 중량%이다. 모든 수치 범위는 상기 수치 범위가 최대 100%로 제한되는 것이 논리적인 경우를 제외하고 포괄적이며 임의의 순서로 조합될 수 있다.
본 발명은 복수의 스루홀을 함유하는 기판을 포함하는 구리 전기도금 배쓰에 직류 또는 DC를 인가함으로써 스루홀을 구리로 전기도금하는 것에 관한 것이다. 본 발명의 복수의 스루홀을 갖는 기판의 직류 전기도금 사이클은 제1 미리 결정된 기간 동안 구리 전기도금 배쓰에 침지된 기판에 제1 미리 결정된 전류 밀도를 먼저 인가한 후, 제2 미리 결정된 기간 동안 제1 미리 결정된 전류 밀도를 보다 낮은 제2 미리 결정된 전류 밀도로 감소시키고, 구리 전기도금 배쓰 내의 기판에 보다 낮은 제2 미리 결정된 전류 밀도를 인가함으로써 개시된다. 임의로, DC 사이클은 상동한 미리 결정된 기간으로의 상동한 미리 결정된 높은 전류 밀도 및 낮은 전류 밀도로 반복될 수 있거나, 또는 차후의 전기도금 DC 사이클은, 각 개별 사이클이 차후의 제2 전류 밀도보다 높은 제1 전류 밀도로 시작하는 한, 상이한 높은 전류 밀도 및 제1 미리 결정된 기간 이후 상이한 낮은 전류 밀도 및 제2 미리 결정된 기간을 가질 수 있다. 높은 전류 밀도 기간은 바람직하게는 낮은 전류 밀도 기간보다 더 짧다. 바람직하게는, 초기 전류 밀도 이후에 바로 낮은 전류 밀도를 인가한다. 상기 방법은 스루홀에서 보이드 형성을 감소시키거나 제거하고, 딤플 크기를 감소시키고 노듈 형성을 억제하거나 제거한다.
도 2는 본 발명의 스루홀 충진 방법의 개략도이다. 스루홀 I은 높은 전류 밀도가 초기에 인가되는 전기 도금 방법의 초기 단계에 도시되어 있다. 일정 기간 후 스루홀의 벽이 등각 도금된다 II. 높은 전류 밀도 기간의 말기에, 스루홀은 그의 중심에서 또는 그 근처에서 충진되어 III 비아-유사 형상을 형성한다. 더 낮은 직류 밀도의 인가로 전체 스루홀이 충진되고 V 보이드가 없을 때까지 IV 비아-유사 형상의 충진을 개시한다. 스루홀은 또한 딤플과 노듈이 없다.
일반적으로 도금 사이클의 제1 전류 밀도가 사이클의 제2 전류 밀도보다 항상 높다는 조건하에, 전류 밀도는 0.5 ASD 내지 높게는 5 ASD 범위일 수 있다. 바람직하게 초기 또는 제1 전류 밀도는 1 ASD 내지 5 ASD이고, 제2 또는 낮은 전류 밀도는 0.5 ASD 내지 3 ASD이다. 더욱 바람직하게는 높은 전류 밀도는 1.5 ASD 내지 4 ASD이고, 낮은 전류 밀도는 0.5 ASD 내지 2 ASD이다.
도금 시간은 달라질 수 있다. 바람직하게는, 높은 전류 밀도는 낮은 전류 밀도보다 더 짧은 시간을 갖는다. 바람직하게는, 높은 전류 밀도 도금 시간은 5분 내지 30분, 보다 바람직하게는 10분 내지 25분이다. 바람직하게는 낮은 전류 밀도 기간은 60분 내지 200분, 보다 바람직하게는 90분 내지 180분의 범위일 수 있다.
바람직하게는, 구리 전기도금 배쓰는 구리 배쓰 첨가제가 기판의 표면상에 그리고 스루홀 내에 균일하게 증착되도록 하기 위해 스루홀을 충진하는 전기도금 방법 동안 교반된다. 임의의 종래의 도금 배쓰 교반 장치가 사용될 수 있다. 높은 전류 밀도가 인가되고 있을 때, 교반 속도는 낮은 전류 밀도의 인가 동안보다 더 낮다. 일반적으로, 배쓰 교반은 높은 전류 밀도 동안 4 L/분 내지 8 L/분이고, 낮은 전류 밀도 동안 8 L/분 내지 24 L/분이다. 도금 온도는 실온 내지 60℃의 범위이다.
스루홀을 충진하기 전에, 기판은 무전해 구리가 스루홀의 기판의 표면 및 벽에 인접하도록 바람직하게는 무전해 구리층으로 도금된다. 종래의 무전해 구리 도금 배쓰뿐만 아니라 종래의 무전해 도금 방법이 구리층을 증착하는데 사용될 수 있다. 이러한 무전해 구리 배쓰 및 방법은 본 기술분야 및 문헌에 잘 알려져 있다. 상업적으로 이용가능한 무전해 구리 배쓰의 예는 CIRCUPOSIT™ 880 무전해 공정 도금 제형 및 방법(Dow Electronic Materials, Marlborough, MA로부터 이용가능함)이다. 무전해 구리는, 전형적으로, 0.25 μm 내지 6 μm, 보다 전형적으로 0.25 μm 내지 3 μm의 두께를 가질 수 있다. 선택적으로, 무전해 구리는 부식을 방지하기 위해 전기분해 플래쉬 구리층으로 도금된다. 무전해 구리층에 인접한 전기도금된 플래쉬 구리의 두께는 0.5 μm 내지 15 μm, 전형적으로 1 μm 내지 10 μm, 더욱 전형적으로 1 μm 내지 5 μm의 범위이다. 전형적인 전기분해 구리 배쓰가 플래쉬 층을 도금하는데 사용될 수 있다. 그러한 구리 배쓰는 본 기술분야 및 문헌에 잘 알려져 있다.
기판의 스루홀은 전형적으로 직경이 75 μm 내지 125 μm의 범위이다. 스루홀은 기판의 폭을 가로지르며 전형적으로 100 μm 내지 400 μm 깊이이다. 기판 두께는 100 μm 이상, 전형적으로 200 μm 내지 300 μm의 범위일 수 있다.
기판은 섬유유리(fiberglass)와 같은 섬유, 및 전술한 것의 함침된 구현예를 포함하는, 열경화성 수지, 열가소성 수지 및 이의 조합을 함유할 수 있는 인쇄 회로를 포함한다.
열가소성 수지는, 비제한적으로 아세탈 수지, 아크릴, 예컨대 메틸 아크릴레이트, 셀룰로오스 수지, 예컨대 에틸 아세테이트, 셀룰로오스 프로피오네이트, 셀룰로오스 아세테이트 부티레이트 및 셀룰로오스 니트레이트, 폴리에테르, 나일론, 폴리에틸렌, 폴리스티렌, 스티렌 블렌드, 예컨대 아크릴로니트릴 스티렌 및 공중합체 및 아크릴로니트릴-부타디엔 스티렌 공중합체, 폴리카보네이트, 폴리클로로트리플루오로에틸렌, 및 비닐폴리머 및 공중합체, 예컨대 비닐 아세테이트, 비닐 알콜, 비닐 부티랄, 비닐 클로라이드, 비닐 클로라이드-아세테이트 공중합체, 비닐리덴 클로라이드 및 비닐 포름알을 포함한다.
열경화성 수지는, 비제한적으로, 단독으로 또는 부타디엔 아크릴로니트릴 공중합체 또는 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리아크릴 에스테르, 실리콘, 우레아 포름알데하이드, 에폭시 수지, 알릴 수지, 글리세릴 프탈레이트 및 폴리에스테르와 혼합된, 알릴 프탈레이트, 퓨란, 멜라민-포름알데하이드, 페놀-포름알데하이드 및 페놀-퍼퍼랄 공중합체를 포함한다.
인쇄 배선 기판은 저 또는 고 Tg 수지를 포함할 수 있다. 저 Tg 수지는 160℃ 미만의 Tg를 가지며 고 Tg 수지는 160℃ 이상의 Tg를 갖는다. 전형적으로 고 Tg 수지는 160℃ 내지 280℃ 또는 예컨대 170℃ 내지 240℃의 Tg를 갖는다. 고 Tg 폴리머 수지는, 비제한적으로, 폴리테트라플루오로에틸렌(PTFE) 및 폴리테트라플루오로에틸렌 블렌드를 포함한다. 그러한 블렌드는, 예를 들어, 폴리페닐렌 옥사이드 및 시아네이트 에스테르를 갖는 PTFE를 포함한다. 고 Tg를 갖는 수지를 포함하는 폴리머 수지의 다른 부류는, 비제한적으로, 에폭시 수지, 예컨대 이관능성 및 다관능성 에폭시 수지, 비말레이미드/트리아진 및 에폭시 수지(BT 에폭시), 에폭시/폴리페닐렌 옥사이드 수지, 아크릴로니트릴 부타디엔스티렌, 폴리카보네이트(PC), 폴리페닐렌 옥사이드(PPO), 폴리페닐렌 에테르(PPE), 폴리페닐렌 설파이드(PPS), 폴리설폰(PS), 폴리아마이드, 폴리에스테르, 예컨대 폴리에틸렌테레프탈레이트(PET) 및 폴리부틸렌테레프탈레이트(PBT), 폴리에테르케톤(PEEK), 액정 폴리머, 폴리우레탄, 폴리에테르이미드, 에폭사이드 및 이의 복합체를 포함한다.
스루홀을 막고 충진하기 위한 종래의 산 구리 전기도금 배쓰가 사용될 수 있다. 스루홀을 충진하기 위한 단지 하나의 배쓰 제형이 사용되며 초기 배쓰 제형이 스루홀 충진을 완료하기 위해 비아 충진 배쓰로 바뀌는 종래 공정이 회피된다. 구리 이온의 공급원 외에도, 바람직하게는, 구리 전기도금 배쓰는 하나 이상 광택제, 레벨러 및 억제제를 포함한다. 종래의 광택제, 레벨러 및 억제제가 사용될 수 있다.
구리 이온의 공급원은, 비제한적으로 구리의 수용성 할라이드, 니트레이트, 아세테이트, 설페이트 및 다른 유기 및 무기염을 포함한다. 이러한 구리 염 중 하나 이상의 혼합물이 구리 이온을 제공하는데 사용될 수 있다. 예는 구리 설페이트, 예컨대 구리 설페이트 펜타하이드레이트, 구리 클로라이드, 구리 니트레이트, 구리 하이드록사이드 및 구리 설파메이트를 포함한다. 구리 염의 종래의 양이 상기 조성물에 사용될 수 있다. 구리 염은 50 g/l 내지 350 g/L, 전형적으로 100 g/L 내지 250 g/L의 양으로 배쓰에 포함된다.
산은, 비제한적으로 황산, 염산, 플루오르화 수소산, 인산, 질산, 설팜산 및 알킬설폰산을 포함한다. 그러한 산은 종래의 양으로 포함된다. 전형적으로 그러한 산은 25 g/l 내지 350 g/L의 양으로 산 구리 배쓰에 포함된다.
광택제는, 비제한적으로 3-머캅토-프로필설폰산 및 그의 나트륨염, 2-머캅토-에탄설폰산 및 그의 나트륨염, 및 비스설포프로필 디설파이드 및 그의 나트륨염, 3-(벤즈티아조일-2-티오)-프로필설폰산 나트륨염, 3-머캅토프로판-1-설폰산 나트륨염, 에틸렌디티오디프로필설폰산 나트륨염, 비스-(p-설포페닐)-디설파이드 이나트륨 염, 비스-(ω-설포부틸)-디설파이드 이나트륨 염, 비스-(ω-설포하이드록시프로필)-디설파이드 이나트륨 염, 비스-(ω-설포프로필)-디설파이드 이나트륨 염, 비스-(ω-설포프로필)-설파이드 이나트륨 염, 메틸-(ω-설포프로필)-디설파이드 나트륨염, 메틸-(ω-설포프로필)-트리설파이드 이나트륨 염, O-에틸-디티오카본 산-S-(ω-설포프로필)-에스테르, 칼륨염 티오글리콜산, 티오인산-O-에틸-비스-(ω-설프프로필)-에스테르 이나트륨 염, 티오포스포르, 산-트리스(ω-설포프로필)-에스테르 삼나트륨염, N,N-디메틸디티오카르밤 산 (3-설포프로필) 에스테르, 나트륨염, (O-에틸디티오카르보나토)-S-(3-설포프로필)-에스테르, 칼륨염, 3-[(아미노-이미노메틸)-티오]-1-프로판설폰산 및 3-(2-벤즈티아졸릴티오)-1-프로판설폰산, 나트륨염을 포함한다. 바람직하게는 광택제는 비스설포프로필 디설파이드 또는 그의 나트륨염이다. 전형적으로 광택제는 1 ppb 내지 500 ppm, 바람직하게는 50 ppb 내지 10 ppm의 양으로 포함된다.
스루홀을 충진하기 위해 산 구리 전기도금 배쓰에 포함되는 레벨러는 바람직하게는 헤테로사이클릭 방향족 화합물과 에폭시 화합물과의 반응 생성물이다. 그러한 화합물의 합성은 U.S. 8,268,158호와 같은 문헌에 개시되어 있다. 더욱 바람직하게는 레벨러는 하기 식의 적어도 하나의 이미다졸 화합물의 반응 생성물이다:
Figure pat00001
(I)
상기 식에서 R1, R2 및 R3은 독립적으로 H, (C1-C12)알킬, (C2-C12)알케닐, 및 아릴로부터 선택되며, 단 R1 및 R2는 모두 H가 아니다. 즉, 상기 반응 생성물은 적어도 하나의 이미다졸을 함유하며, 여기서 R1 및 R2 중 적어도 하나는 (C1-C12)알킬, (C2-C12)알케닐, 또는 아릴이다. 그러한 이미다졸 화합물은 4- 및/또는 5-위치에서 (C1-C12)알킬, (C2-C12)알케닐, 또는 아릴로 치환된다. 바람직하게는, R1, R2 및 R3은 독립적으로 H, (C1-C8)알킬, (C2-C7)알케닐 및 아릴, 더욱 바람직하게는 H, (C1-C6)알킬, (C3-C7)알케닐 및 아릴, 및 더욱 바람직하게는 H, (C1-C4)알킬, (C3-C6)알케닐 및 아릴로부터 선택된다. (C1-C12)알킬 그룹 및 (C2-C12)알케닐 그룹은 각각 임의로 하이드록실 그룹, 할로겐, 및 아릴 그룹 중 하나 이상으로 치환될 수 있다. 바람직하게는, 치환된 (C1-C12)알킬 그룹은 아릴-치환된 (C1-C12)알킬 그룹, 및 더욱 바람직하게는 (C1-C4)알킬이다. 예시적인 (C1-C4)알킬 그룹은, 비제한적으로, 벤질, 펜에틸, 및 메틸나프틸을 포함한다. 대안적으로, (C1-C12)알킬 그룹 및 (C2-C12)알케닐 그룹 각각은, 각각 아릴 그룹으로 융합된, 사이클릭 알킬 또는 사이클릭 알케닐 그룹을 함유할 수 있다. 본원에 사용된 바와 같이, 용어 "아릴"은 수소 원자를 제거함으로써 방향족 또는 헤테로방향족 모이어티로부터 유래된 임의의 유기 라디칼을 지칭한다. 바람직하게는, 아릴 그룹은 6-12 탄소 원자를 함유한다. 본 발명에서의 아릴 그룹은 임의로 (C1-C4)알킬 및 하이드록실 중 하나 이상으로 치환될 수 있다. 예시적인 아릴 그룹은, 비제한적으로, 페닐, 톨릴, 자일릴, 하이드록시톨릴, 페놀릴, 나프틸, 퓨라닐, 및 티오페닐을 포함한다. 아릴 그룹은 바람직하게는 페닐, 자일릴 또는 나프틸이다. 예시적인 (C1-C12)알킬 그룹 및 치환된 (C1-C12)알킬 그룹은, 비제한적으로, 메틸, 에틸, n-프로필, 이소-프로필, n-부틸, 이소-부틸, sec-부틸, n-펜틸, 2-펜틸, 3-펜틸, 2-(2-메틸)부틸, 2-(2,3-디메틸)부틸, 2-(2-메틸)펜틸, 네오펜틸, 하이드록시메틸, 하이드록시에틸, 하이드록시프로필, 사이클로펜틸, 하이드록시사이클로펜틸, 사이클로펜틸메틸, 사이클로펜틸에틸, 사이클로헥실, 사이클로헥실메틸, 하이드록시클로헥실, 벤질, 펜에틸, 나프틸메틸, 테트라하이드로나프탈레닐 및 테트라하이드로나프틸메틸을 포함한다. 예시적인 (C2-C8)알케닐 그룹은, 비제한적으로 알릴, 스티레닐, 사이클로펜테닐, 사이클로펜틸메틸, 사이클로펜테닐에틸, 사이클로헥세닐, 사이클로헥세닐메틸 및 인데닐을 포함한다. 바람직하게는, 적어도 하나의 이미다졸 화합물은 4- 또는 5-위치에서 (C1-C8)알킬, (C3-C7)알케닐, 또는 아릴로 치환된다. 더욱 바람직하게는, 적어도 하나의 이미다졸은 4- 또는 5-위치에서 (C1-C6)알킬, (C3-C7)알케닐, 또는 아릴로 치환된다. 더욱 바람직하게는, 적어도 하나의 이미다졸은 메틸, 에틸, 프로필, 부틸, 알릴 또는 아릴로 4- 또는 5-위치에서 치환된다. 이미다졸 화합물은 일반적으로 시그마-알드리치(St. Louis, Missouri)와 같은 다양한 공급원으로부터 상업적으로 이용가능하거나 또는 문헌 방법으로부터 제조될 수 있다.
상기 기재된 이미다졸 화합물 중 하나 이상은 하기 식을 갖는 하나 이상의 에폭시 화합물과 반응된다:
Figure pat00002
(II)
상기 식에서, Y1 및 Y2는 독립적으로 수소 및 (C1-C4)알킬로부터 선택되고, R4 및 R5는 독립적으로 수소, CH3 및 OH로부터 선택되며, p = 1-6 및 q = 1-20이다. 바람직하게는, Y1 및 Y2는 모두 H이다. p = 2인 경우, 각각의 R4는 H이고, R5는 H 및 CH3으로부터 선택되며 q = 1-10인 것이 바람직하다. p = 3인 경우, 적어도 하나의 R5는 CH3 및 OH로부터 선택되고, q = 1인 것이 바람직하다. p = 4인 경우, R4 및 R5 모두는 H이고, q = 1인 것이 바람직하다. 식 (II)의 예시적인 화합물은, 비제한적으로: 1,4-부탄디올 디글리시딜 에테르, 에틸렌 글리콜 디글리시딜 에테르, 디(에틸렌 글리콜) 디글리시딜 에테르, 폴리(에틸렌 글리콜) 디글리시딜 에테르 화합물, 글리세롤 디글리시딜 에테르, 네오펜틸 글리콜 디글리시딜 에테르, 프로필렌 글리콜 디글리시딜 에테르, 디(프로필렌 글리콜) 디글리시딜 에테르, 및 폴리(프로필렌 글리콜) 디글리시딜 에테르 화합물을 포함한다. 식 II의 폴리(에틸렌 글리콜) 디글리시딜 에테르 화합물은 R4 및 R5 각각 = H, p = 2, 및 q = 3-20, 및 바람직하게는 q = 3-15, 더욱 바람직하게는 q = 3-12, 및 더욱더 바람직하게는 q = 3-10인 화합물이다. 예시적인 폴리(에틸렌 글리콜) 디글리시딜 에테르 화합물은 트리(에틸렌 글리콜) 디글리시딜 에테르, 테트라(에틸렌 글리콜) 디글리시딜 에테르, 펜타(에틸렌 글리콜) 디글리시딜 에테르, 헥사(에틸렌 글리콜) 디글리시딜 에테르, 노나(에틸렌 글리콜) 디글리시딜 에테르, 데카(에틸렌 글리콜) 디글리시딜 에테르, 및 도데카(에틸렌 글리콜) 디글리시딜 에테르를 포함한다. 식 II의 폴리(프로필렌 글리콜) 디글리시딜 에테르 화합물은 각각의 R4 = H 및 R5 중 하나 = CH3, p = 2, 및 q = 3-20, 및 바람직하게는 q = 3-15, 더욱 바람직하게는 q = 3-12, 및 더욱더 바람직하게는 q = 3-10인 화합물이다. 예시적인 폴리(프로필렌 글리콜) 디글리시딜 에테르 화합물은 트리(프로필렌 글리콜) 디글리시딜 에테르, 테트라(프로필렌 글리콜) 디글리시딜 에테르, 펜타(프로필렌 글리콜) 디글리시딜 에테르, 헥사(프로필렌 글리콜) 디글리시딜 에테르, 노나(프로필렌 글리콜) 디글리시딜 에테르, 데카(프로필렌 글리콜) 디글리시딜 에테르, 및 도데카(프로필렌 글리콜) 디글리시딜 에테르를 포함한다. 적합한 폴리(에틸렌 글리콜) 디글리시딜 에테르 화합물 및 폴리(프로필렌 글리콜) 디글리시딜 에테르 화합물은 350 내지 10000, 및 바람직하게는 380 내지 8000의 수 평균 분자량을 갖는 것이다.
산 구리 전기도금 배쓰에 포함될 수 있는 다른 첨가제는 하나 이상의 착화제(complexing agent), 염소 이온의 하나 이상의 공급원, 안정화제, 예컨대 기계적 특성을 조절하고, 속도 제어를 제공하고, 결정립 구조(grain structure)를 개선하고, 증착 응력을 변형시키는 것, 완충제, 억제제 및 캐리어이다. 이들은 종래의 양으로 산 구리 전기도금 배쓰에 포함될 수 있다.
상기 방법은 스루홀 충진 동안 보이드 및 딤플 형성을 감소시키거나 억제한다. 스루홀의 %보이드 면적은 감소되거나 제거된다. 높은 전류 밀도 이후 바로 낮은 전류 밀도를 인가하는 방법은 10% 내지 15% 보이드 또는 그 미만, 예컨대 0% 내지 2%를 갖는 스루홀 충진을 제공할 수 있다. 딤플 형성은 10 μm 이하이며, 바람직하게는 딤플 크기는 스루홀에 보이드 없이 5 μm 미만이다. 딤플 및 보이드의 깊이 감소는 균일 전착성을 개선하고, 따라서 기판의 표면상에 실질적으로 균일한 구리층을 제공한다.
하기 실시예는 본 발명을 더 예시하기 위해 포함되지만 그 범위를 제한하고자 하는 것은 아니다.
실시예 1
복수의 스루홀을 갖는 5 cm 폭, 15 cm 길이 및 200 μm 두께의 FR4/유리-에폭시 쿠폰(coupon)이 테크 서킷(Tech Circuit)에 의해 제공되었다. 스루홀은 100 μm의 평균 직경을 가지고 있었다. 상기 쿠폰을 CIRCUPOSIT™ 880 무전해 공정 도금 제형 및 방법(Dow Electronic Materials, Marlborough, MA로부터 이용가능함)을 이용하여 도금하여 쿠폰의 한쪽 면과 스루홀의 벽에 구리층을 형성하였다. 상기 쿠폰 상의 구리층의 두께는 0.3 μm였다. 상기 쿠폰을 종래의 구리 세정제를 이용하여 예비 세정하였다. 그리고 나서, 상기 쿠폰을 표에 나타낸 바와 같은 조제법을 갖는 구리 전기도금 배쓰를 함유한 하링 셀(Haring cell)에 넣었다.
표
구성요소 양
구리 설페이트 펜타하이드레이트 220 g/L
황산 40 g/L
염산으로부터의 염소 이온 50 ppm
폴리에틸렌 글리콜 2 g/L
4-페닐이미다졸/이미다졸/1,4-부탄디올 디글리시딜 에테르 공중합체 50 mg/L
비스-(소디움 설포프로필)-디설파이드 10 mg/L
상기 쿠폰을 종래의 DC 정류기에 연결하였다. 하링 셀의 반대 전극은 DT-4 이리듐 코팅된 티타늄 불용성 애노드였다. 도금 배쓰를 전기도금 동안 4 L/분으로 공기 교반하였다. DC 전류 밀도를 2 ASD로 설정하였다. 구리 전기도금을 실온에서 20분 동안 수행하여 도 3에 나타난 것과 실질적으로 동일한 비아-유사 형상을 형성하였다. 절단된 샘플에 대해 라이카 어플리케이션 스위트(Leica Application Suite) V3 (라이카 마이크로시스템즈(Leica Microsystems)으로부터 이용가능함)과 결합된 종래의 광학 현미경을 이용하여 딤플 및 보이드를 조사하였다. 도 3은 실온에서 20분간 2 ASD의 고 전류 밀도 및 상기 표의 구리 전기 도금 배쓰를 이용하여 도금된 5 cm 폭, 15 cm 길이 및 200 μm 두께의 FR4/유리-에폭시 쿠폰의 단면 이미지이다. 20분 후, 전류 밀도는 8 L/분의 배쓰 교반으로 1 ASD로 감소하였고 구리 전기도금을 총 90분 동안 계속하여 도 4에 나타난 바와 같이 스루홀을 완전히 충진하였다. 도금 후, 쿠폰을 DI 수로 헹구고 단면화하고 Leica 인가 슈트(Application Suit) V3과 조합된 종래의 광학 현미경을 이용하여 스루홀 충진을 조사하였다. 도 4는 완전히 충진된 스루홀 중 하나의 단면 이미지이다. 조사된 모든 스루홀은 보이드가 없는 것으로 나타났다. 또한, 조사된 딤플 모두는 5 μm 미만이었다. 노듈이 관찰되지 않았다. 도 5는 스루홀을 충진하기 위해 사용된 전류 밀도(ASD) 대 시간(분)의 DC 사이클의 다이어그램이다.
실시예 2 (비교)
복수의 스루홀을 갖는 5 cm 폭, 15 cm 길이 및 200 μm 두께의 FR4/유리-에폭시 쿠폰(coupon)이 테크 서킷(Tech Circuit)에 의해 제공되었다. 스루홀은 100 μm의 평균 직경을 가지고 있었다. 상기 쿠폰을 CIRCUPOSIT™ 880 무전해 공정 도금 제형 및 방법(Dow Electronic Materials, Marlborough, MA로부터 이용가능함)을 이용하여 도금하여 쿠폰의 한쪽 면과 스루홀의 벽에 구리층을 형성하였다. 상기 쿠폰 상의 구리층의 두께는 0.3 μm였다. 상기 쿠폰을 종래의 구리 세정제를 이용하여 예비 세정하였다. 그리고 나서, 상기 쿠폰을 실시예 1의 표에 나타낸 바와 같은 조제법을 갖는 구리 전기도금 배쓰를 함유한 하링 셀(Haring cell)에 넣었다.
상기 쿠폰을 종래의 DC 정류기에 연결하였다. 하링 셀의 반대 전극은 불용성 애노드였다. 도금 배쓰를 전기도금 동안 4 L/분으로 공기 교반하였다. 도금을 실온에서 63분 동안 수행하였다. 전류 밀도를 1.5 ASD로 설정하였고 이는 변경하지 않았다. DC 다이어그램은, 도금 시간을 제외하고, 도 1에 나타난 것과 실질적으로 상동하였다.
전기도금 후, 쿠폰을 하링 셀에서 꺼내어 DI 수로 헹구고, 스루홀 충진의 분석을 위해 절단하였다. 상기 절단된 샘플을 라이카 어플리케이션 스위트(Leica Application Suite) V3과 결합된 종래의 광학 현미경을 이용하여 보이드, 딤플 및 노듈에 대해 조사하였다. 노듈이 관찰되지 않았고, 딤플은 5 μm 이하인 것으로 나타났음에도 불구하고, 관찰된 실질적으로 모든 스루홀은 도 6 및 7에 나타난 바와 같이 큰 보이드를 가지고 있었다.

Claims (9)

  1. a) 기판의 표면 및 복수의 스루홀의 벽 상에 무전해(electroless) 구리, 구리 플래쉬 또는 이의 조합의 층을 포함하는 복수의 스루홀을 갖는 기판을 제공하는 단계;
    b) 상기 기판을 애노드를 포함하는 구리 전기도금 배쓰에 침지시키는 단계; 및
    c) 제1 미리 결정된 기간 동안 전류 밀도를 인가한 후 제2 미리 결정된 기간 동안 더 낮은 전류 밀도를 인가하는 것을 포함하는 직류 사이클에 의해 상기 스루홀을 구리로 충진하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 전류 밀도가 1 ASD 내지 5 ASD의 범위인, 방법.
  3. 제2항에 있어서, 상기 전류 밀도가 1.5 ASD 내지 4 ASD의 범위인, 방법.
  4. 제1항에 있어서, 상기 더 낮은 전류 밀도가 0.5 ASD 내지 3 ASD의 범위인, 방법.
  5. 제1항에 있어서, 상기 더 낮은 전류 밀도가 0.5 ASD 내지 2 ASD의 범위인, 방법.
  6. 제1항에 있어서, 상기 제1 미리 결정된 기간이 5분 내지 30분인, 방법.
  7. 제1항에 있어서, 상기 제2 미리 결정된 기간이 60분 내지 200분인, 방법.
  8. 제1항에 있어서, 상기 기판이 100 μm 이상의 두께인, 방법.
  9. 제8항에 있어서, 상기 기판이 200 μm 내지 300 μm 두께인, 방법.
KR1020170012584A 2016-02-15 2017-01-26 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법 KR102070039B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662295291P 2016-02-15 2016-02-15
US62/295,291 2016-02-15

Publications (2)

Publication Number Publication Date
KR20170095731A true KR20170095731A (ko) 2017-08-23
KR102070039B1 KR102070039B1 (ko) 2020-01-29

Family

ID=58017919

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170012584A KR102070039B1 (ko) 2016-02-15 2017-01-26 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법

Country Status (6)

Country Link
US (1) US10512174B2 (ko)
EP (1) EP3205750B1 (ko)
JP (2) JP2017147441A (ko)
KR (1) KR102070039B1 (ko)
CN (1) CN107087353A (ko)
TW (1) TW201742523A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200012684A (ko) * 2018-07-26 2020-02-05 트리포드 (우시) 일렉트로닉 씨오., 엘티디. 회로 기판 구조의 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10508357B2 (en) * 2016-02-15 2019-12-17 Rohm And Haas Electronic Materials Llc Method of filling through-holes to reduce voids and other defects
JP7087758B2 (ja) * 2018-07-18 2022-06-21 住友金属鉱山株式会社 銅張積層板
TWI704852B (zh) 2018-11-28 2020-09-11 先豐通訊股份有限公司 電路板的電鍍方法及其所製成的電路板
US11746433B2 (en) * 2019-11-05 2023-09-05 Macdermid Enthone Inc. Single step electrolytic method of filling through holes in printed circuit boards and other substrates
CN112739022A (zh) * 2020-12-22 2021-04-30 江西志博信科技股份有限公司 一种hdi技术应用印刷电路板的工艺
US20220213610A1 (en) * 2021-01-06 2022-07-07 Rohm And Haas Electronic Materials Llc Photoresist resolution capabilities by copper electroplating anisotropically
EP4063533A1 (en) * 2021-03-25 2022-09-28 Atotech Deutschland GmbH & Co. KG A process for electrochemical deposition of copper with different current densities
TWI754593B (zh) 2021-06-01 2022-02-01 欣興電子股份有限公司 線路板的層間導通結構與其製造方法
CN117795135A (zh) * 2021-08-05 2024-03-29 麦克德米德乐思公司 用于电沉积纳米孪晶铜的组合物和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170065A1 (en) * 2005-12-28 2007-07-26 Shinko Electric Industries Co., Ltd. Method for filling through hole
US20130333930A1 (en) * 2012-06-15 2013-12-19 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3751289A (en) 1971-08-20 1973-08-07 M & T Chemicals Inc Method of preparing surfaces for electroplating
JPH0978251A (ja) 1995-09-13 1997-03-25 Hitachi Chem Co Ltd 無電解銅めっきの前処理液
DE69929967T2 (de) * 1998-04-21 2007-05-24 Applied Materials, Inc., Santa Clara Elektroplattierungssystem und verfahren zur elektroplattierung auf substraten
KR100665745B1 (ko) 1999-01-26 2007-01-09 가부시키가이샤 에바라 세이사꾸쇼 구리도금방법 및 그 장치
JP3124523B2 (ja) 1999-01-28 2001-01-15 日本エレクトロプレイテイング・エンジニヤース株式会社 銅メッキ方法
ATE375611T1 (de) 1999-08-16 2007-10-15 Siemens Vdo Automotive Inc Mehrachsiges verbindungssystem
US6280602B1 (en) * 1999-10-20 2001-08-28 Advanced Technology Materials, Inc. Method and apparatus for determination of additives in metal plating baths
JP4394234B2 (ja) 2000-01-20 2010-01-06 日鉱金属株式会社 銅電気めっき液及び銅電気めっき方法
JP3594894B2 (ja) * 2000-02-01 2004-12-02 新光電気工業株式会社 ビアフィリングめっき方法
JP2002245484A (ja) 2001-02-15 2002-08-30 Osaka Gas Co Ltd 行動生成システム及びコンピュータマネキンの行動生成用プログラム
JP4762423B2 (ja) 2001-03-05 2011-08-31 石原薬品株式会社 ボイドフリー銅メッキ方法
JP4809546B2 (ja) 2001-06-07 2011-11-09 石原薬品株式会社 有機溶媒を用いたボイドフリー銅メッキ方法
JP2003041393A (ja) 2001-07-30 2003-02-13 Atotech Japan Kk 銅メッキ方法
US6773573B2 (en) 2001-10-02 2004-08-10 Shipley Company, L.L.C. Plating bath and method for depositing a metal layer on a substrate
US6911068B2 (en) 2001-10-02 2005-06-28 Shipley Company, L.L.C. Plating bath and method for depositing a metal layer on a substrate
JP3780302B2 (ja) * 2002-02-27 2006-05-31 株式会社関東学院大学表面工学研究所 ビアホール及びスルーホールを有する基板のめっき方法
KR20030094098A (ko) 2002-06-03 2003-12-11 쉬플리 캄파니, 엘.엘.씨. 평탄화제 화합물
JP2004342750A (ja) 2003-05-14 2004-12-02 Toshiba Corp 電子デバイスの製造方法
JP4157985B2 (ja) 2003-06-09 2008-10-01 石原薬品株式会社 前処理式の銅メッキ方法
JP4248353B2 (ja) 2003-09-19 2009-04-02 新光電気工業株式会社 スルーホールの充填方法
US7879218B1 (en) 2003-12-18 2011-02-01 Novellus Systems, Inc. Deposit morphology of electroplated copper
JP4457843B2 (ja) * 2004-10-15 2010-04-28 住友ベークライト株式会社 回路基板の製造方法
US20070017006A1 (en) * 2005-07-25 2007-01-25 Mike Tsai Band ends joint
TWI347982B (en) 2006-07-07 2011-09-01 Rohm & Haas Elect Mat Improved electroless copper compositions
TWI347373B (en) 2006-07-07 2011-08-21 Rohm & Haas Elect Mat Formaldehyde free electroless copper compositions
JP4932370B2 (ja) * 2006-07-28 2012-05-16 日本マクダーミッド株式会社 電解めっき方法、プリント配線板及び半導体ウェハー
JP5558675B2 (ja) 2007-04-03 2014-07-23 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 金属メッキ組成物
JP5247252B2 (ja) 2007-06-15 2013-07-24 メルテックス株式会社 プリント配線板製造用の埋設銅めっき方法及びその埋設銅めっき方法を用いて得られるプリント配線板
WO2008157612A1 (en) 2007-06-21 2008-12-24 Enthone Inc. Codeposition of copper nanoparticles in through silicon via filling
JP2009041097A (ja) 2007-08-10 2009-02-26 Rohm & Haas Electronic Materials Llc 銅めっき方法
JP2009141049A (ja) * 2007-12-05 2009-06-25 New Japan Radio Co Ltd スルーホールフィリング方法
JP5191331B2 (ja) * 2008-09-26 2013-05-08 新日本無線株式会社 スルーホールフィリング方法
JP5012759B2 (ja) * 2008-10-24 2012-08-29 大日本印刷株式会社 貫通電極基板の製造方法
US8500983B2 (en) * 2009-05-27 2013-08-06 Novellus Systems, Inc. Pulse sequence for plating on thin seed layers
US20100320809A1 (en) 2009-06-11 2010-12-23 Roleder Jon W Retractable foot support for pedicure lounger
KR20120100947A (ko) 2009-09-28 2012-09-12 바스프 에스이 구리 전기도금을 하기 위한 웨이퍼의 전처리 방법
TWI487815B (zh) 2010-01-27 2015-06-11 Ebara Corp 鍍覆方法與鍍覆裝置
US20110220512A1 (en) * 2010-03-15 2011-09-15 Rohm And Haas Electronic Materials Llc Plating bath and method
US8268157B2 (en) 2010-03-15 2012-09-18 Rohm And Haas Electronic Materials Llc Plating bath and method
KR20110129170A (ko) 2010-05-25 2011-12-01 삼성전기주식회사 와이어 본딩 장치 및 방법
EP2465976B1 (en) 2010-12-15 2013-04-03 Rohm and Haas Electronic Materials LLC Method of electroplating uniform copper layer on the edge and walls of though holes of a substrate.
EP2537962A1 (en) 2011-06-22 2012-12-26 Atotech Deutschland GmbH Method for copper plating
US9689083B2 (en) 2013-06-14 2017-06-27 Lam Research Corporation TSV bath evaluation using field versus feature contrast
JP2015106653A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 プリント配線板の製造方法
CN104532318A (zh) * 2014-12-31 2015-04-22 广州兴森快捷电路科技有限公司 一种电镀填通孔的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170065A1 (en) * 2005-12-28 2007-07-26 Shinko Electric Industries Co., Ltd. Method for filling through hole
US20130333930A1 (en) * 2012-06-15 2013-12-19 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200012684A (ko) * 2018-07-26 2020-02-05 트리포드 (우시) 일렉트로닉 씨오., 엘티디. 회로 기판 구조의 제조 방법

Also Published As

Publication number Publication date
EP3205750A1 (en) 2017-08-16
JP2017147441A (ja) 2017-08-24
JP2019023352A (ja) 2019-02-14
TW201742523A (zh) 2017-12-01
US10512174B2 (en) 2019-12-17
KR102070039B1 (ko) 2020-01-29
US20170238427A1 (en) 2017-08-17
CN107087353A (zh) 2017-08-22
EP3205750B1 (en) 2019-10-23

Similar Documents

Publication Publication Date Title
KR102070039B1 (ko) 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법
JP6423601B2 (ja) スルーホールのフィリング方法
US10154598B2 (en) Filling through-holes
JP6345955B2 (ja) スルーホールを充填する方法
KR101959750B1 (ko) 보이드 및 다른 결함을 감소시키기 위해 스루홀을 충진하는 방법
TW202336274A (zh) 用於填充通孔以減少空隙之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant