KR20170091414A - 반도체 소자 - Google Patents

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Abstract

본 발명의 개념에 따른 반도체 소자는, 패키지 기판 및 상기 패키지 기판 상에 배치된 솔더부를 포함하되, 상기 솔더부는, 코어부 및 상기 코어부를 둘러싸는 주변부를 포함하되, 상기 주변부는, 제 1 용융점을 갖는 제 1 물질로 이루어진 제 1 부분 및 상기 제 1 용융점보다 낮은 제 2 용융점을 갖는 제 2 물질로 이루어진 제 2 부분을 포함한다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 상면에 반도체 칩 및 솔더가 실장되는 패키지 기판을 갖는 반도체 소자에 관한 것이다.
모바일 기기의 소형화 및 다기능화에 따른 반도체 제품의 요구로 인해 패키지-온-패키지(POP) 타입의 반도체 패키지를 채택하는 반도체 장치가 증가되고 있다. 이러한 POP 제품은 메모리 칩으로 구성된 상부 패키지와 로직 칩으로 구성된 하부 패키지가 솔더를 통해 전기적으로 연결되어 있는 것이 일반적이다. 상부 패키지와 하부 패키지 간의 양호한 전기적 연결을 위해 솔더의 접합 신뢰성이 요구되고 있다. 그러나, 반도체 소자의 소형화로 인해, 솔더간의 쇼트 발생이 빈번하게 일어나고, 미세 피치를 안정적으로 구현할 수 있는 솔더 구조가 요구된다.
본 발명의 개념에 따르면, 미세 피치를 구현할 수 있는 솔더 접합 구조를 포함하는 반도체 소자를 제공할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는, 패키지 기판 및 상기 패키지 기판 상에 배치된 솔더부를 포함하되, 상기 솔더부는, 코어부 및 상기 코어부를 둘러싸는 주변부를 포함하되, 상기 주변부는, 제 1 용융점을 갖는 제 1 물질로 이루어진 제 1 부분 및 상기 제 1 용융점보다 낮은 제 2 용융점을 갖는 제 2 물질로 이루어진 제 2 부분을 포함한다.
일 실시예에 따르면, 상기 제 1 부분은 상기 솔더부의 하부 부분이고, 상기 제 2 부분은 상기 솔더부의 상부 부분일 수 있다.
일 실시예에 따르면, 상기 제 2 부분은 상기 코어부를 둘러쌀 수 있다.
일 실시예에 따르면, 상기 제 2 용융점은 상기 제 1 용융점보다 약 20℃ 내지 약 120℃ 낮을 수 있다.
일 실시예에 따르면, 상기 제 1 물질은 Sn-Ag계 합금 또는 Sn-Cu계 합금을 포함하고, 상기 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함할 수 있다.
일 실시예에 따르면, 상기 코어부는 구리(Cu)를 포함할 수 있다.
일 실시예에 따르면, 상기 솔더부의 상기 패키지 기판의 상면으로부터의 높이는 상기 솔더부의 폭의 약 1배 내지 약 1.5배일 수 있다.
일 실시예에 따르면, 상기 제 1 부분의 폭은 상기 제 2 부분의 폭보다 크거나 같을 수 있다.
일 실시예에 따르면, 상기 코어부의 높이는 상기 솔더부의 높이의 약 1/5 내지 약 1/3 이하일 수 있다.
일 실시예에 따르면, 상기 제 2 부분의 폭은 상기 제 1 부분으로부터 멀어질수록 감소할 수 있다.
일 실시예에 따르면, 상기 코어부의 용융점은 상기 제 1 및 제 2 용융점들보다 높을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 하부 패키지 기판을 제공하는 것, 상기 하부 패키지 기판의 상면에 제 1 솔더부를 형성하는 것, 하면에 제 2 솔더부를 갖는 상부 패키지 기판을 제공하는 것 및 상기 제 1 솔더부와 상기 제 2 솔더부를 접합하여, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 스택하는 것을 포함하되, 상기 제 1 솔더부를 형성하는 것은, 상기 상면 상에 제 1 용융점을 갖는 제 1 물질로 제 1 솔더 볼을 형성하는 것, 상기 제 1 솔더 볼 상에, 코어부 및 상기 제 1 용융점보다 낮은 제 2 용융점을 갖는 제 2 물질로 상기 코어부를 둘러싸는 제 2 솔더 볼을 안착시키는 것, 및 상기 제 2 용융점보다 높고 상기 제 1 용융점보다 낮은 제 1 온도로 제 1 리플로우 공정을 진행하여, 상기 제 2 물질을 상기 제 1 물질에 접합시키는 것을 포함한다.
일 실시예에 따르면, 상기 제 2 솔더부는 상기 제 2 물질로 이루어지고, 상기 제 1 솔더부와 상기 제 2 솔더부를 접합하는 것은 상기 제 1 온도로 제 2 리플로우 공정을 진행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 온도로 상기 제 2 리플로우 공정을 진행한 후에, 상기 제 1 솔더 볼을 상기 제 1 온도보다 높은 제 2 온도로 웨팅시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 리플로우 공정을 진행하여 상기 제 2 물질을 상기 제 1 물질에 접합시킨 후에, 상기 반도체 패키지 상에 몰딩 막을 형성하는 것 및 상기 몰딩 막을 레이저 드릴링 공정을 통해, 상기 제 2 물질의 적어도 일부를 노출하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 용융점은 상기 제 1 용융점보다 약 20℃ 내지 약 120℃ 낮을 수 있다.
일 실시예에 따르면, 상기 제 1 물질은 Sn-Ag계 합금 또는 Sn-Cu계 합금을 포함하고, 상기 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 개념에 따르면, 솔더부가 코어부 및 코어부를 둘러싸는 서로 다른 용융점들을 갖는 주변부를 포함함으로써, 온도를 제어하여 순차적으로 리플로우 접합을 수행할 수 있다. 부분적으로 리플로우 공정을 수행함으로써, 솔더부의 점유 면적을 제한할 수 있다. 또한, 솔더부가 패키지 기판으로부터 멀어질수록 폭이 줄어들어, 솔더부 사이의 접촉 마진도 향상시킬 수 있다. 이에 따라, 솔더부들간의 쇼트 발생을 방지할 수 있고, 솔더부들간의 피치도 축소될 수 있다. 또한, 솔더부의 종횡비가 증가될 수 있다. 또한, 인터포저(interposer) 기판의 제공 또는 별도의 추가 공정 없이, 리플로우 공정들을 통해 파인 피치(Fine pitch)를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 2는 도 1의 제 1 솔더부의 확대도이다.
도 3a 내지 도 3c는 도 1의 A를 형성하는 과정을 보여주는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
도 5a 내지 도 5c는 도 4의 B를 형성하는 과정을 보여주는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 소자(100)를 보여주는 도면이다. 도 2는 도 1의 제 1 솔더부(130)의 확대도이다. 이하, 도 1 및 도 2를 참조하여, 반도체 소자(100)를 설명한다. 반도체 소자(100)는 제 1 패키지 기판(110) 및 제 1 패키지 기판(110)의 상면(110a)에 배치된 제 1 솔더부(130)를 포함할 수 있다. 반도체 소자(100)의 상면에는 다른 반도체 소자가 스택될 수 있다. 일 예로, 반도체 소자(100)는 PoP(Package on package) 구조의 일부로서, PoP(Package on package) 구조의 하부 패키지일 수 있으나, 이에 제한되는 것은 아니다. 도 1을 참조하면, 반도체 소자(100)는 제 1 패키지 기판(110), 제 1 패키지 기판(110) 상에 실장된 제 1 반도체 칩(120), 제 1 패키지 기판(110) 상에 배치된 제 1 솔더부(130), 그리고 제 1 몰딩막(140)을 포함할 수 있다.
제 1 패키지 기판(110)은 인쇄 회로 기판(PCB; Printed circuit board)일 수 있다. 제 1 패키지 기판(110)은 상면(110a) 및 하면(110b)을 포함할 수 있다. 제 1 패키지 기판(110)의 상면(110a)에는 제 1 패드들(112)이 제공될 수 있고, 제 1 패키지 기판(110)의 하면(110b)에는 제 2 패드들(114)이 제공될 수 있다. 제 1 패드들(112)의 각각에는 제 1 솔더부(130)가 배치되고, 제 2 패드들(114)의 각각에는 외부 솔더부(116)가 배치될 수 있다. 제 1 솔더부(130)의 구체적 구성은 후술한다. 외부 솔더부(116)는, 반도체 소자(100)를 외부 소자와 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(120)은 제 1 패키지 기판(110)의 상면(110a) 상에 실장될 수 있다. 제 1 반도체 칩(120)은 제 1 패키지 기판(110)의 제 1 영역(CR) 상에 배치될 수 있다. 예를 들어, 도 1을 참조하면, 제 1 영역(CR)은 제 1 패키지 기판(110)의 중앙 영역일 수 있다. 제 1 반도체 칩(120)은 솔더 범프(122)를 이용하여, 플립 칩(Flip chip) 방식으로 실장될 수 있다. 제 1 반도체 칩(120)은 로직 칩일 수 있다. 그러나, 이와 달리, 제 1 반도체 칩(120)은 로직 칩, 메모리 칩, 혹은 이들의 조합을 포함할 수 있다.
제 1 솔더부(130)는 제 1 패키지 기판(110)의 상면(110a) 상에 실장될 수 있다. 제 1 솔더부(130)는 제 1 패키지 기판(110)의 제 2 영역(PR) 상에 배치될 수 있다. 예를 들어, 도 1을 참조하면, 제 2 영역(PR)은 제 1 패키지 기판(110)의 가장자리 영역일 수 있다.
도 1 및 도 2를 참조하면, 제 1 솔더부(130)는 코어부(132) 및 주변부(134)를 포함할 수 있다. 코어부(132)는 구리(Cu)를 포함할 수 있다. 코어부(132)는 제 1 솔더부(130)의 내측에 제공될 수 있다. 주변부(134)는 코어부(132)를 둘러싸도록 제공될 수 있다. 주변부(134)는 서로 다른 용융점들을 갖는 복수 개의 물질들을 포함할 수 있다. 예를 들어, 주변부(134)는 제 1 부분(136) 및 제 2 부분(138)을 포함할 수 있다. 도 2를 참조하면, 제 1 부분(136)은 제 1 솔더부(130)의 하부 부분이고, 제 2 부분(138)은 제 1 솔더부(130)의 상부 부분일 수 있다. 제 2 부분(138)은 코어부(132)를 둘러쌀 수 있다.
제 1 부분(136)은 제 1 용융점을 갖는 제 1 물질로 형성될 수 있다. 제 2 부분(138)은 제 2 용융점을 갖는 제 2 물질로 형성될 수 있다. 이 때, 제 2 용융점은 제 1 용융점보다 낮을 수 있다. 예를 들어, 제 2 용융점은 제 1 용융점보다 약 20℃ 내지 약 120℃ 낮을 수 있다. 일 예로, 제 1 물질은 Sn-Ag계 합금 또는 Sn-Cu계 합금을 포함하고, 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함할 수 있다. 제 1 용융점 및 제 2 용융점은, 코어부(132)를 구성하는 물질의 용융점보다 낮을 수 있다. 일 예로, Sn-Ag계 합금 및 Sn-Cu계 합금의 용융점들은 조성비에 따라 상이할 수 있으나, 약 214℃ 내지 약 221℃ 및 약 217℃ 내지 약 227℃ 사이의 용융점들을 각각 가질 수 있다. Sn-Pb계 합금 및 Sn-Bi계 합금의 용융점들은 조성비에 따라 상이할 수 있으나, 약 180℃ 내지 약 190℃ 및 약 135℃ 내지 약 145℃ 사이의 용융점들을 각각 가질 수 있다. 구리의 용융점은 약 1080℃ 내지 약 1090℃ 사이일 수 있다.
도 1 및 도 2를 참조하면, 제 1 솔더부(130)의 높이(H)는 제 1 솔더부(130)의 폭(W)보다 실질적으로 크거나 같을 수 있다. 일 예로, 제 1 솔더부(130)의 높이(H)는, 제 1 패키지 기판(110)의 상면(110a)으로부터의 높이를 의미하고, 제 1 솔더부(130)의 폭(W)은, 제 1 솔더부(130)의 최대 폭을 의미할 수 있다. 따라서, 제 1 솔더부(130)의 종횡비(Aspect Ratio)는 1이상의 값을 가질 수 있다. 일 예로, 제 1 솔더부(130)의 높이(H)는 제 1 솔더부(130)의 폭(W)의 약 1배 내지 약 1.5배일 수 있다. 예를 들어, 제 1 솔더부(130)의 높이(H)는 약 120μm 내지 약 150μm이고, 제 1 솔더부(130)의 폭(W)은 약 100μm 내지 약 120μm일 수 있으나, 구체적인 수치들은 이에 제한되지 않는다. 도 2를 참조하면, 제 1 부분(136)의 폭은 제 2 부분(138)의 폭보다 크거나 같을 수 있다. 예를 들어, 제 2 부분(138)의 폭은, 제 1 부분(136)으로부터 멀어질수록 감소될 수 있다. 코어부(132)의 높이(h)는, 제 1 솔더부(130)의 높이(H)의 약 1/5 내지 약 1/3 이하일 수 있다. 일 예로, 코어부(132)의 높이(h)는 약 50μm 이하일 수 있다. 코어부(132)는 구 형상으로 제공되어, 폭(w)과 높이(h)가 실질적으로 동일할 수 있다. 제 1 솔더부(130)의 폭이 하부 부분에서 상부 부분으로 갈수록 점점 좁아지므로, 제 1 솔더부(130)들간의 접촉 마진이 향상될 수 있다. 또한, 쇼트 발생을 방지할 수 있다.
제 1 패키지 기판(110)의 상면(110a)에 제 1 몰딩막(140)이 배치될 수 있다. 일 예로, 제 1 몰딩막(140)은 에폭시 수지를 포함할 수 있다. 제 1 몰딩막(140)의 상면은, 제 1 반도체 칩(120)의 상면과 공면을 이룰 수 있다. 제 1 몰딩막(140)은 제 1 솔더부(130)의 적어도 일 부분을 노출할 수 있다. 일 예로, 제 1 몰딩막(140)은 제 1 솔더부(130)의 상부 부분을 노출할 수 있다.
도 3a 내지 도 3c는 도 1의 A를 형성하는 과정을 보여주는 도면들이다. 이하, 도 1, 도 2, 도 3a 내지 도 3c를 참조하여, 제 1 솔더부(130)를 형성하는 과정을 설명한다.
도 1, 도 2 및 도 3a를 참조하면, 제 1 패키지 기판(110)의 상면(110a) 상에 제 1 솔더볼(136)을 형성할 수 있다. 제 1 솔더볼(136)은, 상술한 제 1 부분(136)에 대응될 수 있다. 제 1 부분(136)은 제 1 용융점을 갖는 제 1 물질로 형성될 수 있다. 일 예로, 제 1 물질은 Sn-Ag계 합금 또는 Sn-Cu계 합금을 포함할 수 있다. Sn-Ag계 합금 및 Sn-Cu계 합금의 용융점들은 조성비에 따라 상이할 수 있으나, 약 214℃ 내지 약 221℃ 및 약 217℃ 내지 약 227℃ 사이의 용융점들을 각각 가질 수 있다.
이후, 제 1 솔더볼(136) 상에 플럭스(Flux, F)를 도포하고, 제 2 솔더볼(135)을 안착시킬 수 있다. 제 2 솔더볼(135)은 코어부(132) 및 예비 주변부(138a)를 포함할 수 있다. 코어부(132)는 구리(Cu)를 포함할 수 있다. 예비 주변부(138a)는 제 1 용융점보다 낮은 제 2 물질로 형성될 수 있다. 예를 들어, 제 2 용융점은 제 1 용융점보다 약 20℃ 내지 약 120℃ 낮을 수 있다. 예를 들어, 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함할 수 있다. Sn-Pb계 합금 및 Sn-Bi계 합금의 용융점들은 조성비에 따라 상이할 수 있으나, 약 180℃ 내지 약 190℃ 및 약 135℃ 내지 약 145℃ 사이의 용융점들을 각각 가질 수 있다. 이 때, 코어부(132)의 용융점은, 제 1 및 제 2 용융점들보다 높을 수 있다. 일 예로, 구리의 용융점은 약 1080℃ 내지 약 1090℃ 사이일 수 있다.
제 2 솔더볼(135)이 제 1 부분(136) 상에 안착되면, 제 1 온도로 제 1 리플로우 공정을 수행할 수 있다. 제 1 온도는 제 2 용융점보다 높고 제 1 용융점보다 낮은 온도일 수 있다. 제 1 리플로우 공정으로 인해, 예비 주변부(138a)가 웨팅(wetting)되어 제 1 부분(136)에 접합될 수 있다. 코어부(132) 및 제 1 부분(136)의 용융점들이 제 1 온도보다 높으므로, 예비 주변부(138a)만이 웨팅되어 제 2 부분(138)을 형성할 수 있다.
도 1, 도 2, 도 3b 및 도 3c를 참조하면, 제 1 패키지 기판(110)의 상면(110a)에 제 1 몰딩막(140)이 형성될 수 있다. 일 예로, e-MUF(exposed mold underfill) 공정을 이용하여 제 1 몰딩 수지(140a)를 도포할 수 있다. 예를 들어, 제 1 몰딩 수지(140a)는 에폭시 수지를 포함할 수 있다. 제 1 몰딩 수지(140a)는 제 1 반도체 칩(120)을 덮도록 제공된 후에, 그라인딩 공정을 통해 제 1 몰딩막(140)을 형성할 수 있다. 제 1 몰딩막(140)의 상면은 제 1 반도체 칩(120)의 상면과 공면을 이룰 수 있다. 이후, 레이저 드릴링(Laser Drilling) 공정을 통해, 제 1 몰딩막(140)으로부터 제 1 솔더부(130)의 적어도 일 부분을 노출할 수 있다. 일 예로, 제 1 몰딩막(140)은 제 1 솔더부(130)의 상부 부분을 노출할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자(10a)를 보여주는 도면이다. 반도체 소자(10a)는 반도체 패키지로서, 예를 들어, PoP(Package on package)일 수 있다. 반도체 소자(10a)는 하부 패키지(100) 및 하부 패키지(100)에 실장된 상부 패키지(200)를 포함할 수 있다. 도 4의 하부 패키지는, 도 1 내지 도 3c를 이용하여 설명한 반도체 소자일 수 있다. 따라서, 설명의 간소화를 위해, 중복되는 설명은 생략한다. 도 4를 참조하면, 상부 패키지(200)는 제 2 패키지 기판(210), 제 2 패키지 기판(210) 상에 실장된 제 2 반도체 칩(220), 제 2 패키지 기판(210)과 제 2 반도체 칩(220)을 전기적으로 연결하는 와이어부(230), 그리고 제 2 몰딩막(240)을 포함할 수 있다. 상부 패키지(200)와 하부 패키지(100)는, 솔더부(300)를 통해 서로 연결될 수 있다.
제 2 패키지 기판(210)은 인쇄 회로 기판(PCB; Printed circuit board)일 수 있다. 제 2 패키지 기판(210)의 상면(210a)에는 제 3 패드들(212)이 제공될 수 있고, 제 2 패키지 기판(210)의 하면(210b)에는 제 4 패드들(214)이 제공될 수 있다. 제 3 패드들(212)의 각각에는 와이어부(230)가 연결되고, 제 4 패드들(214)의 각각에는 솔더부(300)가 연결될 수 있다.
제 2 반도체 칩(220)은 복수 개로 제공될 수 있다. 예를 들어, 제 2 반도체 칩(220)은 서로 적층된 2개의 제 2 반도체 칩들(222,224)로 제공될 수 있다. 일 예로, 제 2 반도체 칩(220)은 메모리 칩일 수 있다. 그러나, 이와 달리, 제 2 반도체 칩(220)은 로직 칩, 메모리 칩, 혹은 이들의 조합을 포함할 수 있다. 도 4에서는 2개의 제 2 반도체 칩들(222,224)이 와이어 본딩 방식으로 실장된 것을 예로 들어 설명하였으나, 이와 달리, 단일의 제 2 반도체 칩이 제공될 수 있고, 제 2 반도체 칩(들)은 플립 칩(Flip chip) 방식으로 실장될 수 있다. 와이어부(230)는 제 2 반도체 칩들(222,224)과 제 2 패키지 기판(210)을 전기적으로 연결할 수 있다. 제 2 패키지 기판(210)의 상면(210a)에 제 2 몰딩막(240)이 배치될 수 있다. 일 예로, 제 2 몰딩막(240)은 에폭시 수지를 포함할 수 있다.
솔더부(300)는, 상술한 제 1 솔더부(130)와 하부 패키지(100)의 제 2 솔더부(도 5a의 216)가 서로 접합된 것일 수 있다. 제 2 솔더부(도 5a의 216)는 제 2 물질로 이루어질 수 있다. 일 예로, 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함할 수 있다. Sn-Pb계 합금 및 Sn-Bi계 합금의 용융점들은 조성비에 따라 상이할 수 있으나, 약 180℃ 내지 약 190℃ 및 약 135℃ 내지 약 145℃ 사이의 용융점들을 각각 가질 수 있다.
도 5a 내지 도 5c는 도 4의 B를 형성하는 과정을 보여주는 도면들이다. 도 4, 도 5a, 및 도 5b를 참조하면, 제 1 솔더부(130)와 제 2 솔더부(216)를 접합하는 제 2 리플로우 공정이 수행될 수 있다. 제 2 리플로우 공정은 제 1 온도로 진행될 수 있다. 이 때, 제 1 온도는 제 1 용융점보다 낮고 제 2 용융점보다 높은 온도일 수 있다. 예를 들어, 제 1 온도는 약 200℃일 수 있다. 제 1 솔더부(130)의 제 2 주변부(134)와 제 2 솔더부(216)가 서로 동일한 제 2 물질로 이루어지므로, 제 1 솔더부(130) 및 제 2 솔더부(216)가 서로 접합될 수 있다.
도 4 및 도 5c를 참조하면, 제 1 솔더부(130)를 제 2 온도로 웨팅시킬 수 있다. 제 2 온도는 제 1 온도보다 높은 온도일 수 있다. 일 예로, 제 2 온도는 제 1 및 제 2 용융점들보다 높고 코어부(132)의 용융점보다 낮은 온도일 수 있다. 예를 들어, 제 1 온도는 약 300℃일 수 있다. 제 1 주변부(134)가 웨팅되어, 제 1 물질 및 제 2 물질이 서로 혼합될 수 있다. 코어부(132)가 제 1 솔더부(130)의 하부 부분에 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자(10b)를 보여주는 도면이다. 도 6의 반도체 소자(10b)는 반도체 패키지로서 PoP(Package on package)일 수 있고, 도 4의 내지 도 5c를 참조하여 설명한 반도체 소자(10a)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 4의 반도체 소자(10a)와 달리, 도 6의 반도체 소자(10b)는 제 1 패키지 기판(110)의 상면(110a) 상에 제 1 몰딩막을 포함하지 않을 수 있다.
본 발명의 개념에 따르면, 솔더부가 코어부 및 코어부를 둘러싸는 서로 다른 용융점들을 갖는 주변부를 포함함으로써, 온도를 제어하여 순차적으로 리플로우 접합을 수행할 수 있다. 부분적으로 리플로우 공정을 수행함으로써, 솔더부의 점유 면적을 제한할 수 있다. 또한, 솔더부가 패키지 기판으로부터 멀어질수록 폭이 줄어들어, 솔더부 사이의 접촉 마진도 향상시킬 수 있다. 이에 따라, 솔더부들간의 쇼트 발생을 방지할 수 있고, 솔더부들간의 피치도 축소될 수 있다. 또한, 솔더부의 종횡비가 증가될 수 있다. 또한, 인터포저(interposer) 기판의 제공 또는 별도의 추가 공정 없이, 리플로우 공정들을 통해 파인 피치(Fine pitch)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판의 제 1 영역 상에 배치된 반도체 칩; 및
    상기 패키지 기판의 제 2 영역 상에 배치된 솔더부를 포함하되,
    상기 솔더부는:
    코어부; 및
    상기 코어부를 둘러싸는 주변부를 포함하되,
    상기 주변부는:
    제 1 용융점을 갖는 제 1 부분; 및
    상기 제 1 용융점보다 낮은 제 2 용융점을 갖는 제 2 부분을 포함하는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 부분은 상기 솔더부의 하부 부분이고, 상기 제 2 부분은 상기 솔더부의 상부 부분인, 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 2 부분은 상기 코어부를 둘러싸는, 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 부분의 폭은 상기 제 2 부분의 폭보다 크거나 같은, 반도체 소자.
  5. 하부 패키지 기판을 제공하는 것;
    상기 하부 패키지 기판의 상면에 제 1 솔더부를 형성하는 것;
    하면에 제 2 솔더부를 갖는 상부 패키지 기판을 제공하는 것; 및
    상기 제 1 솔더부와 상기 제 2 솔더부를 접합하여, 상기 하부 패키지 기판과 상기 상부 패키지 기판을 적층하는 것을 포함하되,
    상기 제 1 솔더부를 형성하는 것은:
    상기 상면 상에 제 1 용융점을 갖는 제 1 물질로 제 1 솔더 볼을 형성하는 것;
    상기 제 1 솔더 볼 상에, 코어부 및 상기 제 1 용융점보다 낮은 제 2 용융점을 갖는 제 2 물질로 상기 코어부를 둘러싸는 제 2 솔더 볼을 안착시키는 것; 및
    상기 제 2 용융점보다 높고 상기 제 1 용융점보다 낮은 제 1 온도로 제 1 리플로우 공정을 진행하여, 상기 제 2 물질을 상기 제 1 물질에 접합시키는 것을 포함하는, 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 솔더부는 상기 제 2 물질로 이루어지고,
    상기 제 1 솔더부와 상기 제 2 솔더부를 접합하는 것은 상기 제 1 온도로 제 2 리플로우 공정을 진행하는 것을 포함하는, 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 온도로 상기 제 2 리플로우 공정을 진행한 후에, 상기 제 1 솔더 볼을 상기 제 1 온도보다 높은 제 2 온도로 웨팅시키는 것을 포함하는, 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 리플로우 공정을 진행하여 상기 제 2 물질을 상기 제 1 물질에 접합시킨 후에,
    상기 반도체 패키지 상에 몰딩 막을 형성하는 것; 및
    상기 몰딩 막을 레이저 드릴링 공정을 통해, 상기 제 2 물질의 적어도 일부를 노출하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  9. 제 5 항에 있어서,
    상기 제 2 용융점은 상기 제 1 용융점보다 약 20℃ 내지 약 120℃ 낮은, 반도체 패키지의 제조 방법.
  10. 제 5 항에 있어서,
    상기 제 1 물질은 Sn-Ag계 합금 또는 Sn-Cu계 합금을 포함하고, 상기 제 2 물질은 Sn-Pb계 합금 또는 Sn-Bi계 합금을 포함하는, 반도체 패키지의 제조 방법.
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