KR20170028255A - 세라믹 전자부품의 제조 방법 - Google Patents
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Abstract
외부전극의 가장자리 끝의 둥그스름함을 억제할 수 있는, 세라믹 전자부품의 제조 방법을 제공하는 것.
세라믹 및 유기물을 포함하는 칩의 표면에 개질재를 부여하는 공정과, 상기 개질재가 부여된 상기 칩의 상기 표면에 도전성 페이스트를 도포하는 공정과, 상기 칩 및 상기 칩에 도포된 상기 도전성 페이스트를 함께 소성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
세라믹 및 유기물을 포함하는 칩의 표면에 개질재를 부여하는 공정과, 상기 개질재가 부여된 상기 칩의 상기 표면에 도전성 페이스트를 도포하는 공정과, 상기 칩 및 상기 칩에 도포된 상기 도전성 페이스트를 함께 소성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
Description
본 발명은 세라믹 전자부품의 제조 방법에 관한 것이다.
본체와 본체의 표면에 마련된 적어도 2개의 외부전극을 포함하는 전자부품은, 본체에 외부전극이 되는 도전성 페이스트가 도포되어 제조된다. 본체에 외부전극이 되는 도전성 페이스트가 도포될 때, 도전성 페이스트는 본체의 표면의 일부에 확산된다. 본체의 표면의 일부에 확산된 도전성 페이스트의 가장자리 끝은 표면장력이나 점도 등의 영향을 받아 둥그레진다. 이에 따라 얻어지는 외부전극의 가장자리 끝은 둥그레진다. 그 때문에, 2개의 외부전극의 간격을 확보하는 것과 외부전극의 표면적을 충분히 크게 확보하는 것의 양립이 어려워진다.
특허문헌 1에는, 본체에 도전성 페이스트가 도포되기 전에 본체의 표면과 도전성 페이스트에 포함되는 용제와의 친화성을 낮게 하기 위해, 본체의 표면을 개질(표면 개질)하는 방법이 개시되어 있다. 이 방법을 이용한 경우, 본체의 표면 상에서의 도전성 페이스트의 확산을 억제하고, 외부전극의 가장자리 끝의 둥그스름함을 억제할 수 있다.
특허문헌 1에서는, 적층 세라믹 콘덴서의 본체에 대하여 표면 개질이 실시된다. 특허문헌 1에서의 표면 개질의 대상물인 “본체”는 고온에서 소성된 세라믹으로 이루어지므로, 표면 개질의 대상이 되는 표면은 소성된 세라믹으로 이루어지는 면이다.
그러나 특허문헌 1에서 표면 개질에 사용하는 재료는 세라믹과의 친화성이 그다지 높지 않으므로, 특허문헌 1에 기재된 방법에서는, 단시간의 표면 개질 처리로는, 표면 개질의 효과는 그만큼 얻어지지 않는다. 그 때문에, 외부전극의 가장자리 끝의 둥스그름함을 억제할 수 있는 다른 방법이 요구되었다.
본 발명은 상기의 과제를 해결하기 위해 이루어진 것이며, 세라믹 본체와 세라믹 본체의 표면에 마련된 외부전극을 포함하는 전자부품의 제조 방법으로서, 특히, 외부전극의 가장자리 끝의 둥스그름함을 억제할 수 있는 세라믹 전자부품의 제조 방법을 제공하는 것을 목적으로 한다.
즉, 상기 목적을 달성하기 위한 본 발명의 세라믹 전자부품의 제조 방법은, 세라믹 및 유기물을 포함하는 칩의 표면에 개질재를 부여하는 공정과, 상기 개질재가 부여된 상기 칩의 상기 표면에 도전성 페이스트를 도포하는 공정과, 상기 칩 및 상기 칩에 도포된 상기 도전성 페이스트를 함께 소성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 세라믹 전자부품의 제조 방법에서, 상기 개질재를 부여하는 공정에서는 상기 개질재를 포함하는 용액에 상기 칩을 침지하는 것이 바람직하다.
본 발명의 세라믹 전자부품의 제조 방법에서, 상기 개질재를 부여하는 공정에서는 상기 개질재를 상기 칩에 포함되는 상기 유기물에 라디칼 반응으로 화학 흡착시키는 것이 바람직하다.
본 발명의 세라믹 전자부품의 제조 방법에서, 상기 개질재는 규소 화합물인 것이 바람직하다. 또한, 본 발명의 세라믹 전자부품의 제조 방법에서, 상기 개질재는 불소 화합물인 것이 바람직하다.
본 발명의 세라믹 전자부품의 제조 방법에서, 상기 칩은 주면(主面)과, 상기 주면과 교차하면서 길이방향과 직교하는 단면(端面)을 갖는 대략 직방체 형상이며, 상기 칩에 매설되면서 상기 단면에 노출되는 내부전극층을 포함하고, 상기 도전성 페이스트를 도포하는 공정은 상기 주면 상의 상기 도전성 페이스트의 길이방향의 치수가 상기 칩의 높이방향의 치수보다도 커지도록, 상기 칩의 상기 단면과 상기 주면의 일부에 상기 도전성 페이스트를 도포하는 것이 바람직하다.
본 발명의 세라믹 전자부품의 제조 방법에서는 유기물을 포함하는 칩에 대하여 개질재를 부여한다. 무기물인 세라믹보다도 유기물 쪽이 개질재를 흡착하기 쉬우므로, 세라믹 및 유기물을 포함하는 칩의 표면에 개질재를 부여함으로써 칩 표면의 개질을 보다 확실하게 실시할 수 있다. 그 결과, 얻어지는 외부전극의 가장자리 끝의 둥그스름함을 억제할 수 있다.
도 1은 본 발명의 세라믹 전자부품의 제조 방법에 의해 제조되는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 LH 단면도이다.
도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 상면도이다.
도 4는 외부전극의 가장자리 끝이 둥그스름함을 띠고 있는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 상면도이다.
도 5는 개질재를 포함하는 용액에 칩을 침지하는 방법의 일례를 나타내는 모식도이다.
도 6은 침지법에 의해 칩에 도전성 페이스트를 도포하는 공정의 일례를 나타내는 모식도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 LH 단면도이다.
도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 상면도이다.
도 4는 외부전극의 가장자리 끝이 둥그스름함을 띠고 있는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 상면도이다.
도 5는 개질재를 포함하는 용액에 칩을 침지하는 방법의 일례를 나타내는 모식도이다.
도 6은 침지법에 의해 칩에 도전성 페이스트를 도포하는 공정의 일례를 나타내는 모식도이다.
이하, 도면을 참조하여 본 발명의 세라믹 전자부품의 제조 방법에 대하여 설명한다. 그러나 본 발명은 이하의 구성에 한정되는 것이 아니고, 본 발명의 요지를 변경하지 않는 범위에서 적절히 변경하여 적용할 수 있다. 또한, 이하에서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합한 것도 또한 본 발명이다.
본 발명의 세라믹 전자부품의 제조 방법으로 제조할 수 있는 세라믹 전자부품으로는, 콘덴서, 인덕터, 압전 부품, 서미스터 등을 들 수 있다. 이하, 본 발명의 세라믹 전자부품의 제조 방법으로 제조할 수 있는 세라믹 전자부품의 예로, 콘덴서, 특히 적층 세라믹 콘덴서에 대하여 설명한다.
적층 세라믹 콘덴서는 직방체 형상의 본체와, 본체의 표면의 일부에 마련된 복수의 외부전극을 포함한다. 도 1은 본 발명의 세라믹 전자부품의 제조 방법에 의해 제조되는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 적층 세라믹 콘덴서(1)는 본체(10)의 표면의 일부에 외부전극(100)을 마련하여 이루어진다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 LH 단면도이다.
본 발명의 세라믹 전자부품을 구성하는 본체는 직방체 형상이며, 직방체의 길이방향, 폭방향, 높이방향을 도 1에 나타내는 적층 세라믹 콘덴서(1)에서 양쪽 화살표(L, W, H)로 정하는 방향으로 한다. 여기서, 길이방향과 폭방향과 높이방향은 서로 직교한다. 높이방향은 본체(10)를 구성하는 복수의 세라믹층(20)과 복수의 내부도체층(30)이 적층되어 가는 방향이다. 또한, 길이방향은 본체의 양단(兩端)에 외부전극을 마련했을 때에 외부전극이 마주 보는 방향(그 방향으로 복수 개의 다른 외부전극이 존재하는 방향)이다.
본체(10)는 6면을 갖는 직방체 형상이며, 높이방향으로 서로 마주보는 제1 주면(11) 및 제2 주면(12), 폭방향으로 서로 마주보는 제1 측면(13) 및 제2 측면(14), 길이방향으로 서로 마주보는 제1 단면(15) 및 제2 단면(16)을 가진다. 또한, 본체의 직방체 형상은 직방체의 모서리의 부분이나 능선이 되는 부분이 둥그레져 곡면이 되도록 형성된 형상을 포함하고, 또한 표면에 요철이 형성된 형상도 포함한다.
적층 세라믹 콘덴서(1) 또는 본체(10)의 제1 단면(15) 또는 제2 단면(16)에 교차하면서 높이방향을 따르는, 세라믹 전자부품(적층 세라믹 콘덴서) 또는 본체의 절단면을 LH 절단면이라고 한다. 도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 LH 단면도이다.
제1 측면(13), 제2 측면(14), 제1 단면(15), 제2 단면(16)은, 내부도체층(30)이 노출되어 있어도 되는 면이며, 이들 면 중 내부도체층(30)이 노출되어 있는 면의 어느 하나를 임의로 “본체의 표면”으로 정하여 이 표면의 일부에 외부전극(100)을 마련할 수 있다.
본체(10)는 적층된 복수의 세라믹층(20)과 복수의 내부도체층(30)을 갖고, 복수의 내부도체층(30)은, 적어도 본체(10)의 제1 단면(15)에 노출되어 제1 단면(15)에 마련된 제1 외부전극(110)과 접속하는 복수의 제1 내부전극층(35)과, 적어도 본체(10)의 제2 단면(16)에 노출되어 제2 단면(16)에 마련된 제2 외부전극(120)과 접속하는 복수의 제2 내부전극층(36)을 포함하고 있다. 이와 같은 구성이면 적층 세라믹 콘덴서로서 양호한 성능을 발휘할 수 있다.
복수의 세라믹층(20)의 평균 두께는, 예를 들면 0.5㎛ 이상 4㎛ 이하인 것이 바람직하다. 각 세라믹층은, 예를 들면 티탄산바륨(BaTiO3), 티탄산칼슘(CaTiO3), 티탄산스트론튬(SrTiO3), 또는 지르코늄산칼슘(CaZrO3) 등을 주성분으로 하는 세라믹 재료를 포함한다. 또한, 각 세라믹층(20)은 주성분보다도 함유량이 적은 부성분으로서, Mn, Mg, Si, Co, Ni, 또는 희토류 등을 포함하고 있어도 된다.
복수의 내부도체층(30)은 높이방향으로 교대로 배치된 제1 내부전극층(35) 및 제2 내부전극층(36)을 포함한다. 제1 내부전극층(35)은 세라믹층(20)을 끼고 제2 내부전극층(36)과 대향하는 대향부와, 대향부로부터 제1 단면(15)으로 인출되어 제1 단면(15)에 노출되는 인출부를 갖는다. 제2 내부전극층(36)은 세라믹층(20)을 끼고 제1 내부전극층(35)의 대향부와 대향하는 대향부와, 대향부로부터 제2 단면(16)으로 인출되어 제2 단면(16)에 노출되는 인출부를 갖는다. 제1 내부전극층(35), 제2 내부전극층(36) 및 그들에 끼이는 세라믹층(20)에 의해 정전 용량이 발생한다. 또한, 복수의 내부도체층(30)은 제1 내부전극층(35) 및 제2 내부전극층(36) 이외의, 정전 용량의 발생에 실질적으로 기여하지 않는 내부도전체층을 포함하고 있어도 된다. 각 내부도체층(30)은 높이방향(H)으로 내부도체층(30)의 주면을 봤을 때, 대략 직사각형상이다. 복수의 내부도체층(30)의 평균 두께는, 예를 들면 0.2㎛ 이상 2㎛ 이하인 것이 바람직하다. 복수의 내부도체층(30)은, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, 또는 Au 등의 금속재료를 포함한다.
복수의 내부도체층(30) 및 복수의 세라믹층(20) 각각의 평균 두께는 이하와 같이 측정된다. 우선, 연마에 의해 노출시킨 본체의 길이방향으로 직교하는 절단면을 주사형(走査型) 전자현미경으로 관찰한다. 다음으로, 본체의 절단면의 중심을 통하는 높이방향을 따른 중심선, 및 이 중심선으로부터 양측에 등간격으로 2개씩 그은 선의 합계 5개의 선상에서의 두께를 측정한다. 평균 두께는, 이 5개의 측정값의 평균값으로 한다. 보다 정확한 평균 두께를 구하려면, 높이방향에서의 상부, 중앙부, 하부의 각각에 대하여 상기 5개의 측정값을 구하고, 이들 측정값의 평균값을 평균 두께로 한다.
본체(10)의 치수는 본체(10)의 높이방향의 치수를 DH, 길이방향의 치수를 DL, 폭방향의 치수를 DW로 했을 때에, DH＜DW＜DL, (1/7)DW≤DH≤(1/3)DW, 또는 DH＜0.25㎜가 충족되는 바와 같은 박형(薄型)의 것인 점이 바람직하고, 이와 같은 본체의 치수를 갖는 세라믹 전자부품이면 본 발명의 효과가 보다 적합하게 발휘된다. 구체적으로는, 0.05㎜≤DH＜0.25㎜, 0.4㎜≤DL≤1㎜, 0.3㎜≤DW≤0.5㎜인 경우에 본 발명의 효과가 더 적합하게 발휘된다. 또한, 본체의 길이방향의 길이 DL이 본체의 폭방향의 치수 DW보다 큰 것이 바람직하다.
또한, 높이방향에서 본 경우의 외부전극의 길이방향의 치수는, 본체의 폭방향의 치수 DW보다도 큰 것이 바람직하다. 이로써, 실장되는 세라믹 전자부품이 박형이어도 실장 기판과의 고착력을 늘릴 수 있다. 혹은, 기판에 설치되는 세라믹 전자부품에 대한 비아 접속이 용이해진다.
도 2에는 본체(10)의 표면에 마련한 제1 외부전극(110), 제2 외부전극(120)도 나타내고 있다. 이들 외부전극의 바람직한 구성에 대하여 이하에 설명한다. 제1 외부전극(110)은 본체(10)의 제1 단면(15)에 마련되면서, 제1 단면(15)으로부터 제1 주면(11), 제2 주면(12), 제1 측면(13) 및 제2 측면(14) 각각의 일부에 연장되어 각각의 면을 피복하고 있다. 제1 외부전극(110)은 제1 단면(15)에서 각 제1 내부전극층(35)과 접속되어 있다. 제2 외부전극(120)은 본체(10)의 제2 단면(16)에 마련되면서, 제2 단면(16)으로부터 제1 주면(11), 제2 주면(12), 제1 측면(13) 및 제2 측면(14) 각각의 일부에 연장되어 각각의 면을 피복하고 있다. 제2 외부전극(120)은 제2 단면(16)에서 각 제2 내부전극층(36)과 접속되어 있다.
도 2에 나타내는 형태의 제1 외부전극(110), 제2 외부전극(120)은 유리와 Ni를 포함하는 하지층(60)을 갖고, 도금층으로서, 하지층(60)을 직접 덮는 Cu 도금층(61)을 갖는다. Cu 도금층(61)이 제1 외부전극(110), 제2 외부전극(120)의 최외층이다. 하지층(60)을 구성하는 유리로는, BaO-SrO-B2O3-SiO2계 유리 프릿을 이용하는 것이 바람직하다. Cu 도금층(61)의 평균 두께는 1㎛ 이상 15㎛ 이하인 것이 바람직하다. 또한, 도금층으로서 Ni, Sn, Pd, Au, Ag, Pt, Bi 및 Zn 등으로부터 선택되는 적어도 1종의 금속을 포함하는 도금층을 이용해도 된다.
또한, 도금층은 복수 있어도 된다. 예를 들면 도금층은, 제1 Cu 도금층과 제1 Cu 도금층을 직접 덮는 제2 Cu 도금층을 가져도 된다. 이 경우, 바람직하게는, 제2 Cu 도금층의 Cu 입자의 평균 입경은 제1 Cu 도금층의 Cu 입자의 평균 입경보다도 작다. 또한, 복수의 도금층으로는 제1 Cu 도금층 및 제2 Cu 도금층을 대신하여, 하지층으로부터 외측을 향하여 순서대로 Cu 도금층, Ni 도금층 및 Sn 도금층이 마련되어 있어도 된다. 이 경우, Sn 도금층이 각 외부전극의 최외층이다. 또한, 외부전극(100)은 제1 외부전극(110)과 제2 외부전극(120) 사이에, 제1 외부전극(110) 및 제2 외부전극(120)과는 다른 외부전극을 포함하고 있어도 된다. 또한, 하지층(60)은 Ni를 대신하여 Cu를 포함하고 있어도 된다.
본 발명의 세라믹 전자부품의 제조 방법에 의해 제조되는 세라믹 전자부품은 외부전극의 가장자리 끝의 둥그스름함이 억제된 것이며, 예를 들면 도 3에 나타내는 바와 같은 외부전극 형상을 갖는다. 도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 상면도이다.
적층 세라믹 콘덴서(1)에서, 외부전극(100)은 그 가장자리 끝(140)이 둥그스름함을 띠고 있지 않고 대체로 직선으로 되어 있다. 바람직하게는, 그 바로 아래에 본체가 있는 부분(즉, 본체의 폭방향의 모든 부분)에서 외부전극의 가장자리 끝이 둥그스름함을 띠고 있지 않고 대체로 직선으로 되어 있는 것이 바람직하다. 이와 같은 형상으로 되어 있으면, 2개의 외부전극 간의 간격(도 3에서 양쪽 화살표(d)로 나타내는 거리)이 확보되면서, 외부전극의 표면적이 지나치게 작아지지 않고, 충분히 크게 확보된다.
도 4는 외부전극의 가장자리 끝이 둥그스름함을 띠고 있는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 상면도이다. 도 4에 나타내는 바와 같이 외부전극의 가장자리 끝이 둥그스름함을 띠고 있으면, 2개의 외부전극 간의 간격을 도 3에서 양쪽 화살표(d)로 나타내는 거리와 동일한 정도 확보하려고 한 경우에 외부전극의 표면적이 작아진다. 도 4에서는 외부전극의 가장자리 끝을 참조 부호(140´)로 나타내고 있으며, 외부전극 가장자리 끝(140´)은 둥그스름함을 띠고 있고 직선으로 되어 있지 않다.
본 발명의 세라믹 전자부품의 제조 방법에 의해 제조되는 세라믹 전자부품은 기판에 내장되는 전자부품으로 사용할 수 있고, 또한 기판 표면에 실장되는 전자부품으로도 사용할 수 있다. 기판의 표면에 실장되는 전자부품인 경우, 그 외부전극 표면은, 예를 들면 Sn 도금층이다. 기판의 표면에 실장되는 전자부품인 경우라도 상술한 각 특징을 포함함으로써, 외부전극의 형상 편차가 억제되어 툼스톤(tombstone)을 방지한다는 효과를 발휘한다.
이하에 본 발명의 세라믹 전자부품의 제조 방법의 일례로서 적층 세라믹 콘덴서의 제조 방법에 대하여 설명한다. 세라믹과 유기물 및 용매 등이 혼합된 세라믹 슬러리를 캐리어 필름 상에 인쇄, 스프레이 코팅 또는 다이 코팅 등에 의해 시트 형상으로 도포함으로써 세라믹 시트를 얻는다. 세라믹 시트에는 세라믹, 유기물, 및 잔류 용매가 포함되어 있다. 세라믹 시트 상에 스크린 인쇄 또는 그라비어(gravure) 인쇄 등에 의해 내부도체층이 되는 도전막을 형성한다. 도전막이 형성된 세라믹 시트를 복수 매 적층하여 적층 시트를 얻는다. 세라믹 시트에 포함되는 유기물로는 바인더로서의 폴리비닐부티랄계 바인더, 프탈산에스테르계 바인더 등을 들 수 있다.
적층 시트를 강체 프레스 또는 정수압 프레스 등에 의해 가압함으로써 성형하여 적층 블록을 얻는다. 그리고 적층 블록이 푸시 커팅(push-cutting) 또는 다이싱 등에 의해 분할되어 복수의 칩이 얻어진다. 또한, 칩은 세라믹 및 유기물을 포함하고 있으면 되고, 다른 방법에 의해 얻어져도 된다.
이와 같이 하여 얻어지는 칩은 주면과, 주면과 교차하면서 길이방향과 직교하는 단면을 갖는 대략 직방체 형상이며, 칩에 매설되면서 단면에 노출되는 내부전극층을 포함하고 있는 것이 바람직하다. 구체적으로는, 도 1에 나타내는 적층 세라믹 콘덴서의 본체와 형상으로서는 동일한 것을 들 수 있다.
이어서, 칩의 표면에 개질재를 부여하는 공정을 실시한다. 개질재를 부여하는 표면은, 나중에 도전성 페이스트를 도포할 예정인 부위이면 되고, 이 부위를 포함하는 칩의 표면의 전체이어도 된다. 칩의 표면에 개질재를 부여하는 공정은 개질재를 포함하는 용액에 칩을 침지하는 방법, 또는 개질재를 칩에 포함되는 유기물에 라디칼 반응으로 화학 흡착시키는 방법인 것이 바람직하다. 이하, 각각의 방법에 대하여 설명한다.
도 5는 개질재를 포함하는 용액에 칩을 침지하는 방법의 일례를 나타내는 모식도이다. 개질재를 포함하는 용액(200)을 탱크(220)에 넣고, 탱크(220)에 망 바구니(net basket)(칩이 통과하지 않는 망)(210)를 마련하여 망 바구니(210) 내에서 개질재를 포함하는 용액에 칩(300)을 침지한다. 도 5에 나타내는 방법이면 칩(300)의 표면 전체에 개질재가 부여된다.
개질재를 포함하는 용액에는 불소 화합물 또는 규소 화합물이 포함되는 것이 바람직하다. 불소 화합물로는 탄소와 불소를 포함하는 화합물이 보다 바람직하고, CF4, C2F6, C3F8 등의 플루오로카본이 더 바람직하다. 또한, 수소가 결합된 하이드로플루오로카본을 이용해도 된다. 규소 화합물로는, SiO, SiH4, Si(CH3)4 등이 바람직하다. 또한, 불소 화합물 및 규소 화합물을 병용해도 되고, 불소 화합물을 2종 이상, 규소 화합물을 2종 이상 각각 병용해도 된다. 또한, 용액을 구성하는 용매로는 유기 용제(이소프로필알코올, 에탄올 등)가 바람직하다. 용액 중에서의 개질재의 농도는 1중량% 이상 5중량% 이하로 하는 것이 바람직하고, 또한 개질재의 용액에 대한 침지는, 침지 시간을 3분 이상으로 하는 것이 바람직하며, 10분 이하로 하는 것이 바람직하다. 칩을 개질재를 포함하는 용액에 침지한 후에 용액을 교반 또는 흔듦으로써 칩의 표면에 용액이 잘 접촉하도록 해도 된다.
개질재를 포함하는 용액에 칩을 침지한 후, 칩을 용액으로부터 꺼내어 바람 건조 또는 건조기 내에서의 건조를 실시하고, 부착한 용액 중의 용매를 제거하는 것이 바람직하다. 건조 온도는 용매의 종류에 따라 임의로 설정할 수 있지만, 50℃ 이상 200℃ 이하인 것이 바람직하다. 개질재를 포함하는 용액에 칩을 침지하는 방법에 의해 칩의 표면에 개질재를 부여하는 방법이면, 칩의 표면에 개질재를 부여하기 위해 특별한 장치를 이용할 필요가 없는 점에서 바람직하다.
개질재를 칩에 포함되는 유기물에 라디칼 반응으로 화학 흡착시키는 방법의 경우, 플라스마(plasma)를 이용한 라디칼 반응을 이용하는 것이 바람직하다. 유기물을 포함하는 칩과 개질재에 플라스마 처리를 하면, 라디칼 반응에 의해 유기물 표면이 반응하고 개질재로서의 가스도 반응하며, 각각이 화학 흡착된다. 플라스마를 이용한 처리의 경우, 개질재가 되는 가스를 감압하에 투입하면서 가스에 고주파 전압을 가함으로써 전자를 가스 분자에 충돌시킨다. 그리고 가스에 유래하는 모노머를 생성시켜 이 모노머를 칩의 표면에 부여한다. 플라스마 처리를 실시하는 경우, 예를 들면 플라스마 파워는 30W 이상 250W 이하, 가스 유량은 10sccm 이상 250sccm 이하, 처리 시간은 10초간 이상 10분간 이하로 각각 설정되는 것이 바람직하다.
칩을 소성하여 얻어진 본체와 같이, 유기물을 포함하고 있지 않은 세라믹에 대하여 플라스마에 의한 처리를 실시했다고 해도, 화학 흡착이 생기지 않고 모노머가 물리 흡착할 뿐이다. 화학 흡착 쪽이 물리 흡착보다도 불소 화합물 또는 규소 화합물이 잔류하기 쉬워 칩의 표면을 보다 확실하게 개질할 수 있다. 또한, 단시간에 개질할 수 있다. 그 때문에, 개질재를 칩에 포함되는 유기물에 라디칼 반응으로 화학 흡착시키는 방법을 채용하는 것이 바람직하다.
개질재가 되는 가스로는, 불소 화합물 또는 규소 화합물인 것이 바람직하다. 불소 화합물로는 탄소와 불소를 포함하는 화합물이 보다 바람직하고, CF4, C2F6, C3F8 등의 플루오로카본이 더 바람직하다. 또한, 수소가 결합된 하이드로플루오로카본을 이용해도 된다. 규소 화합물로는, SiO, SiH4, Si(CH3)4 등이 바람직하다. 불소 화합물 및 규소 화합물을 병용해도 되고, 불소 화합물을 2종 이상, 규소 화합물을 2종 이상 각각 병용해도 된다.
개질재가 부여된 칩의 표면은, 표면의 개질에 의해, 순수(純水)에 대한 접촉각이 100˚ 이상 200˚ 이하로 되어 있는 것이 바람직하다. 또한, 유기 용제(테르피네올)에 대한 접촉각이 30˚ 이상 100˚ 이하로 되어 있는 것이 바람직하다. 표면 개질하지 않은 칩에서의 순수에 대한 접촉각은, 통상은 50˚ 이상 100˚ 이하이다. 유기 용제(테르피네올)에 대한 접촉각은 통상 5˚ 이상 30˚ 이하이다.
또한, 칩의 표면에 흡착된 개질재의 대부분은 칩의 소성 시에 휘발 등에 의해 탈착되므로, 얻어진 세라믹 전자부품의 실장 신뢰성에 영향을 주지 않는다.
다음으로, 개질재가 부여된 칩의 표면에 도전성 페이스트를 도포한다. 도전성 페이스트는 외부전극이 되기 위한 페이스트이며, 예를 들면 침지법을 이용하여 도포할 수 있다. 도 6은 침지법에 의해 칩에 도전성 페이스트를 도포하는 공정의 일례를 나타내는 모식도이다.
도 6에 나타내는 공정에서는, 베이스(410)에 도전성 페이스트(400)를 도포해 둠과 함께, 유지 플레이트(420)로 칩(300)을, 칩(300)의 방향을 맞추어 유지한다. 그리고 유지 플레이트(420)를 베이스(410)에 가까이 함으로써 칩(300)을 도전성 페이스트(400)에 접촉시킨다. 이로써 칩(300)의 소정의 위치에 도전성 페이스트(400)를 도포한다. 유지 플레이트(420)로 칩(300)을 유지할 때에는, 칩(300)의 단면이 도전성 페이스트(400)에 접촉하는 방향으로 칩의 방향을 맞추어 유지한다.
도전성 페이스트를 도포하는 공정에서는 주면 상의 외부전극의 길이방향 치수가 칩의 높이방향 치수보다도 커지도록, 칩의 단면으로부터 주면의 일부에 걸쳐 도전성 페이스트를 도포하는 것이 바람직하다. 즉, 칩을 도전성 페이스트에 침지하는 깊이를 조정하여 주면 상의 외부전극의 길이방향 치수가 칩의 높이방향 치수보다도 커지도록 침지하는 것이 바람직하다. 본 발명의 세라믹 전자부품의 제조 방법에서는 외부전극의 가장자리 끝의 둥그스름함이 억제되므로 상기 조건을 충족하도록 함으로써 주면에서의 외부전극의 표면적이 충분히 확보되면서, 외부전극 간의 거리도 충분히 확보된다.
도전성 페이스트(400)에 접촉하는 칩(300)의 표면은 개질재가 부여된 표면이다. 그 때문에, 칩(300)의 표면에서의 도전성 페이스트의 확산이 억제된다.
도전성 페이스트로는, 유기 용매에 금속분말 및 세라믹스를 첨가한 페이스트를 바람직하게 이용할 수 있다. 유기 용매로는 에토셀(ethocel) 수지(에틸셀룰로오스), 부티랄 수지, 유기 용제(테르피네올, 디하이드로테르피네올) 등이 이용된다. 금속 분말로는 Cu 분말 또는 Ni 분말이 바람직하게 이용된다. 또한, 세라믹스로는 유리를 이용할 수 있고, 유리로는 BaO-SrO-B2O3-SiO2계 유리 프릿을 바람직하게 이용할 수 있다.
도전성 페이스트 중의 유기 용매, 금속 분말 및 세라믹스의 바람직한 비율은 유기 용매가 30중량% 이상 50중량% 이하, 금속 분말이 30중량% 이상 50중량% 이하, 세라믹스가 10중량% 이상 30중량% 이하이다. 또한, 도전성 페이스트의 점도(E형 점도계를 이용하여 회전 수 1rpm으로 측정한 점도, 측정 온도 25℃)는 10㎩·s 이상 80㎩·s 이하인 것이 바람직하다.
또한, 칩의 양 단면에 대하여 동일한 조작을 실시함으로써 칩의 양 단면에 도전성 페이스트가 도포된다.
그리고 도전성 페이스트가 도포된 칩을 소성함으로써 칩은 세라믹 전자부품을 구성하는 본체가 되고, 도전성 페이스트가 외부전극의 일부인 하지층이 된다. 또한, 소성에 의해, 칩을 구성하고 있던 도전막은 내부도체층이 되고 세라믹 시트는 세라믹층이 된다. 소성에 의해 칩에 포함되어 있던 유기물은 휘발, 탄화 또는 소실된다.
그리고 하지층 상에 도금 처리에 의해 도금층을 형성함으로써 외부전극을 형성한다. 이들 공정을 거쳐, 세라믹 전자부품인 적층 세라믹 콘덴서를 제조할 수 있다.
실시예
이하, 본 발명의 세라믹 전자부품의 예로서의 적층 세라믹 콘덴서를 보다 구체적으로 개시한 실시예를 나타낸다. 또한, 본 발명은 이들 실시예만으로 한정되는 것이 아니다.
(실시예 1)
1) 적층 블록의 제작
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 더하고, 이들을 볼 밀(ball mill)에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 이어서, 이 세라믹 슬러리를 립(lip) 방식에 의해 시트 형성하여 직사각형의 세라믹 시트를 얻었다. 다음으로, 상기 세라믹 시트 상에, Ni를 함유하는 도전성 페이스트를 스크린 인쇄하고, Ni를 주성분으로 하는 내부도체층이 되어야 할 도전막을 형성했다. 다음으로, 도전막이 형성된 세라믹 시트를, 도전막이 인출되어 있는 측이 엇갈리도록 복수 매 적층하여 적층 시트를 얻었다. 다음으로, 이 적층 시트를 가압 형성하고 다이싱에 의해 분할하여 칩을 얻었다. 얻어진 칩의 치수는 길이방향(DL)이 1.2㎜, 폭방향(DW)이 0.7㎜, 높이방향(DH)이 0.3㎜였다.
2) 개질재의 부여
개질재로서 불소 화합물을 칩 표면에 부여했다.
3) 도전성 페이스트의 도포
도전성 페이스트로서, 이하의 조성의 페이스트를 준비했다. 도전성 페이스트의 점도(E형 점도계를 이용하여 회전 수 1rpm으로 측정한 점도, 측정 온도 25℃)는 30㎩·s였다.
유기 용매: 에토셀 수지와 테르피네올계의 유기 용제를 합하여 40wt%
금속 분말: Ni 40wt%
공재(共材): 세라믹스 20wt%
그리고 상기 도전성 페이스트를 침지법에 의해 칩의 표면에 도포했다.
4) 칩의 소성
도전성 페이스트를 도포한 칩을 N2 분위기 중에서 가열하고, 바인더를 연소시킨 후 H2, N2 및 H2O 가스를 포함하는 환원성 분위기 중에서 소성하여 도전성 페이스트가 도포되어 소성된 본체를 얻었다.
(비교예 1)
실시예 1에서, “2) 개질재의 부여” 공정을 실시하지 않고 칩에 도전성 페이스트를 도포하고 칩을 소성하여 도전성 페이스트가 도포되어 소성된 본체를 얻었다.
(비교예 2)
실시예 1에서 “2) 개질재의 부여” 공정 및 “3) 도전성 페이스트의 도포” 공정을 실시하지 않고 칩을 소성하여 본체를 얻었다. 그 후, “2) 개질재의 부여” 공정과 동일하게 하여 소성된 본체의 표면에 개질재를 부여하고, “3) 도전성 페이스트의 도포” 공정과 동일하게 하여 도전성 페이스트를 본체 표면에 도포했다. 그 후, “4) 칩의 소성”과 동일한 조건에서 다시 소성을 실시하고, 도전성 페이스트가 도포되어 소성된 본체를 얻었다.
<외부전극의 가장자리 끝의 관찰>
실시예 1에서는 외부전극의 가장자리 끝이 둥그스름함을 띠고 있지 않고 직선이 되었다. 한편, 비교예 1에서는 외부전극의 가장자리 끝이 둥그스름함을 띠었다. 비교예 2에서는, 외부전극의 가장자리 끝의 형상이 불규칙했다. 비교예 2에서는, 칩의 표면이 충분히 개질되지 않았던 것으로 생각된다. 즉, 유기물을 포함하는 칩에 대하여 개질재를 부여하는 실시예 1의 방법을 채용하면, 칩 표면의 개질을 확실하게 실시할 수 있고, 그 결과, 얻어지는 외부전극의 가장자리 끝의 둥그스름함을 억제할 수 있다.
1: 적층 세라믹 콘덴서(세라믹 전자부품)
10: 본체
11: 제1 주면
12: 제2 주면
13: 제1 측면
14: 제2 측면
15: 제1 단면
16: 제2 단면
20: 세라믹층
30: 내부도체층
35: 제1 내부전극층
36: 제2 내부전극층
60: 하지층
61: Cu 도금층
100: 외부전극
110: 제1 외부전극
120: 제2 외부전극
140, 140´: 외부전극의 가장자리 끝
200: 개질재를 포함하는 용액
210: 망 바구니
220: 탱크
300: 칩
400: 도전성 페이스트
410: 베이스
420: 유지 플레이트
10: 본체
11: 제1 주면
12: 제2 주면
13: 제1 측면
14: 제2 측면
15: 제1 단면
16: 제2 단면
20: 세라믹층
30: 내부도체층
35: 제1 내부전극층
36: 제2 내부전극층
60: 하지층
61: Cu 도금층
100: 외부전극
110: 제1 외부전극
120: 제2 외부전극
140, 140´: 외부전극의 가장자리 끝
200: 개질재를 포함하는 용액
210: 망 바구니
220: 탱크
300: 칩
400: 도전성 페이스트
410: 베이스
420: 유지 플레이트
Claims (6)
- 세라믹 및 유기물을 포함하는 칩의 표면에 개질재를 부여하는 공정과,
상기 개질재가 부여된 상기 칩의 상기 표면에 도전성 페이스트를 도포하는 공정과,
상기 칩 및 상기 칩에 도포된 상기 도전성 페이스트를 함께 소성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 개질재를 부여하는 공정에서는, 상기 개질재를 포함하는 용액에 상기 칩을 침지하는 것을 특징으로 하는 세라믹 전자부품의 제조 방법. - 제1항에 있어서,
상기 개질재를 부여하는 공정에서는, 상기 개질재를, 상기 칩에 포함되는 상기 유기물에 라디칼 반응으로 화학 흡착시키는 것을 특징으로 하는 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 개질재는 규소 화합물인 것을 특징으로 하는 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 개질재는 불소 화합물인 것을 특징으로 하는 세라믹 전자부품의 제조 방법. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 칩은,
주면(主面)과, 상기 주면과 교차하면서 길이방향과 직교하는 단면(端面)을 갖는 직방체 형상이며,
상기 칩에 매설되면서 상기 단면에 노출되는 내부전극층을 포함하고,
상기 도전성 페이스트를 도포하는 공정은,
상기 주면 상의 상기 도전성 페이스트의 길이방향의 치수가 상기 칩의 높이방향의 치수보다도 커지도록, 상기 칩의 상기 단면과 상기 주면의 일부에 상기 도전성 페이스트를 도포하는 것을 특징으로 하는 세라믹 전자부품의 제조 방법.
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