KR20170024483A - 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 개시에 따른 메모리 장치는 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이, 및 메모리 셀들에 대한 소거 동작을 수행하기 전에 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리 프로그램 동작을 수행하기 위하여, 기판과 각 워드 라인 사이의 거리를 기초로 적어도 일부 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 제어 로직을 포함한다.

Description

메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법{Memory device, Memory system, Method of operating the memory device and Method of operating the memory system}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 3D 메모리 어레이를 포함하는 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 소거 동작 전에 수행되는 프리 프로그램 동작에 의해 일부 메모리 셀이 추가적으로 열화되는 것을 방지할 수 있는 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치는 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀들에 대한 소거 동작을 수행하기 전에 상기 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리(pre) 프로그램 동작을 수행하기 위하여, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 적어도 일부 메모리 셀들에 대한 상기 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 제어 로직을 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치, 및 상기 메모리 셀들에 대한 소거 동작을 수행하기 전에 상기 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 적어도 일부 메모리 셀들에 대한 상기 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 메모리 컨트롤러를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 장치의 동작 방법은, 기판 상에 수직으로 적층되는 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 장치의 동작 방법으로서, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 단계, 상기 프리 프로그램 제어 신호를 기초로 상기 워드 라인들 중 적어도 일부 워드 라인들에 프리 프로그램 전압을 인가함으로써, 상기 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대해 프리 프로그램 동작을 수행하는 단계, 및 이어서, 상기 메모리 셀들에 대해 소거 동작을 수행하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템의 동작 방법은, 기판 상에 수직으로 적층되는 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 장치, 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 상기 메모리 컨트롤러에서, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 단계, 생성된 상기 프리 프로그램 제어 신호를 상기 메모리 컨트롤러에서 상기 메모리 장치로 전송하는 단계, 상기 프리 프로그램 제어 신호를 기초로 상기 워드 라인들 중 적어도 일부 워드 라인들에 프리 프로그램 전압을 인가함으로써, 상기 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대해 프리 프로그램 동작을 수행하는 단계, 이어서, 상기 메모리 컨트롤러에서, 상기 메모리 셀들에 대한 소거 커맨드를 생성하는 단계, 생성된 상기 소거 커맨드를 상기 메모리 컨트롤러에서 상기 메모리 장치로 전송하는 단계, 및 상기 소거 커맨드에 응답하여, 상기 메모리 셀들에 대해 소거 동작을 수행하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 메모리 셀들에 대한 소거 동작을 수행하기 전에, 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 워드 라인 별로 다른 프리 프로그램 전압을 인가함으로써 프리 프로그램 동작을 수행할 수 있다. 이에 따라, 프리 프로그램 동작에 의해 특정 메모리 셀이 집중적으로 열화되는 현상을 방지하고, 메모리 셀들에 대한 과 소거 현상을 방지할 수 있다.
구체적으로, 본 개시의 기술적 사상에 따르면, 기판과 각 워드 라인 사이의 거리를 기초로 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하고, 생성된 프리 프로그램 제어 신호를 기초로 프리 프로그램 동작을 수행할 수 있다. 이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 반복적인 소거 동작에 의해 변경된 메모리 셀 산포를 나타내는 그래프이다.
도 3은 프리 프로그램 동작 및 소거 동작을 순차적으로 수행함으로써 획득된 메모리 셀 산포를 나타내는 그래프이다.
도 4는 도 1에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 5는 도 4의 블록들 중 하나인 제1 블록의 등가 회로를 나타내는 회로도이다.
도 6은 도 4의 블록들 중 하나인 제1 블록의 일 예를 나타내는 사시도이다.
도 7a는 도 6의 제1 메모리 셀에 대응하는 제1 채널 홀의 단면을 나타내고, 도 7b는 도 6의 제8 메모리 셀에 대응하는 제2 채널 홀의 단면을 나타낸다.
도 8은 워드 라인의 레벨에 따른 프로그램 산포 폭의 증가량을 나타내는 그래프이다.
도 9는 본 개시의 일부 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 10은 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 11a 및 도 11b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 12는 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 13a 및 도 13b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 14a 및 도 14b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 15는 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 16a 및 도 16b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 17은 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 18은 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 19a 및 도 19b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 20은 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 21a 및 도 21b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 22는 본 개시의 일부 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 23a 내지 도 23d는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작, 소거 동작 및 소프트 프로그램 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 나타내는 그래프들이다.
도 24는 도 4의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 25는 도 4의 메모리 셀 어레이의 다른 예를 나타내는 회로도이다.
도 26은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 27은 본 개시의 일부 실시예들에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 28은 본 개시의 일부 실시예들에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 29는 본 개시의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 30은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함하고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 일 실시예에서, 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
제어 로직(120)은 메모리 셀들에 대한 소거 동작을 수행하기 전에, 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리(pre) 프로그램 동작을 수행하도록 메모리 장치(100)에 포함된 구성 요소들을 제어할 수 있다. 본 실시예에서, 제어 로직(120)은 프리 프로그램 동작을 수행하기 위해, 기판과 각 워드 라인 사이의 거리를 기초로 적어도 일부 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성할 수 있다.
구체적으로, 제어 로직(120)은 프리 프로그램 동작을 수행하는 동안 워드 라인들 각각에 제공되는 전압(이하에서는 "프리 프로그램 전압"이라고 지칭함)을 제어하는 프리 프로그램 제어 신호를 생성할 수 있다. 이에 따라, 제어 로직(120)은 프리 프로그램 동작을 수행하는 동안 워드 라인 별로 다른 프리 프로그램 전압이 인가되도록 제어할 수 있다. 일부 실시예들에서, 제어 로직(120)은 워드 라인 별로 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨이 다르도록 제어할 수 있다.
여기서, "프리 프로그램 동작"은 반복되는 소거 동작에 의한 메모리 셀들의 과 소거(deep erase 또는 over erase)를 방지하기 위하여, 소거 동작을 수행하기 전에 메모리 셀들에 프리 프로그램 전압을 인가하여 메모리 셀들의 문턱 전압을 소거 상태의 문턱 전압보다 높은 임의의 전압 레벨로 증가시키는 동작을 의미한다. 이때, 프리 프로그램 전압은 일반 프로그램 동작에 이용되는 프로그램 전압 이하일 수 있다. 이하에서는 도 2 및 도 3을 참조하여, 프리 프로그램 동작에 대해 상술하기로 한다.
도 2는 반복적인 소거 동작에 의해 변경된 메모리 셀 산포를 나타내는 그래프이다.
도 2를 참조하면, 참조부호 "21"은 문턱 전압에 따른 초기 메모리 셀 산포에 대응되고, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다.
참조부호 "22"는 반복적인 소거 동작에 의해 변경된 메모리 셀 산포에 대응되고, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 소거 동작을 수행하기 전에 메모리 셀들에 대해 프리 프로그램 동작을 수행하지 않고 소거 동작을 반복 수행한 경우, 소거 상태(E)에 있던 메모리 셀에 고전압인 소거 전압이 또 인가될 수 있다. 이에 따라, 점선으로 표시한 바와 같이, 일부 메모리 셀들의 문턱 전압이 초기 소거 상태(E)에 비해 더 낮아지는 과 소거 현상이 발생할 수 있다.
과 소거 현상에 의해 게이트 절연층에 트랩(trap)이 생성될 수 있고, 이에 따라, 해당 메모리 셀이 열화될 수 있다. 또한, 소거 동작 시에 전하 트랩층에 저장된 전자가 기판으로 이동하고, 기판의 정공이 전하 트랩층으로 이동하게 되는데, 과 소거 현상에 의해 전하 트랩층에 정공이 과도하게 축적될 수 있고, 이에 따라, 인접한 셀의 리텐션(retention) 특성이 열화될 수 있다.
도 3은 프리 프로그램 동작 및 소거 동작을 순차적으로 수행함으로써 획득된 메모리 셀 산포를 나타내는 그래프이다.
도 3을 참조하면, 참조부호 "31"은 문턱 전압에 따른 초기 메모리 셀 산포에 대응되고, 참조부호 "32"는 프리 프로그램 동작을 수행한 경우 메모리 셀 산포에 대응되며, 참조부호 "33"은 소거 동작을 수행한 경우 메모리 셀 산포에 대응된다.
메모리 셀들에 대한 과 소거 현상을 방지하기 위해, 소거 동작을 수행하기 전에 메모리 셀들에 약한 프로그램 전압, 즉, 프리 프로그램 전압을 인가함으로써, 메모리 셀들의 문턱 전압을 증가시키는 프리 프로그램 동작을 수행할 수 있다. 예를 들어, 프리 프로그램 동작에 의해, 소거 상태(E)에 있던 메모리 셀들은 제1 프로그램 상태(P1)가 될 수 있다. 다시 말해, 참조부호 "31"에서 소거 상태(E)에 있던 메모리 셀들은 참조부호 "32"에서 점선으로 표시된 바와 같이, 제1 프로그램 상태(P1)가 될 수 있다.
이어서, 프리 프로그램 동작이 수행된 메모리 셀들에 대해 소거 동작을 수행함으로써, 도 2의 참조부호 "22"와 달리, 참조부호 "33"에 해당하는 메모리 셀들은 과 소거 되지 않고, 참조부호 "31"에 따른 초기 메모리 셀 산포와 실질적으로 유사한 소거 상태(E)를 가질 수 있다. 이에 따라, 참조부호 "32"에서 점선으로 표시된 프리 프로그램된 메모리 셀들은, 참조부호 "33"에서 점선으로 표시된 소거 상태(E)를 가질 수 있다.
도 4는 도 1에 포함된 메모리 장치(100)를 상세하게 나타내는 블록도이다.
도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1 내지 BLKz)을 포함하고, 각 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 블록은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 블록은 제3 방향을 따라 신장된 복수의 낸드 스트링들을 포함한다. 이때, 복수의 스트링들은 제1 및 제2 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다. 블록들(BLK1 내지 BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 블록을 선택할 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
본 실시예에서, 제어 로직(120)은 프리 프로그램 제어부(121) 및 소거 제어부(123)를 포함할 수 있다. 프리 프로그램 제어부(121)는 소거 동작을 수행할 메모리 셀들 중 적어도 일부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다. 소거 제어부(123)는 프리 프로그램 동작 이후에 메모리 셀들에 대한 소거 동작을 수행하도록 소거 제어 신호를 생성할 수 있다. 그러나, 제어 로직(120)의 구성은 이에 한정되지 않고, 프리 프로그램 제어부와 소거 제어부는 하나의 기능 블록으로 구현될 수도 있다.
일부 실시예들에서, 제어 로직(120)은 메모리 컨트롤러(200)로부터 프리 프로그램 커맨드 및 소거 커맨드를 순차적으로 수신할 수 있고, 이에 따라, 프리 프로그램 제어부(121)는 프리 프로그램 제어 신호를 생성하고, 그 후에, 소거 제어부(123)는 소거 제어 신호를 생성할 수 있다. 일부 실시예들에서, 제어 로직(120)은 메모리 컨트롤러(200)로부터 소거 커맨드를 수신할 수 있고, 프리 프로그램 제어부(121)는 먼저 프리 프로그램 제어 신호를 생성할 수 있으며, 이어서, 소거 제어부(123)는 소거 제어 신호를 생성할 수 있다.
프리 프로그램 제어부(121)는 메모리 셀 어레이(110)에 대한 소거 동작을 수행하기 전에 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있고, 생성된 프리 프로그램 제어 신호에 따라 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 본 실시예에서, 프리 프로그램 제어부(121)는 기판과 각 워드 라인 사이의 거리를 기초로 각 워드 라인에 제공되는 프리 프로그램 전압을 개별적으로 결정하고, 결정된 프리 프로그램 전압에 따라 프리 프로그램 제어 신호를 생성할 수 있다. 이에 따라, 인접한 두 워드 라인들에 제공되는 프리 프로그램 전압은 서로 다를 수 있다. 또한, 프리 프로그램 제어부(121)는 프리 프로그램 동작을 수행하는 동안 스트링 선택 라인 및 그라운드 선택 라인에 제공되는 선택 전압들을 결정하고, 결정된 선택 전압에 따라 프리 프로그램 제어 신호를 더 생성할 수 있다.
일부 실시예들에서, 프리 프로그램 제어 신호는 활성화 시간이 워드 라인 별로 다른 로우 어드레스(X-ADDR)를 포함할 수 있다. 프리 프로그램 제어부(121)는 메모리 컨트롤러(200)로부터 수신한 어드레스(ADDR), 및 기판과 각 워드 라인 사이의 거리를 기초로 로우 어드레스(X-ADDR)를 생성할 수 있고, 생성된 로우 어드레스(X-ADDR)를 로우 디코더(140)에 제공할 수 있다. 이에 대한 구체적인 동작은 이하에서 도 15 내지 도 18을 참조하여 후술하기로 한다.
일부 실시예들에서, 프리 프로그램 제어 신호는 전압 레벨이 워드 라인 별로 다른 전압 제어 신호(CTRL_vol)를 포함할 수 있다. 프리 프로그램 제어부(121)는 기판과 각 워드 라인 사이의 거리를 기초로 전압 제어 신호(CTRL_vol)를 생성할 수 있고, 생성된 전압 제어 신호(CTRL_vol)를 전압 생성부(130)에 제공할 수 있다. 이에 대한 구체적인 동작은 이하에서 도 10 내지 도 14를 참조하여 후술하기로 한다.
일부 실시예들에서, 프리 프로그램 제어부(121)는 소거될 메모리 셀들 전부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다. 일부 실시예들에서, 프리 프로그램 제어부(121)는 소거될 메모리 셀들 중 일부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다.
일부 실시예들에서, 프리 프로그램 제어부(121)는 프리 프로그램 커맨드 및 프리 프로그램 어드레스를 기초로 프리 프로그램 제어 신호를 생성할 수 있다. 일 실시예에서, 프리 프로그램 제어부(121)는 프리 프로그램 어드레스에 대응하는 메모리 셀들에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다.
일부 실시예들에서, 프리 프로그램 제어부(121)는 소거 커맨드 및 소거 어드레스를 기초로 프리 프로그램 제어 신호를 생성할 수 있다. 일 실시예에서, 프리 프로그램 제어부(121)는 소거 어드레스에 대응하는 메모리 셀들 중 일부 메모리 셀들에 대해서만 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다. 다른 실시예에서, 프리 프로그램 제어부(121)는 소거 어드레스에 대응하는 메모리 셀들 전부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다.
소거 제어부(123)는 프리 프로그램 동작이 완료되면, 메모리 셀 어레이(110)에 대한 소거 동작을 수행하도록 소거 제어 신호를 생성할 수 있고, 생성된 프리 프로그램 제어 신호에 따라 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 본 실시예에서, 소거 제어부(123)는 각 워드 라인에 제공되는 워드 라인 소거 전압 및 기판에 제공되는 기판 소거 전압을 결정하고, 결정된 워드 라인 소거 전압 및 기판 소거 전압에 따라 소거 제어 신호를 생성할 수 있다. 또한, 소거 제어부(123)는 소거 동작을 수행하는 동안 스트링 선택 라인 및 그라운드 선택 라인에 제공되는 선택 전압들을 결정하고, 결정된 선택 전압에 따라 소거 제어 신호를 더 생성할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 프리 프로그램 전압, 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다. 또한, 전압 생성부(130)는 메모리 셀 어레이(110)에 제공할 소거 전압을 더 생성할 수 있다.
본 실시예에서, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 서로 다른 복수의 전압 레벨을 갖는 복수의 전압들을 생성할 수 있다. 전압 생성부(130)는 생성된 복수의 전압들을 대응하는 워드 라인들에 각각 제공할 수 있다. 예를 들어, 전압 생성부(130)는 복수의 전압 생성기들을 포함함으로써 복수의 전압들을 생성하거나, 전압 분배 방식으로 복수의 전압들을 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 프리 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프리 프로그램 전압을 인가하고, 비 선택된 워드 라인에 프로그램 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
본 실시예에서, 로우 디코더(140)는 프리 프로그램 구간에서, 복수의 워드 라인들에 서로 다른 프리 프로그램 전압을 인가할 수 있다. 구체적으로, 로우 디코더(140)는 기판에 인접한 제1 워드 라인에 제1 프리 프로그램 전압을 제공하고, 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제2 프리 프로그램 전압을 제공할 수 있다. 일부 실시예들에서, 제1 프리 프로그램 전압의 제1 인가 시간은 제2 프리 프로그램 전압의 제2 인가 시간보다 작을 수 있다. 일부 실시예들에서, 제1 프리 프로그램 전압의 제1 전압 레벨은 제2 프리 프로그램 전압의 제2 전압 레벨보다 작을 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 5는 도 4의 제1 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 5를 참조하면, 제1 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 4에 도시된 각 블록들(BLK1 내지 BLKz)은 도 5와 같이 구현될 수 있다. 제1 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 공통으로 연결될 수도 있다.
도 6은 도 4의 블록들 중 하나인 제1 블록의 일 예(BLK1)를 나타내는 사시도이다.
도 6을 참조하면, 제1 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 6에서는, 제1 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 7a는 도 6의 제1 메모리 셀(MC1)에 대응하는 제1 채널 홀(CHa)의 단면을 나타내고, 도 7b는 도 6의 제8 메모리 셀(MC8)에 대응하는 제2 채널 홀(CHb)의 단면을 나타낸다.
도 6 및 도 7a를 참조하면, 제1 채널 홀(CHa)에는 표면층(S) 및 내부층(I)을 포함하는 필라(P)가 형성될 수 있고, 제1 채널 홀(CHa)의 둘레에는 전하 저장층(CS)이 형성될 수 있으며, 전하 저장층(CS)은 ONO 구조를 가질 수 있다. 이때, 제1 채널 홀(CHa)의 직경은 D1이고, 표면층(S)의 둘레에 형성된 제1 터널링 절연층(TO1)의 두께는 Tox1이다.
도 6 및 도 7b를 참조하면, 제2 채널 홀(CHb)에는 표면층(S) 및 내부층(I)을 포함하는 필라(P)가 형성될 수 있고, 제2 채널 홀(CHb)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다. 이때, 제2 채널 홀(CHb)의 직경은 D2이고, 표면층(S)의 둘레에 형성된 제2 터널링 절연층(TO2)의 두께는 Tox2이다.
일부 실시예들에서, D1은 D2보다 작을 수 있다. 이하에서는 도 6, 도 7a 및 도 7b를 참조하여, 채널 홀 직경의 차이로 인한 메모리 셀들의 동작 특성 차이에 대해 상술하기로 한다. 채널 홀의 둘레에 게이트 전극(GE)이 위치하는 게이트 올 어라운드(gate all around) 형태의 3D 메모리 장치의 경우, 채널 홀 직경이 작아지면 게이트 전극(GE)에서 채널 영역(S)으로 형성되는 전기장의 집속도가 높아지게 된다. 따라서, 제1 채널 홀(CHa)과 같이 채널 홀 직경이 작은 메모리 셀은, 제2 채널 홀(CHb)과 같이 채널 홀 직경이 큰 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
일부 실시예들에서, Tox1은 Tox2보다 작을 수 있다. 이하에서는 도 6, 도 7a 및 도 7b를 참조하여, 터널링 절연층 두께의 차이로 인한 메모리 셀들의 동작 특성 차이에 대해 상술하기로 한다. 채널 홀 직경에 따라, 게이트 전극(GE)과 채널 영역(S) 사이에 배치된 전하 저장층(CS)을 구성하는 각 층들의 두께 및 구성비가 다르게 나타날 수 있다. ONO 구조의 전하 저장층(CS)의 증착 시에 채널 홀 직경에 따라 채널 홀 마다 증착 면적 및 증착 표면 거칠기가 다를 수 있고, 이에 따라, 증착 가스가 증착 표면에 닿아 증착되는 속도도 달라질 수 있다. 터널링 절연층이 얇아지면 동일 전압이 인가되었을 때, 더 강한 전기장이 걸리게 된다. 따라서, 제1 터널링 절연층(TO1)과 같이 터널링 절연층 두께가 얇은 메모리 셀은, 제2 터널링 절연층(TO2)과 같이 터널링 절연층 두께가 두꺼운 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
이와 같이, 기판에 상대적으로 인접한 하위 워드 라인에 연결된 하위 메모리 셀은 상대적으로 작은 채널 홀 직경 또는 상대적으로 얇은 터널링 절연층의 두께로 인해, 상위 워드 라인과 동일한 전압이 하위 워드 라인에 인가되는 경우, 상위 메모리 셀보다 하위 메모리 셀에 더 강한 전기장이 걸리게 된다. 따라서, 동일한 프리 프로그램 전압을 이용하여 프리 프로그램 동작을 수행하는 경우, 프리 프로그램 전압의 인가에 따른 스트레스는, 상위 메모리 셀보다 하위 메모리 셀이 더 심해지게 되며, 이에 따라, 상위 메모리 셀보다 하위 메모리 셀이 더 빨리 열화될 수 있다.
도 8은 워드 라인의 레벨에 따른 프로그램 산포 폭의 증가량을 나타내는 그래프이다.
도 8을 참조하면, 가로축은 워드 라인의 레벨을 나타내고, 세로축은 프로그램 산포 폭(Psum)의 증가량을 나타낸다. 여기서, "프로그램 산포 폭(Psum)"은 기준 메모리 셀 개수에 상응하는 프로그램 상태들의 산포 폭들의 합일 수 있다. 예를 들어, 프로그램 산포 폭(Psum)은 기준 메모리 셀 개수에 대응하는 제1 내지 제3 프로그램 상태들(P1 내지 P3)의 산포 폭들의 합일 수 있고, 도 3에서, Psum=W1+W2+W3일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, "프로그램 산포 폭(Psum)"은 기준 메모리 셀 개수에 상응하는 프로그램 상태의 산포 폭일 수 있다. 예를 들어, 프로그램 산포 폭(Psum)은 기준 메모리 셀 개수에 대응하는 제1 프로그램 상태(P1)의 산포 폭일 수 있고, 도 3에서, Psum=W1일 수 있다.
또한, "프로그램 산포 폭(Psum)의 증가량"은 프로그램/소거 사이클 카운트의 증가에 따른 프로그램 산포 폭의 변화량을 의미한다. 예를 들어, 프로그램 산포 폭(Psum)의 증가량은, 프로그램/소거 사이클 카운트가 1일 때의 프로그램 산포 폭(Psum1)과, 프로그램/소거 사이클 카운트가 2,000일 때의 프로그램 산포 폭(Psum2)의 변화량일 수 있다.
참조부호 "81"은 프리 프로그램 동작을 수행하지 않고 소거 동작을 실시한 경우 프로그램 산포 폭의 증가량을 나타낸다. 프리 프로그램 동작을 수행할 경우 메모리 셀에 추가적으로 프로그램 전압을 인가해야 하는데, 프리 프로그램 동작을 수행하지 않고 소거 동작을 실시할 경우, 메모리 셀에 대한 프로그램 전압의 인가 횟수가 상대적으로 작다. 따라서, 프로그램 전압의 인가에 따른 메모리 셀들의 내구성(endurance) 측면의 열화는 상대적으로 적을 수 있고, 이에 따라, 프로그램 산포 폭(Psum)의 증가량은 상대적으로 작을 수 있다.
참조후보 "82" 내지 "84"는 프리 프로그램 동작을 수행하고 소거 동작을 실시한 경우 프로그램 산포 폭의 변화량을 나타낸다. 참조부호 "82"는 제1 프리 프로그램 전압으로 프리 프로그램 동작을 수행한 경우이고, 참조부호 "83"은 제1 프리 프로그램 전압보다 전압 레벨이 높은 제2 프리 프로그램 전압으로 프리 프로그램 동작을 수행한 경우이며, 참조부호 "84"는 제2 프리 프로그램 전압보다 전압 레벨이 높은 제3 프리 프로그램 전압으로 프리 프로그램 동작을 수행한 경우이다.
프리 프로그램 동작을 수행하고 소거 동작을 실시한 경우 과 소거를 줄일 수 있으나, 메모리 셀에 대한 프로그램 전압의 인가 횟수가 상대적으로 많아진다. 따라서, 프로그램 전압의 인가에 따른 메모리 셀들의 내구성 측면의 열화는 상대적으로 클 수 있고, 이에 따라, 프로그램 산포 폭(Psum)의 증가량은 상대적으로 클 수 있다. 특히, 프리 프로그램 전압이 클수록 프로그램 산포 폭의 증가량이 더욱 커질 수 있다.
또한, 동일한 프리 프로그램 전압을 인가하는 경우, 워드 라인의 레벨이 낮은 하위 워드 라인에 대한 프로그램 산포 폭의 증가량은, 워드 라인의 레벨이 높은 상위 워드 라인에 대한 프로그램 산포 폭의 증가량보다 크다. 도 7a 및 도 7b를 참조하여 상술한 바와 같이, 하위 워드 라인에 연결되는 하위 메모리 셀의 경우 채널 폭 직경이 상대적으로 작고 터널링 절연층 두께가 상대적으로 얇으므로, 동일한 프리 프로그램 전압에 의한 스트레스가 상위 메모리 셀보다 크기 때문이다.
이와 같이, 프리 프로그램 동작을 수행함으로써 과 소거 현상으로 인한 문제점들을 해소할 수 있는 반면, 프리 프로그램 전압의 인가에 의해 메모리 셀의 내구성 측면의 열화가 커질 수 있고, 특히 하위 메모리 셀에 대한 열화가 더 커질 수 있다. 본 발명의 기술적 사상에 따른 실시예들에 따르면, 워드 라인의 레벨에 따라, 즉, 기판과 각 워드 라인 사이의 거리에 따라, 프리 프로그램 동작을 개별적으로 제어함으로써, 메모리 셀의 기하학적 형태의 차이로 인한 동작 특성 차이를 보상할 수 있다. 이하에서는, 도 9를 참조하여 본 발명의 기술적 사상에 따른 메모리 장치의 동작 방법을 구체적으로 설명하기로 한다.
도 9는 본 개시의 일부 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 9를 참조하면, 본 실시예에 따른 방법은 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신한 경우, 메모리 장치에서 수행되는 방법으로서, 예를 들어, 도 4의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 8을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S110에서, 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성한다. 구체적으로, 프리 프로그램 제어부(121)는 워드 라인들의 레벨을 기초로 워드 라인들에 제공되는 프리 프로그램 전압을 개별적으로 결정함으로써 프리 프로그램 제어 신호를 생성할 수 있다. 일부 실시예에서, 메모리 컨트롤러(200)로부터 프리 프로그램 커맨드를 수신할 경우 프리 프로그램 제어부(121)는 프리 프로그램 제어 신호를 생성할 수 있다. 일부 실시예들에서, 메모리 컨트롤러(200)로부터 소거 커맨드를 수신할 경우 프리 프로그램 제어부(121)는 프리 프로그램 제어 신호를 먼저 생성할 수 있다.
단계 S130에서, 프리 프로그램 제어 신호를 기초로 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리 프로그램 동작을 수행한다. 일부 실시예에서, 프리 프로그램 제어 신호는 워드 라인 별로 전압 레벨이 다른 전압 제어 신호를 포함할 수 있고, 전압 생성부(130)는 전압 제어 신호에 따라 서로 다른 전압 레벨들을 갖는 프리 프로그램 전압들을 생성할 수 있다. 일부 실시예들에서, 프리 프로그램 제어 신호는 워드 라인 별로 활성화 시간이 다른 로우 어드레스를 포함할 수 있고, 로우 디코더(140)는 로우 어드레스에 따라 서로 다른 인가 시간 동안 프리 프로그램 전압을 대응하는 워드 라인에 제공할 수 있다.
단계 S150에서, 적어도 일부 메모리 셀들에 대해 프리 프로그램 검증 동작을 수행한다. 구체적으로, 워드 라인들에 프리 프로그램 검증 전압을 인가함으로써 프리 프로그램 검증 동작을 수행할 수 있다. 검증 결과, 메모리 셀들의 문턱 전압이 기준 전압보다 낮을 경우 단계 S130을 수행하고, 그렇지 않을 경우 단계 S170을 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서 단계 S150은 생략될 수도 있다.
단계 S170에서, 메모리 셀들에 대해 소거 동작을 수행한다. 구체적으로, 소거 제어부(123)는 워드 라인 소거 전압, 기판 소거 전압, 및 선택 라인 전압을 결정함으로써 소거 제어 신호를 생성할 수 있다. 전압 생성부(130)는 소거 제어 신호에 따라 워드 라인 소거 전압, 기판 소거 전압 및 선택 라인 전압을 생성할 수 있다. 생성된 워드 라인 소거 전압, 기판 소거 전압 및 선택 라인 전압을 이용하여 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
단계 S190에서, 메모리 셀들에 대해 소거 검증 동작을 수행한다. 구체적으로, 워드 라인들에 소거 검증 전압을 인가함으로써 소거 검증 동작을 수행할 수 있다. 검증 결과, 메모리 셀들에 대한 소거 동작이 완료되지 않은 경우 단계 S170을 수행하고, 그렇지 않은 경우 본 방법은 종료된다.
도 10은 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 10을 참조하면, 본 실시예에 따른 방법은 도 9의 단계 S110 및 S130의 구체적인 일 실시예로서, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S210에서, 워드 라인 별로 전압 레벨이 다르도록 프리 프로그램 전압 제어 신호를 생성한다. 예를 들어, 프리 프로그램 제어부(121)는 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 전압 레벨이, 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 전압 레벨보다 낮도록 프리 프로그램 전압 제어 신호를 생성할 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이가 수직으로 배치된 복수의 메모리 블록들을 포함하는 경우, 상위 블록의 하위 워드 라인에 제공되는 프리 프로그램 전압의 전압 레벨이, 하위 블록의 상위 워드 라인에 제공되는 프리 프로그램 전압의 전압 레벨보다 낮을 수 있다. 이에 대해서는 도 24 및 도 25를 참조하여 후술하기로 한다.
단계 S230에서, 프리 프로그램 전압 제어 신호를 기초로 복수의 프리 프로그램 전압들을 생성한다. 구체적으로, 전압 생성부(130)는 프리 프로그램 전압 제어 신호에 응답하여 서로 다른 전압 레벨들을 갖는 복수의 프리 프로그램 전압들을 생성할 수 있다.
단계 S250에서, 복수의 워드 라인들에 복수의 프리 프로그램 전압들을 각각 제공한다. 구체적으로, 로우 디코더(140)는 로우 어드레스에 응답하여 각 워드 라인에 대응하는 프리 프로그램 전압을 제공할 수 있다.
도 11a 및 도 11b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 11a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 제1 워드 라인에 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제1 프리 프로그램 전압(V1)의 전압 레벨은 제1 프로그램 상태(예를 들어, 도 2의 P1)로 프로그램하는 프로그램 전압의 전압 레벨 이하일 수 있으나, 본 발명은 이에 한정되지 않는다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 제1 프리 프로그램 전압(V1)보다 낮은 패스 전압이 제공될 수 있고, 이어서, 제1 워드 라인에 프리 프로그램 검증 전압이 제공될 수 있다.
소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 소거 전압(VSUB)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있고, 소거 전압(VSUB)의 인가 시간은 제1 프리 프로그램 전압(V1)의 인가 시간보다 길 수 있다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 소거 검증 전압이 제공될 수 있다.
도 11b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 제2 워드 라인은 제1 워드 라인의 상부에 배치될 수 있는데, 일 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인이 배치되지 않을 수 있고, 다른 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인들이 배치될 수 있다.
프리 프로그램 구간에서, 제2 워드 라인에 제2 프리 프로그램 전압(V2)이 제공될 수 있는데, 제2 프리 프로그램 전압(V2)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있다. 이에 따라, 제2 메모리 셀의 채널 홀 직경이 제1 메모리 셀의 채널 홀 직경보다 크거나 제2 메모리 셀의 터널링 절연층 두께가 제1 메모리 셀의 터널링 절연층 두께보다 두껍더라도, 제2 프리 프로그램 전압(V2)의 전압 레벨이 제1 프리 프로그램 전압(V1)의 전압 레벨이 크기 때문에, 제1 및 제2 메모리 셀들에 가해지는 전기장 스트레스가 실질적으로 동일해질 수 있다. 따라서, 메모리 셀들의 기하학적 형태의 차이로 인한 동작 특성 차이를 보상할 수 있고, 하위 메모리 셀의 추가적인 열화를 방지할 수 있다. 또한 프리 프로그램 동작의 수행 결과, 메모리 셀들은 레벨에 관계 없이 실질적으로 동일한 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
도 12는 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 12를 참조하면, 낸드 스트링(NS)은 복수의 워드 라인들(WL0 내지 WLn)에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 도시되지는 않았으나, 낸드 스트링(NS)은 그라운드 선택 라인 및 스트링 선택 라인에 연결된 선택 트랜지스터들을 더 포함할 수 있다.
복수의 워드 라인들(WL0 내지 WLn) 중, 기판과의 거리가 가까운 하위 워드 라인인 제1 워드 라인(WL0)에는 제1 프리 프로그램 전압(VprePGM0)이 제공되고, 제1 워드 라인(WL0) 상부의 제2 워드 라인(WL1)에는 제1 프리 프로그램 전압(VprePGM01)의 전압 레벨보다 높은 전압 레벨을 갖는 제2 프리 프로그램 전압(VprePGM1)이 인가될 수 있다. 또한, 기판과의 거리가 먼 상위 워드 라인인 제n-1 워드 라인(WLn-1)에는 제2 프리 프리 프로그램 전압(VprePGM1)의 전압 레벨보다 높은 전압 레벨을 갖는 제n-1 프리 프로그램 전압(VprePGMn -1)이 제공되고, 제n-1 워드 라인(WLn-1) 상부의 제n 워드 라인(WLn)에는 제n-1 프리 프로그램 전압(VprePGMn -1)의 전압 레벨보다 높은 전압 레벨을 갖는 제n 프리 프로그램 전압(VprePGMn)이 인가될 수 있다.
본 실시예에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn)에 각각 제공되는 프리 프로그램 전압의 전압 레벨은 모두 다를 수 있다. 이때, 복수의 워드 라인들(WL0 내지 WLn)에 각각 제공되는 프리 프로그램 전압의 인가 시간은 동일할 수 있다.
그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 일부 실시예들에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn)은 복수의 그룹들로 구분될 수 있다. 이때, 각 그룹에 포함된 워드 라인들에는 동일한 전압 레벨을 갖는 프리 프로그램 전압이 제공되고, 서로 다른 그룹에 포함되는 워드 라인들에는 서로 다른 전압 레벨을 갖는 프리 프로그램 전압들이 각각 제공될 수 있다.
또한, 일부 실시예들에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn) 중 일부 워드 라인들에 프리 프로그램 전압들이 제공될 수 있고, 상기 일부 워드 라인들에 서로 다른 전압 레벨을 갖는 프리 프로그램 전압들이 각각 제공될 수 있다. 이때, 복수의 워드 라인들(WL0 내지 WLn) 중 나머지 워드 라인들에는 패스 전압이 제공될 수 있다.
도 13a 및 도 13b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
구체적으로, 도 13a 및 도 13b는 프로그램/소거 사이클 카운트에 따라, 프리 프로그램 동작이 수행될 때 하위 메모리 셀에 인가되는 전압의 변화 및 상위 메모리 셀에 인가되는 전압의 변화를 각각 나타낸다. 여기서, 프로그램/소거 사이클 카운트는 프로그램/소거 사이클의 횟수를 나타낸다. 이하에서는, 도 4, 도 13a 및 도 13b를 참조하여 프로그램/소거 사이클 카운트에 따른 프리 프로그램 동작을 구체적으로 설명하기로 한다.
도 13a에서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 프로그램/소거 사이클 카운트가 임계 값보다 작은 경우 제1 워드 라인에 제1 프리 프로그램 전압(V1)이 제공될 수 있고, 프로그램/소거 사이클 카운트가 임계 값 이상인 경우 제1 워드 라인에 제1 변형 프리 프로그램 전압(V1')이 제공될 수 있다. 이때, 제1 변형 프리 프로그램 전압(V1')은 제1 프리 프로그램 전압(V1)보다 제1 변화량(ΔV1)만큼 감소된 전압 레벨을 가질 수 있다.
도 13b에서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 프리 프로그램 구간에서, 프로그램/소거 사이클 카운트가 임계 값보다 작은 경우 제2 워드 라인에 제2 프리 프로그램 전압(V2)이 제공될 수 있고, 프로그램/소거 사이클 카운트가 임계 값 이상인 경우 제2 워드 라인에 제2 변형 프리 프로그램 전압(V2')이 제공될 수 있다. 이때, 제2 변형 프리 프로그램 전압(V2')은 제2 프리 프로그램 전압(V2)보다 제2 변화량(ΔV2)만큼 감소된 전압 레벨을 가질 수 있다. 본 실시예에서, 제2 변화량(ΔV2)는 제1 변화량(ΔV1)보다 작을 수 있다.
프로그램/소거 사이클 카운트가 증가할수록 메모리 셀들에 대한 프로그램 속도가 더욱 빨라질 수 있고, 이에 따라, 채널 홀 직경이 작은 메모리 셀들의 열화 속도도 더욱 빨라질 수 있다. 본 실시예에 따르면, 프리 프로그램 제어부(121)는 프로그램/소거 사이클 카운트가 임계 값 이상인 경우, 프리 프로그램 전압의 전압 레벨이 감소되도록 프리 프로그램 제어 신호를 생성할 수 있다. 이때, 프리 프로그램 제어부(121)는 채널 홀 직경이 작은 하위 메모리 셀들에 연결된 하위 워드 라인들에 제공되는 제1 프리 프로그램 전압에 대한 제1 변화량(ΔV1)을 상위 워드 라인들에 제공되는 제2 프리 프로그램 전압에 대한 제2 변화량(ΔV2)보다 크게 할 수 있다. 이에 따라, 메모리 셀들의 기하학적 형태의 차이로 인한 동작 특성의 차이를 보상할 수 있고, 이로써, 하위 메모리 셀의 추가적인 열화를 방지할 수 있다.
도 14a 및 도 14b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 14a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 복수의 프리 프로그램 루프들이 수행될 수 있고, 프리 프로그램 루프의 증가에 따라 프리 프로그램 전압의 전압 레벨이 단계적으로 증가할 수 있다. 다시 말해, ISPP(Incremental Step Pulse Program) 방식으로 프리 프로그램 동작이 수행될 수 있다.
구체적으로, 제1 프리 프로그램 루프에서, 제1 워드 라인에 제1 프리 프로그램 전압(V1)이 제공될 수 있고, 이어서, 제1 워드 라인에 검증 전압(Vvrf)이 제공될 수 있다. 검증 결과, 프리 프로그램 동작이 성공한 경우 소거 동작이 수행될 수 있고, 프리 프로그램 동작이 실패한 경우 제2 프리 프로그램 루프가 수행될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 프리 프로그램 루프에서 검증 동작을 수행하지 않을 수도 있다.
제2 프리 프로그램 루프에서, 제1 워드 라인에 제1 변형 프리 프로그램 전압(V1")이 제공될 수 있고, 이어서, 제1 워드 라인에 검증 전압(Vvrf)이 제공될 수 있다. 이때, 제1 변형 프리 프로그램 전압(V1")은 제1 프리 프로그램 전압(V1)보다 증가된 전압 레벨을 가질 수 있다. 검증 결과, 프리 프로그램 동작이 성공한 경우 소거 동작이 수행될 수 있고, 프리 프로그램 동작이 실패한 경우 제3 프리 프로그램 루프가 수행될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제2 프리 프로그램 루프에서 검증 동작을 수행하지 않을 수도 있다.
도 14b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 도 14a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
제1 프리 프로그램 루프에서 제2 워드 라인에 제2 프리 프로그램 전압(V2)이 제공될 수 있고, 제2 프리 프로그램 루프에서 제2 워드 라인에 제2 변형 프리 프로그램 전압(V2")이 제공될 수 있다. 이때, 제2 변형 프리 프로그램 전압(V2")은 제2 프리 프로그램 전압(V2)보다 증가된 전압 레벨을 가질 수 있다.
도 15는 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 실시예에 따른 방법은 도 9의 단계 S110 및 S130의 구체적인 일 실시예로서, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S310에서, 워드 라인 별로 활성화 시간이 다르도록 로우 어드레스를 생성한다. 구체적으로, 프리 프로그램 제어부(121)는 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 인가 시간이, 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 인가 시간보다 작도록 로우 어드레스를 생성할 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀 어레이가 수직으로 배치된 복수의 메모리 블록들을 포함하는 경우, 상위 블록의 하위 워드 라인에 제공되는 프리 프로그램 전압의 인가 시간이, 하위 블록의 상위 워드 라인에 제공되는 프리 프로그램 전압의 인가 시간다 작을 수 있다. 이에 대해서는 도 24 및 도 25를 참조하여 후술하기로 한다.
단계 S330에서, 로우 어드레스에 따라 선택된 워드 라인들에 서로 다른 인가 시간 동안 프리 프로그램 전압을 제공한다. 구체적으로, 로우 디코더(140)는 로우 어드레스에 응답하여 각 워드 라인에 대응하는 인가 시간 동안 프리 프로그램 전압을 제공할 수 있다.
도 16a 및 도 16b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 16a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 제1 워드 라인에 제1 인가 시간(T1) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제1 프리 프로그램 전압(V1)의 전압 레벨은 제1 프로그램 상태(예를 들어, 도 2의 P1)로 프로그램하는 프로그램 전압의 전압 레벨 이하일 수 있으나, 본 발명은 이에 한정되지 않는다. 이어서, 제1 워드 라인에 제1 프리 프로그램 전압(V1)보다 낮은 패스 전압(Vpass)이 제공될 수 있다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 프리 프로그램 검증 전압이 제공될 수 있다.
소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 소거 전압(VSUB)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있고, 소거 전압(VSUB)의 인가 시간은 제1 프리 프로그램 전압(V1)의 제1 인가 시간(T1)보다 길 수 있다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 소거 검증 전압이 제공될 수 있다.
도 16b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 제2 워드 라인은 제1 워드 라인의 상부에 배치될 수 있는데, 일 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인이 배치되지 않을 수 있고, 다른 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인들이 배치될 수 있다.
프리 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있는데, 제2 인가 시간(T2)은 제1 인가 시간(T1)보다 클 수 있다. 이에 따라, 제2 메모리 셀의 채널 홀 직경이 제1 메모리 셀의 채널 홀 직경보다 크거나 제2 메모리 셀의 터널링 절연층 두께가 제1 메모리 셀의 터널링 절연층 두께보다 두껍더라도, 제2 인가 시간(T2)이 제1 인가 시간(T1)보다 길기 때문에, 제1 및 제2 메모리 셀들에 가해지는 전기장 스트레스가 실질적으로 동일해질 수 있다. 따라서, 메모리 셀들의 기하학적 형태의 차이로 인한 동작 특성 차이를 보상할 수 있고, 하위 메모리 셀의 추가적인 열화를 방지할 수 있다. 또한, 프리 프로그램 동작의 수행 결과, 메모리 셀들은 레벨에 관계 없이 실질적으로 동일한 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
도 17은 본 개시의 일부 실시예들에 따라 낸드 스트링(NS)에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 17을 참조하면, 낸드 스트링(NS)은 복수의 워드 라인들(WL0 내지 WLn)에 각각 연결된 복수의 메모리 셀들을 포함할 수 있다. 도시되지는 않았으나, 낸드 스트링(NS)은 그라운드 선택 라인 및 스트링 선택 라인에 연결된 선택 트랜지스터들을 더 포함할 수 있다.
복수의 워드 라인들(WL0 내지 WLn) 중, 기판과의 거리가 가까운 하위 워드 라인인 제1 워드 라인(WL0)에는 제1 인가 시간(TprePGM0) 동안 프리 프로그램 전압(VprePGM)이 제공되고, 제1 워드 라인(WL0) 상부의 제2 워드 라인(WL1)에는 제1 인가 시간(TprePGM0)보다 긴 제2 인가 시간(TprePGM1) 동안 프리 프로그램 전압(VprePGM)이 제공될 수 있다. 이때, 제1 및 제2 워드 라인들(WL0, WL1)에 제공되는 프리 프로그램 전압(VprePGM)의 전압 레벨은 동일할 수 있다.
본 실시예에서, 제1 및 제2 워드 라인들(WL0, WL1)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점은 서로 동일할 수 있다. 제1 인가 시간(TprePGM0)은 제2 인가 시간(TprePGM1)보다 짧으므로, 제1 워드 라인(WL0)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점은 제2 워드 라인(WL1)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점보다 빠를 수 있다. 이때, 제1 워드 라인(WL0)에 바로 0 V를 인가할 경우, 인접한 메모리 셀과 채널 전압 불균형이 발생할 수 있고, 이에 따라, HCI(Hot Carrier Injection)이 발생할 수 있다. 따라서, 본 실시예에서, 프리 프로그램 전압(VprePGM)의 인가 종료 이후에 제1 워드 라인(WL0)에 패스 전압(Vpass)을 인가할 수 있다. 마찬가지로, 프리 프로그램 전압(VprePGM)의 인가 종료 이후에 제2 워드 라인(WL1)에도 패스 전압(Vpass)을 인가할 수 있다.
또한, 기판과의 거리가 먼 상위 워드 라인인 제n-1 워드 라인(WLn-1)에는 제2 인가 시간(TprePGM1)보다 긴 제n-1 인가 시간(TprePGMn -1) 동안 프리 프로그램 전압(VprePGM)이 제공되고, 제n-1 워드 라인(WLn-1) 상부의 제n 워드 라인(WLn)에는 제n-1 인가 시간(TprePGMn -1)보다 긴 제n 인가 시간(TprePGMn) 동안 프리 프로그램 전압(VprePGM)이 제공될 수 있다. 이때, 제n-1 및 제n 워드 라인들(WLn-1, WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 전압 레벨은 동일할 수 있다.
본 실시예에서, 제n-1 및 제n 워드 라인들(WLn-1, WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점은 서로 동일할 수 있다. 제n-1 인가 시간(TprePGMn -1)은 제n 인가 시간(TprePGMn)보다 짧으므로, 제n-1 워드 라인(WLn-1)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점은 제n 워드 라인(WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점보다 빠를 수 있다. 이때, 제n-1 워드 라인(WLn-1)에 바로 0 V를 인가할 경우, 인접한 메모리 셀과 채널 전압 불균형이 발생할 수 있고, 이에 따라, HCI이 발생할 수 있다. 따라서, 본 실시예에서, 프리 프로그램 전압(VprePGM)의 인가 종료 이후에 제n-1 워드 라인(WLn-1)에 패스 전압(Vpass)을 인가할 수 있다. 마찬가지로, 프리 프로그램 전압(VprePGM)의 인가 종료 이후에 제n 워드 라인(WLn)에도 패스 전압(Vpass)을 인가할 수 있다.
본 실시예에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn)에 각각 제공되는 프리 프로그램 전압(VprePGM)의 인가 시간은 모두 다를 수 있다. 이때, 복수의 워드 라인들(WL0 내지 WLn)에 각각 제공되는 프리 프로그램 전압(VprePGM)의 전압 레벨은 동일할 수 있다.
그러나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 일부 실시예들에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn)은 복수의 그룹들로 구분될 수 있다. 이때, 각 그룹에 포함된 워드 라인들에는 동일한 인가 시간을 갖는 프리 프로그램 전압(VprePGM)이 제공되고, 서로 다른 그룹에 포함되는 워드 라인들에는 서로 다른 인가 시간을 갖는 프리 프로그램 전압들(VprePGM)이 각각 제공될 수 있다.
또한, 일부 실시예들에서, 낸드 스트링(NS)에 연결된 복수의 워드 라인들(WL0 내지 WLn) 중 일부 워드 라인들에 프리 프로그램 전압들(VprePGM)이 제공될 수 있고, 상기 일부 워드 라인들에 서로 다른 인가 시간을 갖는 프리 프로그램 전압들(VprePGM)이 각각 제공될 수 있다. 이때, 복수의 워드 라인들(WL1 내지 WLn) 중 나머지 워드 라인들에는 패스 전압(Vpass)이 제공될 수 있다.
도 18은 본 개시의 일부 실시예들에 따라 낸드 스트링(NS)에 연결된 복수의 워드 라인들에 각각 인가되는 프리 프로그램 전압들을 나타낸다.
도 18을 참조하면, 본 실시예는 도 17에 예시된 실시예에 대한 변형 실시예로서, 도 17을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 도 17에 예시된 실시예에서는 워드 라인들에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점이 동일한 반면, 본 실시예에서는 워드 라인들에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점이 동일하다.
구체적으로, 제1 워드 라인(WL0)에는 제1 인가 시간(TprePGM0) 동안 프리 프로그램 전압(VprePGM)이 제공되고, 제1 워드 라인(WL0) 상부의 제2 워드 라인(WL1)에는 제1 인가 시간(TprePGM0)보다 긴 제2 인가 시간(TprePGM1) 동안 프리 프로그램 전압(VprePGM)이 제공될 수 있다. 또한, 제n-1 워드 라인(WLn-1)에는 제2 인가 시간(TprePGM1)보다 긴 제n-1 인가 시간(TprePGMn -1) 동안 프리 프로그램 전압(VprePGM)이 제공되고, 제n-1 워드 라인(WLn-1) 상부의 제n 워드 라인(WLn)에는 제n-1 인가 시간(TprePGMn -1)보다 긴 제n 인가 시간(TprePGMn) 동안 프리 프로그램 전압(VprePGM)이 제공될 수 있다. 이때, 워드 라인들(WL0, WL1, WLn-1, WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 전압 레벨은 동일할 수 있다.
본 실시예에서, 워드 라인들(WL0, WL1, WLn-1, WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 종료 시점은 서로 동일할 수 있다. 제1 인가 시간(TprePGM0)은 제2 인가 시간(TprePGM1)보다 짧으므로, 제1 워드 라인(WL0)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점은 제2 워드 라인(WL1)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점보다 빠를 수 있다. 또한, 제n-1 인가 시간(TprePGMn -1)은 제n 인가 시간(TprePGMn)보다 짧으므로, 제n-1 워드 라인(WLn-1)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점은 제n 워드 라인(WLn)에 제공되는 프리 프로그램 전압(VprePGM)의 인가 시작 시점보다 빠를 수 있다. 일부 실시예들에서, 프리 프로그램 전압(VprePGM)의 인가 종료 이후에 워드 라인들(WL0, WL1, WLn-1, WLn)에 패스 전압(Vpass)을 인가할 수 있다.
도 19a 및 도 19b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
구체적으로, 도 19a 및 도 19b는 프로그램/소거 사이클 카운트에 따라, 프리 프로그램 동작이 수행될 때 하위 메모리 셀에 인가되는 전압의 변화 및 상위 메모리 셀에 인가되는 전압의 변화를 각각 나타낸다. 이하에서는, 도 4, 도 19a 및 도 19b를 참조하여 프로그램/소거 사이클 카운트에 따른 프리 프로그램 동작을 구체적으로 설명하기로 한다.
도 19a에서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 프로그램/소거 사이클 카운트가 임계 값보다 작은 경우 제1 워드 라인에 제1 인가 시간(T1) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있고, 프로그램/소거 사이클 카운트가 임계 값 이상인 경우 제1 워드 라인에 제1 변형 인가 시간(T1') 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제1 변형 인가 시간(T1')은 제1 인가 시간(T1)보다 제1 변화량(ΔT1)만큼 감소된 시간일 수 있다.
도 19b에서, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 프리 프로그램 구간에서, 프로그램/소거 사이클 카운트가 임계 값보다 작은 경우 제2 워드 라인에 제2 인가 시간(T2) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있고, 프로그램/소거 사이클 카운트가 임계 값 이상인 경우 제2 워드 라인에 제2 변형 인가 시간(T2') 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제2 변형 인가 시간(T2')은 제2 인가 시간(T2)보다 제2 변화량(ΔT2)만큼 감소된 시간일 수 있다. 본 실시예에서, 제2 변화량(ΔT2)은 제1 변화량(ΔT1)보다 작을 수 있다.
프로그램/소거 사이클 카운트가 증가할수록 메모리 셀들에 대한 프로그램 속도가 더욱 빨라질 수 있고, 이에 따라, 채널 홀 직경이 작은 메모리 셀들의 열화 속도도 더욱 빨라질 수 있다. 본 실시예에 따르면, 프리 프로그램 제어부(121)는 프로그램/소거 사이클 카운트가 임계 값 이상인 경우, 프리 프로그램 전압의 인가 시간이 감소되도록 프리 프로그램 제어 신호를 생성할 수 있다. 이때, 프리 프로그램 제어부(121)는 채널 홀 직경이 작은 하위 메모리 셀들에 연결된 하위 워드 라인들에 제공되는 제1 프리 프로그램 전압에 대한 제1 변화량(ΔT1)을 상위 워드 라인들에 제공되는 제2 프리 프로그램 전압에 대한 제2 변화량(ΔT2)보다 크게 할 수 있다. 이에 따라, 메모리 셀들의 기하학적 형태의 차이로 인한 동작 특성의 차이를 보상할 수 있고, 이로써, 하위 메모리 셀의 추가적인 열화를 방지할 수 있다.
도 20은 본 개시의 일부 실시예들에 따른 메모리 장치의 프리 프로그램 동작 방법을 나타내는 흐름도이다.
도 20을 참조하면, 본 실시예에 따른 방법은 도 9의 단계 S110 및 S130의 구체적인 일 실시예로서, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S410에서, 워드 라인 별로 전압 레벨이 다르도록 프리 프로그램 전압 제어 신호를 생성하고, 워드 라인 별로 활성화 시간이 다르도록 로우 어드레스를 생성한다. 구체적으로, 프리 프로그램 제어부(121)는 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 전압 레벨이, 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 전압 레벨보다 낮도록 프리 프로그램 전압 제어 신호를 생성할 수 있다. 또한, 프리 프로그램 제어부(121)는 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 인가 시간이, 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 인가 시간보다 작도록 로우 어드레스를 생성할 수 있다.
단계 S430에서, 프리 프로그램 전압 제어 신호를 기초로 복수의 프리 프로그램 전압들을 생성한다. 구체적으로, 전압 생성부(130)는 프리 프로그램 전압 제어 신호에 응답하여 서로 다른 전압 레벨들을 갖는 복수의 프리 프로그램 전압들을 생성할 수 있다.
단계 S450에서, 로우 어드레스에 따라 선택된 워드 라인들에 서로 다른 인가 시간 동안, 복수의 프리 프로그램 전압들을 각각 제공한다. 구체적으로, 로우 디코더(140)는 로우 어드레스에 응답하여 각 워드 라인에 대응하는 인가 시간 동안 프리 프로그램 전압을 제공할 수 있다.
도 21a 및 도 21b는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작 및 소거 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 각각 나타내는 그래프들이다.
도 21a를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있다. 프리 프로그램 구간에서, 제1 워드 라인에 제1 인가 시간(T1) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제1 프리 프로그램 전압(V1)의 전압 레벨은 제1 프로그램 상태(예를 들어, 도 2의 P1)로 프로그램하는 프로그램 전압의 전압 레벨보다 낮을 수 있으나, 본 발명은 이에 한정되지 않는다. 이어서, 제1 워드 라인에 제1 프리 프로그램 전압(V1)보다 낮은 패스 전압(Vpass)이 제공될 수 있다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 프리 프로그램 검증 전압이 제공될 수 있다.
소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 소거 전압(VSUB)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있고, 소거 전압(VSUB)의 인가 시간은 제1 프리 프로그램 전압(V1)의 제1 인가 시간(T1)보다 길 수 있다. 도시되지는 않았으나, 이어서, 제1 워드 라인에 소거 검증 전압이 제공될 수 있다.
도 21b를 참조하면, 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다. 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다. 제2 워드 라인은 제1 워드 라인의 상부에 배치될 수 있는데, 일 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인이 배치되지 않을 수 있고, 다른 실시예에서, 제1 워드 라인과 제2 워드 라인 사이에는 다른 워드 라인들이 배치될 수 있다.
프리 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제2 프리 프로그램 전압(V2)이 제공될 수 있는데, 제2 인가 시간(T2)은 제1 시간 시간(T1)보다 길고, 제2 프리 프로그램 전압(V2)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있다. 이에 따라, 제2 메모리 셀의 채널 홀 직경이 제1 메모리 셀의 채널 홀 직경보다 크거나 제2 메모리 셀의 터널링 절연층 두께가 제1 메모리 셀의 터널링 절연층 두께보다 두껍더라도, 제2 프리 프로그램 전압(V2)의 전압 레벨이 제1 프리 프로그램 전압(V1)의 전압 레벨이 크기 때문에, 제1 및 제2 메모리 셀들에 가해지는 전기장 스트레스가 실질적으로 동일해질 수 있다. 따라서, 메모리 셀들의 기하학적 형태의 차이로 인한 동작 특성 차이를 보상할 수 있고, 하위 메모리 셀의 추가적인 열화를 방지할 수 있다. 또한, 프리 프로그램 동작의 수행 결과, 메모리 셀들은 레벨에 관계 없이 실질적으로 동일한 프로그램 상태에 대응하는 문턱 전압을 가질 수 있다.
도 22는 본 개시의 일부 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22를 참조하면, 본 실시예에 따른 방법은 도 9의 단계 S190 이후에 수행되는 방법으로서, 예를 들어, 도 4의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 따라서, 도 4 및 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S510에서, 메모리 셀들에 대한 소프트 프로그램 동작을 개별적으로 제어하는 소프트 프로그램 제어 신호를 생성한다. 여기서, "소프트 프로그램 동작"은 소거 동작이 수행된 메모리 셀들 중 적어도 일부에 프로그램 전압(이하 "소프트 프로그램 전압"이라 함)을 인가하여 소거 상태의 산포 폭을 감소시키는 동작을 의미한다. 구체적으로, 제어 로직(120)은 워드 라인들의 레벨을 기초로 워드 라인들에 제공되는 소프트 프로그램 전압을 개별적으로 결정함으로써 소프트 프로그램 제어 신호를 생성할 수 있다. 제어 로직(120)은 소프트 프로그램 제어부를 더 포함할 수 있고, 단계 S510은 소프트 프로그램 제어부에서 수행될 수 있다.
본 실시예에 따르면, 소거 동작을 수행한 후에 소프트 프로그램 동작을 더 수행함으로써, 과 소거 현상을 방지할 수 있으며, 소거 상태(예를 들어, 도 2의 E)에 대응하는 메모리 셀 산포의 산포 폭이 더 좁아질 수 있다. 일부 실시예에서, 메모리 컨트롤러(200)로부터 소프트 프로그램 커맨드를 수신할 경우 제어 로직(120)은 소프트 프로그램 제어 신호를 생성할 수 있다. 일부 실시예들에서, 메모리 컨트롤러(200)로부터 소거 커맨드를 수신할 경우 제어 로직(120)은 소거 제어 신호를 생성한 이후에 소프트 프로그램 제어 신호를 생성할 수 있다.
단계 S530에서, 소프트 프로그램 제어 신호를 기초로 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 소프트 프로그램 동작을 수행한다. 일부 실시예에서, 소프트 프로그램 제어 신호는 워드 라인 별로 전압 레벨이 다른 전압 제어 신호를 포함할 수 있고, 전압 생성부(130)는 전압 제어 신호에 따라 서로 다른 전압 레벨들을 갖는 소프트 프로그램 전압들을 생성할 수 있다. 일부 실시예들에서, 소프트 프로그램 제어 신호는 워드 라인 별로 활성화 시간이 다른 로우 어드레스를 포함할 수 있고, 로우 디코더(140)는 로우 어드레스에 따라 서로 다른 인가 시간 동안 소프트 프로그램 전압을 대응하는 워드 라인에 제공할 수 있다.
단계 S550에서, 적어도 일부 메모리 셀들에 대해 소프트 프로그램 검증 동작을 수행한다. 구체적으로, 워드 라인들에 소프트 프로그램 검증 전압을 인가함으로써 소프트 프로그램 검증 동작을 수행할 수 있다. 검증 결과, 메모리 셀들의 문턱 전압이 기준 전압보다 낮을 경우 단계 S550을 수행하고, 그렇지 않을 경우 본 발명은 종료될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서 단계 S550은 생략될 수도 있다.
도 23a 내지 도 23d는 본 개시의 일부 실시예들에 따른 프리 프로그램 동작, 소거 동작 및 소프트 프로그램 동작이 수행될 때에 하위 메모리 셀에 인가되는 전압 및 상위 메모리 셀에 인가되는 전압을 나타내는 그래프들이다.
구체적으로, 도 23a는 일 실시예에 따른 하위 메모리 셀에 인가되는 전압을 나타내고, 도 23b 내지 도 23d는 다양한 실시예들에 따른 상위 메모리 셀에 인가되는 전압들을 각각 나타낸다. 예를 들어, 하위 메모리 셀은 기판과의 거리가 상대적으로 가까운 제1 워드 라인에 연결된 제1 메모리 셀일 수 있고, 상위 메모리 셀은 기판과의 거리가 상대적으로 먼 제2 워드 라인에 연결된 제2 메모리 셀일 수 있다.
도 23a를 참조하면, 프리 프로그램 구간에서, 제1 워드 라인에 제1 인가 시간(T1) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이어서, 소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 이어서, 소프트 프로그램 구간에서, 제1 워드 라인에 제1 인가 시간(T1) 동안 제1 소프트 프로그램 전압(V1)이 제공될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 소프트 프로그램 구간에서 제1 워드 라인에 인가되는 소프트 프로그램 전압의 전압 레벨 또는 인가 시간은 프리 프로그램 구간에서 제1 워드 라인에 인가되는 프리 프로그램 전압과 다를 수 있다.
도 23b를 참조하면, 프리 프로그램 구간에서, 제2 워드 라인에 제1 인가 시간(T1) 동안 제2 프리 프로그램 전압(V2)이 제공될 수 있다. 이때, 제2 프리 프로그램 전압(V2)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있다. 이어서, 소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 이어서, 소프트 프로그램 구간에서, 제2 워드 라인에 제1 인가 시간(T1) 동안 제2 소프트 프로그램 전압(V2)이 제공될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 소프트 프로그램 구간에서 제2 워드 라인에 인가되는 소프트 프로그램 전압의 전압 레벨 또는 인가 시간은 프리 프로그램 구간에서 제1 워드 라인에 인가되는 프리 프로그램 전압과 다를 수 있다.
도 23c를 참조하면, 프리 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제1 프리 프로그램 전압(V1)이 제공될 수 있다. 이때, 제2 인가 시간(T2)은 제1 인가 시간(T1)보다 길 수 있다. 이어서, 소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 이어서, 소프트 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제1 소프트 프로그램 전압(V1)이 제공될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 소프트 프로그램 구간에서 제2 워드 라인에 인가되는 소프트 프로그램 전압의 전압 레벨 또는 인가 시간은 프리 프로그램 구간에서 제1 워드 라인에 인가되는 프리 프로그램 전압과 다를 수 있다.
도 23d를 참조하면, 프리 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제2 프리 프로그램 전압(V2)이 제공될 수 있다. 이때, 제2 인가 시간(T2)은 제1 인가 시간(T1)보다 길 수 있고, 제2 프리 프로그램 전압(V2)의 전압 레벨은 제1 프리 프로그램 전압(V1)의 전압 레벨보다 높을 수 있다. 이어서, 소거 구간에서, 기판에 소거 전압(VSUB)이 제공될 수 있다. 이어서, 소프트 프로그램 구간에서, 제2 워드 라인에 제2 인가 시간(T2) 동안 제2 소프트 프로그램 전압(V2)이 제공될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 소프트 프로그램 구간에서 제2 워드 라인에 인가되는 소프트 프로그램 전압의 전압 레벨 또는 인가 시간은 프리 프로그램 구간에서 제1 워드 라인에 인가되는 프리 프로그램 전압과 다를 수 있다.
도 24는 도 4의 메모리 셀 어레이의 일 예(110')를 나타내는 회로도이다.
도 24를 참조하면, 메모리 셀 어레이(110')는 수직으로 배치된 복수의 블록들(BLKb, BLKu)을 포함할 수 있고, 구체적으로, 기판 상에 배치된 하부 블록(BLKb) 및 하부 블록(BLKb) 상에 배치된 상부 블록(BLKu)을 포함할 수 있다. 하부 블록(BLKb) 및 상부 블록(BLKu)은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다.
하부 블록(BLKb)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLu0 내지 BLu2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 하부 블록(BLKb) 및 상부 블록(BLKu)은 실질적으로 유사하게 구현될 수 있으며, 도 5에 예시된 제1 블록(BLK1)과 실질적으로 유사하게 구현될 수 있다. 하부 블록(BLKb)의 제1 워드 라인(WLb0)에 연결된 메모리 셀에 포함된 채널 홀 직경은, 상부 블록(BLKu)의 제1 워드 라인(WLu0)에 연결된 메모리 셀에 포함된 채널 홀 직경과 실질적으로 유사할 수 있고, 상기 채널 홀 직경은 상대적으로 작을 수 있다. 또한, 하부 블록(BLKb)의 제4 워드 라인(WLb3)에 연결된 메모리 셀에 포함된 채널 홀 직경은, 상부 블록(BLKu)의 제4 워드 라인(WLu3)에 연결된 메모리 셀에 포함된 채널 홀 직경과 실질적으로 유사할 수 있고, 상기 채널 홀 직경은 상대적으로 클 수 있다.
따라서, 본 실시예에 따르면, 하부 블록(BLKb)의 제1 워드 라인(WLb0)에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨은 상부 블록(BLKu)의 대응되는 제1 워드 라인(WLu0)에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨과 실질적으로 유사할 수 있다. 이때, 상부 블록(BLKu)의 제1 워드 라인(WLu0)과 기판 사이의 거리는, 하부 블록(BLKb)의 제1 워드 라인(WLb0)과 기판 사이의 거리보다 크지만, 제1 워드 라인들(WLu0, WLb0)에 인가되는 프리 프로그램 전압은 실질적으로 동일할 수 있다.
또한, 하부 블록(BLKb)의 상위 워드 라인(WLb3)에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨은 상부 블록(BLKu)의 대응되는 상위 워드 라인(WLu3)에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨과 실질적으로 유사할 수 있다. 이때, 상부 블록(BLKu)의 제4 워드 라인(WLu0)과 기판 사이의 거리는, 하부 블록(BLKb)의 제4 워드 라인(WLb0)과 기판 사이의 거리보다 크지만, 제4 워드 라인들(WLu0, WLb0)에 인가되는 프리 프로그램 전압은 실질적으로 동일할 수 있다.
구체적으로, 본 실시예에 따르면, 제어 로직(예를 들어, 도 4의 120)은 하부 블록(BLKb)과 상부 블록(BLKu)의 대응되는 레벨에 위치하는 워드 라인들에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨이 동일하도록 프리 프로그램 제어 신호를 생성할 수 있다. 따라서, 본 실시예에 따르면, 기판과 각 워드 라인의 거리에 따라 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨이 일정하게 증가하는 것이 아니고, 기판과 각 워드 라인의 거리 및 그에 따른 메모리 셀의 동작을 함께 고려하여, 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨을 개별적으로 결정할 수 있다.
도 25는 도 4의 메모리 셀 어레이의 다른 예(110")를 나타내는 회로도이다.
도 25를 참조하면, 메모리 셀 어레이(110")는 수직으로 배치된 복수의 블록들(BLKb', BLKu')을 포함할 수 있고, 구체적으로, 기판 상에 배치된 하부 블록(BLKb') 및 하부 블록(BLKb') 상에 배치된 상부 블록(BLKu')을 포함할 수 있다. 하부 블록(BLKb') 및 상부 블록(BLKu')은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다. 본 실시예에 따른 메모리 셀 어레이(110")는 도 24의 메모리 셀 어레이(110')의 변형 실시예로서, 이하에서는 차이점을 중심으로 설명하기로 한다.
하부 블록(BLKb')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 상부 블록(BLKu')은 하부 블록(BLKb')이 기판에 대해 수직 방향으로 뒤집어진 형태로 구현될 수 있고, 상부 블록(BLKu') 및 하부 블록(BLKb')은 복수의 비트 라인들(BLb0 내지 BLb2)을 공유할 수 있다. 또한, 상부 블록(BLKu') 및 하부 블록(BLKb')은 대응하는 워드 라인들을 공유할 수 있다. 예를 들어, WLu0과 WLb0는 서로 연결될 수 있다.
본 실시예에 따르면, 하부 블록(BLKb')의 제1 워드 라인(WLb0)과 상부 블록(BLKu')의 제1 워드 라인(WLu0)에는 동일한 프리 프로그램 전압이 인가될 수 있다. 또한, 하부 블록(BLKb')의 제4 워드 라인(WLb3)과 상부 블록(BLKu')의 제4 워드 라인(WLu3)에는 동일한 프리 프로그램 전압이 인가될 수 있다. 예를 들어, 하부 블록(BLKb')의 워드 라인들에 제공되는 프리 프로그램 전압은 기판과의 거리가 증가함에 따라 인가 시간 및/또는 전압 레벨이 증가할 수 있고, 상부 블록(BLKu')의 워드 라인들에 제공되는 프리 프로그램 전압은 기판과의 거리가 증가함에 따라 인가 시간 및/또는 전압 레벨이 감소할 수 있다.
구체적으로, 본 실시예에 따르면, 제어 로직(예를 들어, 도 4의 120)은 하부 블록(BLKb)과 상부 블록(BLKu)의 대응되는 레벨에 위치하는 워드 라인들에 제공되는 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨이 동일하도록 프리 프로그램 제어 신호를 생성할 수 있다. 따라서, 본 실시예에 따르면, 기판과 각 워드 라인의 거리에 따라 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨이 일정하게 증가하는 것이 아니고, 기판과 각 워드 라인의 거리 및 그에 따른 메모리 셀의 동작을 함께 고려하여, 프리 프로그램 전압의 인가 시간 및/또는 전압 레벨을 개별적으로 결정할 수 있다.
도 26은 본 개시의 일 실시예에 따른 메모리 시스템(20)을 개략적으로 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(20)은 메모리 장치(100) 및 메모리 컨트롤러(200a)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(100) 및 제어 로직(120)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(100)는 도 1의 메모리 장치(100)와 실질적으로 유사하게 구현될 수 있다. 따라서, 도 1 내지 도 25를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
메모리 컨트롤러(200a)는 프리 프로그램 제어부(210) 및 소거 제어부(230)를 포함할 수 있다. 그러나, 메모리 컨트롤러(200a)의 구성은 이에 한정되지 않고, 프리 프로그램 제어부와 소거 제어부는 하나의 기능 블록으로 구현될 수도 있다.
프리 프로그램 제어부(210)는 소거 동작을 수행할 메모리 셀들 중 적어도 일부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있고, 생성된 프리 프로그램 제어 신호를 커맨드, 어드레스, 데이터 및/또는 제어 신호를 통해 메모리 장치(100)에 전송할 수 있다. 본 실시예에서, 프리 프로그램 제어부(210)는 기판과 각 워드 라인 사이의 거리를 기초로 각 워드 라인에 제공되는 프리 프로그램 전압을 개별적으로 결정하고, 결정된 프리 프로그램 전압에 따라 프리 프로그램 제어 신호를 생성할 수 있다. 이에 따라, 인접한 두 워드 라인들에 제공되는 프리 프로그램 전압의 전압 레벨 및/또는 인가 시간은 서로 다를 수 있다.
또한, 프리 프로그램 제어부(210)는 프로그램/소거 사이클 카운트를 기초로 프리 프로그램 제어 신호를 변경할 수 있다. 구체적으로, 프리 프로그램 제어부(210)는 프로그램/소거 사이클 카운트가 임계 값 이상인 경우 프리 프로그램 전압의 전압 레벨 및/또는 인가 시간이 감소하도록 프리 프로그램 제어 신호를 변경할 수 있다. 이때, 프리 프로그램 제어부(210)는 하위 워드 라인에 제공되는 프리 프로그램 전압의 전압 레벨 및/또는 인가 시간의 감소량이, 상위 워드 라인에 제공되는 프리 프로그램 전압의 전압 레벨 및/또는 인가 시간의 감소량보다 크도록 프리 프로그램 제어 신호를 변경할 수 있다.
소거 제어부(230)는 프리 프로그램 동작 이후에 메모리 셀들에 대한 소거 동작을 수행하도록 소거 제어 신호를 생성할 수 있고, 생성된 소거 제어 신호를 커맨드, 어드레스, 데이터 및/또는 제어 신호를 통해 메모리 장치(100)에 전송할 수 있다.
도시되지는 않았지만, 메모리 컨트롤러(200a)는 소프트 프로그램 제어부를 더 포함할 수 있다. 소프트 프로그램 제어부는 워드 라인들의 레벨을 기초로 워드 라인들에 제공되는 소프트 프로그램 전압을 개별적으로 결정함으로써 소프트 프로그램 제어 신호를 생성할 수 있고, 생성된 소프트 프로그램 제어 신호를 커맨드, 어드레스, 데이터 및/또는 제어 신호를 통해 메모리 장치(100)에 전송할 수 있다.
도 27은 본 개시의 다른 실시예에 따른 메모리 컨트롤러(200a)와 메모리 장치(100)의 동작을 나타내는 흐름도이다.
도 27을 참조하면, 단계 S610에서, 메모리 컨트롤러(200a)는 프리 프로그램 커맨드를 생성한다. 단계 S620에서, 메모리 컨트롤러(200a)는 프리 프로그램 제어 신호를 생성한다. 구체적으로, 메모리 컨트롤러(200a)는 소거 동작을 수행할 메모리 셀들 중 적어도 일부에 대해 프리 프로그램 동작을 수행하도록 프리 프로그램 제어 신호를 생성할 수 있다.
단계 S630에서, 메모리 컨트롤러(200a)는 커맨드 및 어드레스를 메모리 장치(100)에 전송한다. 이때, 생성된 프리 프로그램 제어 신호는 커맨드, 어드레스, 데이터 또는 제어 신호를 통해 메모리 장치(100)에 전송될 수 있다. 단계 S640에서, 메모리 장치(100)는 수신한 프리 프로그램 제어 신호에 따라, 적어도 일부 메모리 셀들에 대해 프리 프로그램 동작을 수행한다.
단계 S650에서, 메모리 컨트롤러(200a)는 소거 커맨드를 생성한다. 단계 S660에서, 메모리 컨트롤러(200a)는 커맨드 및 어드레스를 메모리 장치(100)에 전송한다. 단계 S670에서, 메모리 장치(100)는 수신한 커맨드 및 어드레스에 응답하여, 선택된 메모리 셀들에 대해 소거 동작을 수행한다.
도 28은 본 개시의 일부 실시예들에 따른 메모리 컨트롤러(200a)와 메모리 장치(100)의 동작을 나타내는 흐름도이다.
도 28을 참조하면, 본 실시예는 도 27의 단계 S670 이후에 수행되는 단계들을 포함할 수 있다. 따라서, 도 27을 참조하여 상술된 내용들은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S710에서, 메모리 컨트롤러(200a)는 소프트 프로그램 커맨드를 생성한다. 단계 S720에서, 메모리 컨트롤러(200a)는 소프트 프로그램 제어 신호를 생성한다. 구체적으로, 메모리 컨트롤러(200a)는 소거 동작을 수행한 메모리 셀들 중 적어도 일부에 대해 소프트 프로그램 동작을 수행하도록 소프트 프로그램 제어 신호를 생성할 수 있다.
단계 S730에서, 메모리 컨트롤러(200a)는 커맨드 및 어드레스를 메모리 장치(100)에 전송한다. 이때, 생성된 소프트 프로그램 제어 신호는 커맨드, 어드레스, 데이터 또는 제어 신호를 통해 메모리 장치(100)에 전송될 수 있다. 단계 S740에서, 메모리 장치(100)는 수신한 소프트 프로그램 제어 신호에 따라, 적어도 일부 메모리 셀들에 대해 소프트 프로그램 동작을 수행한다.
도 29는 본 개시의 실시예들에 따른 메모리 장치를 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 29를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 28에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 메모리 카드(1200)는 소거 동작을 수행하기 전에 프리 프로그램 동작을 수행할 수 있다. 이때, 프리 프로그램 동작은, 기판과 각 워드 라인 사이의 거리를 기초로 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 기초로 수행될 수 있다. 이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다. 따라서, 채널 홀 직경이 작거나 터널링 절연층의 두께가 얇은 메모리 셀에 대한 프로그램 속도/소거 속도가 빠르더라도 상기 프리 프로그램 제어 신호를 기초로 프리 프로그램 동작을 수행함으로써, 낸드 스트링에 포함된 메모리 셀들의 문턱 전압은 실질적으로 동일한 프로그램 상태에 대응할 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 30은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(2000)에 적용한 예를 나타내는 블록도이다.
도 30을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 29에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 소거 동작을 수행하기 전에 프리 프로그램 동작을 수행할 수 있다. 이때, 프리 프로그램 동작은, 기판과 각 워드 라인 사이의 거리를 기초로 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 기초로 수행될 수 있다. 이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다. 따라서, 채널 홀 직경이 작거나 터널링 절연층의 두께가 얇은 메모리 셀에 대한 프로그램 속도/소거 속도가 빠르더라도 상기 프리 프로그램 제어 신호를 기초로 프리 프로그램 동작을 수행함으로써, 낸드 스트링에 포함된 메모리 셀들의 문턱 전압은 실질적으로 동일한 프로그램 상태에 대응할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 메모리 시스템
100: 메모리 장치
200, 200a: 메모리 컨트롤러
121, 210: 프리 프로그램 제어부
123, 230: 소거 제어부

Claims (20)

  1. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀들에 대한 소거 동작을 수행하기 전에 상기 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리(pre) 프로그램 동작을 수행하기 위하여, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 적어도 일부 메모리 셀들에 대한 상기 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은, 상기 프리 프로그램 동작을 수행하는 동안 상기 워드 라인들에 제공되는 프리 프로그램 전압의 인가 시간들을 워드 라인 별로 다르게 결정함으로써 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 인가 시간은, 상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 인가 시간보다 작은 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은, 프로그램/소거 사이클 카운트가 임계 값 이상이면 상기 제1 및 제2 인가 시간들을 감소시키고, 상기 제1 인가 시간의 제1 변화량은 상기 제2 인가 시간의 제2 변화량보다 크도록 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  5. 제2항에 있어서,
    상기 프리 프로그램 제어 신호는 활성화 시간이 워드 라인 별로 다른 로우 어드레스를 포함하고,
    상기 메모리 장치는, 상기 메모리 셀 어레이와 연결되고, 상기 로우 어드레스에 응답하여 상기 워드 라인들 중 적어도 일부 워드 라인을 선택하는 로우 디코더를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제어 로직은, 상기 프리 프로그램 동작을 수행하는 동안 상기 워드 라인들에 각각 제공되는 프리 프로그램 전압의 전압 레벨을 워드 라인 별로 다르게 결정함으로써 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 전압 레벨은, 상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 전압 레벨보다 낮은 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직은, 프로그램/소거 사이클 카운트가 임계 값 이상이면 상기 제1 및 제2 전압 레벨들을 감소시키고, 상기 제1 전압 레벨의 제1 변화량은 상기 제2 전압 레벨의 제2 변화량보다 크도록 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  9. 제6항에 있어서,
    상기 프리 프로그램 제어 신호는 전압 레벨이 워드 라인 별로 다른 전압 제어 신호를 포함하고,
    상기 메모리 장치는, 상기 전압 제어 신호에 응답하여 서로 다른 전압 레벨들을 갖는 복수의 프리 프로그램 전압들을 생성하는 전압 발생기를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직은, 상기 소거 동작이 수행된 상기 메모리 셀들에 대해 소프트(soft) 프로그램 동작을 수행하기 위하여, 상기 기판과 각 워드 라인 사이의 상기 거리를 기초로 상기 메모리 셀들에 대한 상기 소프트 프로그램 동작을 개별적으로 제어하는 소프트 프로그램 제어 신호를 더 생성하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직은, 상기 소프트 프로그램 동작을 수행하는 동안 상기 워드 라인들에 제공되는 소프트 프로그램 전압의 인가 시간 또는 전압 레벨을 워드 라인 별로 다르게 결정함으로써 상기 소프트 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  12. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치; 및
    상기 메모리 셀들에 대한 소거 동작을 수행하기 전에 상기 메모리 셀들 중 적어도 일부 메모리 셀들에 대해 프리 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 적어도 일부 메모리 셀들에 대한 상기 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 프리 프로그램 동작을 수행하는 동안 상기 워드 라인들에 제공되는 프리 프로그램 전압의 인가 시간 또는 전압 레벨을 워드 라인 별로 다르게 결정함으로써 상기 프리 프로그램 제어 신호를 생성하고, 생성된 상기 프리 프로그램 제어 신호를 상기 메모리 장치에 전송하는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 메모리 컨트롤러는,
    상기 기판에 인접한 제1 워드 라인에 제공되는 제1 프리 프로그램 전압의 제1 인가 시간이, 상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 제공되는 제2 프리 프로그램 전압의 제2 인가 시간보다 작도록 상기 프리 프로그램 제어 신호를 생성하거나,
    상기 제1 프리 프로그램 전압의 제1 전압 레벨이, 상기 제2 프리 프로그램 전압의 제2 전압 레벨보다 낮도록 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 컨트롤러는, 프로그램/소거 사이클 카운트가 임계 값 이상이면,
    상기 제1 및 제2 인가 시간들을 감소시키고, 상기 제1 인가 시간의 제1 변화량은 상기 제2 인가 시간의 제2 변화량보다 크도록 상기 프리 프로그램 제어 신호를 생성하거나,
    상기 제1 및 제2 전압 레벨들을 감소시키고, 상기 제1 전압 레벨의 제1 변화량은 상기 제2 전압 레벨의 제2 변화량보다 크도록 상기 프리 프로그램 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템.
  16. 제12항에 있어서,
    상기 메모리 컨트롤러는, 상기 소거 동작이 수행된 상기 메모리 셀들에 대해 소프트 프로그램 동작을 수행하도록 상기 메모리 장치를 제어하고, 상기 기판과 각 워드 라인 사이의 상기 거리를 기초로 상기 메모리 셀들에 대한 상기 소프트 프로그램 동작을 개별적으로 제어하는 소프트 프로그램 제어 신호를 더 생성하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 메모리 컨트롤러는, 상기 소프트 프로그램 동작을 수행하는 동안 상기 워드 라인들에 제공되는 소프트 프로그램 전압의 인가 시간 또는 전압 레벨을 워드 라인 별로 다르게 결정함으로써 상기 소프트 프로그램 제어 신호를 생성하고, 생성된 상기 소프트 프로그램 제어 신호를 상기 메모리 장치에 전송하는 것을 특징으로 하는 메모리 시스템.
  18. 기판 상에 수직으로 적층되는 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 단계;
    상기 프리 프로그램 제어 신호를 기초로 상기 워드 라인들 중 적어도 일부 워드 라인들에 프리 프로그램 전압을 인가함으로써, 상기 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대해 프리 프로그램 동작을 수행하는 단계; 및
    이어서, 상기 메모리 셀들에 대해 소거 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 소거 동작이 수행된 메모리 셀들에 대한 소프트 프로그램 동작을 개별적으로 제어하는 소프트 프로그램 제어 신호를 생성하는 단계; 및
    상기 소프트 프로그램 제어 신호를 기초로 상기 메모리 셀들에 대해 소프트 프로그램 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 기판 상에 수직으로 적층되는 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 장치, 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 메모리 컨트롤러에서, 상기 기판과 각 워드 라인 사이의 거리를 기초로 상기 메모리 셀들에 대한 프리 프로그램 동작을 개별적으로 제어하는 프리 프로그램 제어 신호를 생성하는 단계;
    생성된 상기 프리 프로그램 제어 신호를 상기 메모리 컨트롤러에서 상기 메모리 장치로 전송하는 단계;
    상기 프리 프로그램 제어 신호를 기초로 상기 워드 라인들 중 적어도 일부 워드 라인들에 프리 프로그램 전압을 인가함으로써, 상기 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대해 프리 프로그램 동작을 수행하는 단계;
    이어서, 상기 메모리 컨트롤러에서, 상기 메모리 셀들에 대한 소거 커맨드를 생성하는 단계;
    생성된 상기 소거 커맨드를 상기 메모리 컨트롤러에서 상기 메모리 장치로 전송하는 단계; 및
    상기 소거 커맨드에 응답하여, 상기 메모리 셀들에 대해 소거 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
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