KR20170015260A - 작은 z 치수 패키지를 형성하는 반도체 소자 및 방법 - Google Patents

작은 z 치수 패키지를 형성하는 반도체 소자 및 방법 Download PDF

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KR20170015260A
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셈테크 코포레이션
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Abstract

반도체 소자는 복수의 제1 반도체 다이를 가진다. 복수의 제1 범프가 제1 반도체 다이 위에 형성된다. 제1 보호 층은 제1 범프 위에 형성된다. 제1 반도체 다이의 일부분이 후면연마 작업에서 제거된다. 후측 보호 층이 제1 반도체 다이 위에 형성된다. 봉지재가 제1 반도체 다이 및 제1 범프 위에 증착된다. 봉지재의 일부분이 제1 범프를 노출하도록 제거된다. 전도성 층이 제1 범프 및 봉지재 위에 형성된다. 절연 층 및 복수의 제2 범프가 전도성 층 위에 형성된다. 복수의 전도성 비아가 봉지재를 통해 형성된다. 복수의 반도체 소자가 적층되며 이때 전도성 비아가 적층된 반도체 소자를 전기적으로 연결한다. 관통 실리콘을 갖는 제2 반도체 다이가 제1 반도체 다이 위에 배치된다.

Description

작은 Z 치수 패키지를 형성하는 반도체 소자 및 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING SMALL Z SEMICONDUCTOR PACKAGE}
본 발명은 일반적으로 반도체 소자와 관련되며, 더 구체적으로 z-치수가 감소된 반도체 패키지를 형성하기 위한 반도체 소자 및 방법과 관련된다.
반도체 소자는 현대 전자 제품에서 흔히 발견된다. 반도체 소자의 전기적 부품의 개수 및 밀도가 다양하다. 이산 반도체 소자는 일반적으로 한 가지 유형의 전기 부품, 가령, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 일반적으로 집적된 반도체 소자가 수백 내지 수백만 개의 전기적 부품를 포함한다. 집적된 반도체 소자의 예시로는 마이크로제어기, 마이크로프로세서, 및 다양한 신호 처리 회로가 있다.
반도체 소자는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호의 송신 및 수신, 전자 소자의 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이를 위한 시각 이미지 생성을 수행한다. 반도체 소자가 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품 분야에서 발견된다. 또한 반도체 소자는 군용, 항공, 자동차, 산업 제어기, 및 사무실 장비에서 발견된다.
반도체 소자는 반도체 물질의 전기적 속성을 활용한다. 반도체 물질의 구조에 의해 물질의 전기 전도율이 전기장 또는 기저 전류(base current)의 인가에 의해 또는 도핑 공정을 통해 조작될 수 있다. 도핑은 반도체 물질에 불순물을 도입시켜, 반도체 소자의 전도율을 조작하고 제어할 수 있다.
반도체 소자는 능동 및 수동 전기 구조를 포함한다. 능동 구조물, 가령, 바이폴라 및 전계 효과 트랜지스터가 전기 전류의 흐름을 제어한다. 도핑의 레벨을 변화시키고 전기장 또는 기저 전류를 인가함으로써, 트랜지스터가 전기 전류의 흐름을 촉진시키거나 제한한다. 수동 구조물, 예컨대, 저항기, 커패시터, 및 인덕터가 다양한 전기적 기능을 수행하는 데 필수적인 전압과 전류 간 관계를 만든다. 수동 및 능동 구조물들이 전기적으로 연결되어, 반도체 소자가 고속 작업 및 그 밖의 다른 유용한 기능을 수행할 수 있게 하는 회로를 형성할 수 있다.
반도체 소자는, 일반적으로 2개의 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조(각각의 제조는 수백 개의 단계들을 포함할 수 있음)를 이용해 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에서의 복수의 다이의 형성을 포함한다. 각각의 반도체 다이는 일반적으로 서로 동일하며, 능동 및 수동 부품들을 전기적으로 연결함으로써 형성되는 회로를 포함한다. 백-엔드 제조는 완성된 웨이퍼로부터 개별 반도체 다이를 싱귤레이션하는 단계 및 다이를 패키징하여 구조적 지지, 전기적 인터커넥트 및 주위 격리를 제공할 수 있다. 용어 반도체 다이가 단수형과 복수형 모두를 지칭하도록 사용되며 단일 반도체 소자 및 복수의 반도체 소자 모두를 지칭할 수 있다.
반도체 제조의 한 가지 목표는 더 작은 반도체 소자를 생산하는 것이다. 일반적으로 작은 소자일수록 전력을 덜 소비하고, 더 고성능을 가지며, 더 효율적으로 생산된다. 덧붙여, 작은 반도체 소자일수록 소형 최종 제품에게 유리한 더 작은 풋프린트(footprint)를 가진다. 더 작고, 더 고 밀도의 능동 및 수동 부품을 갖는 반도체 다이를 도출하도록 프론트-엔드 공정을 개선함으로써, 더 작은 반도체 다이 크기가 획득된다. 또한 백-엔드 공정을 향상시킴으로써, 더 작은 풋프린트를 갖는 반도체 소자가 도출되고 전기적 상호연결을 개선하고 물질을 패키징함으로써 획득된다. 감소된 패키지 프로파일이 셀방식 폰 또는 스마트폰 산업에서 패키징에 대한 특히 중요성을 가진다.
패키지 풋프린트를 감소시킴으로써, 즉, 패키지의 x 및 y 치수를 감소시킴으로써, 패키지 크기의 감소가 이뤄진다. 또한 패키지 크기의 감소는 패키지 높이 또는 두께를 감소시킴으로써, 즉, 패키지의 z-치수를 감소시킴으로써, 이뤄진다. z-치수의 감소가 패키지 내 반도체 다이의 두께를 감소시킴으로써 이뤄진다. 그러나 반도체 다이 두께를 감소시킴으로써 반도체 다이의 취성이 증가되어, 반도체 다이 및 전체 패키지를 손상되기 더 쉽게 만든다. 또한, 감소된 두께를 갖는 패키지를 형성하는 것은 종종 전체 비용을 증가시키고 처리량을 감소시키는 시간 소모적인 제조 공정을 포함한다.
제조 시간 및 비용을 감소시키면서 감소된 두께를 갖는 강건한 반도체 소자를 형성할 필요성이 존재한다. 따라서 하나의 실시예에서, 본 발명은 반도체 소자를 제작하는 방법에 대한 것이며, 상기 방법은 제1 반도체 다이 위에 형성된 복수의 범프를 포함하는 복수의 제1 반도체 다이를 제공하는 단계, 상기 범프 반대 쪽에 제1 반도체 다이 위에 보호 층을 형성하는 단계, 제1 반도체 다이 위에 봉지재를 증착하는 단계, 상기 범프 위에서 봉지재의 일부분을 제거하는 단계, 및 상기 범프 및 봉지재 위에 전도성 층을 형성하는 단계를 포함한다.
또 다른 실시예에서, 본 발명은 제1 반도체 다이를 제공하는 단계, 제1 반도체 다이 위에 제1 보호 층을 형성하는 단계, 제1 반도체 다이 위에 봉지재를 증착하는 단계, 제1 반도체 다이 위로부터 봉지재의 일부분을 제거하는 단계, 및 봉지재의 제1 표면 위에 제1 전도성 층을 형성하는 단계를 포함한다.
또 다른 실시예에서, 본 발명은 반도체 소자를 제작하는 방법에 대한 것이며 상기 방법은 제1 반도체 다이를 제공하는 단계, 제1 반도체 다이 위에 봉지재를 증착하는 단계, 상기 제1 반도체 다이 위로부터 봉지재의 일부분을 제거하는 단계, 및 상기 봉지재 위에 전도성 층을 형성하는 단계를 포함한다.
또 다른 실시예에서, 본 발명은 제1 반도체 다이 및 상기 제1 반도체 다이 위에 형성되는 보호 층을 포함하는 반도체 소자에 대한 것이다. 봉지재가 제1 반도체 다이 주위에 증착된다. 전도성 층이 상기 보호 층 반대 쪽에서 제1 반도체 다이 위에 형성된다.
도 1a-1h는 반도체 다이 위에 보호 층을 형성하는 방법을 도시한다.
도 2a-2h는 노출된 후면을 갖는 반도체 다이를 형성하는 방법을 도시한다.
도 3a-3g는 반도체 다이 위에 형성되는 후측 보호 층을 갖는 반도체 소자를 형성하는 방법을 도시한다.
도 4는 반도체 다이 위에 형성되는 후측 보호 층을 갖는 반도체 소자를 도시한다.
도 5는 노출된 후면을 가즌 반도체 다이를 갖는 반도체 소자를 도시한다.
도 6은 반도체 다이 위에 배치되는 열 확산기를 갖는 반도체 소자를 도시한다.
도 7은 적층된 반도체 다이를 갖는 반도체 소자를 도시한다.
도 8a-8h는 반도체 소자의 표면을 가로질러 배치되는 보호 층을 갖는 반도체 소자를 제작하는 방법을 도시한다.
도 9는 반도체 소자의 표면을 가로질러 배치되는 보호 층을 갖는 반도체 소자를 도시한다.
도 10은 반도체 소자의 표면을 가로질러 형성되는 보호 층을 갖는 적층된 반도체 다이를 갖는 반도체 소자를 도시한다.
도 11a-11c는 적층된 소자를 전기적으로 연결하기 위한 전도성 비아를 갖는 반도체 소자를 형성하는 방법을 도시한다.
도 12는 개방형 반도체 소자 스택에서의 복수의 반도체 소자를 갖는 반도체 패키지를 도시한다.
도 13은 폐쇄형 반도체 소자 스택에서의 복수의 반도체 소자를 갖는 반도체 패키지를 도시한다.
본 발명은 다음의 기재에서 도면을 참조하여 하나 이상의 실시예로 기재되며, 여기서 유사한 도면부호가 동일하거나 유사한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최상의 모드로 기재되지만, 해당 분야의 통상의 기술자라면 본 개시 내용이 다음의 기재 및 도면에 의해 뒷받침되는 청구되는 청구항 및 균등 청구항에 의해 규정되는 본 발명의 사상 및 범위 내에 포함되는 대안, 변경, 및 균등예를 모두 포함하는 것으로 의도됨을 알 것이다.
일반적으로 2개의 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 이용해 반도체 소자가 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각각의 다이가 전기적으로 연결되어 기능 전기 회로를 형성하는 능동 및 수동 전기 부품을 포함한다. 능동 전기 부품, 가령, 트랜지스터 및 다이오드가 전기 전류의 흐름을 제어할 수 있다. 수동 전기 부품, 가령, 커패시터, 인덕터, 및 저항기가 전기 회로 기능을 수행하는 데 필수적인 전압과 전류 간 관계를 생성한다.
일련의 공정 단계들, 예컨대, 도핑, 증착, 포토리소그래피, 에칭, 및 평탄화처리(planarization)에 의해, 수동 및 능동 부품이 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산 같은 기법에 의해 반도체 물질로 불순물을 도입시킨다. 도핑 공정은 전기장 또는 기저 전류에 반응하여 반도체 물질 전도율을 동적으로 변경함으로써 능동 소자의 반도체 물질의 전기 전도율을 수정한다. 트랜지스터는 전기장 또는 기저 전류의 인가 후 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한할 수 있기에 필수적으로 배열된 도핑의 가변 유형 및 정도의 영역을 포함한다.
서로 다른 전기 속성을 갖는 물질의 층에 의해 능동 및 수동 부품이 형성된다. 증착되는 물질의 유형에 의해 부분적으로 결정되는 다양한 증착 기법에 의해 층이 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전해 도금, 및 무전해 도금 공정을 포함할 수 있다. 일반적으로 각각의 층이 능동 부품, 수동 부품, 또는 부품들 간 전기적 연결 중 일부를 형성하도록 패터닝된다.
백-엔드 제조는 완성된 웨이퍼를 개발 반도체 다이로 절단 또는 싱귤레이션되고, 구조적 지지, 전기적 인터커넥트, 및 주위 격리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이션하기 위해, 웨이퍼는 웨이퍼의 비-작동 영역(non-functional region), 이른바 쏘 스트리트(saw street) 또는 스크라이브(scribe)를 따라 금긋기되고 분리된다. 레이저 절단 툴 또는 쏘 블레이드(saw blade)를 이용해 웨이퍼가 싱귤레이션된다. 싱귤레이션 후, 개별 반도체 다이가 패키지 기판에 장착되어, 다른 시스템 구성요소와의 인터커넥션을 위한 핀 또는 콘택트 패드를 포함한다. 그 후 반도체 다이 위에 형성되는 콘택트 패드가 패키지 내 콘택트 패드에 연결된다. 전도성 층, 범프, 스터드 범프(stud bump), 전도성 페이스트, 또는 와이어본드에 의해 전기적 연결이 이뤄진다. 봉지재 또는 그 밖의 다른 몰딩 재료가 패키지 상에 증착되어 물리적 지지 및 전기적 절연을 제공할 수 있다. 그 후 완성된 패키지는 전기 시스템 내로 삽입되고 반도체 소자의 기능이 그 밖의 다른 시스템 구성요소에 의해 이용 가능해 진다.
도 1a는 기저 기판 물질(102), 가령, 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아르세나이드, 갈륨 니트라이드, 인듐 포스파이드, 실리콘 카바이드, 또는 구조적 지지를 위한 그 밖의 다른 벌크 반도체 물질을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)가 비활성(non-active)인, 다이들 사이의 웨이퍼 영역, 즉, 쏘 스트리트(saw street)(106)에 의해 분리되는 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 절단 영역(cutting area)을 제공하여 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이션할 수 있다.
도 1b는 반도체 웨이퍼(100)의 일부분의 횡단면을 도시한다. 각각의 반도체 다이(104)는 후측, 즉 비활성 표면(108)과, 능동 소자, 수동 소자로서 구현되는 아날로그 또는 디지털 회로, 전도성 층, 및 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 인터커넥트되는 유전체 층을 포함하는 활성 표면(110) 을 가진다. 예를 들어, 회로는 활성 표면(110) 내에 형성되는 하나 이상의 트랜지스터, 다이오드 및 그 밖의 다른 회로 요소, 가령, 디지털 신호 프로세서(DSP), ASIC, MEMS, 메모리 또는 그 밖의 다른 신호 처리 회로를 포함한다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 집적 수동 소자(IPD), 가령, 인덕터, 커패시터, 및 저항기를 포함한다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 전기 전도성 층(112)이 활성 표면(110) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd), SnAg, SnAgCu, CuNi, CuNiAu, CuNiPdAu, 또는 그 밖의 다른 적합한 전기 전도성 물질 또는 이들의 조합의 하나 이상의 층을 포함한다. 전도성 층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 콘택트 패드로서 작업한다. 콘택트 패드(112)는 반도체 다이(104) 내 능동 회로와 외부 소자, 가령, 인쇄 회로 기판(PCB) 간 차후의 전기적 인터커넥션을 촉진시킨다.
증발증착(evaporation), 전해 도금, 무전해 도금, 볼 드롭(볼 드롭), 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 콘택트 패드(112) 위에 증착된다. 범프 물질은 선택사항으로 플럭스 솔루션(flux solution)과 함께, Al, Sn, Ni, Au, Ag, 납(Pb), 비스무스(Bi), Cu, 솔더, 및 이들의 조합이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납함유 솔더, 또는 무납 솔더이다. 범프 물질은 적합한 부착 또는 본딩 공정을 이용해 콘택트 패드(112)에 본딩된다. 상기 범프 물질을 물질의 융해점보다 높게 가열함으로써 상기 범프 물질이 리플로우되어, 볼 또는 범프(114)를 형성할 수 있다. 일부 경우, 범프(114)가 두 번째로 리플로우되어 콘택트 패드(112)와의 전기적 연결을 개선할 수 있다. 또한 범프(114)는 콘택트 패드(112)에 압착 본딩 또는 열압착 본딩될 수 있다. 범프(114)는 콘택트 패드(112) 위에 형성되는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 이용할 수 있다.
도 1c에서, 라미네이션(라미네이션), 스크린 인쇄, 스핀 코팅, 분사 코팅, 또는 그 밖의 다른 적합한 방법을 이용해, 임시 보호 층(116)이 범프(114) 및 웨이퍼(1100) 위에 형성된다. 임시 보호 층(116)은 포토레지스트, 액체 코팅 물질, 건식 필름, 폴리머 필름, 폴리머 복합체(polymer composite), 또는 순응(compliance), 구조적 지지, 열적 안정성, 및 용이한 박리의 특성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 보호 층(116)은 범프(114) 및 활성 표면(110)을 덮는다. 하나의 실시예에서, 보호 층(116)은 후측연마 테이프이다. 보호 층(116)은 차후의 제조 공정, 가령, 웨이퍼(100)의 후측연마 동안 구조적 지지와 활성 표면(110)을 보호하기 위해 사용되는 희생 층이다. 보호 층(116)을 증착한 후, 추가 처리, 가령, UV 노광 및 가열 공정이 필요한 접착 및 기계적 속성을 제공하도록 적용된다.
도 1d에서, 웨이퍼(100)의 후측 표면(108)이 그라인더(118)에 의한 후측연마를 겪어서, 반도체 다이(104)의 두께를 감소시킬 수 있다. 후측연마 작업이 표면(108)으로부터 기저 기판 물질(102)의 일부분을 제거하고 새로운 후측 표면(120)을 갖는 반도체 다이(104)를 남긴다. 화학적 에칭, 플라스마 에칭, 화학 기계 평탄화처리(CMP), 또는 레이저 직접 절삭(LDA) 공정이 사용되어 기저 기판 물질(102)의 일부분을 제거할 수 있다. 하나의 실시예에서, 후측 연마 작업이 반도체 다이(104)의 두께를 25-300 마이크로미터(㎛)까지로 감소시킨다, 즉, 반도체 다이(104)는 후측연마 후 25-300㎛의 z-치수를 가진다. 보호 층(116)은 후측연마 작업 동안 활성 표면(110)을 보호하고 연마 파편이 콘택트 패드(112) 및 활성 표면(110) 내 소자를 오염시키는 것을 막는다. 보호 층(116)은 또한 후측 연마 작업 동안 그리고 그 이후에 반도체 다이(104)를 구조적으로 지원한다. 보호 층(116)에 의해 제공되는 구조적 지원에 의해 기저 기판 물질(102)의 더 많은 부분이 표면(108)으로부터 제거될 수 있다.
도 1e에서, 후측 보호 층(122)이 반도체 다이(104)의 표면(120) 상에 형성된다. 후측 보호 층(122)은 라미네이션, 스크린 인쇄, 스핀 코팅, 분사 코팅, 또는 그 밖의 다른 적합한 방법에 의해 형성된다. 후측 보호 층(122)은 필러(filler)가 있거나 없는 감광성 폴리머 유전체 필름, 비-감광성 폴리머 유전체 필름, 에폭시, 에폭시 수지, 폴리머 물질, 폴리머 복합체 물질, 가령, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트, 또는 적절한 필러가 있는 폴리머, 열경화성 플라스틱 라미네이트, 또는 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층이다. 후측 보호 층(122)은 비전도성이며 반도체 다이(104)의 후측 표면(120)을 주위로부터 보호(environmentally protect)한다. 후측 보호 층은 또한 구조적 지지를 제공하여 반도체 다이(104)의 강성을 증가시키고 취성을 감소시킬 수 있다. 후측 보호 층(122)은 또한 반도체 소자의 열적 성능을 개선하도록 열 소산을 제공할 수 있다. 후측 보호 층(122)은 또한 전체 패키지 휨현상(warpage)을 제어할 수 있는 휨현상 튜닝 능력을 제공할 수 있다.
도 1f에서, 반도체 웨이퍼(100)가 계면 층 또는 양면 테이프(126) 위에 배치된다. 계면 층(126)은 필름 프레임 또는 임시 캐리어(124)에 의해 제 위치로 유지된다. 계면 층(126)은 임시 부착 본딩 필름, 에칭-저지 층, 또는 해제 층으로서 필름 프레임(124) 위에 형성된다. 웨이퍼(100)가 계면 층(126)에 장착되며, 이때, 후측 보호 층(122)이 계면 층(126)을 향해 배향되고 이와 접촉한다.
필름 프레임(124), 계면 층(126) 및 웨이퍼(100)는, 보호 층(116)을 분리하고 범프(114) 및 활성 표면(110)을 노출하기에 충분한 온도 및 지속시간으로 오븐에서 가열되거나 핫 플레이트(hot plate)에 의해 가열된다. 보호 층(116)이 분리될 때, 후측 보호 층(122)이 완전히 경화되지 않은 경우, 웨이퍼(100), 필름 프레임(124), 및 계면 층(126)은 후측 보호 층(122)이 완전히 경화되기에 충분한 온도 및 시간 동안 베이킹(baking)을 계속하도록 허용된다.
도 1g는 보호 층(116)의 제거 후 반도체 웨이퍼(100)를 도시한다. 반도체 웨이퍼(100)는 쏘 블레이드 또는 레이저 절단 툴(128)을 이용해 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션된다. 대안적으로, 반도체 다이(104)는 화학 또는 플라스마 에칭 공정을 이용해 싱귤레이션된다.
도 1h는 싱귤레이션 후의 반도체 다이(104)를 도시한다. 후측 보호 층(122)은 반도체 다이(104)의 후면(120) 상에 형성된다. 후측 보호 층(120)은 후면(120)을 오염으로부터 보호하고 반도체 다이(104)를 물리적으로 강화한다. 그 후 반도체 다이(104)가 세정, 건조, 및 조사(irradiate)된다. 세정 공정은 스핀 헹굼 건조(SRD)(spin rinse drying) 공정, 플라스마 세정 공정, 건조 세정 공정, 습식 세정 공정, 또는 이들의 조합을 포함한다. 반도체 다이(104)는 싱귤레이션 전 또는 후에 노운 굿 다이(KGD)(known good die)의 식별을 위해 검사되고 전기적으로 테스트된다. 그 후 세정 및 검사된 반도체 다이(104)가 추가 공정을 위해 픽 앤 플레이스 장비(pick and place equipment)로 로딩된다.
도 2a-2c는 노출된 후측 표면(120)을 갖는 반도체 다이(104)를 형성하는 방법을 도시한다. 도 1d로부터 계속, 반도체 웨이퍼(100)는 계면 층(1216) 및 필름 프레임(124) 위에 배치된다. 도 2a는 필름 프레임(124) 위에 장착되는 반도체 웨이퍼(100)를 도시하며, 이때 후면(120)이 계면 층(126)을 향해 배향되고 이와 접촉한다.
필름 프레임(124), 계면 층(126) 및 웨이퍼(100)는, 보호 층(116)을 분리하고 범프(114) 및 활성 표면(110)을 노출시키기에 충분한 온도 및 지속시간으로, 오븐에서 또는 핫 플레이트에 의해 가열된다. 도 2b는 보호 층(116)의 제거 후의 반도체 웨이퍼(100)를 도시한다. 반도체 웨이퍼(100)는 쏘 블레이드 또는 레이저 절단 툴(128)을 이용해 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션된다. 대안적으로, 반도체 다이(104)는 플라스마 또는 화학 에칭 공정을 이용해 싱귤레이션된다.
도 2c는 싱귤레이션 후에 반도체 다이(104)를 도시한다. 반도체 다이(104)는 노출된 후측 표면(120)을 가진다. 그 후 개별 반도체 다이(104)는 세정, 건조, 및 조사된다. 세정 공정은 SRD 공정, 플라스마 세정 공정, 건식 세정 공정, 습식 세정 공정, 또는 이들의 조합을 포함한다. 반도체 다이(104)가 KGD 사후 싱귤레이션의 식별을 위해 검사 및 전기적으로 테스트된다. 그 후 세정 및 검사된 반도체 다이(104)는 추가 공정을 위한 픽 앤 플레이스 장비로 로딩된다.
도 3a-3g는 반도체 다이 위에 형성되는 후측 보호 층을 갖는 반도체 소자를 형성하는 방법을 도시한다. 도 3a는 구조적 지지를 위한 캐리어(carrier), 또는 희생 기저 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 다른 적합한 저비용, 강성 물질을 포함하는 임시 기판(130)의 일부분의 횡단면도를 도시한다. 계면 층 또는 양면 테이프(132)는 캐리어(130) 위에 임시 접착 본딩 필름, 에칭-저지 층, 또는 열 분리 층으로서 형성된다. 도 1h의 가령, 후측 보호 층(122)이 캐리어를 향해 배향된 채 이뤄지는 픽 앤 플레이스 작업을 이용해, 반도체 다이(104)가 캐리어(130) 및 계면 층(132) 위에 배치된다.
도 3b는 재구성 또는 재설정되는 웨이퍼(134)로서 계면 층(132) 및 캐리어(130)에 장착되는 반도체 다이(104)를 도시한다. 범프(114)는 캐리어(130) 반대 방향으로 배향된다. 반도체 다이(104)는 계면 층(132)에 의해 캐리어(130) 위에 제 위치로 유지된다. 재사용 가능한 가드 링(136)이 반도체 다이(104) 주위에 배치된다.
도 3c에서, 스크린 인쇄, 분사 코팅, 페이스트 인쇄, 압착 몰딩, 이송 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 도포 방법을 이용해 봉지재 또는 몰딩 화합물(138)이 반도체 다이(104) 및 캐리어(130) 위에 증착된다. 봉지재(138)가 반도체 다이(104) 주위에 증착되고 반도체 다이(104)의 범프(114), 활성 표면(110) 및 4개의 측부 표면을 덮는다. 봉지재(138)는 폴리머 복합체 물질, 가령, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트, 또는 적절한 필러가 있는 폴리머를 포함한다. 봉지재(138)는 비전도성이고 반도체 다이(104)를 외부 요소 및 오염으로부터 주위 보호한다.
도 3d에서, 가드 링(136)이 제거되고 봉지재(138)의 표면(140)이 봉지재(138)를 평탄화하고 범프(114)를 노출시키기 위한 연마 작업을 수행한다. 그라인더(142)가 봉지재(138)의 일부분을 표면(140)으로부터 제거한다. 연마 작업은 범프(114)의 일부분을 노출시키고 평탄화된 표면(144)을 갖는 봉지재를 남긴다. 연마 후, 표면(144)은 범프(114)와 동평면을 이룬다.
도 3e에서, 패터닝 및 금속 증착 공정, 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금을 이용해 전기 전도성 층(146)이 범프(114) 및 봉지재(138)의 표면(144) 위에 형성된다. 전도성 층(146)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적절한 전기 전도성 물질의 하나 이상의 층이다. 전도성 층(146)은 반도체 다이(104) 위에 형성된 재배선 층(RDL)으로서 동작한다. 전도성 층(146)은 범프(114)에서부터 반도체 다이(104) 및 봉지재(138) 상의 그 밖의 다른 영역으로 뻗어 있는 전도성 경로를 제공한다. 전도성 층(146)의 하나의 부분이 범프(114)로 전기적으로 연결된다. 전도성 층(146)의 그 밖의 다른 부분은 반도체 다이(104)의 설계 및 기능에 따라, 전기적으로 공통 또는 전기적으로 절연된다.
하나의 실시예에서, 범프(114)를 노출한 후, 재구성된 웨이퍼(reconstituted wafer)(134)를 고속 나노 입자 젯 또는 레이저 인쇄기로 위치시킴으로써, 전도성 층(146)이 형성된다. 그 후 전도성 층(146)의 트레이스가 바람직한 패턴으로 범프(114) 및 봉지재(138) 위에 직접 인쇄된다. 나노 Cu 또는 Ag 트레이스가 전도성 층(146)을 형성하는 데 사용된다. 인쇄가 완료된 후, 트레이스가 경화 또는 소결된다. 대안적으로 트레이스들은 실시간으로 인쇄를 이용해 동시에 소결된다.
또 다른 실시예에서, 범프(114)를 노출시킨 후, 스미어 제거 작업(desmearing operation)이 범프(114) 및 봉지재(138)의 표면(144) 상에서 수행된다. 스미어 제거 후, 봉지된 반도체 다이(104)가 오븐에서 건조된다. 건조 후, 무전해 도금 작업이 수행된다. 그 후, 건식 필름 라미네이션 공정이 수행되며, 그 후 건식 필름 패터닝 및 전자 Cu-도금이 수행된다. 그 후 건식 필름이 제거되고 플래시 에칭 및 어닐링 공정이 수행되어 범프(114) 및 봉지재(138) 위에 전도성 층(146)의 형성이 완료될 수 있다.
또 다른 실시예에서, 분사 코팅, 스핀 코팅 또는 그 밖의 다른 적합한 도포 공정을 이용해, 노출된 범프(114) 및 표면(144) 위에 스크린 코팅 또는 포토레지스트 층을 증착함으로써 전도성 층(146)이 형성된다. 그 후 재구성된 웨이퍼가 오븐에 배치되어 포토레지스트 층을 건조할 수 있다. 건조 공정 후 UV 노광이 사용되어 포토레지스트 층을 패터닝할 수 있다. 탈이온화(DI) 헹굼이 수행되어, 포토레지스츠 층에 형성되는 바람직한 트레이스 패턴을 남길 수 있다. 그 후 무전해 도금이 수행되어 패터닝된 포토레지스트 층에 전도성 층(146)을 증착할 수 있다. 무전해 도금에 헹굼 및 건조 공정이 뒤 따라서 포토레지스트 층을 제거하고, 범프(114) 및 봉지재(138)의 표면(144) 위에 형성되는 패터닝된 전도성 층(146)을 남길 수 있다.
도 3f를 다시 참조하면, PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 분사 코팅, 또는 그 밖의 다른 적합한 도포 공정을 이용해, 절연 또는 부동태화 층(148)이 봉지재(138) 및 전도성 층(146) 위에 형성된다. 절연 층(148)은 솔더 레지스트, 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜톡사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 벤조시클로부텐(BCB), 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 폴리머, 또는 유사한 구조 및 절연 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 절연 층(148)의 일부분이 LDA, 에칭, 또는 그 밖의 다른 적합한 공정에 의해 제거되어 전도성 층(146) 위에 복수의 개구부(opening)(150)가 형성될 수 있다. 개구부(150)는 차후의 전기적 인터커넥트를 위해 전도성 층(146)을 노출한다.
도 3g에서, 증발증착, 전해도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 전도성 층(146) 위에 개구부(150) 내에 증착된다. 하나의 실시예에서, 마스크가 필요하지 않는 볼 드롭 스텐실(볼 드롭 stencil)을 이용해, 범프 물질이 증착된다. 범프 물질은, 선택사항으로서 플럭스 솔루션과 함께 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납함유 솔더, 또는 무납 솔더이다. 상기 범프 물질은 적합한 부착 또는 본딩 공정을 이용해 전도성 층(146)에 본딩된다. 상기 범프 물질을 물질의 융해점보다 높게 가열함으로써 상기 범프 물질이 리플로우되어 볼 또는 범프(152)를 형성할 수 있다. 일부 경우, 범프(152)가 두 번째로 리플로우되어 전도성 층(146)과의 전기적 접촉을 개선할 수 있다. 범프(152)는 또한 전도성 층(146)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(152)는 전도성 층(146) 위에 형성되는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 상기 인터커넥트 구조물은 또한 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 또 다른 전기 인터커넥트를 이용할 수 있다.
그 후 재구성된 웨이퍼(134)가 쏘 블레이드 또는 레이저 절단 툴(154)을 이용해 개별 반도체 소자 또는 패키지(160)로 싱귤레이션된다. 싱귤레이션 후, 반도체 소자(160)는 열 베이킹, UV 광, 또는 기계적 박리를 이용해 계면 층(132)으로부터 분리된다.
도 4는 싱귤레이션 후의 반도체 소자(160)를 도시한다. 반도체 다이(104)는 범프(114) 및 전도성 층(146)을 통해 외부 인터커넥트를 위해 범프(152)로 전기적으로 연결된다. 봉지재(138)는 반도체 다이(104) 및 후측 보호 층 주위에 증착된다. 반도체 다이(104)를 계면 층(132)으로부터 분리함으로써, 후측 보호 층(122) 및 봉지재(138)의 표면(156)이 노출될 수 있다. 봉지재(138)의 표면(156)은 후측 보호 층(122)의 표면과 동평면 상에 있다.
전도성 층(146)은 반도체 다이(104) 및 봉지재(138)의 표면(144) 위에 형성된다. 전도성 층(146)에 의해 반도체 다이(104)로부터의 신호가 반도체 소자(160) 양단에 리라우팅될 수 있다. 전도성 층(146)의 일부분이 반도체 다이(104)의 활성 표면(110)에 평행하게, 봉지재(138)의 표면(144)을 따라 수평 방향으로 뻗어 있어서, 범프(114)로부터의 전기 신호를 횡방향으로 재분배할 수 있다. 봉지재(138) 위에 뻗어 있는, 즉, 반도체 다이(104)의 풋프린트 외부에 뻗어 있는 전도성 층(146)을 형성함으로써, 범프(152)의 위치 및 설계 레이아웃에서 더 큰 유연성을 제공한다. 예를 들어, 범프(152)의 피치가 산업 표준 입출력(I/O) 밀도를 기판에 반영하도록 선택되거나, 범프(152)의 피치 및 레이아웃이 고유한 I/O 밀도 및 패턴을 갖는 기판에 매칭되도록 선택된다. 인터커넥트 레이아웃의 유연성이 더 높을수록, 반도체 소자(160)가 더 많은 수의 다른 소자와 호환 가능해질 수 있다. 또한, 반도체 다이(104)를 사전형성된 인터포저 기판(interposer substrate)에 장착시키는 것에 반대로, 봉지재(138) 및 반도체 다이(104) 상에 전도성 층(146)을 형성함으로써, 바도체 소자(160)의 전체 두께 또는 z-치수가 감소될 수 있다.
후측 보호 층(122)이 반도체 다이(104)의 표면(120) 상에 형성된다. 후측 보호 층(122)은 반도체 소자(160) 내 반도체 다이(104)를 강화하고 보호한다. 후측 보호 층(122)은 반도체 다이(104)를 외부 요소로부터 보호하고 반도체 다이(104)를 강화하기 위한 강성 및 물리적 지지를 제공한다. 후측 보호 층(122)은 핸들링 또는 그 밖의 다른 제조 공정, 가령, 봉지재(138)의 증착 또는 전도성 층(146)의 형성 동안 반도체 다이(104)가 손상될 확률을 감소시킨다. 제조 동안 그리고 제조 후에 손상에 덜 취약한 반도체 다이(104)를 만드는 후측 보호 층(122)에 의해, 우수한 반도체 소자(160)의 처리율이 증가한다.
도 1d에 나타난 후면연마 작업에서 반도체 다이(104)의 두께가 감소되기 때문에, 반도체 소자(160)가 감소된 z-치수를 가진다. 후면연마 동안 보호 층(116)이 반도체 다이(104)를 지지하고 후면연마 후에 후측 보호 층(122)이 반도체 다이(104)를 지지하기 때문에 반도체 다이(104)로부터 기저 기판 물질(102)의 더 큰 부분이 제거된다. 따라서 반도체 다이(104) 및 반도체 소자(160)의 전체 두께가 감소된다. 후측 보호 층(122)을 갖는 봉지된 반도체 다이(104)에 의해 감소된 z-치수를 갖는 강건한 반도체 소자(160)가 만들어질 수 있다.
도 5는 반도체 소자(170)를 도시한다. 반도체 소자(170)는 노출된 후면(120)을 갖는 반도체 다이(104)를 포함한다. 반도체 다이(104)는, 외부 인터커넥션을 위해, 범프(114) 및 전도성 층(146)을 통해 범프(152)로 전기적으로 연결된다.
전도성 층(146)은 반도체 다이(104) 및 봉지재(138)의 표면(144) 위에 형성된다. 전도성 층(146)에 의해, 반도체 다이(104)로부터의 신호가 반도체 소자(160)를 가로질러 리라우팅될 수 있다. 전도성 층(146)의 일부분이 반도체 다이(104)의 활성 표면(110)에 평행하게 봉지재(138)의 표면(144)을 따라 수평 방향으로 뻗어서, 범프(114)로부터 전기적 신호를 횡방향을 재분배할 수 있다. 봉지재(138) 위에 뻗어 있는, 즉, 반도체 다이(104)의 풋프린트 외부에 뻗어 있는 전도성 층(146)을 형성하는 것이 범프(152)의 위치 및 설계 레이아웃의 더 높은 유연성을 제공한다. 예를 들어, 범프(152)의 피치는 산업 표준 I/O 밀도를 기판에 반영하도록 선택되며 범프(152)의 피치 및 레이아웃이 고유한 I/O 밀도 및 패턴을 갖는 기판을 매칭하도록 선택된다. 인터커넥트 레이아웃의 유연성이 높을수록 더 많은 다른 소자와 호환 가능한 반도체 소자(170)가 만들어진다. 또한, 반도체 다이(104)를 사전 형성된 인터포저 기판에 장착하는 것과 반대로, 봉지재(138) 및 반도체 다이(104) 상에 전도성 층(146)을 형성하는 것은 전체 반도체 소자(170)의 두께 또는 z-치수를 감소시킨다.
반도체 소자(170)가 도 2c의 반도체 다이(104)를 캐리어(130) 위에 배치시킴으로써 형성되며, 이때 후면(120)이 계면 층(132)과 접촉한다. 그 후 도 3b-3g에서 나타나는 바와 같이 제조가 계속된다. 반도체 다이(104)를 계면 층(132)으로부터 분리한 후, 반도체 다이(104)의 후면(120)이 봉지재(138)의 표면(156)과 동일 평면 상에 있다.
도 1d에서 나타나는 후면연마 작업에서 반도체 다이(104)의 두께가 감소되기 때문에 반도체 소자(170)는 감소된 z-치수를 가진다. 후면연마 동안 보호 층(116)이 반도체 다이(104)를 지지하기 때문에 기저 기판 물질(102)의 더 많은 부분이 반도체 다이(104)로부터 제거된다. 따라서 반도체 다이(104) 및 반도체 소자(170)의 전체 두께가 감소된다. 노출된 후면(120)에 의해 반도체 다이(104)로부터 더 많은 열이 소산된다. 노출된 후면(120)을 갖는 반도체 다이(104)를 이용함으로써, 반도체 소자(170)의 전체 두께를 더 감소시킬 수 있다.
도 6은 도 4의 반도체 소자(160)와 유사한 반도체 소자(180)를 도시하며, 이때 열 확산기(182)가 후측 보호 층(122) 및 봉지재(138)의 표면(156) 위에 배치된다. 대안적으로, 열 확산기(182)는 노출된 후면(120)을 갖는 반도체 다이(104) 위에, 즉, 도 5의 반도체 소자(170)와 유사한 소자 위에 배치된다. 열 확산기(182)는 Cu, Al, 또는 높은 열 전도율을 갖는 그 밖의 다른 물질이다. 하나의 실시예에서, 후측 보호 층(122)이, 열적 연결 및 반도체 다이(104)로부터 열 확산기(182)로의 열의 흐름을 촉진시키기 위해 열 확산기(182)와 반도체 다이(104)의 후면(120) 사이에 배치되는 열 계면 층(TIM)이다. TIM은 알루미늄 옥사이드, 아연 옥사이드, 붕소 니트라이드, 또는 분상 은(pulverized silver)이다. 열 확산기(182)는 반도체 다이(104)에 의해 생성된 열의 분포 및 소산을 보조한다.
반도체 다이(104)를 캐리어 상에 배치시키기 전에 전도성 포일을 캐리어(130) 및 계면 층(132) 위에 라미네이션함으로써, 열 확산기(182)는 반도체 다이(104) 위에 형성된다. 그 후 픽 앤 플레이스 작업을 이용해 반도체 다이(104)가 전도성 포일에 장착되며, 이때 범프(114)가 전도성 포일 반대쪽으로 배향된다. 후측 보호 층 또는 TIM(122)은, 반도체 다이(104)를 전도성 포일 위에 제 위치로 고정하기 위해 접착 물질을 포함한다. 그 후 재구성된 웨이퍼(134)를 개별 반도체 소자(180)로 싱귤레이션하기 위해, 봉지재(138) 및 전도성 포일, 즉, 열 확산기(182)을 절단하는 절단 툴(154)에 의해 도 3b-3g에 도시된 바와 같이 제조 공정이 계속된다.
대안적으로, 계면 층(132) 및 캐리어(130)로부터 재구성된 웨이퍼(134)를 제거한 후 열 확산기(182)가 반도체 다이(104) 및 봉지재(138)의 표면(156) 위에 형성된다. 캐리어(130) 및 계면 층(132)을 제거한 후, 라미네이션, PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적절한 금속 증착 공정을 이용해, 열 확산기(182)의 전도성 물질이 반도체 다이(104) 및 봉지재(138)의 표면(156) 위에 증착된다. 그 후 반도체 다이(104) 위에 형성된 전도성 물질(182) 및 봉지재(138)를 갖는 재구성된 웨이퍼(134)가 반도체 소자(180)로 싱귤레이션된다. 하나의 실시예에서, 다이싱 테이프 또는 그 밖의 다른 지지 캐리어가 재구성된 웨이퍼(134)에 부착되어, 열 확산기(182)의 형성 및 싱귤레이션 동안 재구성된 웨이퍼(134)를 지지할 수 있다. 열 확산기(182)는 반도체 다이(104)에 의해 발생하는 열을 소산시키고 반도체 소자(180)의 열적 성능(thermal performance) 및 전체 작동가능성(functionality)을 증가시킨다.
도 7은 반도체 다이(104) 위에 배치되는 반도체 다이(192)를 갖는 반도체 소자(190)를 도시한다. 반도체 다이(104)는 노출된 후면(120)을 가진다. 대안적으로, 반도체 다이(192)는 후면(120) 위에 형성된 후측 보호 층(122)을 갖는 반도체 다이(104) 위에 배치된다.
반도체 다이(192)는 후면 또는 비활성 표면(193), 및 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 인터커넥션되는 능동 소자, 수동 소자, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(194)을 가진다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 및 아날로그 회로 또는 디지털 회로, 가령, DSP, ASIC, MEMS, 메모리, 또는 또 다른 신호 처리 회로를 구현하기 위한 활성 표면(194) 내에 형성되는 그 밖의 다른 회로 요소를 포함한다. 반도체 다이(192)는 RF 신호 처리를 위한 IPD, 가령, 인덕터, 커패시터, 및 저항기를 포함한다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적절한 금속 증착 공정을 이용해 전기 전도성 층(196)이 활성 표면(194) 위에 형성된다. 전도성 층(196)은 Al, Cu, Sn, Ni, Au, Ag, Pd, SnAg, SnAgCu, CuNi, CuNiAu, CuNiPdAu, 또는 그 밖의 다른 적절한 전기 전도성 물질 또는 이들의 조합의 하나 이상의 층을 포함한다. 전도성 층(196)은 활성 표면(194) 상의 회로에 전기 연결되는 콘택트 패드로서 작업한다. 콘택트 패드(196)는 반도체 다이(192) 내 능동 회로와 외부 소자 간 전기적 인터커넥트를 촉진시킬 수 있다.
증발증착, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 콘택트 패드(196) 위에 증착된다. 범프 물질은 선택적으로 플럭스 솔루션과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납함유 솔더, 또는 무납 솔더이다. 적합한 부착 또는 본딩 공정을 이용해 범프 물질이 콘택트 패드(196)에 본딩된다. 상기 범프 물질을 물질 융해점보다 높은 온도까지 가열함으로써 상기 범프 물질이 리플로우되어 볼 또는 범프(199)를 형성할 수 있다. 일부 경우, 범프(199)가 두 번째로 리플로우되어 콘택트 패드(196)와의 전기적 연결을 개선할 수 있다. 범프(199)는 또한 콘택트 패드(196)에 압착 본딩 또는 열압착 본딩될 수 있다. 범프(199)는 콘택트 패드(196) 위에 형성된 한 가지 유형의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 이용할 수 있다.
복수의 관통 실리콘 비아(TSV)(198)가 반도체 다이(192)를 통해 형성된다. TSV(198)가 반도체 다이(192)의 후면(193)에서부터 활성 표면(194)까지 뻗어 있다. TSV(198)는 후면(193) 위에 배치되는 소자 또는 구성요소(가령, 반도체 다이(104)와 활성 표면(194) 위에 배치되는 소자 또는 구성요소(가령, 전도성 층(146)) 사이의 전기 인터커넥션을 제공하는 수직 인터커넥트 구조물이다.
반도체 다이(192)는 반도체 다이(104)에 장착된다. 범프(114)는 반도체 다이(104)를 반도체 다이(192)의 TSV(198)에 전기적으로 그리고 야금학적으로 연결한다. 봉지재(138)는 반도체 다이(104) 및 반도체 다이(192) 위에 그리고 주위에 증착된다. 봉지재(138)는 범프(114) 주위에서, 그리고 반도체 다이(104)의 활성 표면(110)과 반도체 다이(192)의 후면(193) 사이에서 유동한다. 하나의 실시예에서, 봉지재(138)를 증착하기 전에 반도체 다이(104)의 활성 표면(110)과 반도체 다이(192)의 후면(193) 사이에 언더필(underfill)이 증착된다.
봉지재(138)는 연마되어 범프(199)가 노출되고 범프(199)와 함께 봉지재(138)의 표면(144)이 평탄처리된다. 전도성 층(146)이 범프(199) 및 봉지재(138)의 표면(144) 위에 형성된다. 전도성 층(146)의 일부분이 범프(199)에 전기적으로 연결된다. 전도성 층(146)의 다른 부분이, 반도체 다이(104) 및 반도체 다이(192)의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 절연된다. 절연 층(148) 및 범프(152)가 전도성 층(146) 위에 형성된다.
반도체 다이(104)는 외부 인터커넥트되도록 범프(114), TSV(198) 범프(199), 및 전도성 층(146)을 통해 범프(152)로 전기적으로 연결된다. 반도체 다이(192)는 외부 인터커넥트되도록 범프(199) 및 전도성 층(146)을 통해 범프(152)에 전기적으로 연결된다. TSV(198)는 반도체 다이(104)를 반도체 다이(192)에 전기적으로 연결한다.
전도성 층(146)은 반도체 다이(192) 및 봉지재(138)의 표면(144) 위에 형성된다. 전도성 층(146)에 의해 반도체 다이(104 및 192)로부터의 신호가 반도체 소자(190)를 가로질러 리라우팅될 수 있다. 전도성 층(146)의 일부분이 반도체 다이(192)의 활성 표면(194)에 평행하게 봉지재(138)의 표면(144)을 따라 수평 방향으로 뻗어 있어서, 범프(199)로부터의 전기 신호를 횡방향으로 재분배할 수 있다. 봉지재(138) 위에 뻗어 있는, 즉, 반도체 다이(192)의 풋프린트 외부에 뻗어 있는 전도성 층(146)을 형성하는 것이 범프(152)의 위치 및 설계 레이아웃의 더 높은 유연성을 제공한다. 예를 들어, 범프(152)의 피치는 산업 표준 I/O 밀도를 기판에 반영하도록 선택되거나 범프(152)의 피치 및 레이아웃이 고유의 I/O 밀도 및 패턴을 갖는 기판에 매칭되도록 선택된다. 인터커넥트 레이아웃의 유연성이 더 높을수록 더 많은 다른 기판 및 소자와 호환 가능한 반도체 소자(190)가 만들어진다. 또한 반도체 다이(104 및 192)를 사전 형성된 인터포저 기판에 장착하는 것과 달리, 봉지재(138) 및 반도체 다이(192) 상에 전도성 층(146)을 형성하는 것은 반도체 소자(190)의 전체 두께 또는 z-치수를 감소한다.
도 1d에 도시된 후면연마 작업에서 반도체 다이(104)의 두께가 감소되기 때문에 반도체 소자(190)는 감소된 z-치수를 가진다. 후면연마 동안 보호 층(116)이 반도체 다이(104)를 지지하기 때문에, 기저 기판 물질(102)의 더 많은 부분이 반도체 다이(104)로부터 제거된다. 따라서 반도체 다이(104) 및 반도체 소자(190)의 전체 두께가 감소된다. TSV(198)을 갖는 반도체 다이(192)를 반도체 다이(104) 위에 배치함으로써, 반도체 소자(190)가 단일 패키지 내 다양한 기능을 갖는 복수의 반도체 다이를 포함할 수 있다. 반도체 소자(190) 내 복수의 반도체 다이를 연결하는 것이 반도체 소자(190)의 전기적 성능 및 전체 작동가능성을 증가시킨다.
도 8a-8h는 반도체 소자의 표면에 걸쳐 배치되는 보호 층을 갖는 반도체 소자를 제작하는 방법을 도시한다. 도 8a는 희생 기저 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리, 또는 구조적 지지를 위한 그 밖의 다른 적절한 저비용의 강성 물질을 포함하는 캐리어 또는 임시 기판(200)의 일부분의 횡단면도를 도시한다. 계면 층 또는 양면 테이프(202)가 임시 접착 본딩 필름, 에칭-저지 층, 또는 열 분리 층으로서 캐리어(200) 위에 형성된다. 예를 들어, 픽 앤 플레이스 작업을 이용해 도 2c의 반도체 다이(104)가 캐리어(200) 및 계면 층(202) 위에 배치되며, 이때, 후측 표면(120)이 캐리어(200)의 계면 층(202)을 향해 배향되며 이와 접촉한다.
도 8b는 재구성 또는 재설정된 웨이퍼(204)로서 계면 층(202) 및 캐리어(200)에 장착되는 반도체 다이(104)를 도시한다. 범프(114)는 캐리어(200) 반대쪽으로 배향된다. 반도체 다이(104)는 계면 층(202)에 의해 캐리어(200) 위에 제 위치에 유지된다. 재사용 가능한 가드 링(206)이 반도체 다이(104) 주위에 배치된다.
도 8c에서, 스크린 인쇄, 분사 코팅, 페이스트 인쇄, 압착 몰딩, 이송 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 도포 방법을 이용해 봉지재 또는 몰딩 화합물(208)이 반도체 다이(104) 및 캐리어(200) 위에 증착된다. 봉지재(208)는 반도체 다이(104) 위에 그리고 그 주위에 증착된다. 봉지재(208)는 범프(114), 활성 표면(110), 및 반도체 다이(104)의 4개의 측부 표면을 덮는다. 봉지재(208)는 폴리머 복합체 물질, 가령, 필러(filler)를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머를 포함한다. 봉지재(208)는 비전도성이며 반도체 다이(104)를 외부 요소 및 오염물질로부터 보호한다.
도 8d에서, 가드 링(206)은 제거되고 봉지재(208)의 표면(210)이 연마 작업을 겪어 봉지재(208)가 평탄화되고 범프(114)가 노출될 수 있다. 그라인더(212)가 표면(210)으로부터 봉지재(208)의 일부분을 제거한다. 연마 작업은 범프(114)의 일부분을 노출하고 새 평탄화된 표면(214)을 갖는 봉지재(208)를 남긴다. 연마 후, 표면(214)은 노출된 범프 표면(114)과 동일 평면을 이룬다.
도 8e에서, 패터닝 및 금속 증착 공정, 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금을 이용해 전기 전도성 층(216)이 범프(114) 및 봉지재(208)의 표면(214) 위에 형성된다. 전도성 층(216)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적절한 전기 전도성 물질의 하나 이상의 층이다. 전도성 층(216)의 하나의 부분이 범프(114)로 전기 연결된다. 전도성 층(216)의 그 밖의 다른 부분이 반도체 다이(104)의 설계 및 기능에 따라 전기적으로 공통이거나 전기적으로 절연된다. 전도성 층(216)은 반도체 다이(104) 위에 형성되는 RDL로서 동작한다. 전도성 층(216)은 범프(114)로부터 반도체 다이(104) 및 봉지재(208) 위의 다른 영역까지 뻗어 있는 전도성 경로를 제공한다.
하나의 실시예에서, 범프(114)를 노출한 후, 재구성된 웨이퍼(204)가 고속 나노 입자 젯 또는 레이저 프린터 내로 배치된다. 전도성 층(216)의 트레이스가 범프(114) 및 표면(214) 위에 원하는 패턴으로 직접 인쇄된다. 나노 Cu 또는 Ag 트레이스가 전도성 층(216)을 형성하도록 사용된다. 인쇄가 완료된 후, 트레이스가 경화 또는 소결되어 전도성 층(216)의 형성을 완성할 수 있다. 대안적으로, 트레이스가 인쇄와 동시에, 즉, 실시간으로 소결된다.
또 하나의 실시예에서, 범프(114)를 노출한 후, 범프(114) 및 봉지재(208)의 표면 상에 스미어 제거 작업이 수행된다. 스미어 제거 후, 캡슐화된 반도체 다이(104)가 오븐에서 건조된다. 건조 후 무전해 도금 작업이 수행된다. 그 후, 건식 필름 라미네이션 공정이 수행되고, 그 후 건식 필름 패터닝 및 전자 Cu-도금이 수행된다. 건식 필름이 제거되고 섬광 에칭 및 어닐링 공정이 수행되어 전도성 층(216)의 형성을 완료할 수 있다.
또 다른 실시예에서, 분사 코팅, 스핀 코팅, 또는 그 밖의 다른 적합한 도포 공정을 이용해 노출된 범프(114) 및 봉지재(208)의 표면(214)에 걸쳐 스크린 코팅 또는 포토레지스트 층을 증착함으로써 전도성 층(216)이 형성된다. 그 후 재구성된 웨이퍼(204)가 오븐 내에 배치되어 포토레지스트 층을 건조할 수 있다. 건조 공정 후, UV 노출이 사용되어 포토레지스트 층을 패터닝할 수 있다. DI 헹굼이 수행되어 원하는 트레이스 패턴을 포토레지스트 층에 형성되게 할 수 있다. 무전해 도금이 수행되어 패터닝된 포토레지스트 층에 전도성 층(216)을 증착할 수 있다. 상기 무전해 도금 후, 헹굼 및 건조 공정이 뒤 따라서 포토레지스트 층을 제거하고 패터닝된 전도성 층(216)을 범프(114) 및 봉지재(208)의 표면(214) 위에 형성되게 할 수 있다.
도 8f를 다시 참조하면, PVD, CVD, 인쇄, 라미네이션, 스핀 코팅, 분사 코팅, 또는 그 밖의 다른 적합한 도포 공정을 이용해 절연 또는 부동태화 층(218)이 봉지재(208) 및 전도성 층(216) 위에 형성된다. 절연 층(218)은 솔더 레지스트, SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO, 폴리머, 또는 유사한 구조 및 절연 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 절연 층(218)의 일부분이 LDA, 에칭, 또는 그 밖의 다른 적합한 공정에 의해 제거되어 전도성 층(216) 위에 복수의 개구부를 형성할 수 있다. 절연 층(218) 내 개구부는 후속 전기적 인터커넥션을 위해 전도성 층(216)을 노출시킨다.
전기 전도성 범프 물질이 증발증착, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용해 절연 층(218) 내 개구부 내 전도성 층(216) 위에 증착된다. 하나의 실시예에서, 범프 물질이 볼 드롭 스텐실에 의해 증착된다, 즉, 어떠한 마스크도 필요하지 않다. 상기 범프 물질은, 선택사항으로 플럭스 솔루션과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납함유 솔더, 또는 무납 솔더이다. 상기 범프 물질은 적합한 부착 또는 본딩 공정을 이용해 전도성 층(216)에 본딩된다. 범프 물질을 물질의 융해 온도 너머까지 가열함으로써 상기 범프 물질은 리플로우되어 볼 또는 범프(220)를 형성할 수 있다. 일부 경우, 범프(220)가 두 번째로 리플로우되어 전도성 층(216)과의 전기적 접촉성을 개선할 수 있다. 범프(220)는 또한 전도성 층(216)에 압착 본딩 또는 열압착 본딩될 수 있다. 범프(220)는 전도성 층(216) 위에 형성되는 인터커넥트 구조물의 하나의 유형을 나타낸다. 상기 인터커넥트 구조물은 도한 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥션을 이용할 수 있다.
도 8g에서, 화학적 에칭, 기계적 박리, CMP, 기계적 연마, 열 베이킹, 레이저 스캐닝, UV 분리, 또는 습식 박리를 이용해, 임시 캐리어(200) 및 계면 층(202)이 제거된다. 캐리어(200) 및 계면 층(202)이 제거된 후 봉지재(208)의 표면(221) 및 반도체 다이(104)의 후면(120)이 노출된다.
그 후 후측 보호 층(222)이 반도체 다이(104)의 표면(120) 및 봉지재(208)의 표면(221) 위에 형성된다. 후측 보호 층(222)이 라미네이션, 스크린 인쇄, 스핀 코팅, 분사 코팅, 또는 그 밖의 다른 적합한 도포 방법에 의해 형성된다. 후측 보호 층(222)이 필러(filler)가 있거나 없는 감광성 폴리머 유전체 필름, 비-감광성 폴리머 유전체 필름, 에폭시, 에폭시 수지, 폴리머 물질, 폴리머 복합체 물질, 가령, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트, 또는 적절한 필러가 있는 폴리머, 열경화성 플라스틱 라미네이트, 또는 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층이다. 후측 보호 층(222)은 비전도성이며 주위로부터의 보호 및 물리적 지지를 반도체 다이(104) 및 재구성된 웨이퍼(204)에게 제공한다. 후측 보호 층(222)은 열 소산을 제공하여 반도체 소자의 열 성능을 개선할 수 있다. 후측 보호 층(222)은 또한 전체 패키지 휨현상을 제어할 수 있는 휨 현상 튜닝 능력을 제공할 수 있다.
도 8h에서, 재구성된 웨이퍼(204)가 임시 캐리어(224) 위에 배치되며, 이때, 후측 보호 층(222)이 캐리어를 향해 배향된다. 선택사항적 계면 층 또는 양면 테이프가, 계면 층(202)과 유사하게, 후측 보호 층(222)과 캐리어(224)의 표면 사이에 배치될 수 있다. 하나의 실시예에서, 후측 보호 층(222)은 캐리어(224) 위에 형성되고 그 후 재구성된 웨이퍼(204)가 보호 층(222) 상에 장착되며, 이때 반도체 다이(104)의 표면(120)이 보호 층(222)과 접촉하여 이 위에 배치된다.
재구성된 웨이퍼(204)가 가열되어 후측 보호 층(222)을 경화시킬 수 있다. 재구성된 웨이퍼(204)가 쏘 블레이드 또는 레이저 절단 툴(228)을 이용해 개별 반도체 소자 또는 패키지(230)로 싱귤레이션된다. 싱귤레이션 후, 반도체 소자(230)는 열 베이킹, UV 광, 또는 기계적 박리를 이용해 캐리어(224)로부터 분리된다.
도 9는 싱귤레이션 후 반도체 소자(230)를 도시한다. 반도체 다이(104)는 외부 인터커넥트를 위해 범프(114) 및 전도성 층(216)을 통해 범프(220)로 전기적으로 연결된다. 전도성 층(216)이 반도체 다이(104) 및 봉지재(208)의 표면(214) 위에 형성된다. 전도성 층(216)의 일부분이 반도체 다이(104)의 활성 표면(110)에 평행하게, 봉지재(208)의 표면(214)을 따라 수평 방향으로 뻗어 있어서, 범프(114)로부터 전기적 신호를 횡방향으로 재분배할 수 있다. 봉지재(208) 위에 뻗어 있는, 즉, 반도체 다이(104)의 풋프린트 외부에서 전도성 층(216)을 형성하는 것이 범프(220)의 위치 및 설계 레이아웃에서의 더 큰 유연성을 제공한다. 예를 들어, 범프(220)의 피치가 선택되어 산업 표준 I/O 밀도를 기판에 반영하거나, 범프(220)의 피치 및 레이아웃이 고유의 I/O 밀도 및 패턴을 갖는 기판에 매칭하도록 선택된다. 인터커넥트 레이아웃의 유연성이 더 클수록, 반도체 소자(230)가 더 많은 다른 기판 및 소자와 호환 가능해질 수 있다. 사전 형성된 인터포저 기판에 반도체 다이(104)를 장착하는 것과 달리, 반도체 다이(104) 및 봉지재(208) 상에 전도성 층(216)을 형성하는 것이 반도체 소자(230)의 전체 두께 또는 z-치수를 감소시킨다.
후측 보호 층(222)이 반도체 다이(104) 및 봉지재(208) 위에 형성된다. 후측 보호 층(222)은 반도체 다이(104)의 후면(120) 및 봉지재(208)의 표면(2210)을 덮는다. 후측 보호 층(222)은 반도체 다이(104)를 외부 요소로부터 주변 보호하고 강건한 물리적 지질ㄹ 제공하여 반도체 소자(230)를 강화할 수 있다. 반도체 소자(230)는 후측 보호 층(222)의 존재로 인해 후속 핸들링 및 처리 동안 손상에 덜 취약하다. 전체 작동가능성 및 우수한 반도체 소자(230)의 처리율이 반도체 소자(230)를 손상에 덜 취약하게 만드는 상기 후측 보호 층(222)으로 인해 증가한다.
반도체 소자(230)는 도 1d에 도시된 후면연마 작업에서 반도체 다이(104)의 두께가 감소되기 때문에 감소된 z-치수를 가진다. 후면연마 동안 보호 층(116)이 반도체 다이(104)를 지지하고 후측 보호 층(222)이 견고함을 제공하고 반도체 다이(104) 및 소자(230)을 강화하기 때문에 기저 기판 물질(102)의 더 많은 부분이 반도체 다이(104)로부터 제거된다. 따라서 반도체 다이(104) 및 반도체 소자(230)의 전체 두께가 감소된다. 반도체 소자(230)의 전체 표면을 덮는 봉지된 반도체 다이(104) 및 후측 보호 층(222)을 갖는 반도체 소자(230)가 감소된 z-치수를 갖는 강건한 반도체 소자를 제공한다.
도 10은 도 7의 소자(190)와 유사한 반도체 소자(236)를 도시하며, 이때 반도체 다이(192)는 반도체 다이(104) 위에 배치된다. 후측 보호 층(222)은 반도체 다이(104)의 봉지재(208) 및 후면(120)을 덮는다. 반도체 다이(104)의 범프(114)는 반도체 다이(192)의 TSV(198)에 전기적 및 야금학적으로 연결된다. 반도체 다이(192)의 범프(199)는 전도성 층(216)에 전기적으로 연결된다. 반도체 다이(104)는 범프(114), TSV(198), 범프(199), 및 전도성 층(216)을 통해 범프(220)로 전기적으로 연결되어 외부 인터커넥트될 수 있다. 반도체 다이(192)는 범프(199) 및 전도성 층216)을 통해 범프(220)로 전기적으로 연결되어 외부 인터커넥트될 수 있다. TSV(198)는 반도체 다이(104) 및 반도체 다이(192)에 전기적으로 연결된다. 반도체 소자(236) 내 복수의 반도체 다이를 연결함으로써 반도체 소자(236)의 전체 작동가능성(functionality)이 향상될 수 있다.
페이스트 인쇄, 젯 분사, 압착 몰딩, 이송 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 몰딩 언더필, 또는 그 밖의 다른 적합한 도포 공정을 이용해 언더필 물질(238)이 반도체 다이(104)의 활성 표면(110)과 반도체 다이(192)의 후면(193) 사이에 증착된다. 언더필(238)은 에폭시, 에폭시-레진 접착 물질, 폴리머 물질, 필름, 또는 그 밖의 다른 비전도성 물질이다. 언더필(238)은 범프(114) 주위에 배치된다. 언더필(238)은 비전도성이고 반도체 다이를 주위의 외부 요소 및 오염물질로부터 보호한다. 언더필(238)은 또한 반도체 다이(104)와 반도체 다이(192) 사이의 본딩 강도를 증가시킨다.
봉지재(208)는 언더필 물질(238), 반도체 다이(104), 및 반도체 다이(192) 주위에 증착된다. 연마 작업이 범프(199)를 노출하고 범프(199)에 의해 봉지재(208)의 표면(214)을 평탄처리하도록 수행된다. 전도성 층(216)은 범프(199) 및 봉지재(208)의 표면(214) 위에 형성된다. 전도성 층(216)의 하나의 부분이 범프(199)에 전기적으로 연결된다. 반도체 다이(104 및 192)의 설계 및 기능에 따라, 전도성 층(216)의 또 다른 부분이 전기적으로 공통이거나 전기적으로 절연된다.
전도성 층(216)에 의해, 반도체 다이(104 및 192)로부터의 신호가 반도체 소자(236)를 가로질러 리라우팅된다. 전도성 층(216)의 일부분이 반도체 다이(192)의 활성 표면(194)에 평행하여, 봉지재(208)의 표면(214)을 따라 수평으로, 범프(199)로부터의 전기적 신호를 횡방향으로 재분배할 수 있다. 봉지재(208) 위에 뻗어 있는, 즉, 반도체 다이(192)의 풋프린트 외부에 뻗어 있는 전도성 층(216)을 형성함으로써, 범프(220)의 위치 및 설계 레이아웃에 더 큰 유연성을 제공한다. 예를 들어, 범프(220)의 피치가 기판에 산업 표준 I/O 밀도를 반영하도록 선택되거나 범프(220)의 피치 및 레이아웃이 고유의 I/O 밀도 및 패턴을 갖는 기판에 매칭하도록 선택된다. 인터커넥트 레이아웃의 더 높은 유연성이 더 많은 다른 기판 및 소자와 호환 가능한 반도체 소자(236)를 만들 수 있다. 또한 반도체 다이(104 및 192)를 사전 형성된 인터포저 기판에 장착하는 것과 달리, 봉지재(208) 및 반도체 다이(192) 상에 전도성 층(216)을 형성하는 것이 반도체 소자(236)의 전체 두께 또는 z-치수를 감소시킨다.
후측 보호 층(222)이 봉지재(208) 및 반도체 다이(104)의 후면(120)을 덮는다. 후측 보호 층(222)이 반도체 소자(236)를 강화하고 핸들링 및 처리 동안의 손상으로부터 반도체 다이(104)를 보호한다. 반도체 소자(236)는 후측 보호 층(222)의 존재로 인해 후속 핸들링 및 처리 동안의 손상에 덜 취약하다. 우수한 반도체 소자(236)의 작동가능성(functionality) 및 처리율이 반도체 소자(236)를 손상에 덜 취약하게 만드는 후측 보호 층(222)으로 인해 증가된다.
반도체 소자(236)가 도 1d에 도시된 바와 같이 반도체 다이(104)의 두께가 후면연마 작업에서 감소하기 때문에 감소된 z-치수를 가진다. 보호 층(116)이 후면연마 동안 반도체 다이(104)를 지지하고 후측 보호 층(222)이 소자(236) 내 반도체 다이(104)에 대한 강건성과 지지를 제공하기 때문에 기저 기판 물질(102)의 더 큰 부분이 반도체 다이(104)로부터 제거된다. 따라서 반도체 다이(104) 및 반도세 소자(236)의 전체 두께가 감소된다. 후측 보호 층(222)이 반도체 소자(236)의 전체 표면을 덮는 채 봉지된 반도체 다이(104 및 192)를 갖는 반도체 소자(236)가 감소된 z-치수를 갖는 강건한 반도체 소자를 제공한다. 반도체 다이(104) 위에 TSV(198)가 있도록 반도체 다이(192)를 배치함으로써 반도체 소자(236)가 단일 패키지 내 가변 기능을 갖는 복수의 반도체 다이를 포함할 수 있다. 반도체 소자(236) 내에 복수의 반도체 다이를 연결함으로써 반도체 소자(236)의 전기적 성능 및 전체 작동 가능성이 증가된다.
도 11a-11c는 적층된 반도체 소자를 전기적으로 연결하기 위한 전도성 비아를 갖는 반도체 소자를 제작하는 방법을 도시한다. 도 3f를 계속 참조하면, 전도성 층(146) 위에 범프(152)를 형성한 후, 임시 캐리어(130) 및 계면 층(132)이 화학적 에칭, 기계적 박리, CMP, 기계적 연마, 열 베이킹, 레이저 스캐닝, UV 분리, 또는 습식 박리에 의해 제거되고 재구성된 웨이퍼(134)가 캐리어 또는 임시 기판(240) 및 계면 층(242) 위에 장착된다. 도 11a는 캐리어(240) 및 계면 층(242) 위에 배치된 재구성된 웨이퍼(134)를 도시하며, 이때 범프(152)가 계면 층(242)을 향해 배향되며 이와 접촉한다. 캐리어(240)는 희생 기저 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 구조적 지지를 위한 그 밖의 다른 적합한 저비용, 강건한 물질을 포함한다. 계면 층 및 양면 테이프(242)가 임시 접착 본딩 필름, 에칭-저지 층 또는 열 분리 층으로서 캐리어(240) 위에 형성된다.
복수의 비아(244)가 레이저(246)를 이용하는 LDA에 의해 봉지재(138)의 표면(156)을 통해 형성된다. 대안적으로, 기계적 드릴링, 딥 반응성 이온 에칭(deep reactive ion etching)(DRIE), 또는 그 밖의 다른 적절한 형성 공정에 의해, 비아(244)가 형성된다. 비아(244)는 봉지재(138)를 완전히 관통하여 표면(144)에서 표면(156)으로 뻗어 있다.
도 11b에서, 비아(244)는 전해 도금, 무전해 도금 공정, 또는 전도성 비아(248)를 형성하기 위한 그 밖의 다른 적합한 증착 공정을 이용해 Al, Cu, Sn, Ni, Au, Ag, Ti, W, 또는 그 밖의 다른 적절한 전기 전도성 물질로 채워진다. 전도성 비아(248)는 봉지재(138)를 완전히 관통해 뻗어 있어서, 봉지재(138)의 표면(144 및 156) 사이에 전기적 인터커넥션을 제공할 수 있다. 전도성 층(146)의 일부분이 전도성 비아(248)로 연결된다.
패턴 및 금속 증착 공정, 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 무전해 도금을 이용해 전기 전도성 층 또는 RDL(250)이 전도성 비아(248) 및 봉지재(138)의 표면(156) 위에 형성된다. 전도성 층(250)는 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적절한 전기 전도성 물질의 하나 이상의 층을 포함한다. 전도성 층(250)의 하나의 부분이 전도성 비아(248)에 전기적으로 연결되고 전도성 비아(248)로 전기적으로 연결된 콘택트 패드로서 동작한다. 반도체 다이(104) 및 전도성 층(250) 위에 차후에 장착될 반도체 소자의 설계 및 기능에 따라서 전도성 층(250)의 또 다른 부분이 전기적으로 공통이거나 전기적으로 절연된다.
도 11c에서, 재구성된 웨이퍼(134)가 쏘 블레이드 또는 레이저 절단 툴(252)을 이용해 개별 반도체 소자(260)로 싱귤레이션된다. 싱귤레이션 후, 열 베이킹, UV 광, 또는 기계적 박리를 이용해 반도체 소자(260)가 캐리어(240) 및 계면 층(242)으로부터 분리된다.
도 12는 적층된 반도체 소자(260)를 포함하는 반도체 패키지(262)를 도시한다. 상부 반도체 소자(260)의 범프(152)가 하부 반도체 소자(260)의 전도성 층(250)에 전기적으로 그리고 야금학적으로 연결된다. 전도성 비아(248)가 상부 반도체 소자(260) 내 반도체 다이(104)를 하부 반도체 소자(260) 내 반도체 다이(104)로 전기적으로 연결한다. 임의의 개수의 반도체 소자(260)가 반도체 패키지(262) 내에 적층될 수 있다. 상부 반도체 소자(260)가 추가 소자 통합을 위해 콘택트 패드(250)를 포함한다. 반도체 소자(260)를 반도체 패키지(262) 내에 상부 소자로서 포함함으로써, 개방된 적층 구성(open stack configuration), 즉, 추가 반도체 소자 또는 구성요소가 상부 반도체 소자(260) 위에 적층되고 이에 전기적으로 연겨로딜 수 있도록 하는 구성이 만들어질 수 있다. 복수의 소자 및 구성요소를 적층함으로써, 반도체 패키지(262)의 전체 전기적 성능 및 작동가능성(functionality)이 증가된다.
후측 보호 층(122)이 반도체 다이(104)의 표면(120) 상에 형성된다. 후측 보호 층(122)은 반도체 소자(260) 내 반도체 다이(104)를 강화 및 보호한다. 후측 보호 층(122)은 반도체 다이(104)를 주위로부터 보호하고 반도체 다이(104)를 강화하기 위한 강건성 및 물리적 지지를 제공한다. 후측 보호 층(122)이 반도체 다이(104)가 핸들링 또는 그 밖의 다른 제조 공정, 가령, 봉지재(138)의 증착 동안 또는 전도성 비아(248) 및 전도성 층(250)의 형성 동안 손상될 가능성을 감소시킨다. 후측 보호 층(122)은 반도체 다이(104)가 반도체 소자(260)의 적층 동안 손사될 가능성을 감소시킨다. 우수한 반도체 패키지(262)의 처리율이 반도체 다이(104) 및 반도체 소자(260)를 손상에 덜 취약하게 만드는 후측 보호 층(122)으로 인해 증가된다.
반도체 다이(104)의 두께가 도 1d에 도시된 후면연마 작업에서 감소되기 때문에, 반도체 패키지(262)는 감소된 z-치수를 가진다. 보호 층(116)이 후면연마 동안 반도체 다이(104)를 지지하고 후측 보호 층(122)이 후면연마 후에 반도체 다이(104)를 지지하기 때문에, 기저 기판 물질(102)의 더 큰 부분이 반도체 다이(104)로부터 제거된다. 따라서 반도체 다이(104) 및 반도체 소자(260)의 두께가 감소된다. 반도체 소자(260)의 두께를 감소시킴으로써, 반도체 패키지(262)의 전체 z-치수가 감소된다.
봉지재(138)를 관통하여 전도성 비아(248)를 형성함으로써, 반도체 소자(260)를 통한 수직 인터커넥트가 제공된다. 수직 인터커넥트 구조물을 갖는 반도체 소자(260)를 형성함으로써 복수의 반도체 다이 및 소자가 반도체 패키지(262) 내에 적층될 수 있다. 복수의 반도체 다이 및 소자를 포함함으로써 반도체 패키지(262)의 전체 전기적 성능 및 작동가능성이 증가된다.
도 13은 도 11c로부터의 반도체 소자(260) 위에 배치되는 도 9의 반도체 소자(230)를 포함하는 반도체 패키지(264)를 도시한다. 반도체 소자(230)의 범프(220)가 반도체 소자(260)의 전도성 층(250)에 전기적으로 그리고 야금학적으로 연결된다. 반도체 소자(230) 내 반도체 다이(104)가 범프(114), 전도성 층(216), 범프(220), 전도성 층(250), TSV(248), 및 전도성 층(146)을 통해 범프(152)로 전기적으로 연결되어 외부 인터커넥트될 수 있다. 전도성 비아(248)가 반도체 소자(260)를 통해 수직 인터커넥션을 제공하고 반도체 소자(230) 내 반도체 다이(104)를 반도체 소자(260) 내 반도체 다이(104)로 전기적으로 연결할 수 있다.
반도체 소자(230)를 반도체 패키지(264) 내 상부 반도체 소자로서 포함함으로써, 폐쇄된 적층 구성, 즉, 추가 반도체 소자 또는 구성요소가 상부 반도체 소자 위에 적층되어 이에 전기적으로 연결되는 것을 허용하지 않는 구성이 만들어진다. 그러나 임의의 개수의 반도체 소자(260) 또는 또 다른 반도체 구성요소가 반도체 소자(230)와 반도체 소자(260) 사이에 적층되거나 반대 반도체 소자(230)와 반도체 소자(260) 위에 적층될 수 있다.
후측 보호 층(222)이 반도체 다이(104)의 후면(120) 및 봉지재(208)의 표면을 덮는다. 후측 보호 층(222)이 반도체 다이(104)를 주위의 외부 요소로부터 보호하고 반도체 소자(230)를 강화하기 위한 강건성 및 물리적 지지를 제공한다. 반도체 소자(230)는 후측 보호 층(222)의 존재 때문에 핸들링 및 처리 동안의 손상에 덜 취야할 수 있다. 예를 들어, 후측 보호 층(222)이 반도체 소자(230)가 반도체 소자(260)에 반도체 소자(230)를 부착하는 동안 손상될 가능성을 감소시킨다. 우수한 반도체 패키지(264)의 전체 작동가능성 및 처리율이 반도체 소자(230)를 손상에 덜 취약하게 만드는 후측 보호 층(222)으로 인해 증가된다.
후측 보호 층(122)은 반도체 다이(104)의 표면(120) 상에 형성된다. 후측 보호 층(122)은 반도체 소자(260) 내 반도체 다이(104)를 강화 및 보호한다. 후측 보호 층(122)은 반도체 다이(104)가 핸들링 또는 그 밖의 다른 제조 공정 동안 손상될 가능성을 감소시킨다. 또한 후측 보호 층(122)은 반도체 소자(260)가 반도체 소자(230)를 반도체 소자(260)로 부착하는 동안 손상될 가능성을 감소시킨다. 우수한 반도체 패키지(264)의 처리율이 반도체 소자(260)를 손상에 덜 취약하게 만드는 후측 보호 층(122)으로 인해 증가된다.
도 1d에 도시된 반도체 소자(230 및 260) 내 반도체 다이(104)의 두께가 후면연마 작업에서 감소하기 때문에 반도체 패키지(264)는 감소된 z-치수를 가진다. 보호 층(116)이 후면연마 동안 반도체 다이(104)를 지지하고 후측 보호 층(122 및 222)이 후면연마 후 반도체 다이(104)에 강건성 및 지지를 제공할 수 있기 때문에 기저 기판 물질(102)의 더 큰 부분이 반도체 다이(104)로부터 감소된다. 따라서 반도체 다이(104) 및 반도체 소자(230 및 260)의 두께가 감소된다. 반도체 소자(230 및 260)의 두께를 감소시킴으로써 반도체 패키지(264)의 전체 z-치수가 감소된다.
봉지재(138)를 통해 형성된 전도성 비아(248)가 반도체 소자(260)를 통한 수직 인터커넥션을 제공한다. 수직 인터커넥트 구조물을 갖는 반도체 소자(260)를 형성함으로써, 반도체 소자(230)는 반도체 소자(260) 위에 적층될 수 있다. 반도체 패키지(264) 내에 복수의 반도체 소자를 포함시킴으로써 반도체 패키지(262)의 전기적 성능 및 전체 작동 가능성이 증가할 수 있다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면 이들 실시예의 수정 및 변형이 본 발명의 범위를 벗어나지 않고 이뤄질 수 있음을 알 것이다.

Claims (15)

  1. 반도체 소자를 제작하는 방법으로서, 상기 방법은
    제1 반도체 다이 위에 형성된 복수의 범프를 포함하는 복수의 제1 반도체 다이를 제공하는 단계,
    범프 반대쪽에 제1 반도체 다이 위에 보호 층을 형성하는 단계,
    제1 반도체 다이 위에 봉지재를 증착하는 단계,
    상기 범프 위로부터 상기 봉지재의 일부분을 제거하는 단계, 및
    상기 범프 및 봉지재 위에 전도성 층을 형성하는 단계
    를 포함하는, 반도체 소자를 제작하는 방법.
  2. 제1항에 있어서, 보호 층을 형성하는 단계 전에 제1 반도체 다이의 일부분을 제거하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  3. 제1항에 있어서, 상기 보호 층은 봉지재 위에 뻗어 있는, 반도체 소자를 제작하는 방법.
  4. 제1항에 있어서, 상기 보호 층 반대쪽에 제1 반도체 다이 위에 제2 반도체 다이를 배치하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  5. 제1항에 있어서, 봉지재를 통해 전도성 비아를 형성하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  6. 반도체 소자를 제작하는 방법으로서, 상기 방법은
    제1 반도체 다이를 제공하는 단계,
    제1 반도체 다이 위에 제1 보호 층을 형성하는 단계,
    제1 반도체 다이 위에 봉지재를 증착하는 단계,
    제1 반도체 다이 위로부터 봉지재의 일부분을 제거하는 단계, 및
    봉지재의 제1 표면 위에 제1 전도성 층을 형성하는 단계
    를 포함하는, 반도체 소자를 제작하는 방법.
  7. 제6항에 있어서, 제1 반도체 다이 위에 열 확산기를 배치하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  8. 제6항에 있어서. 반도체 다이의 활성 표면 위에 제2 보호 층을 형성하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  9. 제8항에 있어서, 제1 보호 층을 형성하는 단계 전에, 제2 보호 층 반대쪽에서 제1 반도체 다이의 일부분을 제거하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  10. 제6항에 있어서, 상기 봉지재의 제1 표면 반대쪽인 봉지재의 제2 표면 위에 제2 전도성 층을 형성하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
  11. 반도체 소자로서, 상기 소자는
    제1 반도체 다이,
    제1 반도체 다이 위에 형성되는 보호 층,
    제1 반도체 다이 주위에 증착되는 봉지재, 및
    상기 보호 층 반대쪽에서 제1 반도체 다이 위에 형성되는 전도성 층
    을 포함하는, 반도체 소자.
  12. 제11항에 있어서, 제1 반도체 다이 위에 배치되는 제2 반도체 다이를 더 포함하는, 반도체 소자.
  13. 제12항에 있어서, 제2 반도체 다이를 관통해 형성되는 전도성 비아를 더 포함하는, 반도체 소자.
  14. 제11항에 있어서, 봉지재를 관통해 형성되는 전도성 비아를 더 포함하는, 반도체 소자.
  15. 제11항에 있어서, 보호 층은 봉지재 위에 뻗어 있는, 반도체 소자.
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