KR20160097818A - 적층 세라믹 전자부품 및 이를 구비한 기판 - Google Patents

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Abstract

본 발명은 복수의 절연층과 내부전극이 교대로 적층된 세라믹 본체를 포함하는 적층 세라믹 전자부품에 있어서, 상기 내부전극은 상기 절연층을 사이에 두고, 상기 세라믹 본체의 제 1 및 제 2 단면으로 각각 노출되는 제 1 및 제 2 내부전극을 포함하고, 상기 제 1 내부전극이 배치된 절연층에 상기 제 1 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 2 단면으로 노출되는 제 1 더미전극과, 상기 제 2 내부전극이 배치된 절연층에 상기 제 2 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 1 단면으로 노출되는 제 2 더미전극을 포함하며, 상기 제 1 내부전극의 단부와 상기 세라믹 본체의 제 2 단면 사이의 간격 또는 상기 제 2 내부전극의 단부와 상기 세라믹 본체의 제 1 단면 사이의 간격을 D이라 하고, 제 1 더미전극 또는 제 2 더미전극의 폭을 ω이라 할 때, ω/D는 0.273≤ ω/D ≤0.636을 만족하는 적층 세라믹 전자부품에 관한 것이다.

Description

적층 세라믹 전자부품 및 이를 구비한 기판{Multilayer ceramic electronic component and board having the same}
본 발명은 적층 세라믹 전자부품 및 이를 구비한 기판에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체의 외측에 설치된 외부전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 절연층, 일 절연층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
일본공개공보 제2005-340664호
본 발명은 내부전극의 두께로 인해 발생하는 단차를 개선하여 세라믹 본체의 형상을 개선한 적층 세라믹 전자부품 및 이를 구비한 기판에 관한 것이다.
본 발명의 일 실시형태는 복수의 절연층과 내부전극이 교대로 적층된 세라믹 본체를 포함하는 적층 세라믹 전자부품에 있어서, 상기 내부전극은 상기 절연층을 사이에 두고, 상기 세라믹 본체의 제 1 및 제 2 단면으로 각각 노출되는 제 1 및 제 2 내부전극을 포함하고, 상기 제 1 내부전극이 배치된 절연층에 상기 제 1 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 2 단면으로 노출되는 제 1 더미전극과, 상기 제 2 내부전극이 배치된 절연층에 상기 제 2 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 1 단면으로 노출되는 제 2 더미전극을 포함하며, 상기 제 1 내부전극의 단부와 상기 세라믹 본체의 제 2 단면 사이의 간격 또는 상기 제 2 내부전극의 단부와 상기 세라믹 본체의 제 1 단면 사이의 간격을 D이라 하고, 제 1 더미전극 또는 제 2 더미전극의 폭을 ω이라 할 때, ω/D는 0.273≤ ω/D ≤0.636을 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면, 내부전극의 두께로 인해 발생하는 단차를 개선하여 세라믹 본체의 형상을 육면체에 가까운 형상으로 개선함으로써 적층 세라믹 전자부품을 기판에 실장 시 발생하는 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 일부를 절개하여 도시한 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 세라믹 본체의 분해 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내부전극 및 더미전극을 나타낸 평면도이다.
도 4는 도 1의 I-I'선에 의한 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 길이-두께(L-T) 방향의 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 내부전극 및 더미전극을 나타낸 평면도이다.
도 7은 도 1의 적층 세라믹 전자부품이 회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층 세라믹 전자부품
본 발명의 일 실시형태는 적층 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 적층 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 일부를 절개하여 도시한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 복수의 절연층(10)과 내부전극(20)이 교대로 적층된 세라믹 본체(50)와 세라믹 본체(50)의 외측에 형성되어 상기 내부전극(20)과 전기적으로 연결된 제 1 및 제 2 외부전극(31, 32)를 포함한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다.
상기 세라믹 본체(50)는 두께(T)방향으로 서로 마주보는 제 1 주면(ST) 및 제 2 주면(SB)과, 폭(W)방향으로 서로 마주보는 제 1 측면(SW1) 및 제 2 측면(SW2)과, 길이(L)방향으로 서로 마주보는 제 1 단면(SL1) 및 제 2 단면(SL2)을 가진다.
상기 세라믹 본체(50)는 절연층(10)과, 상기 유전체층(10)을 사이에 두고 서로 대향하도록 배치된 제 1 내부전극(21) 및 제 2 내부전극(22)을 포함한다.
상기 절연층(10)은 고유전률을 갖는 유전체 재료, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 유전체를 포함할 수 있고, 이에 특별히 제한되는 것은 아니며 충분한 정전 용량을 얻을 수 있는 재료라면 적용 가능하다.
상기 절연층(10)은 티탄산바륨(BaTiO3)계 유전체와, 본 발명의 목적에 따라 다양한 세라믹 첨가제, 가소제, 결합제, 분산제 등을 더 포함하여 형성할 수 있다.
상기 절연층(10)의 두께는 특별히 제한되는 것은 아니며, 예를 들어 1㎛ 이하일 수 있다.
상기 절연층(10)은 초고용량을 구현하기 위하여 300층 이상 적층될 수 있으나, 이에 반드시 제한되는 것은 아니다.
복수의 절연층(10)은 소결된 상태로서, 인접하는 절연층(10)끼리의 경계는 주사전자현미경(Scanning Electron Microscope, SEM)를 이용하지 않고 확인하기 곤란할 정도로 일체화되어 있을 수 있다.
상기 제 1 및 제 2 내부전극(21, 22)은 절연층(10)을 사이에 두고 서로 교대로 적층되고, 상기 세라믹 본체(50)의 제 1 및 제 2 단면(SL1, SL2)으로 각각 노출된다.
상기 제 1 단면(SL1)으로 노출된 제 1 내부전극(21)은 제 1 외부전극(31)과 접속하고, 제 2 단면(SL2)으로 노출된 제 2 내부전극(22)은 제 2 외부전극(32)과 접속한다.
상기 제 1 및 제 2 내부전극(21, 22)은 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료, 니켈(Ni), 구리(Cu) 등의 도전성 금속을 포함하여 형성될 수 있다.
상기 제 1 및 제 2 외부전극(31, 32)은 예를 들어, 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag). 철(Fe), 티타늄(Ti) 또는 탄소(C) 등의 단독 또는 이들의 합금을 포함하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 상기 내부전극(20) 이외에 정전용량에 기여하지 않는 더미전극(24)을 포함한다.
절연층과 내부전극을 교대로 적층하여 형성하는 적층 세라믹 전자부품의 경우 내부전극의 두께로 인해 단차가 발생하게 되고, 세라믹 본체의 형상이 육면체가 아닌 중앙부가 외곽부에 비해 불룩한 형상이 된다.
이에 따라 적층 세라믹 전자부품을 기판에 실장 시 픽업(pick-up) 과정에서 적층 세라믹 전자부품이 테이핑 포켓 내에서 기울어져 있어 집어 올리지 못하는 불량이 발생하거나, 솔더의 표면장력으로 인하여 적층 세라믹 전자부품이 기울어져서 일어서는 현상인 툼스톤(Tombstone) 불량이 발생하는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따라 정전용량에 기여하지 않는 더미전극(24)을 형성하는 경우 상술한 문제점을 해결할 수 있다.
본 발명의 일 실시형태에 따른 더미전극(24) 및 세라믹 본체(50)의 형상에 대한 보다 구체적인 설명은 후술하도록 한다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 세라믹 본체의 분해 사시도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 상기 제 1 내부전극(21)이 배치된 절연층(10)에 상기 제 1 내부전극(21)과 소정의 간격을 두고 배치되는 제 1 더미전극(23) 및 상기 제 2 내부전극(22)이 배치된 절연층(10)에 상기 제 2 내부전극(22)과 소정의 간격을 두고 배치되는 제 2 더미전극(24)을 포함한다.
상기 제 1 및 제 2 더미전극(23, 24)은 상기 제 1 및 제 2 내부전극(21, 22)과 접하지 않고, 정전 용량 형성에 기여하지 않는다.
상기 제 1 더미전극(23)은 상기 세라믹 본체(50)의 제 2 단면(SL2)으로 노출되고, 상기 제 2 더미전극(24)은 상기 세라믹 본체(50)의 제 1 단면(SL1)으로 노출된다.
상기 제 1 및 제 2 더미전극(23, 24)은 정전 용량 형성에는 기여하지 않으나, 내부전극의 두께로 인해 단차를 개선하여 세라믹 본체의 형상을 육면체에 가까운 형상으로 형성할 수 있다. 이에 따라, 적층 세라믹 전자부품을 기판에 실장 시 픽업(pick-up)과정에서 집어 올리지 못하는 불량 및 툼스톤(Tombstone) 불량을 방지할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 내부전극 및 더미전극을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 일 실시형태는 상기 제 1 내부전극(21)의 단부와 상기 세라믹 본체(50)의 제 2 단면(SL2) 사이의 간격 또는 상기 제 2 내부전극(22)의 단부와 상기 세라믹 본체(50)의 제 1 단면(SL1) 사이의 간격을 D이라 하고, 제 1 더미전극(23) 또는 제 2 더미전극(24)의 폭을 ω이라 할 때, ω/D는 0.273≤ ω/D ≤0.636 을 만족한다.
상기 ω/D가 0.273 미만일 경우 더미전극의 폭이 너무 작아 내부전극 단차 개선의 효과가 미비하여 세라믹 본체의 형상 개선이 어렵고, 툼스톤(Tombstone) 불량이 발생할 수 있다. 또한, 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있으며, 세라믹 본체의 단면으로 노출되는 내부전극의 단부의 꺾임이 증가하여 전기적 연결성 감소 및 내부전극 접촉 저항이 증가할 수 있다.
한편, 상기 ω/D가 0.636을 초과할 경우 내부전극과 단면 사이의 간격에 비하여 더미전극의 폭이 너무 커 내부전극과 더미전극이 접촉하여 쇼트(short) 불량이 발생할 수 있으며, 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있다.
본 발명의 일 실시형태는 내부전극(21, 22) 단부와 단면(SL1, SL2) 사이의 간격(D)에 대한 더미전극(23, 24) 폭(ω)의 비(ω/D)를 0.273 내지 0.636을 만족하도록 형성함으로써 툼스톤(Tombstone) 불량, 쇼트(short) 불량 및 박리(Delamination) 불량을 방지하고, 전기적 연결성을 향상시키며, 접촉 저항을 감소시킬 수 있다.
도 4는 도 1의 I-I'선에 의한 단면도이다.
도 4를 참조하면, 제 1 및 제 2 내부전극(21, 22)은 이웃하는 내부전극과 중첩되어 용량을 형성하는 용량 형성부와, 상기 용량 형성부로부터 연장되어 상기 세라믹 본체(50)의 단면(SL1, SL2)으로 노출되는 인출부를 포함한다.
상기 인출부는 특별히 제한되는 것은 아니나, 예를 들어, 상기 용량 형성부를 구성하는 내부전극의 상기 세라믹 본체(50)의 길이(L) 방향 길이에 비하여 더 짧은 길이를 가진다.
본 발명의 일 실시형태는 상기 내부전극(20)의 용량 형성부가 위치하는 영역의 세라믹 본체(50c)의 최대 두께를 T1이라 하고, 상기 인출부가 위치하는 영역의 세라믹 본체(50e)의 최소 두께를 T2라 할 때, T2/T1은 0.970≤ T2/T1 ≤0.982을 만족한다.
상기 T2/T1 가 0.970 미만일 경우 세라믹 본체의 형상이 육면체가 아닌 중앙부가 외곽부에 비해 불룩한 형상이기 때문에 적층 세라믹 전자부품을 기판에 실장 시 픽업(pick-up) 과정에서 집어 올리지 못하는 불량이 발생하고, 툼스톤(Tombstone) 불량이 발생할 수 있다.
상기 T2/T1 가 0.982를 초과하는 경우 세라믹 본체는 육면체에 가까운 형상으로 형성될 수 있으나, 더미전극의 폭(ω)이 너무 커져 쇼트(short) 불량 및 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있다.
본 발명의 일 실시형태는 더미전극(23, 24)의 폭(ω)을 상기 0.273≤ ω/D ≤0.636 의 범위 내로 형성함으로써 상기 세라믹 본체(50)가 0.970≤ T2/T1 ≤0.982을 만족하는 형상을 갖도록 형성할 수 있으며, 이와 같이 형성된 세라믹 본체(50)는 육면체에 가까운 형상을 나타내므로 적층 세라믹 전자부품을 기판에 실장 시 픽업(pick-up) 과정에서의 불량 및 툼스톤(Tombstone) 불량을 방지할 수 있다.
한편, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층된 복수의 내부전극(20) 중 최하부에 배치된 내부전극(20')의 휘어짐 높이를 Ab라 하고, 최상부에 배치된 내부전극(20'')의 휘어짐 높이를 At라 할 때, At/Ab는 2.0≤ At/Ab ≤10.0을 만족한다.
절연층 및 내부전극을 적층하고 소결하는 과정에서 내부전극과 더미전극 사이에 전극 패턴이 형성되지 않은 공간으로 내부전극이 휘어지는 현상이 발생한다. 이때, 내부전극이 휘어진 부분에서 가장 오목한 부분과 볼록한 부분 간의 높이 차를 휘어짐 높이(At , Ab)로 정의할 수 있다.
내부전극의 휘어짐은 상부에 배치된 내부전극으로 갈수록 휘어짐 높이가 증가하며, 더미전극의 폭(ω)이 증가할수록 휘어짐 높이가 증가한다.
상기 At/Ab가 2.0 미만일 경우 내부전극의 휘어짐 불량은 크게 발생하지 않으나, 더미전극의 폭(ω)이 너무 작아 내부전극 단차 개선의 효과가 미비하여 세라믹 본체의 형상 개선이 어렵고, 툼스톤(Tombstone) 불량이 발생할 수 있다. 또한, 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있다.
상기 At/Ab가 10.0을 초과할 경우 상부에 배치된 내부전극의 휘어짐 불량이 크게 발생하며, 이에 따라 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 길이-두께(L-T) 방향의 단면도이다.
도 5를 참조하면, 본 발명의 실시형태는 상기 세라믹 본체(50)의 단면(SL1, SL2)으로 노출되는 내부전극(20)의 단부와 상기 세라믹 본체(50)의 단면(SL1, SL2)이 이루는 꺾임 각도가 75° 내지 95°을 만족한다.
더미전극을 형성하지 않는 경우, 절연층 및 내부전극을 적층하고 소결하는 과정에서 전극 패턴의 밀도가 낮은 영역에 위치한 내부전극의 인출부가 하부로 꺾이는 현상이 발생한다.
내부전극의 꺾임은 상부에 배치된 내부전극으로 갈수록 꺾임 정도가 증가한다. 내부전극이 꺾이지 않았을 때의 꺾임 각도는 약 90°를 나타내며, 꺾임 정도가 증가할수록 꺾임 각도는 감소하게 된다.
본 발명의 일 실시형태는 상기 제 1 및 제 2 더미전극(23, 24)를 상술한 바와 같이 형성함으로써 내부전극의 꺾임을 방지하고, 꺾임 각도의 감소를 줄일 수 있다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 내부전극 및 더미전극을 나타낸 평면도이다.
도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(100)은 상기 제 1 및 제 2 더미전극(23, 24)의 길이(ℓ)가 상기 제 1 및 제 2 내부전극(21, 22)의 폭(w)보다 작다.
제 1 및 제 2 더미전극(23, 24)의 길이(ℓ)를 제 1 및 제 2 내부전극(21, 22)의 폭(w)보다 작게 형성함으로써 세라믹 본체의 외측으로 노출되는 전극 패턴의 면적을 감소시켜 외부전극의 도금 과정에서 발생하는 세라믹 본체의 크랙(crack)을 감소시킬 수 있다.
상기 제 1 및 제 2 내부전극(21, 22)의 폭(w)에 대한 제 1 및 제 2 더미전극(23, 24) 길이(ℓ)의 비(ℓ/w)는 0.380 ≤ℓ/w≤ 0.761를 만족할 수 있다.
상기 ℓ/w가 0.380 미만일 경우 더미전극의 길이(ℓ)가 너무 작아 내부전극 단차 개선의 효과가 미비하여 세라믹 본체의 형상 개선이 어렵고, 툼스톤(Tombstone) 불량이 발생할 수 있다. 또한, 절연층과 내부전극 간의 박리(Delamination) 불량이 발생할 수 있다.
상기 ℓ/w가 0.761을 초과하는 경우 세라믹 본체의 외측으로 노출되는 전극 패턴의 면적이 크기 때문에 외부전극의 도금 과정에서 세라믹 본체에 크랙(crack)이 발생하는 불량이 발생할 수 있다.
상기 제 1 및 제 2 더미전극(23, 24)의 길이(ℓ)를 제외하고, 상술한 본 발명의 실시형태에 따른 적층 세라믹 전자부품의 구성과 중복되는 구성은 동일하게 적용될 수 있다.
칩 전자부품의 실장 기판
도 7은 도 1의 적층 세라믹 전자부품이 회로기판에 실장된 모습을 도시한 사시도이다.
도 7을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)을 구비한 기판(1000)은 상부에 서로 이격되게 형성된 복수 개의 전극 패드(220)를 포함하는 회로기판(210)과, 상기 회로기판(210) 상에 실장된 적층 세라믹 전자부품(100)을 포함한다.
상기 적층 세라믹 전자부품(100)의 외측에 배치된 제 1 및 제 2 외부전극(31, 32)은 각각 전극 패드(220) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 회로기판(210)과 전기적으로 연결될 수 있다.
이때, 본 발명의 일 실시형태에 따른 상기 적층 세라믹 전자부품(100)은 상기 제 1 및 제 2 더미전극(23, 24)을 상술한 바와 같이 형성함으로써 내부전극의 두께로 인해 단차를 개선하여 세라믹 본체의 형상을 육면체에 가까운 형상으로 형성할 수 있으며, 이에 따라, 적층 세라믹 전자부품(100)을 회로기판(210)에 실장 시 솔더(230)의 표면장력으로 인하여 적층 세라믹 전자부품(100)이 기울어져서 일어서는 현상인 툼스톤(Tombstone) 불량을 방지할 수 있다.
한편, 도 7은 상기 적층 세라믹 전자부품(100)의 내부전극(20)이 회로기판(210)의 실장 면(SM)에 대하여 수평하게 배치되도록 실장한 경우만을 도시하였으나, 이에 특별히 제한되는 것은 아니며 내부전극(20)이 회로기판(210)의 실장 면(SM)에 대하여 수직하게 배치되도록 실장하는 것도 가능하다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
하기 표 1은 내부전극(20)의 단부와 세라믹 본체의 단면(SL1, SL2) 사이의 간격(D) 및 더미전극의 폭(ω)을 변화시키며, 1) 내부전극의 단부와 단면 사이의 간격(D)에 대한 더미전극 폭(ω)의 비(ω/D), 2) 내부전극의 용량 형성부가 위치하는 영역의 세라믹 본체(50c)의 최대 두께(T1)에 대한 내부전극의 인출부가 위치하는 영역의 세라믹 본체(50e)의 최소 두께(T2)의 비(T2/T1), 3) 최하부에 배치된 내부전극(20')의 휘어짐 높이(Ab)에 대한 최상부에 배치된 내부전극(20'')의 휘어짐 높이(At)의 비(At/Ab)를 측정한 결과를 나타낸 것이다.
또한, 하기 표 2는 이에 따른 툼스톤(Tombstone) 불량, 쇼트(Short) 불량, 박리(Delamination) 불량의 측정 값을 나타낸 것이다.
ω(mm) D(mm) ω/D T2/T1 At(㎛) Ab(㎛) At/Ab
1* 0.000 0.110 0.000 0.932 1.7 1.1 1.5
2* 0.005 0.110 0.045 0.935 1.8 1.1 1.6
3* 0.010 0.110 0.091 0.937 1.8 1.2 1.5
4* 0.015 0.110 0.136 0.941 2.0 1.2 1.7
5* 0.020 0.110 0.182 0.943 2.1 1.2 1.8
6* 0.025 0.110 0.227 0.942 2.4 1.3 1.8
7 0.030 0.110 0.273 0.970 2.6 1.3 2.0
8 0.035 0.110 0.318 0.975 2.8 1.3 2.2
9 0.040 0.110 0.364 0.973 3.1 1.4 2.2
10 0.045 0.110 0.409 0.976 5.2 1.4 3.7
11 0.050 0.110 0.455 0.974 6.4 1.4 4.6
12 0.055 0.110 0.500 0.977 8.9 1.5 5.9
13 0.060 0.110 0.545 0.975 11.2 1.5 7.5
14 0.065 0.110 0.591 0.978 13.8 1.5 9.2
15 0.070 0.110 0.636 0.982 15.0 1.5 10.0
16* 0.075 0.110 0.682 0.983 16.8 1.5 11.2
17* 0.080 0.110 0.727 0.989 16.9 1.6 10.6
18* 0.085 0.110 0.773 0.920 16.9 1.6 10.6
19* 0.090 0.110 0.818 0.994 17.5 1.6 10.9
20* 0.095 0.110 0.864 0.996 17.7 1.7 10.4
21* 0.100 0.110 0.909 0.998 17.8 1.7 10.5
22* 0.105 0.110 0.955 0.998 18.0 1.7 10.6
23* 0.110 0.110 1.000 1.000 18.1 1.7 10.6
(* : 비교예)
툼스톤 불량 발생률(ppm) 쇼트 불량 발생률(%) 박리 불량 발생률(ppm)
1* 1.3 3.3 3.9
2* 0.6 3.6 4.0
3* 0.4 3.0 2.9
4* 0.2 3.3 3.1
5* 0.1 3.5 2.2
6* 0.0 3.4 1.3
7 0.0 3.2 0.0
8 0.0 3.8 0.0
9 0.0 3.4 0.0
10 0.0 3.4 0.0
11 0.0 3.6 0.0
12 0.0 3.7 0.0
13 0.0 3.2 0.0
14 0.0 3.6 0.0
15 0.0 3.3 0.0
16* 0.0 3.5 2.3
17* 0.0 97.3 2.6
18* 0.0 98.1 2.5
19* 0.0 98.3 2.9
20* 0.0 98.7 3.3
21* 0.0 99.6 3.8
22* 0.0 99.8 3.5
23* 0.0 100.0 3.9
(* : 비교예)
하기 표 3은 내부전극의 폭(W) 및 더미전극의 길이(ℓ)를 변화시키며, 내부전극의 폭(W)에 대한 더미전극 길이(ℓ)의 비(ℓ/W), 이에 따른 툼스톤(Tombstone) 불량, 박리(Delamination) 불량, 도금 과정에서 발생하는 크랙(Crack) 불량의 측정 값을 나타낸 것이다.
ℓ(mm) W(mm) ℓ/W 툼스톤 불량 발생률(ppm) 박리 불량 발생률(ppm) 도금 시 크랙 발생률(ppm)
24* 0.000 0.920 0.000 1.8 3.7 214
25* 0.050 0.920 0.054 1.6 3.4 320
26* 0.100 0.920 0.109 1.2 3.1 348
27* 0.150 0.920 0.163 0.9 2.6 480
28* 0.200 0.920 0.217 0.4 2.2 383
29* 0.250 0.920 0.272 0.1 1.8 328
30* 0.300 0.920 0.326 0.0 1.1 421
31 0.350 0.920 0.380 0.0 0 385
32 0.400 0.920 0.435 0.0 0 395
33 0.450 0.920 0.489 0.0 0 445
34 0.500 0.920 0.543 0.0 0 368
35 0.550 0.920 0.598 0.0 0 351
36 0.600 0.920 0.652 0.0 0 396
37 0.650 0.920 0.707 0.0 0 299
38 0.700 0.920 0.761 0.0 0 375
39* 0.750 0.920 0.815 0.0 0 1,633
40* 0.800 0.920 0.870 0.0 0 1,486
41* 0.850 0.920 0.924 0.0 0 1,657
42* 0.900 0.920 0.978 0.0 0 2,186
43* 0.950 0.920 1.033 0.0 0 2,853
44* 1.000 0.920 1.087 0.0 0 2,354
45* 1.050 0.920 1.141 0.0 0 3,285
46* 1.100 0.920 1.196 0.0 0 2,975
(* : 비교예)
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 적층 세라믹 전자부품 1000 : 적층 세라믹 전자부품을 구비한 기판
10 : 절연층 210 : 회로기판
20, 21, 22 : 내부전극 220 : 전극패드
23, 24 : 더미전극 230 : 솔더
31, 32 : 외부전극
50 : 세라믹 본체

Claims (12)

  1. 복수의 절연층과 내부전극이 교대로 적층된 세라믹 본체를 포함하는 적층 세라믹 전자부품에 있어서,
    상기 내부전극은 상기 절연층을 사이에 두고, 상기 세라믹 본체의 제 1 및 제 2 단면으로 각각 노출되는 제 1 및 제 2 내부전극을 포함하고,
    상기 제 1 내부전극이 배치된 절연층에 상기 제 1 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 2 단면으로 노출되는 제 1 더미전극과, 상기 제 2 내부전극이 배치된 절연층에 상기 제 2 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 1 단면으로 노출되는 제 2 더미전극을 포함하며,
    상기 제 1 내부전극의 단부와 상기 세라믹 본체의 제 2 단면 사이의 간격 또는 상기 제 2 내부전극의 단부와 상기 세라믹 본체의 제 1 단면 사이의 간격을 D이라 하고, 제 1 더미전극 또는 제 2 더미전극의 폭을 ω이라 할 때, ω/D는 0.273≤ ω/D ≤0.636을 만족하는 적층 세라믹 전자부품.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 내부전극은 이웃하는 내부전극과 중첩되어 용량을 형성하는 용량 형성부와, 상기 용량 형성부로부터 연장되어 상기 세라믹 본체의 단면으로 노출되는 인출부를 포함하며,
    상기 용량 형성부가 위치하는 영역의 세라믹 본체의 최대 두께를 T1이라 하고, 상기 인출부가 위치하는 영역의 세라믹 본체의 최소 두께를 T2라 할 때, T2/T1은 0.970≤ T2/T1 ≤0.982을 만족하는 적층 세라믹 전자부품.
  3. 제 1항에 있어서,
    상기 복수의 내부전극 중 최하부에 배치된 내부전극의 휘어짐 높이를 Ab라 하고, 최상부에 배치된 내부전극의 휘어짐 높이를 At라 할 때, At/Ab는 2.0≤ At/Ab ≤10.0을 만족하는 적층 세라믹 전자부품.
  4. 제 1항에 있어서,
    상기 세라믹 본체의 단면으로 노출되는 내부전극의 단부와 상기 세라믹 본체의 단면이 이루는 꺾임 각도는 75° 내지 95°인 적층 세라믹 전자부품.
  5. 제 1항에 있어서,
    상기 제 1 및 제 2 더미전극의 길이는 상기 내부전극의 폭보다 작은 적층 세라믹 전자부품.
  6. 제 1항에 있어서,
    상기 내부전극의 폭을 w라 하고, 제 1 및 제 2 더미전극의 길이를 ℓ이라 할 때, ℓ/w는 0.380 ≤ℓ/w≤ 0.761를 만족하는 적층 세라믹 전자부품.
  7. 복수의 절연층과 내부전극이 교대로 적층된 세라믹 본체를 포함하는 적층 세라믹 전자부품에 있어서,
    상기 절연층을 사이에 두고, 상기 세라믹 본체의 제 1 및 제 2 단면으로 각각 노출되는 제 1 및 제 2 내부전극;
    상기 제 1 내부전극이 배치된 절연층에 상기 제 1 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 2 단면으로 노출되는 제 1 더미전극; 및
    상기 제 2 내부전극이 배치된 절연층에 상기 제 2 내부전극과 소정의 간격을 두고 배치되며 상기 세라믹 본체의 제 1 단면으로 노출되는 제 2 더미전극;을 포함하며,
    상기 제 1 및 제 2 내부전극은 이웃하는 내부전극과 중첩되어 용량을 형성하는 용량 형성부와, 상기 용량 형성부로부터 연장되어 상기 세라믹 본체의 단면으로 노출되는 인출부를 포함하며,
    상기 용량 형성부가 위치하는 영역의 세라믹 본체의 두께를 T1이라 하고, 상기 인출부가 위치하는 영역의 세라믹 본체의 두께를 T2라 할 때, T2/T1은 0.970≤ T2/T1 ≤0.982을 만족하는 적층 세라믹 전자부품.
  8. 제 7항에 있어서,
    상기 제 1 내부전극의 단부와 상기 세라믹 본체의 제 2 단면 사이의 간격 또는 상기 제 2 내부전극의 단부와 상기 세라믹 본체의 제 1 단면 사이의 간격을 D이라 하고, 제 1 더미전극 또는 제 2 더미전극의 폭을 ω이라 할 때, ω/D는 0.273≤ ω/D ≤0.636을 만족하는 적층 세라믹 전자부품.
  9. 제 7항에 있어서,
    상기 복수의 내부전극 중 최하부에 배치된 내부전극의 휘어짐 높이를 Ab라 하고, 최상부에 배치된 내부전극의 휘어짐 높이를 At라 할 때, At/Ab는 2.0≤ At/Ab ≤10.0을 만족하는 적층 세라믹 전자부품.
  10. 제 7항에 있어서,
    상기 세라믹 본체의 단면으로 노출되는 내부전극의 단부와 상기 세라믹 본체의 단면이 이루는 꺾임 각도는 75° 내지 95°인 적층 세라믹 전자부품.
  11. 제 7항에 있어서,
    상기 내부전극의 폭을 W라 하고, 제 1 및 제 2 더미전극의 길이를 ℓ이라 할 때, ℓ/W는 0.380 ≤ℓ/W≤ 0.761를 만족하는 적층 세라믹 전자부품.
  12. 상부에 복수의 전극 패드를 갖는 회로기판; 및
    상기 회로기판 위에 실장된 제 1 항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품을 구비한 기판.
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