KR20160091500A - 반도체 패키지 및 이를 사용하는 패키지 모듈 - Google Patents

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Abstract

본 발명에 따르면, 반도체 패키지 및 이를 포함하는 패키지 모듈이 제공된다. 패키지 모듈은 입력 영역 및 출력 영역을 갖는 필름 패키지; 상기 필름 패키지의 출력 영역과 연결되는 표시 패널; 및 상기 필름 패키지의 입력 연결과 연결되는 회로 기판을 포함할 수 있다. 상기 필름 패키지는 서로 대향하는 제1 면 및 제2 면을 가지고, 상기 출력 영역의 상기 제1 면 및 상기 입력 영역의 상기 제2 면은 서로 마주볼 수 있다.

Description

반도체 패키지 및 이를 사용하는 패키지 모듈{Semiconductor packages and package modules using the same}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 칩 온 필름 패키지 및 이를 사용하는 패키지 모듈에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 가요성(flexible) 필름 기판을 이용한 칩 온 필름(chip on film; COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체칩이 플립 칩 본딩 방식으로 상기 기판에 직접 본딩되고, 짧은 리드 배선에 의해 외부 회로에 접속될 수 있으며, 조밀한 배선의 형성이 가능하기 때문에, 고집적 패키지 기술로서 주목을 받고 있다. 이러한, COF 패키지는 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치에 패널에 적용될 수 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 패키지 모듈을 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 패키지 모듈에 사용되는 필름 패키지를 제공하는 것에 있다.
반도체 패키지 및 이를 사용하는 패키지 모듈dl 제공된다. 본 발명에 따르면, 반도체 패키지는 서로 마주보는 제1 측 및 제2 측을 갖는 필름 기판; 상기 필름 기판 상에서 상기 제1 측 및 상기 제2 측 사이에 제공된 반도체칩; 상기 필름 기판 상에서, 상기 반도체칩의 일 측에 제공된 출력 배선; 및 상기 필름 기판 상에서, 상기 반도체칩의 타 측에 제공된 입력 배선을 포함하되, 상기 출력 배선의 제1 단 및 상기 입력 배선의 일 단은 상기 반도체칩 및 상기 필름 기판의 상기 제1 측 사이에 배치될 수 있다.
실시예에 따르면, 상기 입력 배선의 상기 일 단 및 타 단은 상기 필름 기판의 상기 제1 측을 향하되, 상기 타 단은 상기 일 단과 대향할 수 있다.
실시예에 따르면, 상기 필름 기판 및 상기 반도체칩 사이에서, 상기 반도체칩의 상기 타 측에 인접하여 배치된 입력 단자를 더 포함하되, 상기 입력 배선의 상기 타 단은 상기 입력 단자와 접촉할 수 있다.
실시예에 따르면, 상기 필름 기판 및 상기 반도체칩 사이에서, 상기 반도체칩의 상기 일 측에 인접하여 배치된 출력 단자를 더 포함하되, 상기 출력 배선의 제2 단은 상기 필름 기판의 상기 제2 측을 향하고, 상기 출력 단자와 접촉할 수 있다.
실시예에 따르면, 상기 필름 기판은 상기 입력 배선 및 상기 출력 배선 사이에 제공된 절단 영역을 가질 수 있다.
실시예에 따르면, 상기 출력 배선은 상기 필름 기판의 출력 영역에 제공되며, 상기 입력 배선은 상기 필름 기판의 입력 영역에 제공되고, 평면적 관점에서, 상기 입력 영역은 상기 출력 영역을 둘러싸을 수 있다.
실시예에 따르면, 상기 입력 배선의 상기 일 단은 상기 출력 배선의 상기 제1 단보다 상기 필름 기판의 상기 제1 측에 인접하여 배치될 수 있다.
실시예에 따르면, 상기 출력 배선 및 상기 입력 배선은 상기 필름 기판의 제1 면 상에 배치되고, 상기 반도체칩은 상기 필름 기판의 제2 면 상에 배치되며, 상기 제2 면은 상기 제1 면과 대향되고, 상기 필름 기판을 관통하여, 상기 반도체칩 및 상기 출력 배선과 전기적으로 연결되는 출력 비아; 및 상기 필름 기판을 관통하며, 상기 반도체칩 및 상기 입력 배선과 전기적으로 연결되는 입력 비아를 더 포함할 수 있다.
실시예에 따르면, 상기 필름 기판은 서로 대향하는 제1 면 및 제2 면을 가지고, 상기 입력 배선은 상기 필름 기판의 상기 제1 면 상에 배치된 제1 입력 배선; 상기 필름 기판의 상기 제2 면 상에 배치된 제2 입력 배선; 및 상기 필름 기판을 관통하여, 상기 제1 및 제2 출력 배선들과 전기적으로 연결되는 입력 비아를 포함할 수 있다.
실시예에 따르면, 상기 필름 기판은 서로 대향하는 제1 면 및 제2 면을 가지고, 상기 출력 배선은 상기 필름 기판의 상기 제1 면 상에 배치된 제1 출력 배선; 상기 제1 출력 배선과 전기적으로 연결되며, 상기 필름 기판을 관통하는 출력 비아; 및 상기 필름 기판의 상기 제2 면 상에 배치되며, 상기 출력 비아와 전기적으로 연결되는 제2 출력 배선을 포함할 수 있다.
실시예에 따르면, 상기 필름 기판은: 상기 필름 기판의 상기 제1 측에 제공된 회로 영역부; 및 상기 회로 영역부 상에 배치된 수동 소자를 더 포함하되, 상기 입력 배선의 상기 제1 단은 상기 수동 소자와 전기적으로 연결될 수 있다.
본 발명에 따르면, 패키지 모듈은 입력 영역 및 출력 영역을 갖는 필름 패키지; 상기 필름 패키지의 상기 출력 영역과 연결되는 표시 패널; 및 상기 필름 패키지의 상기 입력 연결과 연결되는 회로 기판을 포함하되, 상기 필름 패키지는 서로 대향하는 제1 면 및 제2 면을 가지고, 상기 출력 영역의 상기 제1 면 및 상기 입력 영역의 상기 제2 면은 서로 마주볼 수 있다.
실시예에 따르면, 상기 표시 패널은: 상기 필름 패키지의 상기 출력 영역 및 상기 입력 영역 사이에 개재된 패널 기판; 및 상기 패널 기판 상의 표시 패널을 포함하되, 상기 출력 영역의 상기 제1 면 및 상기 입력 영역의 상기 제2 면은 상기 패널 기판을 향할 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 입력 영역은 상기 출력 영역과 옆으로 배치될 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 출력 영역은 상기 필름 패키지의 상기 제1 면의 코어에 제공되며, 상기 입력 영역은 상기 필름 패키지의 상기 제1 면의 엣지에 제공될 수 있다.
실시예에 따르면, 상기 입력 영역은: 상기 표시 패널의 하면 상에 제공되는 제1 입력 영역; 및 상기 표시 패널의 측면 상에 배치되는 제2 입력 영역을 포함하되, 상기 제1 입력 영역의 상기 제1 면은 상기 제2 입력 영역의 상기 제1 면을 통하여 상기 출력 영역의 상기 제1 면과 연결될 수 있다.
실시예에 따르면, 평면적 관점에서, 상기 입력 영역 및 상기 출력 영역 사이에 절단 영역이 제공될 수 있다.
실시예에 따르면, 상기 필름 패키지는: 필름 기판; 상기 필름 기판 상에서 상기 입력 영역에 배치된 입력 배선; 상기 필름 기판 상에서 상기 출력 영역에 배치된 출력 배선; 상기 필름 기판 상에 배치된 반도체칩; 상기 반도체칩 및 상기 입력 배선 사이에 개재되며, 상기 반도체칩의 상기 일 측에 인접한 입력 단자; 및 상기 반도체칩 및 상기 출력 배선 사이에 개재되며, 상기 반도체칩의 타 측에 인접한 출력 단자를 포함할 수 있다.
실시예에 따르면, 상기 회로 기판은 상기 필름 패키지의 상기 입력 영역의 일 측에 제공되며, 상기 필름 기판과 동일한 두께를 가지며, 상기 필름 기판과 연결되고, 상기 일 측은 상기 제1 면 및 상기 제2 면을 연결할 수 있다.
실시예에 따르면, 상기 필름 패키지는 필름 기판 및 상기 필름 기판을 관통하는 비아를 포함하며, 상기 회로 기판은 상기 필름 패키지의 상기 입력 영역 및 상기 표시 패널 사이에 배치될 수 있다.
본 발명에 따르면, 패키지 모듈은 입력 영역 및 출력 영역을 포함하는 필름 패키지; 상기 필름 패키지 상에서 상기 필름 패키지의 상기 출력 영역과 연결되는 표시 패널; 및 상기 표시 패널 상에서 상기 필름 패키지의 상기 입력 영역과 연결되는 회로 기판를 포함하되, 평면적 관점에서, 상기 표시 패널은 상기 회로 기판과 중첩되며, 평면적 관점에서 상기 필름 패키지의 상기 출력 영역은 상기 입력 영역과 옆으로 배치될 수 있다.
실시예에 따르면, 상기 필름 패키지는: 서로 대향하는 제1 면 및 제2 면을 갖는 필름 기판; 상기 필름 기판 상에서, 상기 출력 영역에 배치된 출력 배선; 상기 필름 기판 상에서, 상기 입력 영역에 배치된 입력 배선; 및 상기 필름 기판 상에서, 상기 출력 배선 및 상기 입력 배선과 전기적으로 연결되는 반도체칩을 포함할 수 있다.
실시예에 따르면, 상기 필름 기판의 상기 출력 영역의 상기 제1 면은 상기 입력 영역의 상기 제2 면과 마주보며, 상기 표시 패널을 향할 수 있다.
본 발명에 따르면, 필름 기판은 절단 영역을 가져, 패키지 모듈에서, 필름 기판의 출력 영역은 입력 영역과 수직적으로 이격될 수 있다. 패키지 모듈에서 출력 영역의 제1 면 및 입력 영역의 제2 면이 서로 마주볼 수 있다. 패널 기판은 출력 영역의 제1 면 및 입력 영역의 제2 면 사이에 개재될 수 있다. 패키지 모듈의 필름 기판은 비교적 낮은 곡률을 가지거나 곡률을 가지지 않을 수 있다. 이에 따라, 패키지 모듈에서, 입력 배선 및 출력 배선의 손상이 방지될 수 있다.
도 1a는 일 실시예에 따른 필름 패키지의 레이아웃이다.
도 1b는 다른 실시예에 따른 필름 패키지의 레이아웃이다.
도 2a는 도 1a의 Ⅰ영역을 확대 도시한 평면도이다.
도 2b는 도 2a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 3a는 일 실시예에 따른 패키지 모듈을 도시한 평면도이다.
도 3b는 도 3a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 3c 및 도 3d는 각각 도 3a의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ' 선을 따라 자른 단면도들이다.
도 4a는 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4b 및 도 4c는 각각 도 4a의 Ⅱ-Ⅱ' 선 및 Ⅴ-Ⅴ' 선을 따라 자른 단면들이다.
도 5a는 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다.
도 5b는 도 5a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 6a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6b는 도 6a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 7a는 또 따른 실시예에 따른 패키지 모듈을 도시한 평면도이다
도 7b는 도 7a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 8a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8b는 도 8a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 9a는 또 다른 실시예에 패키지 모듈을 도시한 평면도이다.
도 9b는 도 9a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 10a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10b 는 도 10a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 11a는 또 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다.
도 11b는 도 11a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 12a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 12b는 도 12a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 13a는 또 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다.
도 13b는 도 13a의 패키지 모듈을 옆에서 바라본 측면도이다.
도 14는 실시예들에 따른 패키지 모듈의 구동 원리를 모식적으로 도시한 블록도이다.
도 15a 내지 도 15d는 실시예들에 따른 패키지 모듈이 적용된 멀티미디어 장치의 예들을 보여준다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지 및 이를 포함하는 패키지 모듈을 설명한다.
도 1a는 일 실시예에 따른 필름 패키지의 레이아웃이다. 도 1b는 다른 실시예에 따른 필름 패키지의 레이아웃이다.도 2a는 도 1a의 Ⅰ영역을 확대 도시한 평면도이다. 도 2b는 도 2a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 필름 패키지(FPKG1, FPKG2)는 복수의 반도체 패키지들(100)을 포함할 수 있다. 반도체 패키지들(100)은 칩 온 필름 패키지들일 수 있다. 평면적 관점에서, 반도체 패키지들(100)은 서로 옆으로 배치되며, 쏘잉 라인(150)에 의해 정의될 수 있다. 여기에서, 쏘잉 라인(150)은 가상적인 선일 수 있다. 도 1a와 같이, 반도체 패키지들(100)은 행들 및 열들을 따라 배열될 수 있다. 도 1b와 같이, 반도체 패키지들(100)은 일 방향을 따라 배열될 수 있다. 홀들(151)이 필름 패키지(FPKG2)의 엣지에서 상기 일 방향을 따라 배열될 수 있다. 홀들(151)은 필름 패키지(FPKG2)를 관통하여, 스프로켓 홀(sprocket hole)로 기능할 수 있다. 예를 들어, 홀들(151)을 사용하여, 필름 패키지(FPKG2)가 감아질 수 있다. 이하, 도 2a 및 도 2b를 참조하여, 단수의 반도체 패키지(100)에 관하여 설명한다.
반도체 패키지(100)는 필름 기판(110), 반도체칩(120), 출력 배선(130), 및 입력 배선(140)을 포함할 수 있다. 필름 기판(110)은 고분자 물질, 예를 들면, 폴리이미드 또는 폴리에스터 등을 포함하여, 가요성(flexibility)을 가질 수 있다. 필름 기판(110)은 서로 대향하는 제1 면(111) 및 제2 면(112)을 가질 수 있다. 필름 기판(110)은 서로 대향하는 제1 측(110a) 및 제2 측(110b)을 가질 수 있다, 제1 측(110a) 및 제2 측(110b)은 제1 면(111) 및 제2 면(112)을 연결할 수 있다.
반도체칩(120)이 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)은 서로 대향하는 일 측(120a) 및 타 측(120b)을 가질 수 있다. 일 측(120a) 및 타 측(120b)은 반도체칩(120)의 장축 방향과 나란할 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
출력 배선(130)이 필름 기판(110)의 출력 영역(OR)에 배치될 수 있다. 평면적 관점에서, 출력 영역(OR)은 필름 기판(110)의 제1 면(111)의 코어에 제공될 수 있다. 출력 영역(OR)은 반도체칩(120)의 일 측(120a) 및 필름 기판(110)의 제1 측(110a) 사이에 배치될 수 있다. 출력 배선(130)의 장축은 필름 기판(110)의 제1 측(110a)과 교차하는 방향으로 연장될 수 있다. 출력 배선(130)은 제1 단(130a) 및 제2 단(130b)을 가질 수 있다. 출력 배선(130)의 제1 단(130a)은 필름 기판(110)의 제1 측(110a)을 향하고, 필름 기판(110)의 제1 측(110a) 및 반도체칩(120) 사이에 제공될 수 있다. 출력 배선(130)의 제2 단(130b)은 필름 기판(110)의 제2 측(110b)을 향하여, 반도체칩(120)의 일 측(120a)에 인접하여 제공될 수 있다. 도 2b와 같이, 출력 단자(135)가 출력 배선(130) 및 반도체칩(120) 사이에 개재될 수 있다. 출력 배선(130)의 제2 단(130b)은 출력 단자(135)와 접촉하여, 출력 배선(130)이 반도체칩(120)과 전기적으로 연결될 수 있다. 출력 단자(135) 및 출력 배선(130)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다.
입력 배선(140)이 필름 기판(110)의 입력 영역(IR)에 제공될 수 있다. 평면적 관점에서, 입력 영역(IR)은 필름 기판(110)의 제1 면(111)의 엣지 영역에 제공되어, 출력 영역(OR) 및 반도체칩(120)을 둘러싸을 수 있다. 입력 영역(IR)은 필름 기판(110)의 제1 측(110a)에 인접한 제1 입력 영역(IR1) 및 제2 측(110b)에 인접한 제2 입력 영역(IR2)을 포함할 수 있다. 제2 입력 영역(IR2)은 반도체칩(120)의 타 측(120b)에 제공될 수 있다. 입력 배선(140)은 제1 입력 영역(IR1) 상의 제1 부분(148) 및 제2 입력 영역(IR2) 상의 제2 부분(149)을 포함할 수 있다. 제2 부분(149)은 반도체칩(120)의 타 측(120b) 및 필름 기판(110)의 제2 측(110b) 사이에 제공될 수 있다. 예를 들어, 제2 부분(149)은 다각형의 반쪽 또는 호(arc)와 같은 형상을 가지며, 타 단(140b) 및 타 단(140b)에서 반도체칩(120)으로부터 소정의 간격으로 이격된 임의의 지점까지 연장될 수 있다. 제1 부분(148)은 제2 부분(149)과 연결되며, 필름 기판(110)의 제1 측(110a)으로 연장될 수 있다. 입력 배선(140)은 일 단(140a) 및 타 단(140b)을 가질 수 있다. 입력 배선(140)의 일 단(140a) 및 타 단(140b)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다. 입력 배선(140)의 일 단(140a)은 출력 배선(130)의 제1 단(130a)보다 필름 기판(110)의 제1 측(110a)과 인접할 수 있다. 도 2b와 같이, 입력 단자(145)가 필름 기판(110) 및 반도체칩(120) 사이에서, 필름 기판(110)의 일 측(120a)에 인접하여 제공될 수 있다. 입력 배선(140)의 타 단(140b)은 필름 기판(110)의 입력 단자(145)와 접촉하여, 입력 배선(140)이 반도체칩(120)과 전기적으로 연결될 수 있다. 입력 배선(140) 및 입력 단자(145)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 입력 배선(140)은 출력 배선(130)과 동일한 공정에 의해 형성될 수 있다. 입력 배선(140)의 물질 및 두께는 출력 배선(130)의 물질 및 두께와 각각 동일할 수 있다. 도 2a에 도시된 바와 같이, 입력 배선(140)의 총 개수는 출력 배선(130)의 총 개수보다 적거나 동일할 수 있다. 입력 배선(140)의 배열은 출력 배선(130)의 배열보다 복잡할 수 있다. 입력 배선(140)의 길이는 출력 배선(130)의 길이보다 길 수 있다. 출력 배선(130)이 필름 기판(110)의 코어에 제공되고, 입력 배선(140)이 필름 기판(110)의 엣지에 제공됨에 따라, 반도체 패키지(100) 상의 배선들(130, 140)의 형상 및 배열이 간소화될 수 있다.
다른 예로, 보호막(미도시)이 필름 기판(110)의 제1 면(111) 상에 더 제공되어, 출력 배선(130) 및 입력 배선(140)을 덮을 수 있다. 평면적 관점에서, 절단 영역(CR)이 입력 영역(IR) 및 출력 영역(OR) 사이에 제공될 수 있다. 반도체 패키지(100)에서, 절단 영역(CR)은 가상적인 영역일 수 있다. 이와 달리, 절단 영역(CR)은 필름 기판(110)을 관통할 수 있다. 절단 영역(CR)은 제1 절단 영역(CR1) 및 제2 절단 영역들(CR2)을 포함할 수 있다. 제1 절단 영역(CR1)은 출력 배선(130)의 제1 단(130a) 및 입력 배선(140)의 사이에 제공될 수 있다. 제1 절단 영역(CR1)은 필름 기판(110)의 제1 측(110a)과 평행할 수 있다. 제2 절단 영역들(CR2)은 제1 절단 영역(CR1)의 양단과 각각 연결될 수 있다. 제2 절단 영역들(CR2)은 필름 기판(110)의 제1 측(110a)과 교차하는 방향으로 연장될 수 있다.
도 3a는 일 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 3b는 도 3a의 패키지 모듈을 옆에서 바라본 측면도이다. 도 3c 및 도 3d는 각각 도 3a의 Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 내지 도 3d를 참조하면, 패키지 모듈(1)은 표시 장치 어셈블리일 수 있다. 패키지 모듈(1)은 반도체 패키지(100), 표시 소자(200), 및 회로 기판(300)을 포함할 수 있다. 반도체 패키지(100)는 회로 기판(300) 및 패널 기판(210)을 연결시킬 수 있다. 앞서 도 1a 내지 도 2b에서 설명한 필름 패키지(FPKG1 또는 FPKG2)의 반도체 패키지(100)를 사용하여, 패키지 모듈(1)이 제조될 수 있다. 도 1a 및 도 1b를 다시 참조하면, 필름 패키지(FPKG1 또는 FPKG2)가 쏘잉 라인(150)을 따라 절단되어, 복수의 반도체 패키지들(100)이 서로 분리될 수 있다. 이 때, 반도체 패키지들(100) 각각의 절단 영역(CR)이 쏘잉 라인(150)의 절단 공정과 동일한 공정에 의해 절단될 수 있다 이와 달리, 앞서 설명한 바와 같이 절단 영역(CR)의 절단 공정은 쏘잉 라인(150)의 절단 공정 이전에 수행될 수 있다. 패키지 모듈(1)에서, 반도체 패키지들(100)의 절단 영역(CR)은 제1 면(111) 및 제2 면(112) 사이를 관통할 수 있다. 이하, 도 3b 및 도 3c를 참조하여, 단수의 반도체 패키지(100)에 대하여 서술한다.
반도체 패키지(100)는 필름 기판(110), 반도체칩(120), 출력 배선(130), 및 입력 배선(140)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 평면적 관점에서, 필름 기판(110)의 제1 입력 영역(IR1) 및 출력 영역(OR) 사이에 절단 영역(CR)이 제공될 수 있다. 필름 기판(110)의 출력 영역(OR)은 입력 영역(IR)과 중첩되지 않을 수 있다. 일 예로, 절단 영역(CR)에 의해, 필름 기판(110)의 제1 입력 영역(IR1)은 출력 영역(OR)과 옆으로 배치될 수 있다.
표시 소자(200)는 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다. 패키지 모듈(1)에서, 필름 기판(110)의 출력 영역(OR)은 패널 기판(210)의 상면 상에 배치될 수 있다. 필름 기판(110)의 입력 영역(IR)은 패널 기판(210)의 하면 상의 제1 입력 영역(IR1) 및 패널 기판(210)의 측면 상의 제2 입력 영역(IR2)을 포함할 수 있다. 제2 입력 영역(IR2)에 의해, 제1 입력 영역(IR1)이 출력 영역(OR)과 연결될 수 있다. 예를 들어, 제1 입력 영역(IR1)의 제1 면(111)은 제2 입력 영역(IR2)의 제1 면(111)을 통하여 출력 영역(OR)의 제1 면(111)과 연결될 수 있다. 제1 입력 영역(IR1)의 제2 면(112)은 제2 입력 영역(IR2)의 제2 면(112)을 통하여 출력 영역(OR)의 제2 면(112)과 연결될 수 있다.
패널 기판(210)은 반도체 패키지(100)의 제1 입력 영역(IR1) 및 출력 영역(OR) 사이에 개재될 수 있다. 필름 기판(110)의 출력 영역(OR)의 제1 면(111)은 패널 기판(210)을 향할 수 있다. 출력 배선(130)이 출력 영역(OR)의 제1 면(111) 상에 배치될 수 있다. 출력 배선(130) 및 패널 기판(210) 사이에 제1 연결 필름(251)이 개재될 수 있다. 제1 연결 필름(251)은 이방성 도전 필름(ACF)을 포함할 수 있다. 예를 들어, 제1 연결 필름(251)은 접착성 고분자 및 고분자 내에 제공된 도전성 입자들을 포함할 수 있다. 제1 연결 필름(251)에 의해, 출력 배선(130)은 패널 기판(210)과 전기적으로 연결될 수 있다. 패널 기판(210)은 필름 기판(110)의 출력 영역(OR)과 연결될 수 있다.
표시 패널(220)이 패널 기판(210)의 상면 상에 배치될 수 있다. 표시 패널(220)은 액정 패널 또는 유기 발광 패널일 수 있으며, 이에 한정되는 것은 아니다. 도시하지 않았으나, 상기 표시 패널(220)은 서로 대향되는 박막 트랜지스터 기판 및 컬러 필터 기판을 포함할 수 있다. 박막 트랜지스터 기판 및 컬러 필터 기판 사이에 액정이 주입될 수 있다. 표시 패널(220)은 박막 트랜지스터(Thin Film Transistor, TFT)를 스위칭 소자로 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시할 수 있다. 백라이트 어셈블리(미도시)가 더 제공되어, 표시 패널(220)에 광을 공급할 수 있다. 실시예에서, 표시 패널(220)이 액정 패널인 경우에 대하여 설명하였으나, 이에 제한되지 않을 수 있다. 보호 필름(230)은 표시 패널(220) 상에 배치될 수 있다. 다른 예로, 보호 필름(230)은 생략될 수 있다.
회로 기판(300)은 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPCB)일 수 있다. 회로 기판(300)이 패널 기판(210)의 하면 상에 제공될 수 있다. 필름 기판(110)의 입력 영역(IR)이 회로 기판(300) 및 패널 기판(210) 사이에 개재될 수 있다. 회로 기판(300)은 입력 영역(IR)과 연결될 수 있다. 예를 들어, 필름 기판(110)의 입력 영역(IR)의 제1 면(111)이 회로 기판(300)을 향할 수 있다. 입력 배선(140)은 필름 기판(110)의 제1 면(111) 상에 제공될 수 있다. 입력 배선(140) 및 회로 기판(300) 사이에 제2 연결 필름(252)이 개재되어, 입력 배선(140)이 회로 기판(300)과 전기적 및 물리적으로 연결될 수 있다. 제2 연결 필름(252)은 이방성 도전 필름일 수 있다. 평면적 관점에서, 회로 기판(300)은 패널 기판(210)과 중첩될 수 있다.
수동 소자(310)가 회로 기판(300)의 하면 상에 배치될 수 있다. 수동 소자(310)는 인덕터, 저항 소자, 또는 커넥터일 수 있다. 수동 소자(310)는 회로 기판(300)을 통하여 입력 배선(140)과 전기적으로 연결될 수 있다. 예를 들어, 회로 기판(300)은 입력 배선(140)을 통하여 반도체칩(120)에 타이밍 신호, 화상 신호 및/또는 전원 신호를 공급할 수 있다.
일반적으로, 필름 기판(110)은 비교적 큰 곡률로 휘어져, 필름 기판(110)의 제1 면(111)이 서로 마주보도록 배치될 수 있다. 이 경우, 필름 기판(110)의 휘어진 부분 상에 배치된 출력 배선(130) 또는 입력 배선(140)이 손상될 수 있다. 예를 들어, 출력 배선(130) 또는 입력 배선(140)에 크렉이 형성되거나, 끊어질 수 있다. 본 발명에 따르면, 절단 영역(CR)이 제공됨에 따라, 출력 영역(OR)의 제1 면(111) 및 제1 입력 영역(IR1)의 제2 면(112)은 서로 마주볼 수 있다. 패널 기판(210)이 출력 영역(OR) 및 제1 입력 영역(IR1) 사이에 배치될 수 있다. 이 경우, 필름 기판(110)은 비교적 작은 곡률을 가지거나, 곡률을 가지지 않아, 출력 배선(130) 또는 입력 배선(140)이 손상되지 않을 수 있다. 패키지 모듈(1)에서, 표시 패널(220)이 반도체 패키지(100)에 의해 회로 기판(300)과 양호하게 전기적으로 연결될 수 있다.
반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)은 입력 배선(130)을 통해 회로 기판(300)으로부터 신호를 공급받을 수 있다. 반도체칩(120)은 게이트 구동 IC 및/또는 데이터 구동 IC를 포함하여, 게이트 구동신호 및/또는 데이터 구동신호를 발생시킬 수 있다. 반도체칩(120)에서 발생한 상기 전기적 신호들은 입력 배선(140)을 통해, 패널 기판(210)의 게이트 라인 및/또는 데이터 라인에 공급될 수 있다. 이에 따라, 표시 패널(220)이 구동할 수 있다.
도 4a는 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4b 및 도 4c는 각각 도 4a의 Ⅱ-Ⅱ'선 및 Ⅴ-Ⅴ' 선을 따라 자른 단면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a 내지 도 4c를 참조하면, 반도체 패키지(100)는 칩 온 필름 패키지로, 도 1a 또는 도 1b에 도시된 반도체 패키지(100)에 대응될 수 있다. 반도체 패키지(100)는 필름 기판(110), 반도체칩(120), 출력 배선(130), 및 입력 배선(140)을 포함할 수 있다. 필름 기판(110)은 출력 영역(OR), 입력 영역(IR), 및 절단 영역(CR)을 가질 수 있다 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
출력 배선(130)이 필름 기판(110)의 출력 영역(OR)에 배치될 수 있다, 평면적 관점에서, 출력 영역(OR)은 필름 기판(110)의 제1 면(111)의 코어에 제공될 수 있다. 출력 배선(130)은 필름 기판(110)의 제1 면(111) 상에서, 반도체칩(120)의 일 측(120a)에 배치될 수 있다. 출력 배선(130)의 제1 단(130a)은 반도체칩(120) 및 필름 기판(110)의 제1 측(110a) 사이에 배치되며, 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
입력 배선(140)이 필름 기판(110)의 입력 영역(IR)에 제공될 수 있다. 평면적 관점에서, 입력 영역(IR)은 필름 기판(110)의 제1 면(111)의 엣지 영역에 제공되어, 출력 영역(OR)을 둘러싸을 수 있다. 제2 입력 영역(IR2) 상의 입력 배선(140)은 다각형의 반쪽 또는 호(arc)의 형상을 가지며, 타 단(140b) 및 타 단(140b)에서 반도체칩(120)으로부터 소정의 간격으로 이격된 임의의 지점까지 연장될 수 있다. 제1 입력 영역(IR) 상의 입력 배선(140)은 제2 입력 영역(IR2) 상의 입력 배선(140)과 연결되며, 필름 기판(110)의 제1 측(110a)으로 연장될 수 있다. 입력 배선(140)의 일 단(140a)은 필름 기판(110)의 제1 측(110a)과 인접하고, 필름 기판(110)의 제1 측(110a)을 향할 수 있다. 입력 배선(140)의 타 단(140b)은 입력 단자(145)와 접촉하며, 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
입력 배선(140)은 제1 입력 배선(141), 제2 입력 배선(142), 및 입력 비아(143)를 포함할 수 있다. 제1 입력 배선(141)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 도 4b와 같이, 제1 입력 배선(141)은 반도체칩(120)의 타 측(120b)에 배치되고, 입력 단자(145)와 접촉할 수 있다. 도 4c와 같이, 제2 입력 배선(142)은 필름 기판(110)의 제2 면(112) 상에 배치되며, 필름 기판(110)의 제1 측(110a)과 인접할 수 있다. 입력 비아(143)가 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통하여 제공될 수 있다. 입력 비아(143)가 제1 입력 영역(IR1)에 제공되는 것으로 도시되었으나, 이와 달리 제2 입력 영역(IR2)에 제공될 수 있다. 이 경우, 제2 입력 배선(142)은 제2 입력 영역(IR2)으로 더 연장될 수 있다 제1 입력 배선(141), 제2 입력 배선(142), 및 입력 비아(143)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 제1 입력 배선(141)은 입력 비아(143)에 의해 제2 입력 배선(142)과 전기적으로 연결될 수 있다. 실시예에 따르면, 입력 비아(143)가 제공됨에 따라, 입력 배선(140)의 일 단(140a)의 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다.
도 5a는 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 5b는 도 5a의 패키지 모듈을 옆에서 바라본 측면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 패키지 모듈(2)은 반도체 패키지(100), 표시 소자(200), 회로 기판(300), 및 수동 소자(310)를 포함할 수 있다. 일 예로, 앞서 도 4a 및 도 4b에서 설명한 반도체 패키지(100)를 사용하여 패키지 모듈(2)이 제조될 수 있다. 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통할 수 있다.
표시 소자(200)는 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다. 표시 소자(200)는 도 3b 및 도 3c에서 설명한 바와 동일할 수 있다. 도 5a와 같이, 절단 영역(CR)에 의해, 필름 기판(110)의 출력 영역(OR)은 입력 영역(IR)과 중첩되지 않을 수 있다. 도 5b와 같이, 필름 기판(110)의 출력 영역(OR)은 패널 기판(210)의 상면 상에 배치될 수 있다. 필름 기판(110)의 제1 입력 영역(IR1)은 패널 기판(210)의 하면 상에 배치되고, 제2 입력 영역(IR2)은 패널 기판(210)의 측면 상에 배치될 수 있다. 출력 영역(OR)의 제1 면(111) 및 제1 입력 영역(IR1)의 제2 면(112)은 서로 마주보며, 패널 기판(210)을 향할 수 있다. 제2 출력 영역(OR2)에 의해, 제1 출력 영역(OR1)이 입력 영역(IR)과 연결될 수 있다.
회로 기판(300)은 필름 기판(110)의 제1 입력 영역(IR1)과 연결될 수 있다. 실시예에 따르면, 입력 배선(140)이 입력 비아(143)를 포함하여, 패키지 모듈(2)에서, 회로 기판(300)의 배치가 조절될 수 있다. 예를 들어, 입력 비아(143)가 제공되어, 제2 입력 배선(142)이 필름 기판(110)의 제1 입력 영역(IR1)의 제2 면(112) 상에 제공될 수 있다. 제2 입력 배선(142)은 일 단(140a)을 가질 수 있다. 회로 기판(300)이 패널 기판(210) 및 필름 기판(110)의 제1 입력 영역(IR1)의 제2 면(112) 사이에 배치되어, 제2 입력 배선(142)의 일 단(140a)을 향할 수 있다. 제2 연결 필름(252)이 제2 입력 배선(142)의 일 단(140a) 및 회로 기판(300) 사이에 개재되어, 제2 입력 배선(142) 및 회로 기판(300)을 전기적으로 연결시킬 수 있다. 도시된 바와 달리, 입력 비아(143)는 제2 입력 영역(IR2)에 제공될 수 있다.
도 6a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 6b는 도 6a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a 및 도 6b를 참조하면, 반도체 패키지(100)는 칩 온 필름 패키지로, 도 1a 또는 도 1b의 반도체 패키지(100)에 대응될 수 있다. 반도체 패키지(100)는 필름 기판(110), 반도체칩(120), 출력 배선(130), 및 입력 배선(140)을 포함할 수 있다. 필름 기판(110)은 출력 영역(OR), 입력 영역(IR), 및 절단 영역(CR)을 가질 수 있다 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
출력 배선(130)이 필름 기판(110)의 출력 영역(OR)에 배치될 수 있다. 출력 영역(OR)은 앞서 도 2a 및 도 2b에서 설명한 바와 동일할 수 있다. 예를 들어, 출력 배선(130)의 제1 단(130a)은 필름 기판(110)의 제1 측(110a)을 향하며, 제1 측(110a)과 인접할 수 있다. 출력 배선(130)의 제2 단(130b)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
도 6b와 같이, 출력 배선(130)은 제1 출력 배선(131), 제2 출력 배선(132), 및 출력 비아(133)를 포함할 수 있다. 제1 출력 배선(131)은 필름 기판(110)의 제1 면(111) 상에서 출력 단자(135)와 접촉할 수 있다. 출력 비아(133)가 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통하여 제공되어, 제1 출력 배선(131)과 접촉할 수 있다. 제2 출력 배선(132)은 필름 기판(110)의 제2 면(112) 상에 배치되며, 필름 기판(110)의 제1 측(110a)과 인접할 수 있다. 제2 출력 배선(132)은 출력 비아(133)와 전기적으로 연결될 수 있다. 실시예에 따르면, 제2 출력 배선(132) 및 출력 비아(133)가 제공됨에 따라, 출력 배선(130)의 제1 단(130a)은 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다. 제1 출력 배선(131), 제2 출력 배선(132), 및 출력 비아(133)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다.
입력 배선(140)이 필름 기판(110)의 입력 영역(IR)에 제공될 수 있다. 제2 입력 영역(IR2) 상의 입력 배선(140)은 다각형의 반쪽 또는 호(arc)의 형상을 가질 수 있다. 제1 입력 영역(IR) 상의 입력 배선(140)은 제2 입력 영역(IR2) 상의 입력 배선(140)과 연결되며, 필름 기판(110)의 제1 측(110a)으로 연장될 수 있다. 입력 배선(140)의 일 단(140a) 및 타 단(140b)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
도 7a는 또 따른 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 7b는 도 7a의 패키지 모듈을 옆에서 바라본 측면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a 및 도 7b를 참조하면, 패키지 모듈(3)은 반도체 패키지(100), 표시 소자(200), 회로 기판(300), 및 수동 소자(310)를 포함할 수 있다. 일 예로, 앞서 도 6a 및 도 6b에서 설명한 반도체 패키지(100)를 사용하여 패키지 모듈(3)이 제조될 수 있다. 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통할 수 있다. 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다.
표시 소자(200)는 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다. 도 7b와 같이, 필름 기판(110)의 출력 영역(OR)은 패널 기판(210)의 상면 상에 배치될 수 있다. 필름 기판(110)의 제1 입력 영역(IR1)은 패널 기판(210)의 하면 상에 제공되고, 제2 입력 영역(IR2)은 패널 기판(210)의 측면 상에 제공될 수 있다. 도 7a와 같이, 절단 영역(CR)이 제공됨에 따라, 필름 기판(110)의 출력 영역(OR)은 입력 영역(IR)과 중첩되지 않을 수 있다. 제2 출력 영역(OR2)에 의해, 제1 출력 영역(OR1)이 입력 영역(IR)과 연결될 수 있다.
실시예에 따르면, 출력 비아(133)가 제공되어, 제2 출력 배선(132)이 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다. 필름 기판(110)의 출력 영역(OR)의 제2 면(112)은 패널 기판(210)을 향할 수 있다. 제2 출력 배선(132) 및 패널 기판(210) 사이에 제1 연결 필름(251)이 개재되어, 제2 출력 배선(132)의 제1 단(130a)과 접촉할 수 있다. 이에 따라, 제2 출력 배선(132)이 패널 기판(210)과 전기적으로 연결될 수 있다.
회로 기판(300)은 표시 패널(220) 및 필름 기판(110) 사이에 개재될 수 있다. 필름 기판(110)의 제1 입력 영역(IR1)의 제1 면(111)이 회로 기판(300)을 향할 수 있다. 입력 배선(140)이 제1 입력 영역(IR1)의 제1 면(111) 상에 배치될 수 있다. 제2 연결 필름(252)에 의해, 입력 배선(140)이 회로 기판(300)과 전기적으로 연결될 수 있다.
도 8a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8b는 도 8a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 패키지(100)는 칩 온 필름 패키지로, 도 1a 및 도 1b의 반도체 패키지(100)에 대응될 수 있다. 반도체 패키지(100)는 필름 기판(110), 반도체칩(120), 출력 배선(130), 입력 배선(140), 출력 비아(133), 및 입력 비아(143)를 포함할 수 있다. 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통하여 제공될 수 있다. 반도체칩(120)은 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
출력 배선(130) 및 입력 배선(140)이 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 평면적 관점에서, 출력 배선(130) 및 입력 배선(140)은 출력 영역(OR) 및 입력 영역(IR)에 각각 배치될 수 있다. 출력 배선(130), 입력 배선(140), 출력 영역(OR), 및 입력 영역(IR)은 앞서 도 2a 및 도 2b에서 설명한 바와 동일할 수 있다.
출력 비아(133)가 필름 기판(110) 내에서 필름 기판(110)을 관통할 수 있다. 평면적 관점에서, 출력 비아(133)는 반도체칩(120)과 중첩될 수 있다. 출력 비아(133)는 출력 단자(135) 및 출력 배선(130) 사이에 개재되어, 반도체칩(120) 및 출력 배선(130)을 전기적으로 연결시킬 수 있다. 출력 비아(133)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다.
입력 비아(143)가 필름 기판(110)을 관통하여, 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 연결할 수 있다. 입력 비아(143)는 반도체칩(120)의 하면 상에 제공되며, 입력 단자(145)와 접촉할 수 있다. 입력 비아(143)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 입력 배선(140)의 타 단(140b)은 입력 비아(143)와 접촉하여, 입력 배선(140)이 반도체칩(120)과 전기적으로 연결될 수 있다.
실시예에 따르면, 반도체 패키지(100)가 출력 비아(133) 및 입력 비아(143)를 포함하여, 반도체칩(120)이 출력 배선(130) 및 입력 배선(140)과 다른 면 상에 배치될 수 있다. 예를 들어, 출력 배선(130) 및 입력 배선(140)은 필름 기판(110)의 제1 면(111) 상에 배치되고, 반도체칩(120)은 제2 면(112) 상에 배치될 수 있다. 다른 예로, 입력 비아(143)는 도 4a 및 도 4b에 도시된 바와 같이 반도체칩(120)과 평면적 관점에서 중첩되지 않을 수 있다. 이 경우, 입력 배선(140)은 제1 입력 배선(141) 및 제2 입력 배선(142)을 더 포함할 수 있다. 또 다른 예로, 출력 비아(133)는 도 6a 및 도 6b에 도시된 바와 같이 반도체칩(120)과 평면적 관점에서 중첩되지 않을 수 있다. 출력 배선(130)은 제1 출력 배선(131) 및 제2 출력 배선(132)을 더 포함할 수 있다.
도 9a는 또 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 9b는 도 9a의 패키지 모듈을 옆에서 바라본 측면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9a 및 도 9b를 참조하면, 패키지 모듈(4)은 반도체 패키지(100), 표시 소자(200), 회로 기판(300), 및 수동 소자(310)를 포함할 수 있다. 앞서 도 8a 및 도 8b에서 설명한 반도체 패키지(100)를 사용하여 패키지 모듈(4)이 제조될 수 있다. 예를 들어, 반도체 패키지(100)는 입력 비아(143) 및 출력 비아(133)를 포함할 수 있다. 반도체 패키지(100)의 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통할 수 있다. 표시 소자(200)는 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다.
필름 기판(110)의 출력 영역(OR)은 패널 기판(210)의 상면 상에 배치될 수 있다. 제1 입력 영역(IR1)은 패널 기판(210)의 하면 상에 배치되고, 제2 입력 영역(IR2)은 패널 기판(210)의 측면 상에 배치될 수 있다. 도 9b와 같이, 출력 영역(OR)의 제1 면(111)은 패널 기판(210)을 향할 수 있다. 출력 배선(130)은 입력 영역(IR)의 제1 면(111) 상에 제공될 수 있다. 제1 연결 필름(251)에 의해, 패널 기판(210)은 필름 기판(110)의 제1 면(111) 상의 출력 배선(130)과 전기적으로 연결될 수 있다.
필름 기판(110)의 제1 입력 영역(IR1)은 회로 기판(300) 및 패널 기판(210) 사이에 개재될 수 있다. 제1 입력 영역(IR1)의 제1 면(111)은 회로 기판(300)을 향할 수 있다. 출력 배선(130)은 제1 입력 영역(IR1)의 제1 면(111) 상에 배치될 수 있다. 회로 기판(300)은 제2 연결 필름(252)에 의해 입력 배선(140)과 전기적으로 연결될 수 있다.
실시예에 따르면, 반도체 패키지(100)가 출력 비아(133) 및 입력 비아(143)를 포함하여, 반도체칩(120)의 배치가 조절될 수 있다. 예를 들어, 반도체칩(120)은 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다.
도 10a는 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 10b 는 도 10a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 반도체 패키지(100)는 칩 온 필름 패키지로, 도 1a및 도 1b의 반도체 패키지(100)에 대응될 수 있다. 반도체 패키지(100)는 필름 기판(110), 출력 배선(130), 입력 배선(140), 반도체칩(120), 및 수동 소자(310)를 포함할 수 있다. 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다. 출력 배선(130)이 필름 기판(110)의 제1 면(111) 상에서, 출력 영역(OR)에 배치될 수 있다. 출력 배선(130) 및 출력 영역(OR)은 앞서 도 2a및 도 2b에서 설명한 바와 동일할 수 있다. 절단 영역(CR)은 필름 기판(110)의 출력 영역(OR) 및 입력 영역(IR) 사이에 배치될 수 있다.
회로 영역(PR)은 반도체칩(120)의 제1 측(110a)에 인접하여 제공될 수 있다. 회로 영역(PR)은 도 3a 내지 도 3c에서 설명한 회로 기판(300)을 포함할 수 있다. 예를 들어, 회로 영역(PR)은 회로 기판(300)이 필름 기판(110)과 연결된 부분일 수 있다. 회로 영역(PR)은 필름 기판(110)의 출력 영역(OR) 및 입력 영역(IR)들과 동일한 물질을 포함하며, 동일한 두께를 가질 수 있다. 회로 패턴들(미도시)이 필름 기판(110)의 회로 영역(PR) 내에 제공될 수 있다. 수동 소자(310)가 필름 기판(110)의 회로 영역(PR)의 제1 면(111) 상에 제공될 수 있다. 수동 소자(310)는 도 3a 및 도 3b에서 설명한 수동 소자와 동일할 수 있다. 예를 들어, 수동 소자(310)는 인덕터, 커넥터, 또는 저항 소자를 포함할 수 있다.
입력 배선(140)이 필름 기판(110)의 제1 면(111) 상에서, 제1 입력 영역(IR1) 및 제2 입력 영역(IR2)에 제공될 수 있다. 입력 배선(140)의 타 단(140b)은 입력 비아(143)와 접촉하여, 입력 배선(140)이 반도체칩(120)과 전기적으로 연결될 수 있다. 입력 배선(140)은 필름 기판(110)의 회로 영역(PR)으로 더 연장될 수 있다. 입력 배선(140)의 일 단(140a)은 반도체칩(120) 및 필름 기판(110)의 제1 측(110a) 사이에 제공될 수 있다. 입력 배선(140)의 일 단(140a)은 회로 영역(PR) 상의 수동 소자(310)와 접촉할 수 있다. 이에 따라, 수동 소자(310)가 입력 배선(140)과 전기적으로 연결될 수 있다. 입력 배선(140)의 총 개수는 출력 배선(130)의 총 개수보다 적거나 동일할 수 있다.
도 11a는 또 다른 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 11b는 도 11a의 패키지 모듈을 옆에서 바라본 측면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11a 및 도 11b를 참조하면, 패키지 모듈(5)은 반도체 패키지(100), 표시 소자(200), 및 수동 소자(310)를 포함할 수 있다. 앞서 도 10a 및 도 10b에서 설명한 수동 소자(310)를 포함하는 반도체 패키지(100)를 사용하여 패키지 모듈(5)이 제조될 수 있다. 반도체 패키지(100)의 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통할 수 있다. 표시 소자(200)은 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다.
필름 기판(110)의 출력 영역(OR)은 패널 기판(210)의 상면 상에 배치될 수 있다. 제1 입력 영역(IR1)은 패널 기판(210)의 하면 상에 배치되고, 제2 입력 영역(IR2)은 패널 기판(210)의 측면 상에 배치될 수 있다. 도 11b와 같이, 출력 영역(OR)의 제1 면(111)은 패널 기판(210)을 향할 수 있다. 출력 배선(130)은 출력 영역(OR)의 제1 면(111) 상에 배치될 수 있다. 패널 기판(210)은 제1 연결 필름(251)에 의해 출력 배선(130)과 전기적으로 연결될 수 있다.
실시예에 따르면, 필름 기판(110)이 회로 영역(PR)을 포함하여, 별도의 회로 기판(300)이 제공되지 않을 수 있다. 도 10a 및 도 10b에서 설명한 바와 같이, 수동 소자(310)는 필름 기판(110)의 회로 영역(PR)의 제1 면(111) 상에 배치될 수 있다. 입력 배선(140)은 필름 기판(110)의 제1 면(111) 상에서 회로 영역(PR)으로 연장되어, 수동 소자(310)와 전기적으로 연결될 수 있다. 실시예에 따르면, 반도체 패키지(100)의 필름 기판(110)이 회로 영역(PR)을 포함하여, 패키지 모듈(5)이 소형화될 수 있다. 더불어, 패키지 모듈(5)의 제조 공정이 단순화될 수 있다. 제1 입력 영역(IR1)의 제2 면(112)은 출력 영역(OR)의 제1 면(111)과 마주볼 수 있다.
반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치되어, 출력 배선(130) 및 입력 배선(140)과 각각 전기적으로 연결될 수 있다. 이와 달리, 도 9a 및 도 9b와 같이, 입력 비아(143) 및 출력 비아(133)에 의해, 반도체칩(120)이 필름 기판(110)의 제2 면(112) 상에 배치될 수 있다.
도 12a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 12b는 도 12a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12a 및 도 12b를 참조하면, 반도체 패키지(100)는 칩 온 필름 패키지로, 도 1a및 도 1b의 반도체 패키지(100)에 대응될 수 있다. 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 반도체칩(120)의 일 측(120a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다.
입력 배선(140)은 필름 기판(110)의 제1 면(111) 상에서, 반도체칩(120)의 일 측(120a)에 배치될 수 있다. 평면적 관점에서, 입력 영역(IR)은 필름 기판(110)의 코어 부분에 배치될 수 있다. 입력 배선(140)의 일 단(140a)은 필름 기판(110)의 일 측(120a)을 향하여 배치될 수 있다. 입력 배선(140)의 일 단(140a)은 반도체칩(120) 및 필름 기판(110)의 제1 측(110a) 사이에 제공될 수 있다. 도 12b와 같이, 입력 단자(145)는 반도체칩(120)의 하면 상에서 반도체칩(120)의 일 측(120a)에 인접하여 배치될 수 있다. 입력 배선(140)의 타 단(140b)은 필름 기판(110)의 제2 측(110b)을 향하며, 입력 단자(145)와 접촉할 수 있다.
출력 배선(130)이 필름 기판(110)의 제1 면(111) 상에서, 반도체칩(120)의 타 측(120b)에 배치될 수 있다. 평면적 관점에서, 출력 영역(OR)은 필름 기판(110)의 제1 면(111)의 엣지 영역에 제공되어, 입력 영역(IR) 및 반도체칩(120)을 둘러싸을 수 있다. 출력 영역(OR)은 필름 기판(110)의 제1 측(110a)에 인접한 제1 출력 영역(OR1) 및 제2 측(110b)에 인접한 제2 출력 영역(OR2)을 포함할 수 있다. 출력 배선(130)은 제1 부분(138) 및 제2 부분(139)을 포함할 수 있다. 제1 부분(138)은 제1 출력 영역(OR1) 상에 배치되고, 제2 부분(139)은 제2 출력 영역(OR2) 상에 배치될 수 있다. 출력 배선(130)의 제1 부분(138)은 반도체칩(120)의 타 측(120b) 및 필름 기판(110)의 제2 측(110b) 사이에 제공될 수 있다. 제2 부분(139)은 제1 부분(138)과 연결되며, 필름 기판(110)의 제1 측(110a)으로 연장될 수 있다. 출력 배선(130)의 제1 단(130a)은 필름 기판(110)의 제1 측(110a)을 향할 수 있다. 출력 배선(130)의 제1 단(130a)은 반도체칩(120) 및 필름 기판(110)의 제1 측(110a) 사이에 배치될 수 있다. 출력 배선(130)의 제1 단(130a)은 입력 배선(140)의 일 단(140a)보다 필름 기판(110)의 제1 측(110a)과 인접할 수 있다. 출력 배선(130)의 제2 단(130b)은 반도체칩(120)의 타 측(120b)에 인접하여 제공될 수 있다. 도 12b와 같이, 출력 단자(135)가 필름 기판(110) 및 반도체칩(120) 사이에 개재될 수 있다. 출력 배선(130)의 제2 단(130b)은 필름 기판(110)의 제1 측(110a)을 향하며, 필름 기판(110)의 출력 단자(135)와 접촉할 수 있다. 실시예에서, 출력 배선(130)의 총 개수는 입력 배선(140)의 총 개수보다 적을 수 있다. 이에 따라, 출력 배선(130)이 필름 기판(110)의 엣지 부분에 제공될 수 있다. 출력 배선(130)의 배열은 입력 배선(140)의 배열보다 복잡할 수 있다. 출력 배선(130)의 제1 단(130a) 및 제2 단(130b) 사이의 길이는 입력 배선(140)의 일 단(140a) 및 타 단(140b) 사이의 길이보다 길 수 있다.
평면적 관점에서, 절단 영역(CR)이 입력 영역(IR) 및 출력 영역(OR) 사이에 제공될 수 있다. 절단 영역(CR)에 의해, 입력 영역(IR) 및 출력 영역(OR)이 옆으로 배치될 수 있다.
도 13a는 일 실시예에 따른 패키지 모듈을 도시한 평면도이다. 도 13b는 도 13a의 패키지 모듈을 옆에서 바라본 측면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13a 및 도 13b를 참조하면, 패키지 모듈(6)은 반도체 패키지(100), 표시 소자(200), 회로 기판(300), 및 수동 소자(310)를 포함할 수 있다. 앞서 도 12a 및 도 12b에서 설명한 반도체 패키지(100)가 사용하여, 패키지 모듈(6)이 제조될 수 있다. 절단 영역(CR)은 필름 기판(110)의 제1 면(111) 및 제2 면(112)을 관통할 수 있다. 반도체칩(120)은 필름 기판(110)의 제1 면(111) 상에 배치될 수 있다. 표시 소자(200)는 패널 기판(210), 표시 패널(220), 및 보호 필름(230)을 포함할 수 있다.
필름 기판(110)의 제1 출력 영역(OR1)은 패널 기판(210)의 상면 상에 배치되고, 제2 출력 영역(OR2)은 패널 기판(210)의 측면 상에 배치될 수 있다. 필름 기판(110)의 입력 영역(IR)은 패널 기판(210)의 하면 상에 배치될 수 있다. 도 13a에 도시된 바와 같이, 제1 출력 영역(OR1) 및 입력 영역(IR) 사이에 절단 영역(CR)이 제공될 수 있다. 제1 출력 영역(OR1)의 제1 면(111)은 제2 출력 영역(OR2)의 제1 면(111)을 통해 입력 영역(IR)과 연결될 수 있다. 평면적 관점에서, 필름 기판(110)의 출력 영역(OR)은 입력 영역(IR)과 중첩되지 않을 수 있다.
도 13b와 같이, 필름 기판(110)의 제1 출력 영역(OR1)의 제1 면(111)은 패널 기판(210)을 향할 수 있다. 출력 배선(130)은 필름 기판(110)의 제1 면(111) 상에서, 제1 출력 영역(OR1)에 배치될 수 있다. 제1 연결 필름(251)이 출력 배선(130) 및 패널 기판(210) 사이에 개재되어, 출력 배선(130) 및 패널 기판(210)이 전기적으로 연결될 수 있다.
회로 기판(300)이 패널 기판(210)의 하면 상에 제공될 수 있다. 필름 기판(110)의 입력 영역(IR)이 회로 기판(300) 및 패널 기판(210) 사이에 개재될 수 있다. 필름 기판(110)의 입력 영역(IR)의 제2 면(112)은 표시 패널(220)을 향할 수 있다. 입력 영역(IR)은 제1 면(111)이 회로 기판(300)을 향할 수 있다. 입력 배선(140)은 입력 영역(IR)의 제1 면(111) 상에 제공될 수 있다. 입력 배선(140) 및 회로 기판(300) 사이에 제2 연결 필름(252)이 제공되어, 입력 배선(140)이 회로 기판(300)과 전기적 및 물리적으로 연결될 수 있다. 평면적 관점에서, 회로 기판(300)은 표시 패널(220)과 중첩될 수 있다
실시예에 따르면, 표시 패널(220)은 비교적 적은 수의 출력 배선(130)에 의해 구동될 수 있다. 일 예로, 패키지 모듈(6)은 웨어러블 모듈로 사용되는 표시 장치 어셈블리일 수 있다. 이 경우, 출력 배선(130)의 총 개수는 입력 배선(140)의 총 개수보다 더 적을 수 있다. 이에 따라, 출력 배선(130)이 필름 기판(110)의 엣지 영역에 배치되고, 입력 배선(140)이 필름 기판(110)의 코어 부분에 배치될 수 있다.
도 14는 실시예들에 따른 패키지 모듈의 구동 원리를 모식적으로 도시한 블록도이다.
도 14를 참조하면, 반도체칩은 패키지 모듈의 데이터 드라이버(1110) 및/또는 게이트 드라이버(1120)에 대응될 수 있다. 데이터 드라이버(1110)는 타이밍 컨트롤러(1310)에서 출력되는 데이터 신호를 처리할 수 있다. 게이트 드라이버(1620)는 타이밍 컨트롤러(1310)에서 출력되는 스캔 신호를 처리할 수 있다.
회로 기판에 타이밍 컨트롤러(1310), 기준 전압 생성부(1320), 전원전압 생성부(1330), 및 인터페이스(1340)가 실장될 수 있다. 타이밍 컨트롤러(1310)는 데이터 신호, 스캔 신호, 제어 신호를 생성할 수 있다. 기준 전압 생성부(1320)는 데이터 드라이버(1610)에서 데이터 신호 대응되는 색 신호 또는 영상 신호를 생성하기 위한 기준 전압을 생성할 수 있다. 데이터 신호는 데이터 드라이버(1610)에서 제어 신호에 의해 일시적으로 저장 또는 래치될 수 있다. 이후, 색 신호 또는 영상 신호는 게이트 드라이버(1620)에서 출력되는 스캔 신호에 동기되어 표시 소자(200)의 데이터 배선으로 출력될 수 있다. 게이트 드라이버(1620)는 스캔 신호를 표시 소자(200)의 게이트 배선에 순차적으로 출력할 수 있다. 전원전압 생성부(1330)는 타이밍 컨트롤러(1310) 및 게이트 드라이버(1620) 전원 전압을 생성할 수 있다. 전원 전압과 기준 전압은 서로 다를 수 있다.
실시예들에 따른 반도체 패키지는 회로 기판과 표시 소자 사이를 전기적으로 연결할 수 있다.
도 15a 내지 도 15d는 실시예들에 따른 패키지 모듈이 적용된 멀티미디어 장치의 예들을 보여준다.
본 발명의 실시예에 따른 패키지 모듈은, 도 15a에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 15b에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 본 발명의 실시예에 따른 패키지 모듈은, 도 15c에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 15d에 도시된 바와 같이 텔레비전, 모니터 또는 스마트 텔레비전(5000)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 마주보는 제1 측 및 제2 측을 갖는 필름 기판;
    상기 필름 기판 상에서 상기 제1 측 및 상기 제2 측 사이에 제공된 반도체칩;
    상기 필름 기판 상에서, 상기 반도체칩의 일 측에 제공된 출력 배선; 및
    상기 필름 기판 상에서, 상기 반도체칩의 타 측에 제공된 입력 배선을 포함하되,
    상기 출력 배선의 제1 단 및 상기 입력 배선의 일 단은 상기 반도체칩 및 상기 필름 기판의 상기 제1 측 사이에 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 입력 배선의 상기 일 단 및 타 단은 상기 필름 기판의 상기 제1 측을 향하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 필름 기판 및 상기 반도체칩 사이에서, 상기 반도체칩의 상기 타 측에 인접하여 배치된 입력 단자를 더 포함하되,
    상기 입력 배선의 상기 타 단은 상기 입력 단자와 접촉하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 필름 기판 및 상기 반도체칩 사이에서, 상기 반도체칩의 상기 일 측에 인접하여 배치된 출력 단자를 더 포함하되,
    상기 출력 배선의 제2 단은 상기 필름 기판의 상기 제2 측을 향하고, 상기 출력 단자와 접촉하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 필름 기판은 상기 입력 배선 및 상기 출력 배선 사이에 제공된 절단 영역을 가지는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 출력 배선은 상기 필름 기판의 출력 영역에 제공되며,
    상기 입력 배선은 상기 필름 기판의 입력 영역에 제공되고,
    평면적 관점에서, 상기 입력 영역은 상기 출력 영역을 둘러싸는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 입력 배선의 상기 일 단은 상기 출력 배선의 상기 제1 단보다 상기 필름 기판의 상기 제1 측에 인접하여 배치되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 출력 배선 및 상기 입력 배선은 상기 필름 기판의 제1 면 상에 배치되고, 상기 반도체칩은 상기 필름 기판의 제2 면 상에 배치되며, 상기 제2 면은 상기 제1 면과 대향되고,
    상기 필름 기판을 관통하여, 상기 반도체칩 및 상기 출력 배선과 전기적으로 연결되는 출력 비아; 및
    상기 필름 기판을 관통하며, 상기 반도체칩 및 상기 입력 배선과 전기적으로 연결되는 입력 비아를 더 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 필름 기판은 서로 대향하는 제1 면 및 제2 면을 가지고,
    상기 입력 배선은:
    상기 필름 기판의 상기 제1 면 상에 배치된 제1 입력 배선;
    상기 필름 기판의 상기 제2 면 상에 배치된 제2 입력 배선; 및
    상기 필름 기판을 관통하여, 상기 제1 및 제2 출력 배선들과 전기적으로 연결되는 입력 비아를 포함하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 필름 기판은 서로 대향하는 제1 면 및 제2 면을 가지고,
    상기 출력 배선은:
    상기 필름 기판의 상기 제1 면 상에 배치된 제1 출력 배선;
    상기 제1 출력 배선과 전기적으로 연결되며, 상기 필름 기판을 관통하는 출력 비아; 및
    상기 필름 기판의 상기 제2 면 상에 배치되며, 상기 출력 비아와 전기적으로 연결되는 제2 출력 배선을 포함하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 필름 기판은:
    상기 필름 기판의 상기 제1 측에 제공된 회로 영역부; 및
    상기 회로 영역부 상에 배치된 수동 소자를 더 포함하되,
    상기 입력 배선의 상기 일 단은 상기 수동 소자와 전기적으로 연결되는 반도체 패키지.
  12. 입력 영역 및 출력 영역을 갖는 필름 패키지;
    상기 필름 패키지의 상기 출력 영역과 연결되는 표시 패널; 및
    상기 필름 패키지의 상기 입력 연결과 연결되는 회로 기판을 포함하되,
    상기 필름 패키지는 서로 대향하는 제1 면 및 제2 면을 가지고, 상기 출력 영역의 상기 제1 면 및 상기 입력 영역의 상기 제2 면은 서로 마주보는 패키지 모듈.
  13. 제12 항에 있어서,
    상기 표시 패널은:
    상기 필름 패키지의 상기 출력 영역 및 상기 입력 영역 사이에 개재된 패널 기판; 및
    상기 패널 기판 상의 표시 패널을 포함하되,
    상기 출력 영역의 상기 제1 면 및 상기 입력 영역의 상기 제2 면은 상기 패널 기판을 향하는 패키지 모듈.
  14. 제12 항에 있어서,
    평면적 관점에서, 상기 입력 영역은 상기 출력 영역과 옆으로 배치되는 패키지 모듈.
  15. 제12 항에 있어서,
    평면적 관점에서, 상기 출력 영역은 상기 필름 패키지의 상기 제1 면의 코어에 제공되며, 상기 입력 영역은 상기 필름 패키지의 상기 제1 면의 엣지에 제공되는 패키지 모듈.
  16. 제12 항에 있어서,
    상기 입력 영역은:
    상기 표시 패널의 하면 상에 제공되는 제1 입력 영역; 및
    상기 표시 패널의 측면 상에 배치되는 제2 입력 영역을 포함하되,
    상기 제1 입력 영역의 상기 제1 면은 상기 제2 입력 영역의 상기 제1 면을 통하여 상기 출력 영역의 상기 제1 면과 연결되는 패키지 모듈
  17. 제12 항에 있어서,
    평면적 관점에서, 상기 입력 영역 및 상기 출력 영역 사이에 절단 영역이 제공되는 패키지 모듈.
  18. 제12 항에 있어서,
    상기 필름 패키지는:
    필름 기판;
    상기 필름 기판 상에서 상기 입력 영역에 배치된 입력 배선;
    상기 필름 기판 상에서 상기 출력 영역에 배치된 출력 배선;
    상기 필름 기판 상에 배치된 반도체칩;
    상기 반도체칩 및 상기 입력 배선 사이에 개재되며, 상기 반도체칩의 상기 일 측에 인접한 입력 단자; 및
    상기 반도체칩 및 상기 출력 배선 사이에 개재되며, 상기 반도체칩의 타 측에 인접한 출력 단자를 포함하는 패키지 모듈.
  19. 제18 항에 있어서,
    상기 회로 기판은 상기 필름 패키지의 상기 입력 영역의 일 측에 제공되며, 상기 필름 기판과 동일한 두께를 가지며, 상기 필름 기판과 연결되고,
    상기 일 측은 상기 제1 면 및 상기 제2 면을 연결하는 패키지 모듈.
  20. 입력 영역 및 출력 영역을 포함하는 필름 패키지;
    상기 필름 패키지 상에서 상기 필름 패키지의 상기 출력 영역과 연결되는 표시 패널; 및
    상기 표시 패널 상에서 상기 필름 패키지의 상기 입력 영역과 연결되는 회로 기판를 포함하되,
    평면적 관점에서, 상기 표시 패널은 상기 회로 기판과 중첩되며,
    평면적 관점에서 상기 필름 패키지의 상기 출력 영역은 상기 입력 영역과 옆으로 배치되는 패키지 모듈.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102525875B1 (ko) * 2016-06-24 2023-04-27 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법
KR102695418B1 (ko) * 2017-02-10 2024-08-19 삼성디스플레이 주식회사 칩 온 필름 패키지, 표시 패널 및 표시 장치
KR102383276B1 (ko) 2017-03-03 2022-04-05 주식회사 엘엑스세미콘 디스플레이용 연성 회로 기판
KR102466918B1 (ko) * 2017-12-27 2022-11-15 삼성디스플레이 주식회사 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치
US20190229173A1 (en) * 2018-01-23 2019-07-25 Int Tech Co., Ltd. Light emitting device and manufacturing method thereof
KR102491107B1 (ko) * 2018-03-16 2023-01-20 삼성전자주식회사 필름 패키지, 칩 온 필름 패키지 및 패키지 모듈
KR102471275B1 (ko) * 2019-01-24 2022-11-28 삼성전자주식회사 칩 온 필름(cof) 및 이의 제조방법
CN110277018B (zh) * 2019-06-24 2020-12-25 武汉华星光电技术有限公司 显示面板及其制备方法
TWI705748B (zh) * 2019-11-21 2020-09-21 頎邦科技股份有限公司 雙面銅之軟性電路板及其佈線結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305255A (ja) * 1998-04-20 1999-11-05 Casio Comput Co Ltd 液晶表示装置
US6664942B1 (en) * 2000-04-17 2003-12-16 Samsung Electronics Co., Ltd. Signal transmission film and a liquid crystal display panel having the same
KR20070010288A (ko) * 2005-07-18 2007-01-24 삼성전자주식회사 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈
JP2008211048A (ja) * 2007-02-27 2008-09-11 Brother Ind Ltd 回路素子実装フレキシブル配線材
JP2010072380A (ja) * 2008-09-19 2010-04-02 Hitachi Displays Ltd 表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210919A (ja) 1999-11-17 2001-08-03 Sharp Corp フレキシブル配線板およびそれを用いた電子機器
KR100699823B1 (ko) * 2003-08-05 2007-03-27 삼성전자주식회사 저가형 플랙서블 필름 패키지 모듈 및 그 제조방법
US6927344B1 (en) 2004-02-27 2005-08-09 Motorola, Inc. Flexible circuit board assembly
KR100671660B1 (ko) 2004-10-26 2007-01-19 삼성에스디아이 주식회사 연성 회로 기판 및 그것을 채용한 표시 장치
JP4485460B2 (ja) 2004-12-16 2010-06-23 三井金属鉱業株式会社 フレキシブルプリント配線板
JP4907179B2 (ja) 2006-01-27 2012-03-28 株式会社 日立ディスプレイズ 表示装置
JP2008096866A (ja) 2006-10-16 2008-04-24 Infovision Optoelectronics Holdings Ltd アクティブマトリックス型液晶表示装置用の液晶駆動用チップ実装ｃｏｆフィルム及びアクティブマトリックス型液晶表示装置の製造方法
CN101222815A (zh) 2006-12-15 2008-07-16 富葵精密组件(深圳)有限公司 软性印刷电路板
TW201008428A (en) 2008-08-05 2010-02-16 Wintek Corp Flexible printed circuit board structure
JP4911169B2 (ja) * 2008-12-25 2012-04-04 三菱電機株式会社 アレイ基板及び表示装置
US8672434B2 (en) * 2010-01-28 2014-03-18 Brother Kogyo Kabushiki Kaisha Wiring connection structure of driver IC and liquid droplet jetting apparatus
KR20120032293A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 패키지
KR101951366B1 (ko) 2012-10-31 2019-02-22 엘지디스플레이 주식회사 플렉서블 유기발광다이오드 표시소자 및 연성 회로기판의 본딩방법
KR102144378B1 (ko) 2013-08-27 2020-08-13 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305255A (ja) * 1998-04-20 1999-11-05 Casio Comput Co Ltd 液晶表示装置
US6664942B1 (en) * 2000-04-17 2003-12-16 Samsung Electronics Co., Ltd. Signal transmission film and a liquid crystal display panel having the same
KR20070010288A (ko) * 2005-07-18 2007-01-24 삼성전자주식회사 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈
JP2008211048A (ja) * 2007-02-27 2008-09-11 Brother Ind Ltd 回路素子実装フレキシブル配線材
JP2010072380A (ja) * 2008-09-19 2010-04-02 Hitachi Displays Ltd 表示装置

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Publication number Publication date
CN105826298B (zh) 2020-01-07
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