KR20160053333A - 구동 회로 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

표시 장치에 구비되는 구동 회로는, 데이터 신호와 클럭 신호를 포함하는 영상 제어 신호를 수신하고, 상기 데이터 신호와 상기 클럭 신호를 분리해서 출력하는 수신기, 상기 클럭 신호에 근거해서 기준 클럭 신호를 발생하고, 상기 기준 클럭 신호와 위상이 서로 다른 복수의 다중 위상 클럭 신호들을 생성하는 클럭 복원부, 상기 클럭 신호 및 상기 복수의 다중 위상 클럭 신호들에 동기해서 출력 클럭 신호를 출력하는 출력 클럭 발생부 및 상기 출력 클럭 신호에 동기해서 상기 데이터 신호에 대응하는 데이터 구동 신호로 복수의 데이터 라인들을 구동하는 데이터 출력부를 포함한다. 상기 복수의 데이터 라인들은 제1 방향으로 순차적으로 배열되고, 상기 클럭 발생기는 상기 복수의 데이터 라인들의 상기 제1 방향으로의 위치에 따라서 상기 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 다중 위상 클럭 신호들을 출력한다.

Description

구동 회로 및 그것을 포함하는 표시 장치{DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THEM}
본 발명은 구동 회로 및 그것을 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 구동 회로를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 구동 회로는 데이터 라인들에 데이터 구동 신호를 출력하는 데이터 드라이버 및 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력하는 게이트 드라이버를 포함한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 박막 트랜지스터의 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 표시 패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라서 게이트 드라이버로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발행할 수 있다. 이러한 경우, 게이트 드라이버로부터 먼 곳에 위치한 액정 커패시터들의 충전율이 가까운 곳에 위치한 액정 커패시터들의 충전율보다 낮아지므로 하나의 표시 패널 내에서 화질이 불균일해지는 현상이 발생한다.
따라서 본 발명은 표시 품질을 향상시킬 수 있는 구동 회로 및 그것을 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 구동 회로는: 데이터 신호와 클럭 신호를 포함하는 영상 제어 신호를 수신하고, 상기 데이터 신호와 상기 클럭 신호를 분리해서 출력하는 수신기, 상기 클럭 신호에 근거해서 기준 클럭 신호를 발생하고, 상기 기준 클럭 신호와 위상이 서로 다른 복수의 다중 위상 클럭 신호들을 생성하는 클럭 복원부, 상기 클럭 신호 및 상기 복수의 다중 위상 클럭 신호들에 동기해서 출력 클럭 신호를 출력하는 출력 클럭 발생부 및 상기 출력 클럭 신호에 동기해서 상기 데이터 신호에 대응하는 데이터 구동 신호로 복수의 데이터 라인들을 구동하는 데이터 출력부를 포함한다. 상기 복수의 데이터 라인들은 제1 방향으로 순차적으로 배열되고, 상기 클럭 발생기는 상기 복수의 데이터 라인들의 위치에 따라서 상기 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 다중 위상 클럭 신호들을 출력한다.
이 실시예에 있어서, 상기 출력 클럭 발생기는, 각각이 상기 클럭 신호를 입력받고, 상기 복수의 다중 위상 클럭 신호들에 각각 대응하는 복수의 플립플롭 어레이들을 포함한다. 상기 복수의 플립플롭 어레이들 각각은, 직렬로 순차적으로 연결된 복수의 플립플롭들을 포함하며, 각각의 플립플롭은 상기 복수의 다중 위상 클럭 신호들 중 대응하는 다중 위상 클럭 신호에 동기해서 출력 클럭 신호를 출력한다.
이 실시예에 있어서, 상기 복수의 플립플롭들로부터 출력되는 상기 복수의 출력 클럭 신호들은 서로 다른 위상을 갖는다.
이 실시예에 있어서, 상기 클럭 복원부는 상기 클럭 신호에 근거해서 상기 데이터 출력부에서 필요한 수평 시작 신호, 수평 클럭 신호 및 로드 신호를 더 생성한다.
이 실시예에 있어서, 상기 데이터 출력부는, 상기 수평 시작 신호 및 상기 수평 클럭 신호에 동기해서 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터와, 상기 복수의 래치 클럭 신호들에 응답해서 상기 데이터 신호를 래치하고, 상기 로드 신호에 응답해서 래치된 데이터 신호를 출력하는 래치부와, 상기 래치된 데이터 신호에 대응하는 상기 데이터 구동 신호로 변환하는 디지털 아날로그 변환기, 및 상기 복수의 출력 클럭 신호들에 동기해서 상기 데이터 구동 신호를 상기 복수의 데이터 라인들로 제공하는 출력 버퍼부를 포함한다.
이 실시예에 있어서, 상기 출력 버퍼부는, 상기 복수의 데이터 라인들에 각각 대응하는 복수의 버퍼들을 포함하며, 상기 복수의 버퍼들 각각은 상기 복수의 출력 클럭 신호들 중 대응하는 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공한다.
이 실시예에 있어서, 상기 복수의 버퍼들은 복수의 버퍼 그룹들로 나뉘고, 하나의 버퍼 그룹 내 버퍼들은 상기 복수의 출력 클럭 신호들 중 동일한 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공한다
이 실시예에 있어서, 상기 클럭 복원부는 위상 고정 루프(phase locked loop)를 포함한다.
본 발명은 다른 특징에 따른 표시 장치는: 제1 방향으로 신장된 복수의 데이터 라인들과, 제2 방향으로 신장된 복수의 게이트 라인들과, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 영상 제어 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 소스 드라이버, 그리고 데이터 신호와 클럭 신호를 포함하는 상기 영상 제어 신호를 상기 소스 드라이버로 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 소스 드라이버는, 데이터 신호와 클럭 신호를 포함하는 영상 제어 신호를 수신하고, 상기 데이터 신호와 상기 클럭 신호를 분리해서 출력하는 수신기, 상기 클럭 신호에 근거해서 기준 클럭 신호를 발생하고, 상기 기준 클럭 신호와 위상이 서로 다른 복수의 다중 위상 클럭 신호들을 생성하는 클럭 복원부, 및 상기 클럭 신호 및 상기 복수의 다중 위상 클럭 신호들에 동기해서 출력 클럭 신호를 출력하는 출력 클럭 발생부, 및 상기 출력 클럭 신호에 동기해서 상기 데이터 신호에 대응하는 데이터 구동 신호로 복수의 데이터 라인들을 구동하는 데이터 출력부를 포함한다. 상기 복수의 데이터 라인들은 제1 방향으로 순차적으로 배열되고, 상기 클럭 발생기는 상기 복수의 데이터 라인들의 위치에 따라서 상기 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 다중 위상 클럭 신호들을 출력한다.
이 실시예에 있어서, 상기 출력 클럭 발생기는, 각각이 상기 클럭 신호를 입력받고, 상기 복수의 다중 위상 클럭 신호들에 각각 대응하는 복수의 플립플롭 어레이들을 포함한다. 상기 복수의 플립플롭 어레이들 각각은, 직렬로 순차적으로 연결된 복수의 플립플롭들을 포함하며, 각각의 플립플롭은 상기 복수의 다중 위상 클럭 신호들 중 대응하는 다중 위상 클럭 신호에 동기해서 출력 클럭 신호를 출력한다.
이 실시예에 있어서, 상기 복수의 플립플롭들로부터 출력되는 상기 복수의 출력 클럭 신호들은 서로 다른 위상을 갖는다.
이 실시예에 있어서, 상기 클럭 복원부는 상기 클럭 신호에 근거해서 상기 데이터 출력부에서 필요한 수평 클럭 신호 및 로드 신호를 더 생성한다.
이 실시예에 있어서, 상기 데이터 출력부는, 상기 클럭 신호 및 상기 수평 클럭 신호에 동기해서 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터와, 상기 복수의 래치 클럭 신호들에 응답해서 상기 데이터 신호를 래치하고, 상기 로드 신호에 응답해서 래치된 데이터 신호를 출력하는 래치부와, 상기 래치된 데이터 신호에 대응하는 상기 데이터 구동 신호로 변환하는 디지털 아날로그 변환기, 및 상기 복수의 출력 클럭 신호들에 동기해서 상기 데이터 구동 신호를 상기 복수의 데이터 라인들로 제공하는 출력 버퍼부를 포함한다.
이 실시예에 있어서, 상기 출력 버퍼부는, 상기 복수의 데이터 라인들에 각각 대응하는 복수의 버퍼들을 포함하며, 상기 복수의 버퍼들 각각은 상기 복수의 출력 클럭 신호들 중 대응하는 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공한다.
이 실시예에 있어서, 상기 복수의 버퍼들은 복수의 버퍼 그룹들로 나뉘고, 하나의 버퍼 그룹 내 버퍼들은 상기 복수의 출력 클럭 신호들 중 동일한 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공한다.
이 실시예에 있어서, 상기 클럭 복원부는 위상 고정 루프(phase locked loop)를 포함한다.
이와 같은 구성을 갖는 구동 회로를 포함하는 표시 장치는 게이트 드라이버와 데이터 라인의 거리에 따라서 데이터 구동 신호의 출력 타이밍을 조절할 수 있다. 따라서, 표시 장치의 품질이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 2는 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 첫 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 마지막 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 4는 도 1에 도시된 소스 드라이버의 구성 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 클럭 복원부로부터 출력되는 기준 클럭 신호 및 복수의 다중 위상 클럭 신호들의 관계를 보여주는 타이밍도이다.
도 6은 도 4에 도시된 출력 클럭 발생부의 구성을 예시적으로 보여주는 도면이다.
도 7은 도 6에 도시된 출력 클럭 발생부로부터 출력되는 출력 클럭 신호들의 일 예를 보여주는 타이밍도이다.
도 8은 도 4에 도시된 데이터 출력부의 구성을 보여주는 블록도이다.
도 9는 도 8에 도시된 출력 버퍼부의 구성을 보여주는 도면이다.
도 10은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 첫 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 11은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 마지막 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 12는 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 14는 도 13에 도시된 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
도 15는 본 발명의 다른 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 16은 도 15에 도시된 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110) 및 구동 회로(120)를 포함한다. 구동 회로(120)는 타이밍 컨트롤러(121), 게이트 드라이버(122) 및 소스 드라이버(123)를 포함한다.
표시 패널(110)은 복수의 데이터 라인들(DL1-DLm) 및 데이터 라인들(DL1-DLm)에 교차하여 배열된 복수의 게이트 라인들(GL1-GLn) 그리고 그들의 교차 영역에 배열된 복수의 픽셀들(PX1-PXm)을 포함한다. 복수의 게이트 라인들(GL1-GLn)은 게이트 드라이버(122)로부터 제1 방향(X1)으로 신장하고, 제2 방향(X2)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)은 소스 드라이버(123)로부터 제2 방향(X2)으로 신장하고, 제1 방향(X1)으로 순차적으로 배열된다. 복수의 데이터 라인들(DL1-DLm)과 복수의 게이트 라인들(GL1-GLn)은 서로 절연되어 있다.
각 픽셀(PX1-PXm)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다.
타이밍 컨트롤러(121)는 외부로부터 제공되는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 타이밍 컨트롤러(121)는 영상 제어 신호(CONT1)를 소스 드라이버(123)로 제공하고, 게이트 제어 신호(CONT2)를 게이트 드라이버(122)으로 제공한다. 타이밍 컨트롤러(121)는 클럭 임베디드 인터페이스(clock embedded interface) 방식으로 직렬화된 영상 제어 신호(CONT1)를 소스 드라이버(123)로 제공한다. 영상 제어 신호(CONT1)는 데이터 신호 및 클럭 신호를 포함한다. 제어 신호(CONT1)는 극성 제어 신호 및 로드 신호를 더 포함할 수 있다.
소스 드라이버(123)는 타이밍 컨트롤러(130)로부터의 영상 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1~DLm)을 구동한다. 소스 드라이버(123)는 독립된 집적 회로로 구현되어서 표시 패널(110)의 일측에 전기적으로 연결되거나 표시 패널(110) 상에 직접 실장될 수도 있다. 또한 소스 드라이버(123)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다. 이 실시예에서, 소스 드라이버(123)는 데이터 라인들(DL1~DLm)로 제공되는 데이터 구동 신호의 출력 타이밍을 변경할 수 있다.
게이트 드라이버(122)는 타이밍 컨트롤러(121)로부터의 게이트 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다. 게이트 드라이버(122)는 독립된 집적 회로 칩으로 구현되어서 표시 패널의 일측에 전기적으로 연결될 수 있다. 또한 게이트 드라이버(122)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 소정 영역에 집적될 수 있다. 다른 실시예에서, 게이트 드라이버(122)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다.
하나의 게이트 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 픽셀들 각각의 스위칭 트랜지스터가 턴 온된다. 이때 소스 드라이버(123)는 영상 제어 신호(CONT1)에 포함된 데이터 신호에 대응하는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)에 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터를 통해 해당 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간을‘1 수평 주기(horizontal period)' 또는‘1H'라고 한다.
도 2는 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 첫 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다. 즉, 도 2는 게이트 드라이버와 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여준다.
도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 마지막 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다. 즉, 도 3은 게이트 드라이버와 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여준다.
도 2 및 도 3을 참조하면, 게이트 드라이버(122, 도 1에 도시됨)로부터 발생된 i번째 게이트 신호(Gi)는 i번째 게이트 라인(GLi)을 통해 전송된다. 제1 픽셀(PX1)은 게이트 라인(GLi) 및 데이터 라인(DL1)과 연결되고, 제2 픽셀(PXm)은 게이트 라인(GLi) 및 데이터 라인(DLm)과 연결된다.
게이트 드라이버(122)로부터 출력되는 게이트 신호(Gi)는 픽셀(PX1)로 제공될 때보다 게이트 드라이버(122)로부터 제1 방향(X1)으로 멀리 떨어진 픽셀(PXm)로 제공될 때 소정 시간 지연됨을 알 수 있다.
소스 드라이버(123)가 동일한 타이밍에 즉, 동시에 데이터 구동 신호들(D1~Dm)을 데이터 라인들(DL1~DLm)로 제공하더라도, 게이트 신호(Gi)의 지연에 의해서 게이트 드라이버(122)와 인접한 제1 픽셀(PX1)보다 제1 방향(X1)으로 멀리 떨어진 제2 픽셀(PXm)의 충전율은 저하된다.
도 4는 도 1에 도시된 소스 드라이버의 구성 예를 보여주는 블록도이다.
도 4를 참조하면, 소스 드라이버(123)는 수신기(210), 데이터 복원부(220), 클럭 복원부(230), 출력 클럭 발생부(240) 및 데이터 출력부(250)를 포함한다.
수신기(210)는 타이밍 컨트롤러(121, 도 1에 도시됨)로부터 영상 제어 신호(CONT1)를 수신하고, 데이터 신호(DATA), 클럭 신호(CLK), 극성 제어 신호(POL) 및 로드 신호(LOAD)를 분리해서 출력한다. 데이터 신호(DATA)는 데이터 복원부(220)로 제공되고, 클럭 신호(CLK)는 클럭 복원부(230)로 제공되며, 극성 제어 신호(POL) 및 로드 신호(LOAD)는 데이터 출력부(250)로 제공된다.
클럭 복원부(230)는 클럭 신호(CLK)에 동기해서 수평 클럭 신호(HCLK) 및 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)을 출력한다. 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)은 기준 클럭 신호(RCLK)의 1 주기 동안 위상이 서로 다른 신호들이다. 클럭 복원부(230)는 클럭 신호(CLK) 및 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)을 출력 클럭 발생부(240)로 제공한다. 도면에 도시되지 않았으나, 클럭 복원부(230)는 기준 클럭 신호(RCLK)를 더 발생할 수 있다. 클럭 복원부(230)는 위상 고정 루프(phase locked loop, PLL)로 구현될 수 있다.
데이터 복원부(220)는 수평 클럭 신호(HCLK)에 동기해서 데이터 신호(DATA)를 복원하고, 복원 데이터 신호(DATAR)를 출력한다. 예컨대, 데이터 복원부(220)는 직렬 신호인 데이터 신호(DATA)를 픽셀들(PX1~PMm)에 각각 대응하는 복원 데이터 신호(DATAR)로 변환할 수 있다.
출력 클럭 발생부(240)는 클럭 신호(CLK) 및 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)에 동기해서 복수의 출력 클럭 신호들(OCLK1~OCLKk)을 출력한다.
데이터 출력부(250)는 클럭 복원부(230)로부터의 수평 클럭 신호, 출력 클럭 발생부(240)로부터의 복수의 출력 클럭 신호들(OCLK1~OCLKk), 수신기(210)로부터의 극성 제어 신호(POL) 및 로드 신호(LOAD)에 응답해서 데이터 복원부(220)로부터의 복원 데이터 신호에 대응하는 데이터 구동 신호(D1~Dm)로 복수의 데이터 라인들(DL1~DLm)을 구동한다.
도 5는 도 4에 도시된 클럭 복원부로부터 출력되는 기준 클럭 신호 및 복수의 다중 위상 클럭 신호들의 관계를 보여주는 타이밍도이다.
도 5를 참조하면, 클럭 신호(CLK)의 주기는 1 수평 주기(1H)이다. 기준 클럭 신호(RCLK)는 1 수평 주기(1H) 동안 복수의 펄스들을 포함한다. 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)은 기준 클럭 신호(RCLK)의 1주기(T) 동안 서로 다른 위상을 갖는다.
도 6은 도 4에 도시된 출력 클럭 발생부의 구성을 예시적으로 보여주는 도면이다.
도 6을 참조하면, 출력 클럭 발생부(240)는 복수의 플립플롭 어레이들(241~2410)을 포함한다. 복수의 플립플롭 어레이들(241~2410) 각각은 복수의 다중 위상 클럭 신호들(MCLK1~MCLK10)에 대응하고, 클럭 신호(CLK)를 입력받는다.
복수의 플립플롭 어레이들(241~2410) 각각은 복수의 플립플롭들을 포함한다. 즉, 플립플롭 어레이(241)는 직렬로 연결된 플립플롭들(F11~F1f)을 포함한다. 플립플롭들(F11~F1f)은 대응하는 다중 위상 클럭 신호(MCLK1)에 동기해서 클럭 신호(CLK)를 출력으로 전달한다. 플립플롭들(F11~F1f)의 출력은 출력 클럭 신호들(OCLK1~OLCKk-9)이다.
플립플롭 어레이(242)는 직렬로 연결된 플립플롭들(F21~F2f)을 포함한다. 플립플롭들(F21~F2f)은 대응하는 다중 위상 클럭 신호(MCLK2)에 동기해서 클럭 신호(CLK)를 출력으로 전달한다. 플립플롭들(F21~F2f)의 출력은 출력 클럭 신호들(OCLK2~OLCKk-8)이다.
플립플롭 어레이(243)는 직렬로 연결된 플립플롭들(F31~F3f)을 포함한다. 플립플롭들(F31~F3f)은 대응하는 다중 위상 클럭 신호(MCLK3)에 동기해서 클럭 신호(CLK)를 출력으로 전달한다. 플립플롭들(F31~F3f)의 출력은 출력 클럭 신호들(OCLK3~OLCKk-7)이다.
플립플롭 어레이(2410)는 직렬로 연결된 플립플롭들(F110~F10f)을 포함한다. 플립플롭들(F110~F10f)은 대응하는 다중 위상 클럭 신호(MCLK10)에 동기해서 클럭 신호(CLK)를 출력으로 전달한다. 플립플롭들(F110~F10f)의 출력은 출력 클럭 신호들(OCLK10~OLCKk)이다.
클럭 신호(CLK) 및 다중 위상 클럭 신호들(MCLK1~MCLK10)의 파형이 도 5에 도시된 예와 같은 경우, 출력 클럭 신호들(OCLK1~OCLKk)은 1수평 주기(1H) 동안 위상이 서로 다른 신호들이다.
도 7은 도 6에 도시된 출력 클럭 발생부로부터 출력되는 출력 클럭 신호들의 일 예를 보여주는 타이밍도이다.
도 7을 참조하면, 출력 클럭 신호들(OCLK1~OCLKk)은 1수평 주기(1H) 동안 서로 다른 지연 시간만큼 지연된 신호들이다.
도 8은 도 4에 도시된 데이터 출력부의 구성을 보여주는 블록도이다.
도 8을 참조하면, 데이터 출력부(250)는 쉬프트 레지스터(310), 래치부(320), 디지털-아날로그 변환기(330) 그리고 출력 버퍼부(340)를 포함한다.
쉬프트 레지스터(410)는 수평 클럭 신호(HCLK)에 동기해서 클럭 신호(CLK)를 쉬프트한다. 쉬프트 레지스터는 복수의 래치 클럭 신호들(CK1~CKm)을 출력한다. 래치 클럭 신호들(CK1~CKm)은 순차적으로 활성화될 수 있다. 래치부(320)는 쉬프트 레지스터(210)로부터의 래치 클럭 신호들(CK1~CKm)에 동기해서 복원 데이터 신호(DATAR)를 순차적으로 래치하고, 로드 신호(LOAD)에 응답해서 래치 데이터 신호들(DA1~DAm)을 동시에 디지털-아날로그 변환기(330)로 제공한다.
디지털-아날로그 변환기(330)는 도 4에 도시된 수신기(210)로부터 제공된 극성 제어 신호(POL)에 응답해서 래치부(320)로부터의 래치 데이터 신호들(DA~DAm)에 대응하는 계조 전압들(Y1~Ym)을 출력 버퍼부(340)로 출력한다. 출력 버퍼(340)는 출력 클럭 신호들(OCLK1~OCLKk)에 응답해서 디지털-아날로그 변환기(330)로부터의 계조 전압들(Y1-Ym)을 데이터 라인들(DL1-DLm)로 출력한다.
도 9는 도 8에 도시된 출력 버퍼부의 구성을 보여주는 도면이다.
도 9를 참조하면, 출력 버퍼부(340)는 복수의 버퍼 그룹들(341~34k)을 포함한다. 복수의 버퍼 그룹들(341~34k)은 출력 클럭 신호들(OCLK1~OCLKk)에 각각 대응한다.
복수의 버퍼 그룹들(341~34k) 각각은 6개의 버퍼들을 포함한다. 즉, 버퍼 그룹(341)은 버퍼들(B1~B6)을 포함하고, 버퍼 그룹(342)은 버퍼들(B7~B12)를 포함하고, 버퍼 그룹(34k)은 버퍼들(Bm-5~Bm)를 포함한다. 버퍼들(B1~Bm)은 데이터 라인들(DL1~DLm)에 각각 대응한다. 복수의 버퍼 그룹들(341~34k) 각각이 6개의 버퍼들을 포함하는 경우, k는 (데이터 라인들의 수)/6 즉, m/6이다.
앞서 도 7에서 설명한 바와 같이, 출력 클럭 신호들(OCLK1~OCLKk)은 1수평 주기(1H) 동안 서로 다른 지연 시간만큼 지연된 신호들이다. 그러므로, 복수의 버퍼 그룹들(341~34k)은 출력 클럭 신호들(OCLK1~OCLKk)에 동기해서 순차적으로 데이터 구동 신호들(D1~Dm)을 출력한다. 예컨대, 버퍼 그룹(341)이 데이터 구동 신호들(D1~D6)을 출력하고 소정 시간 경과 후 버퍼 그룹(34k)이 데이터 구동 신호들(Dm-5~Dm)을 출력한다.
이 실시예에서, 복수의 버퍼 그룹들(341~34k) 각각은 6개의 버퍼들을 포함하나, 복수의 버퍼 그룹들(341~34k) 각각에 포함되는 버퍼의 수는 1개부터 다양하게 변경될 수 있다. 복수의 버퍼 그룹들(341~34k) 각각에 포함되는 버퍼의 수에 따라서 출력 클럭 신호들(OCLK1~OCLKk)의 수 및 다중 위상 클럭 신호들(MCLK1~MCLK10)의 수를 변경할 수 있다.
도 10은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 첫 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다. 즉, 도 10은 게이트 드라이버와 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여준다.
도 11은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 마지막 번째 데이터 라인으로 제공되는 데이터 구동 신호의 일 예를 보여주는 도면이다. 즉, 도 11은 게이트 드라이버와 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여준다.
도 1, 도 9, 도 10 및 도 11을 참조하면, 소스 드라이버(123) 내 출력 버퍼부(340)는 출력 클럭 신호들(OCLK1~OCLKk)에 응답해서 데이터 라인들(DL11~DLm)을 구동한다. 예컨대, 제2 픽셀(PXm)로 제공되는 데이터 구동 신호(Dm)의 출력 타이밍은 제1 픽셀(PX1)로 제공되는 데이터 구동 신호(D1)의 출력 타이밍 보다 소정 시간(td)만큼 늦다.
게이트 드라이버(122)로부터 출력되는 게이트 신호(Gi)는 픽셀(PX1)로 제공될 때보다 게이트 드라이버(122)로부터 제1 방향(X1)으로 멀리 떨어진 픽셀(PXm)로 제공될 때 소정 시간 지연된다.
게이트 신호(Gi)의 지연 시간만큼 데이터 구동 신호(Dm)의 출력 타이밍을 지연시킴으로써 제2 픽셀(PXm)의 충전 시간을 확보할 수 있다. 데이터 구동 신호(Dm)의 출력 지연 시간(td)은 게이트 라인(GLi)을 통해 전송되는 게이트 신호(Gi)의 지연 시간을 고려하여 설정되는 것이 바람직하다.
이와 같이, 제1 픽셀(PX1)로 제공되는 데이터 구동 신호(D1)보다 지연 시간(td)만큼 지연된 데이터 구동 신호(Dm)를 제2 픽셀(PXm)로 제공함으로써 게이트 라인(GLi)으로 전송되는 게이트 신호(Gi)의 지연을 보상할 수 있다.
도 12는 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
도 1 및 도 12를 참조하면, 게이트 드라이버(122)가 표시 패널(110)의 좌측에 배열된 경우, 데이터 라인이 게이트 드라이버(122)로부터 제 1 방향(X1)으로 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호의 지연 시간(td)은 길어진다.
도 13은 본 발명의 다른 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 13을 참조하면, 표시 장치(400)는 표시 패널(410) 및 구동 회로(420)를 포함한다. 구동 회로(420)는 타이밍 컨트롤러(421), 게이트 드라이버(422) 및 소스 드라이버(423)를 포함한다. 도 13에 도시된 표시 장치(400)는 도 1에 도시된 표시 장치(100)와 유사한 구성을 갖고 동일하게 유사하므로 중복되는 설명은 생략한다. 도 1에 도시된 표시 장치(100)의 게이트 드라이버(122)와 달리, 표시 장치(400)의 게이트 드라이버(422)는 표시 패널(410)의 우측에 배열된다.
도 14는 도 13에 도시된 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
도 13및 도 14를 참조하면, 게이트 드라이버(422)가 표시 패널(410)의 우측에 배열된 경우, 데이터 라인이 게이트 드라이버(422)로부터 제 3 방향(X1')으로 멀리 떨어질수록 데이터 라인으로 제공되는 데이터 구동 신호의 지연 시간(td)은 길어진다.
도 15는 본 발명의 다른 실시예에 따른 표시장치의 구성을 보여주는 블록도이다.
도 15를 참조하면, 표시 장치(500)는 표시 패널(510) 및 구동 회로(520)를 포함한다. 구동 회로(520)는 타이밍 컨트롤러(521), 제1 및 제2 게이트 드라이버들(522, 524) 및 소스 드라이버(523)를 포함한다. 도 15에 도시된 표시 장치(500)는 도 1에 도시된 표시 장치(100)와 유사한 구성을 갖고 동일하게 유사하므로 중복되는 설명은 생략한다. 표시 장치(500)의 구동 회로(520)는 2개의 게이트 드라이버들(522, 524)을 포함한다. 제1 및 제2 게이트 드라이버들(522, 524)은 표시 패널(410)의 양측에 각각 배열된다. 타이밍 컨트롤러(521)는 게이트 제어 신호(CONT2)를 제1 게이트 드라이버(522)로 제공하고, 게이트 제어 신호(CONT3)를 제2 게이트 드라이버(523)로 제공한다.
도 16은 도 15에 도시된 데이터 라인의 위치에 다른 데이터 구동 신호의 지연 시간을 예시적으로 보여주는 도면들이다.
도 15 및 16을 참조하면, 제1 및 제2 게이트 드라이버들(522, 524)이 표시 패널(510)의 양측에 배열된 경우, 제1 및 제2 게이트 드라이버들(522, 524)로부터 멀리 떨어진 즉, 표시 패널(510)의 중심으로 갈수록 데이터 라인으로 제공되는 데이터 구동 신호의 지연 시간(td)은 길어진다.
이와 같이, 게이트 드라이버와 데이터 라인의 거리에 따라서 데이터 구동 신호의 출력 타이밍을 조절함으로써 표시 장치(500)의 품질이 향상될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 400, 500: 표시 장치 110, 410, 510: 표시 패널
120, 420, 520: 구동 회로 121, 421, 521: 타이밍 컨트롤러
122, 422, 522, 524: 게이트 드라이버 123, 423, 523: 소스 드라이버
210: 수신기 220: 데이터 복원부
230: 클럭 복원부 240: 출력 클럭 발생부
250: 데이터 출력부

Claims (16)

  1. 데이터 신호와 클럭 신호를 포함하는 영상 제어 신호를 수신하고, 상기 데이터 신호와 상기 클럭 신호를 분리해서 출력하는 수신기;
    상기 클럭 신호에 근거해서 기준 클럭 신호를 발생하고, 상기 기준 클럭 신호와 위상이 서로 다른 복수의 다중 위상 클럭 신호들을 생성하는 클럭 복원부;
    상기 클럭 신호 및 상기 복수의 다중 위상 클럭 신호들에 동기해서 출력 클럭 신호를 출력하는 출력 클럭 발생부; 및
    상기 출력 클럭 신호에 동기해서 상기 데이터 신호에 대응하는 데이터 구동 신호로 복수의 데이터 라인들을 구동하는 데이터 출력부를 포함하되,
    상기 복수의 데이터 라인들은 제1 방향으로 순차적으로 배열되고,
    상기 클럭 발생기는 상기 복수의 데이터 라인들의 상기 제1 방향으로의 위치에 따라서 상기 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 다중 위상 클럭 신호들을 출력하는 것을 특징으로 하는 구동 회로.
  2. 제1 항에 있어서,
    상기 출력 클럭 발생기는,
    각각이 상기 클럭 신호를 입력받고, 상기 복수의 다중 위상 클럭 신호들에 각각 대응하는 복수의 플립플롭 어레이들을 포함하되,
    상기 복수의 플립플롭 어레이들 각각은,
    직렬로 순차적으로 연결된 복수의 플립플롭들을 포함하며, 각각의 플립플롭은 상기 복수의 다중 위상 클럭 신호들 중 대응하는 다중 위상 클럭 신호에 동기해서 출력 클럭 신호를 출력하는 것을 특징으로 하는 구동 회로.
  3. 제 2 항에 있어서,
    상기 복수의 플립플롭들로부터 출력되는 상기 복수의 출력 클럭 신호들은 서로 다른 위상을 갖는 것을 특징으로 하는 구동 회로.
  4. 제 3 항에 있어서,
    상기 클럭 복원부는 상기 클럭 신호에 근거해서 상기 데이터 출력부에서 필요한 수평 시작 신호, 수평 클럭 신호 및 로드 신호를 더 생성하는 것을 특징으로 하는 구동 회로.
  5. 제 4 항에 있어서,
    상기 데이터 출력부는,
    상기 수평 시작 신호 및 상기 수평 클럭 신호에 동기해서 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터와;
    상기 복수의 래치 클럭 신호들에 응답해서 상기 데이터 신호를 래치하고, 상기 로드 신호에 응답해서 래치된 데이터 신호를 출력하는 래치부와;
    상기 래치된 데이터 신호에 대응하는 상기 데이터 구동 신호로 변환하는 디지털 아날로그 변환기; 및
    상기 복수의 출력 클럭 신호들에 동기해서 상기 데이터 구동 신호를 상기 복수의 데이터 라인들로 제공하는 출력 버퍼부를 포함하는 것을 특징으로 하는 구동 회로.
  6. 제 5 항에 있어서,
    상기 출력 버퍼부는,
    상기 복수의 데이터 라인들에 각각 대응하는 복수의 버퍼들을 포함하며,
    상기 복수의 버퍼들 각각은 상기 복수의 출력 클럭 신호들 중 대응하는 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공하는 것을 특징으로 하는 구동 회로.
  7. 제 6 항에 있어서,
    상기 복수의 버퍼들은 복수의 버퍼 그룹들로 나뉘고, 하나의 버퍼 그룹 내 버퍼들은 상기 복수의 출력 클럭 신호들 중 동일한 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공하는 것을 특징으로 하는 구동 회로.
  8. 제 1 항에 있어서,
    상기 클럭 복원부는 위상 고정 루프(phase locked loop)를 포함하는 것을 특징으로 하는 구동 회로.
  9. 제1 방향으로 신장된 복수의 데이터 라인들과;
    제2 방향으로 신장된 복수의 게이트 라인들과;
    상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과；
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
    영상 제어 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 소스 드라이버; 그리고
    데이터 신호와 클럭 신호를 포함하는 상기 영상 제어 신호를 상기 소스 드라이버로 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하되,
    상기 소스 드라이버는,
    데이터 신호와 클럭 신호를 포함하는 영상 제어 신호를 수신하고, 상기 데이터 신호와 상기 클럭 신호를 분리해서 출력하는 수신기;
    상기 클럭 신호에 근거해서 기준 클럭 신호를 발생하고, 상기 기준 클럭 신호와 위상이 서로 다른 복수의 다중 위상 클럭 신호들을 생성하는 클럭 복원부;
    상기 클럭 신호 및 상기 복수의 다중 위상 클럭 신호들에 동기해서 출력 클럭 신호를 출력하는 출력 클럭 발생부; 및
    상기 출력 클럭 신호에 동기해서 상기 데이터 신호에 대응하는 데이터 구동 신호로 복수의 데이터 라인들을 구동하는 데이터 출력부를 포함하되,
    상기 복수의 데이터 라인들은 제1 방향으로 순차적으로 배열되고,
    상기 클럭 발생기는 상기 복수의 데이터 라인들의 상기 제1 방향으로의 위치에 따라서 상기 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 다중 위상 클럭 신호들을 출력하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 출력 클럭 발생기는,
    각각이 상기 클럭 신호를 입력받고, 상기 복수의 다중 위상 클럭 신호들에 각각 대응하는 복수의 플립플롭 어레이들을 포함하되,
    상기 복수의 플립플롭 어레이들 각각은,
    직렬로 순차적으로 연결된 복수의 플립플롭들을 포함하며, 각각의 플립플롭은 상기 복수의 다중 위상 클럭 신호들 중 대응하는 다중 위상 클럭 신호에 동기해서 출력 클럭 신호를 출력하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 복수의 플립플롭들로부터 출력되는 상기 복수의 출력 클럭 신호들은 서로 다른 위상을 갖는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 클럭 복원부는 상기 클럭 신호에 근거해서 상기 데이터 출력부에서 필요한 수평 클럭 신호 및 로드 신호를 더 생성하는 것을 특징으로 하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 데이터 출력부는,
    상기 클럭 신호 및 상기 수평 클럭 신호에 동기해서 복수의 래치 클럭 신호들을 출력하는 쉬프트 레지스터와;
    상기 복수의 래치 클럭 신호들에 응답해서 상기 데이터 신호를 래치하고, 상기 로드 신호에 응답해서 래치된 데이터 신호를 출력하는 래치부와;
    상기 래치된 데이터 신호에 대응하는 상기 데이터 구동 신호로 변환하는 디지털 아날로그 변환기; 및
    상기 복수의 출력 클럭 신호들에 동기해서 상기 데이터 구동 신호를 상기 복수의 데이터 라인들로 제공하는 출력 버퍼부를 포함하는 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 출력 버퍼부는,
    상기 복수의 데이터 라인들에 각각 대응하는 복수의 버퍼들을 포함하며,
    상기 복수의 버퍼들 각각은 상기 복수의 출력 클럭 신호들 중 대응하는 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 복수의 버퍼들은 복수의 버퍼 그룹들로 나뉘고, 하나의 버퍼 그룹 내 버퍼들은 상기 복수의 출력 클럭 신호들 중 동일한 출력 클럭 신호에 동기해서 상기 데이터 구동 신호를 대응하는 데이터 라인으로 제공하는 것을 특징으로 하는 표시 장치.
  16. 제 9 항에 있어서,
    상기 클럭 복원부는 위상 고정 루프(phase locked loop)를 포함하는 것을 특징으로 하는 표시 장치.
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