KR20230060781A - 표시 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명은 외부로부터 입력되는 영상 신호 및 제어 신호에 기초하여 영상 데이터 및 데이터 구동 제어 신호를 출력하는 타이밍 제어부; 상기 데이터 구동 제어 신호에 기초하여 상기 영상 데이터에 대응하는 데이터 전압을 출력하는 데이터 구동부; 및 상기 데이터 전압에 대응하는 영상을 표시하는 표시 패널을 포함하되, 상기 데이터 구동부는, 각각이 인접한 하나 이상의 출력 버퍼로 구성된 버퍼 그룹들이 배치되는 버퍼 어레이; 상기 버퍼 그룹들로 바이어스 전류를 인가하는 바이어스 전류 제어부; 및 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 데이터 라인에 인가하는 출력 회로를 포함하는 표시 장치 및 그의 구동 방법에 관한 것이다.

Description

표시 장치 및 그의 구동 방법{Display device and driving method for the same}
본 발명은 표시 장치 및 그의 구동 방법에 관한 것이다.
유기 발광 표시 장치(Organic Light Emitting Display; OLED)는 우수한 화질을 가지며, 경량, 박형, 저전력의 표시 장치를 구현할 수 있다는 점에서 활발하게 이용되고 있다. 이러한 유기 발광 표시 장치는, 게이트 신호에 동기하여 각 화소들에 데이터 신호를 인가한다. 화소들은 데이터 신호에 대응하는 전압을 차징하였다가 발광 기간에 대응하는 휘도로 발광한다. 이때, 데이터 구동부에서 데이터 신호를 동시에 출력할 경우, 전기 간섭으로 인해 피크 전류(peak current)가 급증하거나 전압 강하(voltage dips) 문제가 발생할 수 있다.
이러한 문제를 해결하기 위해, 데이터 구동부의 출력 채널을 그룹화하고, 그룹 별로 데이터 신호 출력을 지연시켜 피크 전류를 분산시키는 기술이 개발되고 있다. 그러나 이러한 기술은 1 수평 기간이 짧은 표시 장치에서 가장 지연된 데이터 신호의 차징 시간이 부족하여 휘도가 저하되고 화질이 열화될 수 있다.
실시 예들은, 데이터 신호를 순차 출력하는 표시 장치에 있어서, 출력 버퍼들의 버퍼 그룹 별로 바이어스 전류를 제어하는 표시 장치 및 그의 구동 방법을 제공한다.
또한, 실시 예들은, 버퍼 그룹들의 데이터 신호 출력 순서를 프레임 또는 화소 행 단위로 교번하는 표시 장치 및 그의 구동 방법을 제공한다.
일 실시 예에 따른 표시 장치는, 외부로부터 입력되는 영상 신호 및 제어 신호에 기초하여 영상 데이터 및 데이터 구동 제어 신호를 출력하는 타이밍 제어부, 상기 데이터 구동 제어 신호에 기초하여 상기 영상 데이터에 대응하는 데이터 전압을 출력하는 데이터 구동부 및 상기 데이터 전압에 대응하는 영상을 표시하는 표시 패널을 포함할 수 있다.
상기 데이터 구동부는, 각각이 인접한 하나 이상의 출력 버퍼로 구성된 버퍼 그룹들이 배치되는 버퍼 어레이, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 바이어스 전류 제어부 및 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 데이터 라인에 인가하는 출력 회로를 포함할 수 있다.
상기 출력 회로는, 상기 버퍼 그룹들 사이에서 상기 소스 출력 인에이블 신호를 기설정된 시간만큼 지연시키는 버퍼 회로를 더 포함하고, 상기 지연된 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 지연시켜 출력할 수 있다.
상기 바이어스 전류 제어부는, 상기 소스 출력 인에이블 신호의 지연 시간에 대응하여 각각의 버퍼 그룹에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시킬 수 있다.
상기 버퍼 어레이는, 적어도 하나의 버퍼 그룹으로 구성된 그룹 파티들을 포함하고, 상기 바이어스 전류 제어부는, 상기 그룹 파티들에 대하여 상기 바이어스 전류의 크기를 상이하게 제어할 수 있다.
상기 그룹 파티들은, 동일하거나 상이한 개수의 버퍼 그룹을 포함할 수 있다.
상기 바이어스 전류 제어부는, 상기 소스 출력 인에이블 신호의 지연 시간이 없는 버퍼 그룹으로 구성된 그룹 파티에 디폴트 값의 바이어스 전류를 인가하고, 상기 소스 출력 인에이블 신호의 지연 시간이 증가할수록 상기 그룹 파티에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시킬 수 있다.
상기 바이어스 전류는, 상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나에서 인가될 수 있다.
상기 타이밍 제어부는, 상기 그룹 파티에 포함되는 버퍼 그룹의 개수를 지시하기 위한 제1 신호, 상기 바이어스 전류의 상기 디폴트 값을 지시하는 제2 신호 및 상기 바이어스 전류의 순차적 증가량을 지시하는 제3 신호를 상기 바이어스 전류 제어부로 전송할 수 있다.
상기 바이어스 전류는, 상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나의 방향으로 인가되고, 상기 타이밍 제어부는, 프레임 및 화소 행 중 적어도 하나의 단위로 상기 소스 출력 인에이블 신호의 인가 방향을 교번할 수 있다.
상기 소스 출력 인에이블 신호의 지연 시간은, 상기 소스 출력 인에이블 신호의 인가 방향에 대응하여 상기 프레임 및 상기 화소 행 중 적어도 하나의 단위로 교번할 수 있다.
일 실시 예에 따른 타이밍 제어부가 출력하는 데이터 구동 제어 신호에 기초하여 데이터 전압을 출력하는 데이터 구동부를 포함하는 표시 장치의 제어 방법은, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계, 상기 타이밍 제어부가 상기 버퍼 그룹들로 소스 출력 인에이블 신호를 인가하는 단계 및 상기 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 데이터 라인에 인가하는 단계를 포함할 수 있다.
여기서, 상기 데이터 구동부는, 각각이 인접한 하나 이상의 출력 버퍼로 구성된 버퍼 그룹들이 배치되는 버퍼 어레이를 포함한다.
상기 소스 출력 인에이블 신호는, 상기 버퍼 그룹들 사이에 배치되는 버퍼 회로에 의해 상기 버퍼 그룹들 사이에서 순차적으로 지연되어 인가될 수 있다.
상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는, 상기 소스 출력 인에이블 신호의 지연 시간에 대응하여 각각의 버퍼 그룹에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시키는 단계를 포함할 수 있다.
상기 버퍼 어레이는, 적어도 하나의 버퍼 그룹으로 구성된 그룹 파티들을 포함하고, 상기 바이어스 전류는, 상기 그룹 파티들에 대하여 상이하게 제어될 수 있다.
상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는, 상기 소스 출력 인에이블 신호의 지연 시간이 없는 버퍼 그룹으로 구성된 그룹 파티에 디폴트 값의 바이어스 전류를 인가하는 단계 및 상기 소스 출력 인에이블 신호의 지연 시간이 증가할수록 상기 그룹 파티에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시켜 인가하는 단계를 포함할 수 있다.
상기 바이어스 전류는, 상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나에서 인가될 수 있다.
상기 방법은, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계 이전에, 상기 타이밍 제어부가 상기 그룹 파티에 포함되는 버퍼 그룹의 개수를 지시하기 위한 제1 신호, 상기 바이어스 전류의 상기 디폴트 값을 지시하는 제2 신호 및 상기 바이어스 전류의 순차적 증가량을 지시하는 제3 신호를 상기 바이어스 전류 제어부로 전송하는 단계를 더 포함할 수 있다.
상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는, 제1 프레임에서 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계, 제2 프레임에서 상기 버퍼 그룹들의 중앙에서 상기 양측 방향으로 인가하는 단계 및 제3 프레임에서 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계를 포함할 수 있다.
상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는, 제1 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계, 제2 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 중앙에서 상기 양측 방향으로 인가하는 단계 및 제3 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계를 포함할 수 있다.
실시 예들에 따른 표시 장치 및 그의 구동 방법은, 데이터 신호의 차징 시간을 충분히 확보함으로써, 모든 데이터 신호의 출력 전압이 목표 레벨에 도달할 수 있게 하고, 결과적으로 표시 패널의 휘도 저하를 방지할 수 있다.
또한, 실시 예들에 따른 표시 장치 및 그의 구동 방법은, 표시 패널의 전체 영역에서 균일한 휘도를 유지할 수 있게 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 일 실시 예에 따른 데이터 드라이브 IC의 구성을 나타낸 블록도이다.
도 3은 제1 실시 예에 따른 데이터 구동부의 일 부분을 보다 상세히 나타낸 블록도이다.
도 4는 출력 버퍼 그룹들에서 출력되는 데이터 신호의 일 실시 예를 나타낸 그래프이다.
도 5는 제2 실시 예에 따른 데이터 구동부의 일 부분을 보다 상세히 나타낸 블록도이다.
도 6은 일 실시 예에 따라 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다.
도 7은 다른 실시 예에 따라 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다.
도 8은 또 다른 실시 예에 따른 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
수직 동기 신호에 의해 구분되는 1 수직 기간은 1 프레임 분량의 화소 데이터를 모든 화소(PX)들에 기입(write)하는데 필요한 1 프레임 기간이다. 수평 동기 신호에 의해 구분되는 1 수평 기간은 게이트 라인(GL1~GLn)을 공유하는 1 화소 행 분량의 화소 데이터를 1 화소 행의 화소(PX)들에 기입하는데 필요한 시간이다. 즉, 1 수평 기간은 1 프레임 기간을 n개의 화소 행 개수로 나눈 시간이다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(50)의 화소(또는, 서브 화소, PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다. 데이터 신호들은 게이트 신호에 의해 선택된 화소 열의 화소(PX)들로 인가될 수 있다. 이를 위하여, 데이터 구동부(30)는 게이트 신호와 동기되도록 복수의 데이터 라인들(DL1~DLm)로 데이터 신호들을 공급할 수 있다.
데이터 구동부(30)는 도 1에 도시된 것과 같이 하나 이상의 소스 드라이브 IC들(SIC1~SICl)로 구성될 수 있다. 소스 드라이브 IC들(SIC1~SICl)은 각각 대응되는 데이터 라인들(DL1~DLm)에 연결되어, 데이터 신호를 공급할 수 있다. 소스 드라이브 IC들(SIC1~SICl)의 개수는, 표시 패널(50)의 크기 및 해상도 등에 따라 다양하게 설정될 수 있다. 표시 패널(50)은 각각의 소스 드라이브 IC(SIC1~SICl)에 연결되는 복수 개의 영역들을 포함할 수 있다. 각각의 영역들은 각각의 소스 드라이브 IC(SIC1~SICl)로부터 출력되는 데이터 신호를 기초로 영상을 출력할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(VDDEL) 및 저전위 구동 전압(VSSEL)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(VDDEL, VSSEL)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다. 예를 들어, 화소(PX)들은 게이트 신호가 인가되는 동안 데이터 신호를 수신하고, 데이터 신호에 대응하는 전압을 차징하였다가, 발광 기간에 저장된 전압에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 타이밍 제어부(10), 데이터 구동부(30) 및 전원 공급부(40)는 통합된 집적 회로(Integrated Circuit; IC) 형태의 구동 칩으로 구성될 수 있다. 이러한 구동 칩은 예를 들어, FPCB(Flexible Printed Circuit Board) 형태로 구현될 수 있다.
도 2는 일 실시 예에 따른 데이터 드라이브 IC의 구성을 나타낸 블록도이다.
도 2를 참조하면, 일 실시 예에 따른 데이터 드라이브 IC(SIC)는 레지스터부(310), 래치부(320), 디지털 아날로그 변환부(330), 버퍼 어레이(340), 바이어스 전류 제어부(350) 및 출력 회로(360)를 포함할 수 있다.
레지스터부(310)는, 타이밍 제어부(10)로부터 수신되는 데이터 구동 제어 신호(CONT2)를 이용하여 샘플링 신호를 생성하고, 생성된 샘플링 신호를 래치부(320)에 제공한다.
래치부(320)는 레지스터부(310)로부터 수신되는 샘플링 신호에 응답하여 타이밍 제어부(10)로부터 수신되는 영상 데이터(DATA)를 샘플링한다. 래치부(320)는 샘플링된 영상 데이터를 1 화소 행 분량만큼 래치하였다가, 소스 출력 인에이블 신호(SOE)에 응답하여, 1 화소 행 분량의 영상 데이터(DATA)를 디지털 아날로그 변환부(330)로 출력한다.
디지털 아날로그 변환부(330)는 래치부(320)로부터 수신되는 영상 데이터(DATA)를 감마 보상 전압으로 변환하여 데이터 전압을 생성한다.
버퍼 어레이(340)는 출력 채널들에 일대일로 접속되는 복수의 출력 버퍼(BUF)들로 구성될 수 있다. 출력 버퍼(BUF)들은 소스 출력 인에이블 신호(SOE)에 응답하여 디지털 아날로그 변환부(330)로부터 출력되는 데이터 전압을 데이터 라인들(DL1~DLm)로 출력한다.
바이어스 전류 제어부(350)는 출력 버퍼(BUF)로 바이어스 전류(IB)를 인가할 수 있다. 출력 버퍼(BUF)는 바이어스 전류 제어부(350)로부터 전달되는 바이어스 전류(IB)에 기초하여 데이터 전압을 증폭하고, 증폭된 데이터 전압을 데이터 라인들(DL1~DLm)로 출력할 수 있다.
출력 회로(360)는 출력 버퍼(BUF)와 데이터 라인들(DL1~DLm) 사이에 연결되는 스위칭 소자(S)를 포함할 수 있다. 스위칭 소자(S)는 소스 출력 인에이블 신호(SOE)의 데이터 출력 기간 동안 턴-온되어 데이터 전압의 출력을 허용하고, 데이터 차단 기간 동안 턴-오프되어 데이터 전압의 출력을 차단한다.
도 3은 제1 실시 예에 따른 데이터 구동부의 일 부분을 보다 상세히 나타낸 블록도이다. 도 4는 출력 버퍼 그룹들에서 출력되는 데이터 신호의 일 실시 예를 나타낸 그래프이다.
도 3을 참조하면, 버퍼 어레이(340)는 인접한 하나 이상의 출력 버퍼(BUF)로 구성되는 i개의 버퍼 그룹들(BG1~BGi)을 포함할 수 있다(i는 임의의 자연수). 이하에서는, i가 홀수인 경우를 예로 들어 실시 예들을 설명한다. 그러나, 이하의 실시 예들이 이로써 한정되는 것은 아니며, i가 짝수인 경우에 대하여도 적절하게 확장될 수 있다.
각각의 버퍼 그룹(BG1~BGi)은 동일하거나 상이한 개수의 출력 버퍼(BUF)를 포함할 수 있다. 버퍼 그룹(BG1~BGi)은 소스 출력 인에이블 신호(SOE)를 실질적으로 동시에 인가받는 인접한 출력 버퍼(BUF)들의 집합으로, 소스 출력 인에이블 신호(SOE)의 지연 및 데이터 신호의 출력 지연이 동일하게 설정되는 출력 버퍼(BUF)들의 집합이다. 소스 출력 인에이블 신호(SOE) 및 데이터 신호의 출력을 지연시키는 방법은 이하에서 상세히 설명한다. 하나의 버퍼 그룹(BG1~BGi)에 포함된 출력 버퍼(BUF)들은 물리적으로 인접하게 배치되는 것일 수 있으나, 실시 예들이 이로써 한정되지는 않는다.
출력 회로(360)는 스위칭 소자(S)를 제어하여, 버퍼 그룹들(BG1~BGi)로부터 데이터 전압이 순차적으로 출력되게 한다. 이를 위해, 출력 회로(360)는 버퍼 그룹들(BG1~BGi) 사이에서 소스 출력 인에이블 신호(SOE)를 지연시키는 버퍼 회로(BUF2)를 더 포함할 수 있다. 버퍼 회로(BUF2)는 인접한 버퍼 그룹들(BG1~BGi) 사이에서 소스 출력 인에이블 신호(SOE)가 인가되는 신호 라인에 배치된다. 버퍼 회로(BUF2)를 경유할 때, 소스 출력 인에이블 신호(SOE)는 기설정된 시간만큼 지연된다.
출력 회로(360)는 소스 출력 인에이블 신호(SOE)에 응답하여 스위칭 소자(S)를 턴-온하고, 턴-온된 스위칭 소자(S)를 통해 데이터 전압을 출력한다. 소스 출력 인에이블 신호(SOE)가 버퍼 그룹들(BG1~BGi)의 양측에서 인가될 때, 양측 가장 바깥쪽에 배치된 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)의 출력 버퍼(BUF)들에 소스 출력 인에이블 신호(SOE)가 먼저 인가된다. 그러면, 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)의 출력 버퍼(BUF)에 연결된 스위칭 소자(S)가 턴-온되고, 이 버퍼 그룹들(BG1, BGi)의 출력 버퍼(BUF)들로부터 첫 번째 데이터 전압이 출력된다.
이후에, 소스 출력 인에이블 신호(SOE)는 버퍼 회로(BUF2)에 인가된다. 버퍼 회로(BUF2)를 경유하는 동안 소스 출력 인에이블 신호(SOE)는 일정 시간만큼 지연된다. 따라서, 첫 번째 데이터 전압이 출력되고 일정 시간이 경과한 이후에, 이들 내측에 배치된 제2 버퍼 그룹(BG2)과 제i-1 그룹(BG(i-1))에 소스 출력 인에이블 신호(SOE)가 인가된다. 그러면, 제2 버퍼 그룹(BG2)과 제i-1 그룹(BG(i-1))에 연결된 스위칭 소자(S)가 턴-온되고, 이 버퍼 그룹들(BG2, BG(i-1))의 출력 버퍼(BUF)들로부터 두 번째 데이터 전압이 출력된다.
이와 같은 방식으로, 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)으로부터 제i/2+1 버퍼 그룹(BG(i/2+1))까지, 데이터 전압이 순차로 출력될 수 있다. 데이터 신호가 순차로 출력됨에 따라, 데이터 전압들 사이에서 전기 간섭이 방지될 수 있다.
데이터 전압의 출력 순서는 상술한 것에 한정되지 않으며, 상술한 것의 역순 또는 다양한 다른 순서로 제어될 수 있다. 예를 들어, 소스 출력 인에이블 신호(SOE)가 버퍼 그룹들(BG1~BGi)의 중앙에서 인가될 때, 중앙에 배치된 제i/2+1 버퍼 그룹(BG(i/2+1))들로부터 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)까지 데이터 신호가 순차로 출력될 수 있다.
이러한 실시 예에서, 가장 지연된 데이터 전압을 수신하는 화소(PX)는 차징 시간이 부족하여 데이터 전압에 대응하는 전압을 충분히 차징하지 못할 수 있다. 그러면, 해당 화소(PX)는 요구되는 휘도로 발광하지 못하여 휘도가 저하되고 화질이 열화되는 문제가 발생한다.
이러한 문제를 방지하기 위해, 바이어스 전류 제어부(350)는 데이터 전압의 출력 지연 시간, 즉 소스 출력 인에이블 신호(SOE)의 지연 시간에 대응하여 버퍼 그룹들(BG1~BGi)에 제공되는 바이어스 전류(IB)의 크기를 상이하게 제어할 수 있다. 바이어스 전류(IB)는 출력 버퍼(BUF)에 제공되어 출력 버퍼(BUF)에서 출력되는 출력 전류의 크기를 제어한다. 출력 버퍼(BUF)의 출력 전류가 커지면, 출력 버퍼(BUF)가 출력하는 데이터 전압의 변화량, 즉 슬루율(slew late)이 커진다. 반대로 출력 버퍼(BUF)의 출력 전류가 작아지면, 출력 버퍼(BUF)가 출력하는 데이터 전압의 슬루율이 작아진다.
슬루율 차이에 따른 데이터 전압의 변화는 도 4에 도시된 것과 같다. 슬루율이 크면 단위 시간 동안 전압 변화량이 증가하여, 슬루율이 작은 경우보다 짧은 시간에 데이터 전압의 목표 값(Target level=Charging level)에 도달할 수 있다. 따라서, 데이터 전압의 출력 지연이 없거나 작은 버퍼 그룹들(BG1~BGi)의 바이어스 전류(IB)의 크기를 디폴트 값으로 제어하고, 데이터 전압의 출력 지연이 큰 버퍼 그룹들(BG1~BGi)의 바이어스 전류(IB)의 크기를 증가시키면, 버퍼 그룹들(BG1~BGi) 사이의 전기 간섭을 방지하면서, 동시에 데이터 전압의 충분한 차징 타임을 확보하여 휘도 불균일을 방지할 수 있다.
일 실시 예에서, 바이어스 전류 제어부(350)는 데이터 전압의 출력 지연이 상이한 각각의 버퍼 그룹들(BG1~BGi)에 대하여 상이한 크기의 바이어스 전류(IB)를 제공할 수 있다. 다른 실시 예에서, 바이어스 전류 제어부(350)는 데이터 전압의 출력 지연이 상이한 둘 이상의 버퍼 그룹들(BG1~BGi)에 대하여 동일한 크기의 바이어스 전류(IB)를 제공할 수도 있다. 예를 들어, 바이어스 전류 제어부(350)는 인접한 둘 이상의 버퍼 그룹들에 대해 동일한 크기의 바이어스 전류(IB)를 제공할 수 있다. 동일한 크기의 바이어스 전류(IB)를 제공받는 버퍼 그룹들은 그룹 파티(GP1~GPj)로 명명될 수 있다. 동일한 그룹 파티에 포함된 버퍼 그룹들은 물리적으로 인접하게 배치되는 것일 수 있으나, 실시 예들이 이로써 한정되지는 않는다.
각각의 그룹 파티(GP1~GPj)는 동일하거나 상이한 개수의 버퍼 그룹을 포함할 수 있다. 예를 들어, 제1 내지 제j-1 그룹 파티들(GP1~GP(j-1))은 동일한 개수의 버퍼 그룹들을 포함하고, 제j 그룹 파티(GPj)는 제1 내지 제j-1 그룹 파티들(GP1~GP(j-1))과 동일하거나 적은 개수의 버퍼 그룹을 포함할 수 있다. 그러나 본 실시 예는 이로써 한정되지 않는다. 하나의 그룹 파티(GP1~GPj)에 포함되는 버퍼 그룹(BG1~BGi)의 개수는 타이밍 제어부(10)로부터 전송되는 구동 제어 신호(CONT2)에 의해 다양하게 지시될 수 있다.
일 실시 예에서, 구동 제어 신호(CONT2)는 동일한 바이어스 전류(IB)를 제공받을 버퍼 그룹의 개수를 지시하기 위한 Party_Step 신호(제1 신호)를 포함할 수 있다. Party_Step 신호는 x개의 비트를 이용하여 하나의 그룹 파티(GP1~GPj)에 포함될 버퍼 그룹(BG1~BGi)의 개수를 이진값으로 지시할 수 있다. 예를 들어, Party_Step 신호가 3비트로 설정되고, 2개의 버퍼 그룹에 동일한 크기의 바이어스 전류(IB)가 인가될 때, Party_step 신호는 "LHL"로 설정될 수 있다. 바이어스 전류 제어부(350)는 Party_Step 신호에 응답하여, 하나의 그룹 파티에 3개의 버퍼 그룹을 할당하고, 인접한 3개의 버퍼 그룹들에 대하여 동일한 바이어스 전류(IB)를 공급할 수 있다.
버퍼 그룹들(BG1~BGi)에 인가되는 바이어스 전류(IB)의 크기는 타이밍 제어부(10)로부터 전송되는 구동 제어 신호(CONT2)에 의해 지시될 수 있다. 일 실시 예에서, 구동 제어 신호(CONT2)는 바이어스 전류(IB)의 디폴트 값을 지시하기 위한 PWRC 신호(제2 신호) 및 바이어스 전류(IB)의 순차적 변화량(증가량)을 지시하기 위한 PWRC_Step 신호(제3 신호)를 포함할 수 있다. PWRC 신호는 y개의 비트를 이용하여 바이어스 전류(IB)의 디폴트 값을 이진값으로 지시할 수 있다. 예를 들어, PWRC 신호가 5비트로 설정되고, 바이어스 전류(IB)의 디폴트 값이 2일 때, PWRC 신호는 "LLLHL"로 설정될 수 있다. PWRC_Step 신호는 z개의 비트를 이용하여 인접한 그룹 파티(GP1~GPj) 사이에서 바이어스 전류(IB)의 변화량을 이진값으로 지시할 수 있다. 예를 들어, PWRC_Step 신호가 2비트로 설정되고, 바이어스 전류(IB)의 변화량이 2일 때, PWRC_Step 신호는 "HL"로 설정될 수 있다. 여기서 바이어스 전류(IB)의 단위는 mA일 수 있으나, 이로써 한정되지 않는다.
바이어스 전류 제어부(350)는 PWRC 신호 및 PWRC_Step 신호에 응답하여, 임의의 그룹 파티에 10mA의 바이어스 전류(IB)를 인가하고, 인접한 그룹 파티들에는 바이어스 전류(IB)를 2mA씩 순차로 증가시켜 인가할 수 있다. 예를 들어, 바이어스 전류 제어부(350)는, 데이터 신호의 출력 지연이 없는 제1 및 제j 그룹 파티(GP1, GPj)에 디폴트 값의 바이어스 전류(IB)를 인가하고, 데이터 신호의 출력 지연이 증가하는 제2 및 제j-1 그룹 파티(GP2, 미도시)에 디폴트 값보다 기설정된 변화량만큼 큰 바이어스 전류(IB)를 인가할 수 있다. 또한, 바이어스 전류 제어부(350)는 데이터 신호의 출력 지연이 증가됨에 대응하여, 제3 및 제j-2 그룹 파티(미도시)에 디폴트 값보다 기설정된 변화량의 2배만큼 큰 바이어스 전류(IB)를 인가하고, 제4 및 제j-3 그룹 파티(미도시)에 디폴트 값보다 기설정된 변화량의 3배만큼 큰 바이어스 전류(IB)를 인가할 수 있다.
이와 같은 방식으로, 바이어스 전류 제어부(350)는 그룹 파티들(BP1~BPj)에 대하여 바이어스 전류(IB)의 크기를 제어하고, 데이터 신호의 슬루율을 조절할 수 있다. 바이어스 전류(IB)의 증가 순서는 상술한 것에 한정되지 않으며, 데이터 신호의 출력 지연 크기에 대응하여 다양하게 제어될 수 있다.
일 실시 예에서, 바이어스 전류 제어부(350)는 각각의 그룹 파티(GP1~GPj)에 바이어스 전류(IB)를 인가하기 위한 독립적인 바이어스 블록들을 포함할 수 있다. 바이어스 블록의 개수는 버퍼 그룹들(BG1~BGi)에 인가되는 바이어스 전류(IB) 크기의 개수 등에 따라 결정될 수 있으나, 이로써 한정되지 않으며, 표시 장치(1)의 크기, 용도, 기능, 사양 등 다양한 조건에 의해 결정될 수 있다.
도 5는 제2 실시 예에 따른 데이터 구동부의 일 부분을 보다 상세히 나타낸 블록도이다. 도 6은 일 실시 예에 따라 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다. 도 7은 다른 실시 예에 따라 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다. 도 8은 또 다른 실시 예에 따른 출력 버퍼 그룹들에 인가되는 소스 출력 인에이블 신호의 지연 시간을 나타낸 그래프이다.
도 5를 참조하면, 버퍼 어레이(340)는 인접한 하나 이상의 출력 버퍼(BUF)로 구성되는 i개의 버퍼 그룹들(BG1~BGi)을 포함할 수 있다(i는 임의의 자연수). 각각의 버퍼 그룹(BG1~BGi)은 동일하거나 상이한 개수의 출력 버퍼(BUF)를 포함할 수 있다. 버퍼 그룹(BG1~BGi)은 데이터 신호 출력의 지연 시간이 동일하게 설정되는 인접한 출력 버퍼(BUF)들의 집합으로, 데이터 신호 출력을 지연시키는 방법은 이하에서 상세히 설명한다. 하나의 버퍼 그룹(BG1~BGi)에 포함된 출력 버퍼(BUF)들은 물리적으로 인접하게 배치되는 것일 수 있으나, 실시 예들이 이로써 한정되지는 않는다.
출력 회로(360)는 스위칭 소자(S)를 제어하여, 버퍼 그룹들(BG1~BGi)로부터 데이터 전압이 순차적으로 출력되게 한다. 출력 회로(360)는 버퍼 그룹들(BG1~BGi)에 대하여 데이터 전압의 출력을 순차적으로 지연시키고, 데이터 신호 사이에서 발생하는 전기 간섭을 방지할 수 있다.
이러한 실시 예에서, 가장 지연된 데이터 전압을 수신하는 화소(PX)는 차징 시간이 부족하여 데이터 전압에 대응하는 전압을 충분히 차징하지 못할 수 있다. 그러면, 해당 화소(PX)는 요구되는 휘도로 발광하지 못하여 휘도가 저하되고 화질이 열화되는 문제가 발생한다.
이러한 문제를 방지하기 위해, 출력 회로(360)는 버퍼 그룹들(PG1~PGi)의 데이터 신호 출력 순서를 프레임 또는 화소 행 단위로 교번할 수 있다.
일 실시 예에서, 타이밍 제어부(10) 및 출력 회로(360)는, 도 6에 도시된 것과 같이 프레임 단위로 소스 출력 인에이블 신호(SOE)의 인가 방향(지연 순서) 및 그에 따른 데이터 신호의 출력 순서를 교번할 수 있다.
구체적으로, 제1 프레임 동안 소스 출력 인에이블 신호(SOE)는 버퍼 그룹들(BG1~BGi)의 양측에서 인가될 수 있다. 그러면, 출력 회로(360)는 소스 출력 인에이블 신호(SOE)에 응답하여 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)으로부터 제i/2+1 버퍼 그룹(BG(i/2+1))까지 데이터 신호를 순차로 출력할 수 있다.
이후에, 제2 프레임 동안 소스 출력 인에이블 신호(SOE)는 버퍼 그룹들(BG1~BGi)의 중앙에서 인가될 수 있다. 그러면, 출력 회로(360)는 소스 출력 인에이블 신호(SOE)에 응답하여, 제i/2+1 버퍼 그룹(BG(i/2+1))들로부터 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)까지 데이터 신호를 순차로 출력할 수 있다.
이후에, 제3 프레임 동안 소스 출력 인에이블 신호(SOE)는 다시 버퍼 그룹들(BG1~BGi)의 양측에서 인가될 수 있다.
다른 실시 예에서, 타이밍 제어부(10) 및 출력 회로(360)는, 도 7에 도시된 것과 같이 화소 행 단위로 소스 출력 인에이블 신호(SOE)의 인가 방향 및 그에 따른 데이터 신호의 출력 순서를 교번할 수 있다.
구체적으로, 소스 출력 인에이블 신호(SOE)는 제1 화소 행에 인가되는 데이터 전압에 대하여, 버퍼 그룹들(PG1~PGi)의 양측에서 인가될 수 있다. 그러면, 출력 회로(360)는 소스 출력 인에이블 신호(SOE)에 응답하여, 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)으로부터 제i/2 버퍼 그룹(BG(i/2))과 제i/2+1 버퍼 그룹(BG(i/2+1))까지 순차로, 제1 화소 행에 인가되는 데이터 전압을 출력할 수 있다.
또한, 소스 출력 인에이블 신호(SOE)는 제2 화소 행에 인가되는 데이터 전압에 대하여, 버퍼 그룹들(PG1~PGi)의 중앙에서 인가될 수 있다. 그러면, 출력 회로(360)는 소스 출력 인에이블 신호(SOE)에 응답하여, 제i/2 버퍼 그룹(BG(i/2))과 제i/2+1 버퍼 그룹(BG(i/2+1))으로부터 제1 버퍼 그룹(BG1)과 제i 버퍼 그룹(BGi)까지 순차로, 제2 화소 행에 인가되는 데이터 전압을 출력할 수 있다.
소스 출력 인에이블 신호(SOE)는 제3 화소 행에 인가되는 데이터 전압에 대하여, 버퍼 그룹들(PG1~PGi)의 양측에서 인가될 수 있다.
이와 같은 방식으로 버퍼 그룹들(PG1~PGi)의 데이터 신호 출력 순서는 화소 행 단위로 교번될 수 있다. 이러한 실시 예에서, 가장 지연된 데이터 전압을 수신하는 화소(PX)는 차징 시간이 부족하여 휘도 저하가 발생할 수 있지만, 매 프레임 마다 휘도가 저하되는 화소(PX)의 위치가 변경되므로, 화질 열화가 사용자의 눈에 시인되지 않을 수 있다.
또 다른 실시 예에서, 타이밍 제어부(10) 및 출력 회로(360)는, 도 8에 도시된 것과 같이 프레임 및 화소 행 단위로 소스 출력 인에이블 신호(SOE)의 인가 방향 및 그에 따른 데이터 신호의 출력 순서를 교번할 수 있다.
이와 같은 방식으로 버퍼 그룹들(PG1~PGi)의 데이터 신호 출력 순서는 프레임 단위 및/또는 화소 행 단위로 교번될 수 있다. 이러한 실시 예에서, 가장 지연된 데이터 전압을 수신하는 화소(PX)는 차징 시간이 부족하여 휘도 저하가 발생할 수 있지만, 매 프레임 마다 휘도가 저하되는 화소(PX)의 위치가 변경되므로, 화질 열화가 사용자의 눈에 시인되지 않을 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (19)

  1. 외부로부터 입력되는 영상 신호 및 제어 신호에 기초하여 영상 데이터 및 데이터 구동 제어 신호를 출력하는 타이밍 제어부;
    상기 데이터 구동 제어 신호에 기초하여 상기 영상 데이터에 대응하는 데이터 전압을 출력하는 데이터 구동부; 및
    상기 데이터 전압에 대응하는 영상을 표시하는 표시 패널을 포함하되,
    상기 데이터 구동부는,
    각각이 인접한 하나 이상의 출력 버퍼로 구성된 버퍼 그룹들이 배치되는 버퍼 어레이;
    상기 버퍼 그룹들로 바이어스 전류를 인가하는 바이어스 전류 제어부; 및
    소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 데이터 라인에 인가하는 출력 회로를 포함하는, 표시 장치.
  2. 제1항에 있어서, 상기 출력 회로는,
    상기 버퍼 그룹들 사이에서 상기 소스 출력 인에이블 신호를 기설정된 시간만큼 지연시키는 버퍼 회로를 더 포함하고,
    상기 지연된 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 지연시켜 출력하는, 표시 장치.
  3. 제2항에 있어서, 상기 바이어스 전류 제어부는,
    상기 소스 출력 인에이블 신호의 지연 시간에 대응하여 각각의 버퍼 그룹에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시키는, 표시 장치.
  4. 제3항에 있어서, 상기 버퍼 어레이는,
    적어도 하나의 버퍼 그룹으로 구성된 그룹 파티들을 포함하고,
    상기 바이어스 전류 제어부는,
    상기 그룹 파티들에 대하여 상기 바이어스 전류의 크기를 상이하게 제어하는, 표시 장치.
  5. 제4항에 있어서, 상기 그룹 파티들은,
    동일하거나 상이한 개수의 버퍼 그룹을 포함하는, 표시 장치.
  6. 제5항에 있어서, 상기 바이어스 전류 제어부는,
    상기 소스 출력 인에이블 신호의 지연 시간이 없는 버퍼 그룹으로 구성된 그룹 파티에 디폴트 값의 바이어스 전류를 인가하고, 상기 소스 출력 인에이블 신호의 지연 시간이 증가할수록 상기 그룹 파티에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시키는, 표시 장치.
  7. 제6항에 있어서, 상기 바이어스 전류는,
    상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나에서 인가되는, 표시 장치.
  8. 제6항에 있어서, 상기 타이밍 제어부는,
    상기 그룹 파티에 포함되는 버퍼 그룹의 개수를 지시하기 위한 제1 신호, 상기 바이어스 전류의 상기 디폴트 값을 지시하는 제2 신호 및 상기 바이어스 전류의 순차적 증가량을 지시하는 제3 신호를 상기 바이어스 전류 제어부로 전송하는, 표시 장치.
  9. 제2항에 있어서, 상기 바이어스 전류는,
    상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나의 방향으로 인가되고,
    상기 타이밍 제어부는,
    프레임 및 화소 행 중 적어도 하나의 단위로 상기 소스 출력 인에이블 신호의 인가 방향을 교번하는, 표시 장치.
  10. 제9항에 있어서, 상기 소스 출력 인에이블 신호의 지연 시간은,
    상기 소스 출력 인에이블 신호의 인가 방향에 대응하여 상기 프레임 및 상기 화소 행 중 적어도 하나의 단위로 교번하는, 표시 장치.
  11. 타이밍 제어부가 출력하는 데이터 구동 제어 신호에 기초하여 데이터 전압을 출력하는 데이터 구동부를 포함하는 표시 장치의 제어 방법으로,
    상기 데이터 구동부는,
    각각이 인접한 하나 이상의 출력 버퍼로 구성된 버퍼 그룹들이 배치되는 버퍼 어레이를 포함하고,
    상기 방법은,
    상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계;
    상기 타이밍 제어부가 상기 버퍼 그룹들로 소스 출력 인에이블 신호를 인가하는 단계; 및
    상기 소스 출력 인에이블 신호에 응답하여, 상기 버퍼 그룹들로부터 출력되는 상기 데이터 전압을 순차적으로 데이터 라인에 인가하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 소스 출력 인에이블 신호는,
    상기 버퍼 그룹들 사이에 배치되는 버퍼 회로에 의해 상기 버퍼 그룹들 사이에서 순차적으로 지연되어 인가되는, 방법.
  13. 제12항에 있어서, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는,
    상기 소스 출력 인에이블 신호의 지연 시간에 대응하여 각각의 버퍼 그룹에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시키는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 버퍼 어레이는,
    적어도 하나의 버퍼 그룹으로 구성된 그룹 파티들을 포함하고,
    상기 바이어스 전류는,
    상기 그룹 파티들에 대하여 상이하게 제어되는, 방법.
  15. 제14항에 있어서, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는,
    상기 소스 출력 인에이블 신호의 지연 시간이 없는 버퍼 그룹으로 구성된 그룹 파티에 디폴트 값의 바이어스 전류를 인가하는 단계; 및
    상기 소스 출력 인에이블 신호의 지연 시간이 증가할수록 상기 그룹 파티에 인가되는 상기 바이어스 전류의 크기를 순차적으로 증가시켜 인가하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 상기 바이어스 전류는,
    상기 버퍼 그룹들의 양측 및 상기 버퍼 그룹들의 중앙 중 적어도 하나에서 인가되는, 방법.
  17. 제15항에 있어서, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계 이전에,
    상기 타이밍 제어부가 상기 그룹 파티에 포함되는 버퍼 그룹의 개수를 지시하기 위한 제1 신호, 상기 바이어스 전류의 상기 디폴트 값을 지시하는 제2 신호 및 상기 바이어스 전류의 순차적 증가량을 지시하는 제3 신호를 상기 데이터 구동부로 전송하는 단계를 더 포함하는, 방법.
  18. 제12항에 있어서, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는,
    제1 프레임에서 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계;
    제2 프레임에서 상기 버퍼 그룹들의 중앙에서 양측 방향으로 인가하는 단계; 및
    제3 프레임에서 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계를 포함하는, 방법.
  19. 제12항에 있어서, 상기 버퍼 그룹들로 바이어스 전류를 인가하는 단계는,
    제1 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계;
    제2 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 중앙에서 양측 방향으로 인가하는 단계; 및
    제3 화소 행에 인가되는 데이터 전압에 대응하여, 상기 버퍼 그룹들의 양측에서 중앙 방향으로 상기 바이어스 전류를 인가하는 단계를 포함하는, 방법.
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