KR101903527B1 - 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치 - Google Patents

데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 입력되는 영상 데이터를 데이터 신호로 변환하는 다수의 디지털 아날로그 컨버터들; 및 상기 디지털 아날로그 컨버터들과 각각 연결되어, 상기 데이터 신호를 데이터선들로 전달하는 다수의 버퍼 회로들을 포함하고, 상기 버퍼 회로들 중 적어도 하나의 버퍼 회로는, 입력단이 제1 노드에 연결되고, 출력단이 제2 노드에 연결되는 버퍼; 특정 디지털 아날로그 컨버터의 출력단과 상기 제1 노드 사이에 연결되는 제1 스위칭 소자; 상기 제1 노드와 제3 노드 사이에 연결되는 제2 스위칭 소자; 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제3 스위칭 소자; 및 상기 제3 노드에 연결되는 커패시터를 포함하는 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치에 관한 것이다.

Description

데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치{DATA DRIVER, DRIVING METHOD THEREOF AND DISPLAY DEVICE INCLUDING DATA DRIVER}
본 발명의 실시예는 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 고속 동작이 가능한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device) 및 유기 전계 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시 장치는 데이터선들로 데이터 신호를 공급하기 위한 데이터 구동부, 주사선들로 주사 신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들과 접속되는 화소들을 구비한다.
데이터 구동부는 외부로부터 공급되는 영상 데이터를 이용하여 데이터 신호들을 생성하고, 생성된 데이터 신호들을 데이터선들을 경유하여 패널 내의 화소들로 공급한다. 도 8을 참조하면, 이와 같은 데이터 구동부는 영상 데이터를 데이터 신호들로 변환하는 디지털 아날로그 컨버터(Digital Analog Converter, 610)와 변환된 상기 데이터 신호를 해당 데이터선으로 출력하는 출력 버퍼(620)를 구비한다.
한편, 기술의 발전에 따라서 표시 장치의 프레임 주파수 및 해상도가 증가하고 있다. 이와 같이 프레임 주파수 및 해상도가 증가하는 경우 각 라인을 구동하기 위한 시간이 줄어들게 되고, 이에 따라 데이터 구동부의 고속 동작이 요구된다.
다만, 기존 디지털 아날로그 컨버터(610)의 출력 지연 시간, 기존 출력 버퍼(620)의 출력 지연 시간, 및 패널 로드(Panel Load) 특성과 관련된 화소(PXL) 충방전 지연 시간 등이 불가피하게 발생되므로, 이에 따라 데이터 구동부의 고속 동작에는 그 한계가 존재하였다.
본 발명의 실시예는 화소에 대한 데이터 신호의 정착 시간(Settling Time)을 감소시킴으로써, 고속 동작이 가능한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치를 제공하기 위한 것이다.
또한, 본 발명의 실시예는 소비 전력의 절감과 함께 빠른 화소 정보의 변경이 가능한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치를 제공하기 위함이다.
본 발명의 실시예에 의한 데이터 구동부는, 입력되는 영상 데이터를 데이터 신호로 변환하는 다수의 디지털 아날로그 컨버터들 및 상기 디지털 아날로그 컨버터들과 각각 연결되어, 상기 데이터 신호를 데이터선들로 전달하는 다수의 버퍼 회로들을 포함하고, 상기 버퍼 회로들 중 적어도 하나의 버퍼 회로는, 입력단이 제1 노드에 연결되고, 출력단이 제2 노드에 연결되는 버퍼, 특정 디지털 아날로그 컨버터의 출력단과 상기 제1 노드 사이에 연결되는 제1 스위칭 소자, 상기 제1 노드와 제3 노드 사이에 연결되는 제2 스위칭 소자, 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제3 스위칭 소자 및 상기 제3 노드에 연결되는 커패시터를 포함할 수 있다.
또한, 상기 제1 스위칭 소자와 상기 제3 스위칭 소자는, 동일한 제어 신호에 의해 제어될 수 있다.
또한, 상기 제2 스위칭 소자는, 상기 제1 스위칭 소자와 상이한 제어 신호에 의해 제어될 수 있다.
또한, 제1 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 오프되고 제2 스위칭 소자는 온되며, 제2 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 온되고 제2 스위칭 소자는 오프되며, 제3 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 오프되고 제2 스위칭 소자는 온되며, 제4 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 온되고 제2 스위칭 소자는 오프될 수 있다.
또한, 상기 제1 기간과 상기 제2 기간 사이에 존재하는 제1 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프되고, 상기 제2 기간과 상기 제3 기간 사이에 존재하는 제2 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프되며, 상기 제3 기간과 상기 제4 기간 사이에 존재하는 제3 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프될 수 있다.
또한, 상기 제1 기간 및 상기 제2 기간 동안 상기 디지털 아날로그 컨버터로 제1 영상 데이터가 입력되고, 상기 제3 기간 및 상기 제4 기간 동안 상기 디지털 아날로그 컨버터로 상기 제1 영상 데이터와 상이한 제2 영상 데이터가 입력될 수 있다.
또한, 상기 제1 기간, 상기 제2 기간, 상기 제3 기간, 및 상기 제4 기간은 순차적으로 진행될 수 있다.
또한, 상기 버퍼는, 제1 증폭기 제어 신호를 입력받아 동작하는 초퍼 안정화 증폭기(chopper stabilized amplifier)일 수 있다.
또한, 상기 버퍼 회로는, 제2 증폭기 제어 신호와 상기 제2 스위칭 소자의 제어 신호를 입력받아 상기 제1 증폭기 제어 신호를 생성하는 논리 회로를 더 포함할 수 있다.
또한, 상기 논리 회로는, XOR 게이트(XOR gate)일 수 있다.
본 발명의 실시예에 의한 데이터 구동부의 구동 방법은, (a) 디지털 아날로그 컨버터가 제2 영상 데이터를 입력받고, 상기 디지털 아날로그 컨버터의 출력단을 상기 제2 영상 데이터에 상응하는 전압으로 충전함과 동시에, 버퍼의 입력단을 제1 영상 데이터에 상응하는 전압으로 유지하는 단계 및 (b) 상기 디지털 아날로그 컨버터의 출력단 전압을 상기 버퍼의 입력단으로 인가하는 단계를 포함할 수 있다.
또한, (c) 상기 디지털 아날로그 컨버터가 제3 영상 데이터를 입력받고, 상기 디지털 아날로그 컨버터의 출력단을 상기 제3 영상 데이터에 상응하는 전압으로 충전함과 동시에, 버퍼의 입력단을 제2 영상 데이터에 상응하는 전압으로 유지하는 단계를 더 포함할 수 있다.
또한, 상기 (a) 단계에서는, 상기 디지털 아날로그 컨버터의 출력단과 상기 버퍼의 입력단 사이에 연결된 제1 스위칭 소자가 오프되고, 상기 버퍼의 입력단과 커패시터 사이에 연결된 제2 스위칭 소자가 온되는 것을 특징으로 할 수 있다.
또한, 상기 (b) 단계에서는, 상기 버퍼의 출력단 전압을 커패시터로 전달하여, 상기 커패시터의 전압을 상기 제2 영상 데이터에 상응하는 전압으로 변화시키는 것을 특징으로 할 수 있다.
또한, 상기 (b) 단계에서는, 상기 버퍼의 출력단과 상기 커패시터 사이에 연결된 제3 스위칭 소자가 온되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 의한 표시 장치는, 상술한 데이터 구동부를 포함할 수 있다.
이상 살펴본 바와 같은 본 발명의 실시예에 따르면, 화소에 대한 데이터 신호의 정착 시간을 감소시킴으로써, 고속 동작이 가능한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면 소비 전력의 절감과 함께 빠른 화소 정보의 변경이 가능한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 의한 표시 장치를 나타낸 도면이다.
도 2a는 본 발명의 실시예에 의한 데이터 구동부를 나타낸 도면이고, 도 2b는 본 발명의 다른 실시예에 의한 데이터 구동부를 나타낸 도면이다.
도 3은 본 발명의 실시예에 의한 버퍼 회로의 구성을 보다 자세히 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 의한 데이터 구동부의 구동 방법을 설명하기 위한 파형도이다.
도 5는 본 발명의 실시예에 의한 데이터 구동부의 변형 동작을 설명하기 위한 파형도이다.
도 6a는 본 발명의 다른 실시예에 의한 버퍼 회로를 나타낸 도면이고, 도 6b는 도 6a에 도시된 버퍼 회로의 동작을 설명하기 위한 파형도이다.
도 7a는 본 발명의 또 다른 실시예에 의한 버퍼 회로를 나타낸 도면이고, 도 7b는 도 7a에 도시된 버퍼 회로의 동작을 설명하기 위한 파형도이다.
도 8은 종래의 데이터 구동부를 나타낸 도면이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 데이터 구동부, 이의 구동 방법 및 데이터 구동부를 포함하는 표시 장치에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 의한 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 데이터선들(D1~Dm) 및 주사선들(S1~Sn)과 접속되도록 위치되는 복수의 화소들(PXL)을 포함할 수 있다. 이때, 화소들(PXL)은 각각 데이터 신호에 대응하여 소정 휘도의 빛을 외부로 출력할 수 있다.
예를 들어, 상기 화소부(100)는 유기 전계 발광 표시 패널(Organic Light Emitting Display Panel) 또는 액정 패널(Liquid Crystal Display Panel) 등으로 구현될 수 있다.
화소부(100)가 유기 전계 발광 표시 패널로 설정되는 경우, 각각의 화소들(PXL)은 구동 트랜지스터(미도시)를 포함하는 복수의 트랜지스터들(미도시)과 유기 발광 다이오드(미도시)를 구비할 수 있다.
예를 들어, 제i 주사선(Si) 및 제j 데이터선(Dj)과 연결된 일 화소(PXL)의 경우, 상기 화소(PXL)는 제i 주사선(Si)으로 주사 신호가 공급될 때 선택되어 제j 데이터선(Dj)으로부터 데이터 신호를 공급받을 수 있다. 이후, 상기 화소(PXL)에 포함된 구동 트랜지스터는 데이터 신호에 대응하는 전류를 유기 발광 다이오드로 공급하고, 이에 따라 유기 발광 다이오드에서는 소정 휘도의 빛이 생성될 수 있다.
한편, 화소부(100)가 액정 표시 패널로 설정되는 경우, 화소(PXL)들 각각은 스위칭 트랜지스터(미도시) 및 액정 커패시터(미도시)를 구비할 수 있다.
예를 들어, 제i 주사선(Si) 및 제j 데이터선(Dj)과 연결된 일 화소(PXL)의 경우, 상기 화소(PXL)는 제i 주사선(Si)으로 주사 신호가 공급될 때 선택되어 제j 데이터선(Dj)으로부터 데이터 신호를 공급받을 수 있다. 이후, 상기 화소(PXL)는 데이터 신호에 대응하여 액정의 투과율을 제어함으로써 소정 휘도의 빛이 외부로 출력되도록 제어할 수 있다.
추가적으로, 도 1에서는 화소(PXL)가 하나의 데이터선(Dj) 및 하나의 주사선(Si)과 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 화소(PXL)의 회로구조에 대응하여 다양한 신호선들이 추가로 접속될 수 있다. 또한, 본 발명의 실시예에서 각 화소(PXL)는 현재 공지된 다양한 형태로 구현될 수 있다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터들(RGB)을 이용하여 데이터 신호들을 생성할 수 있다. 데이터 구동부(120)에서 생성된 데이터 신호들은 각각의 채널에 위치된 버퍼 회로(미도시)를 경유하여 데이터선들(D1~Dm)로 공급될 수 있다.
또한, 본 발명의 실시예에 의한 표시 장치에서는, 감마 전압부(150)가 추가 설치될 수 있다. 도 1에서는 감마 전압부(150)가 데이터 구동부(120)의 외부에 위치하는 경우를 도시하였으나 그에 제한되지는 않으며, 일례로 감마 전압부(150)는 데이터 구동부(120)의 내부에 위치할 수 있다.
감마 전압부(150)는 복수의 감마 전압들(Vgamma)을 데이터 구동부(120)로 공급할 수 있다. 데이터 구동부(120)는 영상 데이터(RGB)의 계조에 대응하여 복수의 감마 전압들 중 어느 하나를 선택함으로써 데이터 신호를 생성할 수 있다.
주사 구동부(110)는 주사선들(S1~Sn)로 주사 신호들을 공급할 수 있다. 일례로, 주사 구동부(110)는 주사선들(S1~Sn)로 주사 신호를 순차적으로 공급할 수 있다. 주사선들(S1~Sn)로 주사 신호가 순차적으로 공급되면 화소들(PXL)이 수평 라인 단위로 선택될 수 있다. 데이터선들(D1~Dm)로 공급되는 데이터 신호는 주사 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다. 이와 같은 주사 구동부(110)는 표시 패널에 실장되거나, 별도의 구성요소(예를 들어, 연성 회로 기판(Flexible Printed Circuit Board))를 통해 표시 패널과 연결될 수 있다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여, 게이트 제어 신호를 주사 구동부(110)로 공급하고, 또한 데이터 제어신호를 데이터 구동부(120)로 공급할 수 있다.
게이트 제어 신호에는 게이트 스타트 펄스(Gate Start Pulse: GSP) 및 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock: GSC)이 포함될 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 주사 신호의 타이밍을 제어할 수 있고, 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭 신호를 의미할 수 있다.
데이터 제어 신호에는 소스 스타트 펄스(Source Start Pulse: SSP), 소스 샘플링 클럭(Source Sampling Clock: SSC) 및 소스 출력 인에이블 신호(Source Output Enable: SOE) 등이 포함될 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어할 있고, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어할 수 있다. 또한, 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어할 수 있다.
호스트 시스템(140)은 소정의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급할 수 있다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급할 수 있다.
도 2a는 본 발명의 실시예에 의한 데이터 구동부를 나타낸 도면이고, 도 2b는 본 발명의 다른 실시예에 의한 데이터 구동부를 나타낸 도면이다.
도 2a를 참조하면, 본 발명의 실시예에 의한 데이터 구동부(120)는 디지털 아날로그 변환부(210) 및 버퍼부(220)를 포함할 수 있다.
디지털 아날로그 변환부(210)는 디지털 형태의 영상 데이터(RGB1~RGBm)를 입력받고, 이를 이용하여 아날로그 형태의 데이터 신호들(DS1~DSm)을 생성할 수 있다. 이를 위하여, 디지털 아날로그 변환부(210)는 각각의 데이터 채널에 위치하는 다수의 디지털 아날로그 컨버터들(211)을 포함할 수 있다.
각각의 디지털 아날로그 컨버터들(211)은 자신에게 공급된 영상 데이터(RGB1~RGBm)의 계조에 대응하여 감마 전압들(Vgamma) 중 어느 하나를 선택하고, 선택된 감마 전압(Vgamma)을 데이터 신호들(DS1~DSm)로서 버퍼부(220)로 공급할 수 있다.
버퍼부(220)는 디지털 아날로그 변환부(210)로부터 데이터 신호들(DS1~DSm)을 전달받고, 이를 버퍼링하여 데이터선들(D1~Dm)로 전달할 수 있다. 이를 위하여, 버퍼부(220)는 디지털 아날로그 컨버터들(211)과 각각 연결되는 다수의 버퍼 회로들(221)을 포함할 수 있다.
도 2b를 참조하면, 본 발명의 다른 실시예에 의한 데이터 구동부(120')는 입력부(300)를 더 포함할 수 있다.
입력부(300)는 데이터 제어 신호(SSP, SSC, SOE)에 대응하여 타이밍 제어부(130)로부터 영상 데이터(RGB)를 공급받을 수 있다. 이를 위하여, 입력부(300)는 쉬프트 레지스터부(301), 샘플링 래치부(302) 및 홀딩 래치부(303)를 구비할 수 있다.
쉬프트 레지스터부(301)는 타이밍 제어부(130)로부터 소스 스타트 펄스(SSP) 및 소스 샘플링 클럭(SSC)을 공급받을 수 있다. 소스 샘플링 클럭(SSC)을 공급받은 쉬프트 레지스터부(301)는 소스 샘플링 클럭(SSC)의 1주기마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 순차적으로 샘플링 펄스(SP)를 생성할 수 있다. 이를 위하여, 쉬프트 레지스터부(301)는 복수의 쉬프트 레지스터들을 구비할 수 있다.
샘플링 래치부(302)는 쉬프트 레지스터부(301)로부터 순차적으로 공급되는 샘플링 펄스(SP)에 대응하여 영상 데이터(RGB)를 순차적으로 저장할 수 있다. 일례로, 샘플링 래치부(302)는 샘플링 펄스(SP)에 대응하여 하나 이상의 데이터 채널에 대응하는 영상 데이터(RGB)를 순차적으로 저장할 수 있다. 이를 위하여, 샘플링 래치부(302)는 하나 이상의 데이터 채널에 대응한 영상 데이터(RGB)를 저장할 수 있는 복수의 샘플링 래치들을 구비할 수 있다.
홀딩 래치부(303)는 소스 출력 인에이블 신호(SOE)가 입력될 때 샘플링 래치부(302)로부터 영상 데이터(RGB)를 입력받아 저장할 수 있다. 이 경우, 홀딩 래치부(303)는 샘플링 래치부(302)에 저장된 영상 데이터(RGB)들을 동시에 공급받을 수 있다. 또한, 홀딩 래치부(303)는 소스 출력 인에이블 신호(SOE)가 입력될 때 자신에게 저장된 영상 데이터(RGB)들을 디지털 아날로그 변환부(210)로 공급할 수 있다. 이를 위하여, 홀딩 래치부(303)는 하나 이상의 데이터 채널에 대응한 영상 데이터(RGB)를 저장할 수 있는 복수의 홀딩 래치들을 구비할 수 있다.
한편, 도 2b에서는 입력부(300)가 쉬프트 레지스터부(301), 샘플링 래치부(302) 및 홀딩 래치부(303)를 포함하는 구성을 도시하였으나 이에 한정되지는 않는다. 일례로, 입력부(300)는 현재 공지된 다양한 형태로 변형될 수 있다.
도 3은 본 발명의 실시예에 의한 버퍼 회로의 구성을 보다 자세히 설명하기 위한 도면이다. 특히, 도 3에서는 제j 데이터선(Dj)과 관련된 데이터 구동부(120)의 디지털 아날로그 컨버터(211)와 버퍼 회로(221)를 도시하였으며, 본 발명의 동작을 이해하기 위한 패널 로드(Panel Load)와, 제j 데이터선(Dj) 및 제i 주사선(Si)과 연결된 화소(PXL1)를 함께 도시하였다. 또한, 패널 로드는 저항 및 커패시터 모델로 도식화하였으며, 화소(PXL1)는 제i 주사선(Si)과 연결된 트랜지스터(T) 및 커패시터(C)의 간략한 형태로 도시하였다.
도 3을 참조하면, 디지털 아날로그 컨버터(211)는 자신에게 공급된 영상 데이터(RGBj)의 계조에 대응하여 감마 전압들(Vgamma) 중 어느 하나를 선택하고, 선택된 감마 전압(Vgamma)을 데이터 신호로서 버퍼 회로(221)로 공급할 수 있다.
또한, 본 발명의 실시예에 의한 버퍼 회로(221)는 버퍼(BF), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 및 커패시터(Ch)를 포함할 수 있다.
버퍼(BF)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 구체적으로, 버퍼(BF)의 입력단은 제1 노드(N1)에 연결되고, 버퍼(BF)의 출력단은 제2 노드(N2)에 연결될 수 있다.
또한, 버퍼(BF)는 전압 팔로워(Voltage Follower) 방식의 연산 증폭기로 구현될 수 있다. 이를 위하여, 버퍼(BF)의 반전 입력단은 버퍼(BF)의 출력단과 연결될 수 있으며, 이때 버퍼(BF)의 비반전 입력단은 제1 노드(N1)에 연결될 수 있다.
제1 스위칭 소자(SW1)는 디지털 아날로그 컨버터(211)의 출력단(N0)과 제1 노드(N1) 사이에 연결될 수 있다. 예를 들어, 제1 스위칭 소자(SW1)의 일단자는 디지털 아날로그 컨버터(211)의 출력단(N0)에 연결되고, 제1 스위칭 소자(SW1)의 타단자는 제1 노드(N1)에 연결될 수 있다.
또한, 제1 스위칭 소자(SW1)는 제1 제어 신호(C1)에 의해 동작이 제어될 수 있다. 예를 들어, 제1 스위칭 소자(SW1)는 제1 제어 신호(C1)에 대응하여 온(On) 또는 오프(Off)될 수 있다.
제2 스위칭 소자(SW2)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 예를 들어, 제2 스위칭 소자(SW2)의 일단자는 제1 노드(N1)에 연결되고, 제2 스위칭 소자(SW2)의 타단자는 제3 노드(N3)에 연결될 수 있다.
또한, 제2 스위칭 소자(SW2)는 제2 제어 신호(C2)에 의해 동작이 제어될 수 있다. 예를 들어, 제2 스위칭 소자(SW2)는 제2 제어 신호(C2)에 대응하여 온 또는 오프될 수 있다.
제3 스위칭 소자(SW3)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 예를 들어, 제3 스위칭 소자(SW3)의 일단자는 제2 노드(N2)에 연결되고, 제3 스위칭 소자(SW3)의 타단자는 제3 노드(N3)에 연결될 수 있다.
또한, 제3 스위칭 소자(SW3)는 제3 제어 신호(C3)에 의해 동작이 제어될 수 있다. 예를 들어, 제3 스위칭 소자(SW3)는 제3 제어 신호(C3)에 대응하여 온 또는 오프될 수 있다.
이때, 제1 제어 신호(C1)와 제3 제어 신호(C3)는 동일한 제어 신호로 설정될 수 있다. 따라서, 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)는 동시에 온 및 오프될 수 있다.
커패시터(Ch)는 제3 노드(N3)에 연결될 수 있다. 예를 들어, 커패시터(Ch)의 일단자는 제3 노드(N3)에 연결되고, 커패시터(Ch)의 타단자는 접지(Ground)에 연결될 수 있다.
제1 노드(N1)는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 버퍼(BF)의 입력단이 공통적으로 접속되는 노드로 정의될 수 있고, 제2 노드(N2)는 버퍼(BF)의 출력단, 제j 데이터선(Dj), 및 제3 스위칭 소자(SW3)가 공통적으로 접속되는 노드로 정의될 수 있으며, 제3 노드(N3)는 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 및 커패시터(Ch)가 공통적으로 접속되는 노드로 정의될 수 있다.
앞서 설명한 스위칭 소자들(SW1, SW2, SW3)은 다양한 형태로 구현될 수 있다. 예를 들어, 스위칭 소자들(SW1, SW2, SW3)은 릴레이(Relay), CMOS(Complementary Metal Oxide Semiconductor) 스위치, PMOS, NMOS, BJT(Bipolar Junction Transistor), FET(Field Effect Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), TFT(Thin Film Transistor) 또는 이들끼리의 동종간 또는 이종간의 결합에 의해 형성될 수 있다.
도 4는 본 발명의 실시예에 의한 데이터 구동부의 구동 방법을 설명하기 위한 파형도이다.
도 3 및 도 4를 참조하여, 본 발명의 실시예에 의한 데이터 구동부(120)의 동작 방법을 설명하도록 한다.
먼저, 제1 기간(P1) 동안에는 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 오프되고, 제2 스위칭 소자(SW2)가 온될 수 있다.
또한, 제1 기간(P1)에는 디지털 아날로그 컨버터(211)로 제1 영상 데이터(data1)가 입력되며, 이에 따라 디지털 아날로그 컨버터(211)는 상기 제1 영상 데이터(data1)에 대응하는 감마 전압을 선택하고, 선택된 감마 전압을 데이터 신호로서 출력단(N0)에 출력할 수 있다.
따라서, 디지털 아날로그 컨버터(211)의 출력단(N0)의 전압은 이전 영상 데이터(data0)에 상응하는 전압(v0)에서 현재 영상 데이터(data1)에 상응하는 전압(v1)으로 변화될 수 있다.
다만, 제1 스위칭 소자(SW1)가 오프 상태이므로, 제1 노드(N1)의 전압은 이전 영상 데이터(data0)에 상응하는 전압(v0)을 유지하게 된다. 또한, 제2 노드(N2)의 전압 역시 이전 영상 데이터(data0)에 상응하는 전압(v0)을 가지게 되며, 화소단(Np)의 전압은 소정의 정착 시간이 지난 뒤 이전 영상 데이터(data0)에 상응하는 전압(v0)으로 안정화될 수 있다.
제2 기간(P2) 동안에는 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 온되고, 제2 스위칭 소자(SW2)가 오프될 수 있다.
또한, 제2 기간(P2)에도 디지털 아날로그 컨버터(211)로 제1 영상 데이터(data1)가 계속적으로 입력되므로, 디지털 아날로그 컨버터(211)의 출력단(N0)은 제1 영상 데이터(data1)에 상응하는 전압(v1)을 유지할 수 있다.
제1 스위칭 소자(SW1)가 온 상태가 되므로, 제1 노드(N1)의 전압은 제1 영상 데이터(data1)에 상응하는 전압(v1)으로 변화될 수 있다.
또한, 버퍼(BF)에 의하여 제1 노드(N1)의 전압이 제2 노드(N2)로 지연 전달되므로, 제2 노드(N2)의 전압 역시 제1 영상 데이터(data1)에 상응하는 전압(v1)을 향해 점차적으로 변화될 수 있다.
또한, 제3 스위칭 소자(SW3)가 온 상태가 되므로 커패시터(Ch)는 제2 노드(N2)의 전압을 충전할 수 있으며, 화소단(Np)의 전압은 패널 로드의 영향에 따라 다소 지연된 상태로 전압값이 변화될 수 있다.
제3 기간(P3) 동안에는 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 오프되고, 제2 스위칭 소자(SW2)가 온될 수 있다.
또한, 제3 기간(P3)에는 디지털 아날로그 컨버터(211)로 제2 영상 데이터(data2)가 입력되며, 이에 따라 디지털 아날로그 컨버터(211)는 상기 제2 영상 데이터(data2)에 대응하는 감마 전압을 선택하고, 선택된 감마 전압을 데이터 신호로서 출력단(N0)에 출력할 수 있다.
이때, 제2 영상 데이터(data2)는 제1 영상 데이터(data1)와 상이한 값을 가질 수 있다.
따라서, 디지털 아날로그 컨버터(211)의 출력단(N0)의 전압은 이전 영상 데이터(data1)에 상응하는 전압(v1)에서 현재 영상 데이터(data2)에 상응하는 전압(v2)으로 변화될 수 있다.
다만, 제1 스위칭 소자(SW1)가 오프 상태이고, 제2 스위칭 소자(SW2)가 온 상태이므로, 제1 노드(N1)의 전압은 커패시터(Ch)에 의하여 제1 영상 데이터(data1)에 상응하는 전압(v1)을 유지하게 된다.
따라서, 버퍼(BF)를 통한 제2 노드(N2)의 전압 역시 제1 영상 데이터(data1)에 상응하는 전압(v1)을 유지할 수 있으며, 이에 따라 결국 화소단(Np)의 전압은 소정의 정착 시간(Tdelay)이 지난 뒤 제1 영상 데이터(data1)에 상응하는 전압(v1)으로 안정화될 수 있다.
제1 기간(P1)을 통해 출력 전압이 안정화되기까지 오래 걸리는 디지털 아날로그 컨버터(211)의 출력단(N0)을 미리 제1 영상 데이터(data1)에 상응하는 전압(v1)으로 충전시킴으로써, 화소단(Np)의 전압이 제1 영상 데이터(data1)에 상응하는 전압(v1)을 갖기까지 걸리는 시간(Tdelay)을 단축시킬 수 있다.
즉, 디지털 아날로그 컨버터(211)의 출력단(N0)을 변경된 제1 영상 데이터(data1)에 상응하는 전압(v1)로 충전하는 동안, 커패시터(Ch)를 사용하여 버퍼(BF)의 입력단을 디지털 아날로그 컨버터(211)의 이전 출력 전압(v0)으로 유지하고, 화소단(Np)을 상기 v0 전압으로 충전하게 된다. 화소단(Np)의 전압이 상기 v0 전압으로 수렴하여 화소(PXL1)에 대한 데이터 전달이 끝나고, 제1 영상 데이터(data1)에 상응하는 전압(v1)으로 충전을 시작하면, 디지털 아날로그 컨버터(211)의 출력단(N0)이 이미 충전된 상태이기 때문에, 제1 노드(N1)와 제2 노드(N2)를 통해 화소단(Np)이 상기 v1 전압을 출력하는데 걸리는 시간이 줄어들게 된다.
제4 기간(P4)에서는 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 온되고, 제2 스위칭 소자(SW2)가 오프될 수 있다.
또한, 제4 기간(P4)에도 디지털 아날로그 컨버터(211)로 제2 영상 데이터(data2)가 계속적으로 입력되므로, 디지털 아날로그 컨버터(211)의 출력단(N0)은 제2 영상 데이터(data2)에 상응하는 전압(v2)을 유지할 수 있다.
이에 따라, 제1 스위칭 소자(SW1)가 온 상태가 되므로, 제1 노드(N1)의 전압은 제2 영상 데이터(data2)에 상응하는 전압(v2)으로 변화될 수 있다.
또한, 버퍼(BF)에 의하여 제1 노드(N1)의 전압이 제2 노드(N2)로 지연 전달되므로, 제2 노드(N2)의 전압 역시 제2 영상 데이터(data2)에 상응하는 전압(v2)을 향해 점차적으로 변화될 수 있다.
또한, 제3 스위칭 소자(SW3)가 온 상태가 되므로 커패시터(Ch)는 제2 노드(N2)의 전압을 유지할 수 있으며, 화소단(Np)의 전압은 패널 로드의 영향에 따라 다소 지연된 상태로 v1에 해당하는 전압값으로 변화하게 된다.
결국, 제3 기간(P3)을 통해 커패시터(Ch)에 저장된 전압(v1)으로 버퍼(BF)의 입력단인 제1 노드(N1)을 유지하면서 화소단(Np)의 전압을 원하는 전압(v1)으로 충전하는 동시에, 출력 전압이 안정화되기까지 오래 걸리는 디지털 아날로그 컨버터(211)의 출력단(N0)을 미리 제2 영상 데이터(data2)에 상응하는 전압(v2)으로 충전시킴으로써, 추후 화소단(Np)의 전압이 제2 영상 데이터(data2)에 상응하는 전압(v2)을 갖기까지 걸리는 정착 시간(Tdelay)을 단축시킬 수 있다.
한편, 감마 전압부(150)와 버퍼(BF)의 구동 능력을 키워 데이터 구동부(120)를 고속 동작시키기 위하여, 해당 구성의 바이어스 전류를 증가시키는 방안도 고려할 수 있으나, 이는 표시 장치의 소비 전력이 증가하게 되는 문제점이 있다.
그러나, 본 발명의 실시예에 의하면 디지털 아날로그 컨버터(211)에 의한 출력 지연 시간을 제거할 수 있어, 바이어스 전류를 증가시키지 않고도 고속 동작이 가능한 바, 상기 방안 대비 소비 전력의 절감을 달성할 수 있다.
도 4에서 제5 기간(P5)의 동작은 제1 기간(P1) 및 제3 기간(P3)의 동작과 동일하며, 제2 기간(P2)과 제4 기간(P4)은 동일한 기능 동작을 수행할 수 있다.
대표로, 제1 기간(P1)은 패널 로드의 영향으로 충분히 충전되지 않은 화소단(Np)을 완벽하게 충전함으로써 원하는 화소 정보를 화소(PXL1)에 기입함과 동시에, 디지털 아날로그 컨버터(211)의 출력 전압을 새로운 입력 디지털 데이터에 상응하여 생성하는 두 가지의 기능을 수행한다. 또한, 제2 기간(P2)에서는 버퍼(BF)의 출력 전압이 입력 전압에 해당하는 전압으로 전환되는 과정을 포함한다.
도 8에 도시된 종래 데이터 구동부의 경우, 디지털 아날로그 컨버터(610)의 충방전 동작과 버퍼(620)의 동작은 항상 연결되어 있었으나, 본 발명의 경우 디지털 아날로그 컨버터(211)의 동작과 버퍼(BF)의 동작을 일정 시간 구간 병렬 혹은 파이프 라인 동작이 가능하게 함으로써, 새로운 영상 데이터(data)에 상응하는 전압을 갖기까지 걸리는 정착 시간(Tdelay)을 병렬로 동작하는 구간만큼 줄일 수 있는 특징을 지닌다.
즉, 도 4에 도시된 바와 같이, 본 발명의 정착 시간(Tdelay)이 종래 기술의 정착 시간(Td)에 비해 짧은 것을 알 수 있다.
한편, 도 4에서는 각 제어 신호(C1, C2, C3)가 하이 레벨일 때 각 스위칭 소자(SW1, SW2, SW3)가 턴-온되고, 각 제어 신호(C1, C2, C3)가 로우 레벨일 때 각 스위칭 소자(SW1, SW2, SW3)가 턴-오프되는 것으로 도시하였으나, 이에 제한되는 것은 아니며, 이는 각 스위칭 소자(SW1, SW2, SW3)의 구조에 따라 다르게 설정될 수 있다.
예를 들어, 각 스위칭 소자(SW1, SW2, SW3)는 각 제어 신호(C1, C2, C3)가 로우 레벨일 때 턴-온되고, 각 제어 신호(C1, C2, C3)가 하이 레벨일 때 턴-오프 될 수 있다.
또한, 제1 기간(P1), 제3 기간(P3) 및 제5 기간(P5)동안 각 제어 신호(C1, C2, C3)의 위상은 동일하게 설정되고, 제2 기간(P2) 및 제4 기간(P4) 동안 각 제어 신호(C1, C2, C3)의 위상은 동일하게 설정될 수 있다.
도 5는 본 발명의 실시예에 의한 데이터 구동부의 변형 동작을 설명하기 위한 파형도이다. 여기서는 상술한 실시예와 차이가 있는 부분을 중심으로 설명을 진행하며, 중복되는 부분에 대해서는 그 설명을 생략하도록 한다.
도 4에 도시된 바와 같이 버퍼 회로(221)의 제2 스위칭 소자(SW2)는 다른 스위칭 소자들(SW1, SW3)과 중첩 동작(Overlapping Operation)을 수행할 수 있다. 즉, 제2 스위칭 소자(SW2)의 라이징(rising) 및 폴링 에지(falling edge)는 각각 다른 스위칭 소자들(SW1, SW3)의 폴링 및 라이징 에지와 일치할 수 있다. 다시 말해, 제2 스위칭 소자(SW2)는 다른 스위칭 소자들(SW1, SW3)과 상보적으로 온 오프될 수 있다.
이에 반해, 도 5에 도시된 바와 같이 버퍼 회로(221)의 제2 스위칭 소자(SW2)는 다른 스위칭 소자들(SW1, SW3)과 비중첩 동작(Non-Overlapping Operation)을 수행할 수 있다
이는 구동의 안정성을 향상시키기 위한 것으로서, 제2 스위칭 소자(SW2)와 관련된 제어 신호(C2)의 라이징(rising) 및 폴링 에지(falling edge)가 각각 다른 스위칭 소자들(SW1, SW3)과 관련된 제어 신호(C1, C3)의 폴링 및 라이징 에지와 비일치하도록 설정될 수 있다.
이를 위하여, 도 5에 도시된 바와 같은 별도의 추가 기간들(A0, A1, A2, A3, A4)가 설정될 수 있다. 별도의 추가 기간들(A0, A1, A2, A3, A4)에서는 스위칭 소자들(SW1, SW2, SW3)이 전체적으로 오프 상태를 유지할 수 있다.
예를 들어, 제0 추가 기간(A0)은 앞서 설명한 제1 기간(P1) 전에 진행될 수 있다. 제0 추가 기간(A0)에서는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 제3 스위칭 소자(SW3)가 오프 상태를 유지할 수 있다.
또한, 제1 기간(P1)에서는 디지털 아날로그 컨버터(211)로 제1 영상 데이터(data1)가 입력되기 시작하는데, 제1 영상 데이터(data1)는 제2 제어 신호(C2)의 라이징 에지 이후에 디지털 아날로그 컨버터(211)로 공급될 수 있다.
즉, 제2 제어 신호(C2)의 천이 시점 이후 안정 기간에서 신규 영상 데이터가 디지털 아날로그 컨버터(211)로 입력될 수 있다.
제1 추가 기간(A1)은 앞서 설명한 제1 기간(P1)과 제2 기간(P2) 사이에 위치할 수 있다. 제1 추가 기간(A1)에서는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 제3 스위칭 소자(SW3)가 오프 상태를 유지할 수 있다.
또한, 제2 추가 기간(A2)은 앞서 설명한 제2 기간(P2)과 제3 기간(P3) 사이에 위치할 수 있다. 제2 추가 기간(A2)에서는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 제3 스위칭 소자(SW3)가 오프 상태를 유지할 수 있다.
또한, 제3 기간(P3)에서는 디지털 아날로그 컨버터(211)로 제2 영상 데이터(data2)가 입력되기 시작하는데, 제2 영상 데이터(data2)는 제2 제어 신호(C2)의 라이징 에지 이후에 디지털 아날로그 컨버터(211)로 공급될 수 있다.
즉, 제2 제어 신호(C2)의 천이 시점 이후 안정 기간에서 신규 영상 데이터가 디지털 아날로그 컨버터(211)로 입력될 수 있다.
제3 추가 기간(A3)은 앞서 설명한 제3 기간(P3)과 제4 기간(P4) 사이에 위치할 수 있다. 제3 추가 기간(A3)에서는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 제3 스위칭 소자(SW3)가 오프 상태를 유지할 수 있다.
또한, 제4 추가 기간(A4)은 앞서 설명한 제4 기간(P4) 이후에 진행될 수 있다. 제4 추가 기간(A4)에서는 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 및 제3 스위칭 소자(SW3)가 오프 상태를 유지할 수 있다.
제5 기간(P5)에서는 디지털 아날로그 컨버터(211)로 제3 영상 데이터(data3)가 입력되기 시작하는데, 제3 영상 데이터(data3)는 제2 제어 신호(C2)의 라이징 에지 이후에 디지털 아날로그 컨버터(211)로 공급될 수 있다.
즉, 제2 제어 신호(C2)의 천이 시점 이후 안정 기간에서 신규 영상 데이터가 디지털 아날로그 컨버터(211)로 입력될 수 있다.
도 6a는 본 발명의 다른 실시예에 의한 버퍼 회로를 나타낸 도면이고, 도 6b는 도 6a에 도시된 버퍼 회로의 동작을 설명하기 위한 파형도이다.
도 6a를 참조하면, 본 발명의 다른 실시예에 의한 버퍼 회로(221')에서는 버퍼(BF_C)가 초퍼 안정화 증폭기(chopper stabilized amplifier)로 설정될 수 있다.
이를 통해, 앞서 설명한 버퍼 회로(221)에서 발생할 수 있는 오프셋(offset)을 제거할 수 있다.
앞서 설명한 버퍼 회로(221)의 경우, 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 온되고 제2 스위칭 소자(SW2)가 오프되는 샘플 모드(sample mode)로 동작 후, 제1 스위칭 소자(SW1)와 제3 스위칭 소자(SW3)가 오프되고 제2 스위칭 소자(SW2)가 온되는 홀드 모드(hold mode)로 동작하게 된다. 이러한 홀드 모드에서 출력 오프셋 값은 두 배가 된다.
따라서, 출력 오프셋을 제거할 수 있는 초퍼 안정화 증폭기를 버퍼(BF_C)로 사용한다면, 출력 오프셋을 효율적으로 제거할 수 있다.
도 6b를 참조하면, 이러한 초퍼 안정화 증폭기는 제1 증폭기 제어 신호(CK1)에 의해 동작이 제어될 수 있다.
예를 들어, 제1 증폭기 제어 신호(CK1)는 제1 기간(P1)에서 제2 제어 신호(C2)와 동일한 레벨로 설정되고, 제2 및 제3 기간(P2, P3)에서 제1 및 제3 제어 신호(C1, C3)와 동일한 레벨로 설정되며, 제4 및 제5 기간(P4, P5)에서 제2 제어 신호(C2)와 동일한 레벨로 설정될 수 있다.
초퍼 안정화 증폭기의 동작 방식은 이미 공지되었는 바, 여기서는 자세한 설명을 생략하도록 한다.
도 7a는 본 발명의 또 다른 실시예에 의한 버퍼 회로를 나타낸 도면이고, 도 7b는 도 7a에 도시된 버퍼 회로의 동작을 설명하기 위한 파형도이다.
도 7a를 참조하면, 본 발명의 또 다른 실시예에 의한 버퍼 회로(221'')는 논리 회로(LG)를 더 포함할 수 있다.
논리 회로(LG)는 제2 증폭기 제어 신호(CK2)와 제2 스위칭 소자(SW2)의 제어 신호(C2)를 입력받아, 제1 증폭기 제어 신호(CK1)를 생성할 수 있다.
이때, 상기 논리 회로(LG)는 배타적 논리합(exclusive or)을 구현한 디지털 논리 회로인 XOR 게이트(XOR gate)로 설정될 수 있다.
도 7b를 참조하면, 제2 증폭기 제어 신호(CK2)는 제1 및 제2 기간(P1, P2)에서 제1 및 제3 제어 신호(C1, C3)와 동일한 레벨로 설정되고, 제3 및 제4 기간(P4)에서 제2 제어 신호(C2)와 동일한 레벨로 설정되며, 제5 기간(P5)에서 제1 및 제3 제어 신호(C1, C3)와 동일한 레벨로 설정될 수 있다.
이에 따라, XOR 게이트로 설정된 논리 회로(LG)의 경우, 제2 증폭기 제어 신호(CK2)와 제2 제어 신호(C2)를 입력받아 제1 증폭기 제어 신호(CK1)를 생성할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 화소부 110: 주사 구동부
120: 데이터 구동부 130: 타이밍 제어부
140: 호스트 시스템 210: 디지털 아날로그 변환부
211: 디지털 아날로그 컨버터 220: 버퍼부
221: 버퍼 회로 BF: 버퍼
SW1: 제1 스위칭 소자 SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자 Ch: 커패시터
PXL: 화소

Claims (16)

  1. 입력되는 영상 데이터를 데이터 신호로 변환하는 다수의 디지털 아날로그 컨버터들; 및
    상기 디지털 아날로그 컨버터들과 각각 연결되어, 상기 데이터 신호를 데이터선들로 전달하는 다수의 버퍼 회로들을 포함하고,
    상기 버퍼 회로들 중 적어도 하나의 버퍼 회로는,
    입력단이 제1 노드에 연결되고, 출력단이 제2 노드에 연결되는 버퍼;
    특정 디지털 아날로그 컨버터의 출력단과 상기 제1 노드 사이에 연결되는 제1 스위칭 소자;
    상기 제1 노드와 제3 노드 사이에 연결되는 제2 스위칭 소자;
    상기 제2 노드와 상기 제3 노드 사이에 연결되는 제3 스위칭 소자; 및
    상기 제3 노드에 연결되는 커패시터를 포함하는 데이터 구동부.
  2. 제1항에 있어서,
    상기 제1 스위칭 소자와 상기 제3 스위칭 소자는, 동일한 제어 신호에 의해 제어되는 데이터 구동부.
  3. 제2항에 있어서,
    상기 제2 스위칭 소자는, 상기 제1 스위칭 소자와 상이한 제어 신호에 의해 제어되는 데이터 구동부.
  4. 제1항에 있어서,
    제1 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 오프되고, 제2 스위칭 소자는 온되며,
    제2 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 온되고, 제2 스위칭 소자는 오프되며,
    제3 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 오프되고, 제2 스위칭 소자는 온되며,
    제4 기간 동안에는, 제1 스위칭 소자와 제3 스위칭 소자가 온되고, 제2 스위칭 소자는 오프되는 데이터 구동부.
  5. 제4항에 있어서,
    상기 제1 기간과 상기 제2 기간 사이에 존재하는 제1 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프되고,
    상기 제2 기간과 상기 제3 기간 사이에 존재하는 제2 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프되며,
    상기 제3 기간과 상기 제4 기간 사이에 존재하는 제3 추가 기간 동안에는 제1 스위칭 소자, 제2 스위칭 소자, 및 제3 스위칭 소자가 오프되는 데이터 구동부.
  6. 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 제1 기간 및 상기 제2 기간 동안 상기 디지털 아날로그 컨버터로 제1 영상 데이터가 입력되고,
    상기 제3 기간 및 상기 제4 기간 동안 상기 디지털 아날로그 컨버터로 상기 제1 영상 데이터와 상이한 제2 영상 데이터가 입력되는 데이터 구동부.
  7. 제4항에 있어서,
    상기 제1 기간, 상기 제2 기간, 상기 제3 기간, 및 상기 제4 기간은 순차적으로 진행되는 데이터 구동부.
  8. 제1항에 있어서,
    상기 버퍼는, 제1 증폭기 제어 신호를 입력받아 동작하는 초퍼 안정화 증폭기(chopper stabilized amplifier)인 것을 특징으로 하는 데이터 구동부.
  9. 제8항에 있어서,
    상기 버퍼 회로는,
    제2 증폭기 제어 신호와 상기 제2 스위칭 소자의 제어 신호를 입력받아 상기 제1 증폭기 제어 신호를 생성하는 논리 회로; 를 더 포함하는 데이터 구동부.
  10. 제9항에 있어서,
    상기 논리 회로는, XOR 게이트(XOR gate)인 것을 특징으로 하는 데이터 구동부.
  11. (a) 디지털 아날로그 컨버터가 제2 영상 데이터를 입력받고, 상기 디지털 아날로그 컨버터의 출력단을 상기 제2 영상 데이터에 상응하는 전압으로 충전함과 동시에, 버퍼의 입력단을 제1 영상 데이터에 상응하는 전압으로 유지하는 단계; 및
    (b) 상기 디지털 아날로그 컨버터의 출력단 전압을 상기 버퍼의 입력단으로 인가하는 단계; 를 포함하고,
    상기 (a) 단계에서는, 상기 디지털 아날로그 컨버터의 출력단과 상기 버퍼의 입력단 사이에 연결된 제1 스위칭 소자가 오프되고, 상기 버퍼의 입력단과 커패시터 사이에 연결된 제2 스위칭 소자가 온되는 것을 특징으로 하는 데이터 구동부의 구동 방법.
  12. 제11항에 있어서,
    (c) 상기 디지털 아날로그 컨버터가 제3 영상 데이터를 입력받고, 상기 디지털 아날로그 컨버터의 출력단을 상기 제3 영상 데이터에 상응하는 전압으로 충전함과 동시에, 버퍼의 입력단을 제2 영상 데이터에 상응하는 전압으로 유지하는 단계; 를 더 포함하는 데이터 구동부의 구동 방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 (b) 단계에서는, 상기 버퍼의 출력단 전압을 커패시터로 전달하여, 상기 커패시터의 전압을 상기 제2 영상 데이터에 상응하는 전압으로 변화시키는 것을 특징으로 하는 데이터 구동부의 구동 방법.
  15. 제14항에 있어서,
    상기 (b) 단계에서는, 상기 버퍼의 출력단과 상기 커패시터 사이에 연결된 제3 스위칭 소자가 온되는 것을 특징으로 하는 데이터 구동부의 구동 방법.
  16. 제1항에 포함된 데이터 구동부를 포함하는 표시 장치.
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