JP7422837B2

JP7422837B2 - 表示装置及びその駆動方法｛Ｄｉｓｐｌａｙｄｅｖｉｃｅａｎｄｄｒｉｖｉｎｇｍｅｔｈｏｄｆｏｒｔｈｅｓａｍｅ｝

Info

Publication number: JP7422837B2
Application number: JP2022161170A
Authority: JP
Inventors: 金大煥; 姜正浩
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2021-10-28
Filing date: 2022-10-05
Publication date: 2024-01-26
Anticipated expiration: 2042-10-05
Also published as: JP2023066382A; CN116052598A; US11749212B2; KR20230060781A; US20230136867A1

Description

本発明は、表示装置及びその駆動方法に関する。

有機発光表示装置（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｓｐｌａｙ；ＯＬＥＤ）は、優れた画質を有し、軽量、薄型、低電力の表示装置を具現できるという点で活発に利用されている。このような有機発光表示装置は、ゲート信号に同期して各画素にデータ信号を印加する。画素は、データ信号に対応する電圧をチャージングした後、発光期間に対応する輝度で発光する。このとき、データ駆動部でデータ信号を同時に出力する場合、電気干渉によりピーク電流（ｐｅａｋｃｕｒｒｅｎｔ）が急増するか、又は電圧降下（ｖｏｌｔａｇｅｄｉｐｓ）の問題が発生し得る。

このような問題を解決するため、データ駆動部の出力チャンネルをグループ化し、グループ毎にデータ信号出力を遅延させてピーク電流を分散させる技術が開発されている。しかし、このような技術は、１水平期間が短い表示装置において最も遅延されたデータ信号のチャージング時間の不足により、輝度が低下して画質が劣化することがある。

実施例は、データ信号を順次出力する表示装置において、出力バッファのバッファグループ毎にバイアス電流を制御する表示装置及びその駆動方法を提供する。

また、実施例は、バッファグループのデータ信号出力手順をフレーム又は画素行単位で交互にする表示装置及びその駆動方法を提供する。

一実施例による表示装置は、外部から入力される映像信号及び制御信号に基づいて映像データ及びデータ駆動制御信号を出力するタイミング制御部、前記データ駆動制御信号に基づいて前記映像データに対応するデータ電圧を出力するデータ駆動部、及び前記データ電圧に対応する映像を表示する表示パネルを含んでもよい。

データドライバは、複数のバッファグループを含むバッファアレイを含むことができ、そのそれぞれは、１つまたは複数の隣接する出力バッファから構成される。バッファグループにバイアス電流を印加するバイアス電流コントローラ。そして、出力回路は、ソース出力イネーブル信号に応答して、バッファグループから出力されたデータ電圧をデータラインに順次印加する。

前記出力回路は、前記バッファグループの間で前記ソース出力イネーブル信号を予め設定された時間だけ遅延させるバッファ回路をさらに含み、前記遅延されたソース出力イネーブル信号に応答して、前記バッファグループから出力される前記データ電圧を順に遅延させて出力してもよい。

前記バイアス電流制御部は、前記ソース出力イネーブル信号の遅延時間に対応して、それぞれのバッファグループに印加される前記バイアス電流の大きさを順に増加させてもよい。

前記バッファアレイは、少なくとも１つのバッファグループで構成されたグループパーティーを含み、前記バイアス電流制御部は、前記グループパーティーに対して前記バイアス電流の大きさを異なるように制御してもよい。
前記グループパーティーは、同一であるか又は異なる数のバッファグループを含んでもよい。

前記バイアス電流制御部は、前記ソース出力イネーブル信号の遅延時間がないバッファグループで構成されたグループパーティーにデフォルト値のバイアス電流を印加し、前記ソース出力イネーブル信号の遅延時間が増加するほど、前記グループパーティーに印加される前記バイアス電流の大きさを順に増加させてもよい。

前記バイアス電流は、前記バッファグループの両側及び前記バッファグループの中央のうち少なくとも一方から印加されてもよい。

前記タイミング制御部は、前記グループパーティーに含まれるバッファグループの数を指示するための第１信号、前記バイアス電流の前記デフォルト値を指示する第２信号、及び前記バイアス電流の順次的増加量を指示する第３信号を前記バイアス電流制御部に伝送してもよい。

前記バイアス電流は、前記バッファグループの両側及び前記バッファグループの中央のうち少なくとも一方向に印加され、前記タイミング制御部は、フレーム及び画素行のうち少なくとも１つの単位で前記ソース出力イネーブル信号の印加方向を交互にしてもよい。

前記ソース出力イネーブル信号の遅延時間は、前記ソース出力イネーブル信号の印加方向に対応して前記フレーム及び前記画素行のうち少なくとも１つの単位で交互にしてもよい。

一実施例によるタイミング制御部が出力するデータ駆動制御信号に基づいてデータ電圧を出力するデータ駆動部を含む表示装置の制御方法は、前記バッファグループにバイアス電流を印加するステップ、前記タイミング制御部が前記バッファグループにソース出力イネーブル信号を印加するステップ、及び前記ソース出力イネーブル信号に応答して、前記バッファグループから出力される前記データ電圧を順にデータラインに印加するステップを含んでもよい。

ここで、データドライバは、複数のバッファグループを含むバッファアレイを含み、そのそれぞれは、１つまたは複数の隣接する出力バッファから構成される。

ソース出力イネーブル信号は、バッファグループ間に配置されたバッファ回路によって順次遅延され、適用され得る。

前記バッファグループにバイアス電流を印加するステップは、前記ソース出力イネーブル信号の遅延時間に対応して、それぞれのバッファグループに印加される前記バイアス電流の大きさを順に増加させるステップを含んでもよい。

前記バッファアレイは、少なくとも１つのバッファグループで構成されたグループパーティーを含み、前記バイアス電流は、前記グループパーティーに対して異なるように制御されてもよい。

前記バッファグループにバイアス電流を印加するステップは、前記ソース出力イネーブル信号の遅延時間がないバッファグループで構成されたグループパーティーにデフォルト値のバイアス電流を印加するステップ、及び前記ソース出力イネーブル信号の遅延時間が増加するほど、前記グループパーティーに印加される前記バイアス電流の大きさを順に増加させて印加するステップを含んでもよい。

前記方法は、前記バッファグループにバイアス電流を印加するステップの前に、前記タイミング制御部が、前記グループパーティーに含まれるバッファグループの数を指示するための第１信号、前記バイアス電流の前記デフォルト値を指示する第２信号、及び前記バイアス電流の順次的増加量を指示する第３信号を前記バイアス電流制御部に伝送するステップをさらに含んでもよい。

前記バッファグループにバイアス電流を印加するステップは、第１フレームで、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップ、第２フレームで、前記バッファグループの中央から前記両側方向に印加するステップ、及び第３フレームで、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップを含んでもよい。

前記バッファグループにバイアス電流を印加するステップは、第１画素行に印加されるデータ電圧に対応して、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップ、第２画素行に印加されるデータ電圧に対応して、前記バッファグループの中央から前記両側方向に印加するステップ、及び第３画素行に印加されるデータ電圧に対応して、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップを含んでもよい。

さらに別の実施形態では、表示装置は、画像データを出力するタイミングコントローラと、画像信号および制御信号に基づくデータ駆動制御信号とを備える。データ駆動制御信号に基づいて画像データに対応するデータ電圧を出力するデータドライバ。データ電圧に対応する画像を表示する表示パネルであって、データドライバは、第１のバッファグループおよび第２のバッファグループを含むバッファアレイを含み、第１のバッファグループおよび第２のバッファグループのそれぞれは、１つまたは複数の出力から構成される。バッファグループにバイアス電流を印加するバイアス電流コントローラ。ソース出力イネーブル信号に応答してバッファグループから出力されたデータ電圧をデータラインに印加する第１のスイッチング素子および第２のスイッチング素子を含む出力回路。ソース出力イネーブル信号は、第１のタイミングで第１のスイッチング素子に印加され、第１のタイミングより後の第２のタイミングで第２のスイッチング素子に接続する。

いくつかの実施形態では、バイアス電流コントローラは、第１のバイアス電流を第１のバッファグループに適用し、第２のバイアス電流を第２のバッファグループに適用し、第２のバイアス電流は第１のバイアス電流よりも大きい。他の実施形態では、第１のフレームにおいて、第１の緩衝液群は緩衝液群の両側にあり、第２の緩衝液群は緩衝液群の中心にある。2番目のフレームでは、2番目のバッファグループはバッファグループの両側にあり、最初のバッファグループはバッファグループの中央にあります。さらに他の実施形態では、フレーム内の第１のピクセルラインを駆動する際に、第１のバッファグループはバッファグループの両側にあり、第２のバッファグループはバッファグループの中央にある。同じフレーム内で第２のピクセルラインを駆動する場合、第２のバッファグループはバッファグループの両側にあり、第１のバッファグループはバッファグループの中央にある。

実施例による表示装置及びその駆動方法は、データ信号のチャージング時間を十分に確保することで、すべてのデータ信号の出力電圧が目標レベルに到逹できるようにし、結果的に表示パネルの輝度低下を防止することができる。

また、実施例による表示装置及びその駆動方法は、表示パネルの全領域で均一な輝度を維持できるようにする。

図１は、一実施例による表示装置の構成を示すブロック図である。図２は、一実施例によるデータドライブＩＣの構成を示すブロック図である。図３は、第１実施例によるデータ駆動部の一部分をより詳しく示すブロック図である。図４は、出力バッファグループから出力されるデータ信号の一実施例を示すグラフである。図５は、第２実施例によるデータ駆動部の一部分をより詳しく示すブロック図である。図６は、一実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。図７は、他の実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。図８は、さらに他の実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。

その他実施例の具体的な事項は、詳細な説明及び図面に含まれている。

本発明の利点及び特徴、またそれらを達成する方法は、添付の図面と共に詳しく後述されている実施例を参照すると明らかになるであろう。しかし、本発明は、以下に開示される実施例によって限定されるのでなく、互いに異なる多様な形態で具現でき、以下の説明において、ある部分が他の部分と連結されているとする場合、これは、直接的に連結されている場合だけでなく、それらの間に他の素子を置いて電気的に連結されている場合も含む。また、図面において、本発明と関係ない部分は本発明の説明を明確にするために省略し、明細書全体を通じて類似の部分に対しては同じ図面符号を付けた。

図１は、一実施例による表示装置の構成を示すブロック図である。

図１を参照すると、表示装置（１）は、タイミング制御部（１０）、ゲート駆動部（２０）、データ駆動部（３０）、電源供給部（４０）及び表示パネル（５０）を含む。

タイミング制御部（１０）は、外部から映像信号（ＲＧＢ）及び制御信号（ＣＳ）を受信できる。映像信号（ＲＧＢ）は、複数の階調データを含んでもよい。制御信号（ＣＳ）は、例えば、水平同期信号、垂直同期信号及びメインクロック信号を含んでもよい。

垂直同期信号によって区分される１垂直期間は、１フレーム分量の画素データをすべての画素（ＰＸ）に記入（ｗｒｉｔｅ）するために必要な１フレーム期間である。水平同期信号によって区分される１水平期間は、ゲートライン（ＧＬ１～ＧＬｎ）を共有する１画素行分量の画素データを１画素行の画素（ＰＸ）に記入するために必要な時間である。すなわち、１水平期間は、１フレーム期間をｎ個の画素行数で割った時間である。

タイミング制御部（１０）は、映像信号（ＲＧＢ）及び制御信号（ＣＳ）を表示パネル（５０）の動作条件に適合するように処理し、映像データ（ＤＡＴＡ）、ガンマ制御信号（ＣＯＮＴ０）、ゲート駆動制御信号（ＣＯＮＴ１）、データ駆動制御信号（ＣＯＮＴ２）、及び電源供給制御信号（ＣＯＮＴ３）を生成及び出力できる。

ゲート駆動部（２０）は、複数のゲートライン（ＧＬ１～ＧＬｎ）を介して表示パネル（５０）の画素（又は、サーブ画素、ＰＸ）と連結できる。ゲート駆動部（２０）は、タイミング制御部（１０）から出力されるゲート駆動制御信号（ＣＯＮＴ１）に基づいて、ゲート信号を生成できる。ゲート駆動部（２０）は、生成されたゲート信号を複数のゲートライン（ＧＬ１～ＧＬｎ）を介して画素（ＰＸ）に提供できる。

データ駆動部（３０）は、複数のデータライン（ＤＬ１～ＤＬｍ）を介して表示パネル（５０）の画素（ＰＸ）と連結できる。データ駆動部（３０）は、タイミング制御部（１０）から出力される映像データ（ＤＡＴＡ）及びデータ駆動制御信号（ＣＯＮＴ２）に基づいて、データ信号を生成できる。データ駆動部（３０）は、生成されたデータ信号を複数のデータライン（ＤＬ１～ＤＬｍ）を介して画素（ＰＸ）に提供できる。データ信号は、ゲート信号によって選択された画素列の画素（ＰＸ）に印加されてもよい。このため、データ駆動部（３０）は、ゲート信号と同期するように複数のデータライン（ＤＬ１～ＤＬｍ）にデータ信号を供給してもよい。

データ駆動部（３０）は、図１に示されているように、１つ以上のソースドライブＩＣ（ＳＩＣ１～ＳＩＣｌ）で構成されてもよい。ソースドライブＩＣ（ＳＩＣ１～ＳＩＣｌ）は、それぞれ対応するデータライン（ＤＬ１～ＤＬｍ）に連結されてデータ信号を供給してもよい。ソースドライブＩＣ（ＳＩＣ１～ＳＩＣｌ）の数は、表示パネル（５０）の大きさ及び解像度などによって多様に設定できる。表示パネル（５０）は、それぞれのソースドライブＩＣ（ＳＩＣ１～ＳＩＣｌ）に連結される複数の領域を含んでもよい。それぞれの領域は、それぞれのソースドライブＩＣ（ＳＩＣ１～ＳＩＣｌ）から出力されるデータ信号に基づいて映像を出力できる。

電源供給部（４０）は、複数の電源ライン（ＰＬ１、ＰＬ２）を介して表示パネル（５０）の画素（ＰＸ）と連結できる。電源供給部（４０）は、電源供給制御信号（ＣＯＮＴ３）に基づいて表示パネル（５０）に提供される駆動電圧を生成できる。駆動電圧は、例えば高電位駆動電圧（ＶＤＤＥＬ）及び低電位駆動電圧（ＶＳＳＥＬ）を含んでもよい。電源供給部（４０）は、生成された駆動電圧（ＶＤＤＥＬ、ＶＳＳＥＬ）を、対応する電源ライン（ＰＬ１、ＰＬ２）を介して画素（ＰＸ）に提供できる。

表示パネル（５０）には、複数の画素（ＰＸ）（又は、サーブ画素とも言われる）が配置される。画素（ＰＸ）は、例えば、表示パネル（５０）上にマトリックス状に配列されてもよい。

それぞれの画素（ＰＸ）は、対応するゲートライン及びデータラインに電気的に連結されてもよい。このような画素（ＰＸ）は、ゲートライン（ＧＬ１～ＧＬｎ）及びデータライン（ＤＬ１～ＤＬｍ）を介して供給されるゲート信号及びデータ信号に対応する輝度で発光できる。例えば、画素（ＰＸ）は、ゲート信号が印加される間にデータ信号を受信し、データ信号に対応する電圧をチャージングした後、発光期間に保存された電圧に対応する輝度で発光できる。

それぞれの画素（ＰＸ）は、第１ないし第３色のうちいずれか一色を表示してもよい。一実施例において、それぞれの画素（ＰＸ）は、赤色、緑色及び青色のうちいずれか一色を表示してもよい。他の実施例において、それぞれの画素（ＰＸ）は、シアン、マゼンタ及びイエロのうちいずれか一色を表示してもよい。多様な実施例において、画素（ＰＸ）は、４色以上の色のうちいずれか一色を表示するように構成されてもよい。例えば、それぞれの画素（ＰＸ）は、赤色、緑色、青色及び白色のうちいずれか一色を表示してもよい。

図１では、ゲート駆動部（２０）とデータ駆動部（３０）とが表示パネル（５０）とは別の構成要素として示されているが、ゲート駆動部（２０）及びデータ駆動部（３０）のうち少なくとも一方は、表示パネル（５０）と一体に形成されるインパネル（ＩｎＰａｎｅｌ）方式で構成されてもよい。例えば、ゲート駆動部（２０）は、ゲートインパネル（ＧａｔｅＩｎＰａｎｅｌ；ＧＩＰ）方式により表示パネル（５０）と一体に形成されてもよい。

タイミング制御部（１０）、ゲート駆動部（２０）、データ駆動部（３０）及び電源供給部（４０）は、それぞれ別の集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＩＣ）で構成されるか、又は少なくとも一部が統合した集積回路で構成されてもよい。例えば、タイミング制御部（１０）、データ駆動部（３０）及び電源供給部（４０）は、統合した集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＩＣ）の形態の駆動チップで構成されてもよい。このような駆動チップは、例えば、ＦＰＣＢ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄ）の形態で具現できる。

図２は、一実施例によるデータドライブＩＣの構成を示すブロック図である。
図２を参照すると、一実施例によるデータドライブＩＣ（ＳＩＣ）は、レジスター部（３１０）、ラッチ部（３２０）、デジタルアナログ変換部（３３０）、バッファアレイ（３４０）、バイアス電流制御部（３５０）及び出力回路（３６０）を含んでもよい。

レジスター部（３１０）は、タイミング制御部（１０）から受信されるデータ駆動制御信号（ＣＯＮＴ２）を用いてサンプリング信号を生成し、生成されたサンプリング信号をラッチ部（３２０）に提供する。

ラッチ部（３２０）は、レジスター部（３１０）から受信されるサンプリング信号に応答して、タイミング制御部（１０）から受信される映像データ（ＤＡＴＡ）をサンプリングする。ラッチ部（３２０）は、サンプリングされた映像データを１画素行分量だけラッチした後、ソース出力イネーブル信号（ＳＯＥ）に応答して、１画素行分量の映像データ（ＤＡＴＡ）をデジタルアナログ変換部（３３０）に出力する。

デジタルアナログ変換部（３３０）は、ラッチ部（３２０）から受信される映像データ（ＤＡＴＡ）をガンマ補償電圧に変換してデータ電圧を生成する。
バッファアレイ（３４０）は、出力チャンネルに一対一に接続される複数の出力バッファ（ＢＵＦ）で構成されてもよい。出力バッファ（ＢＵＦ）は、ソース出力イネーブル信号（ＳＯＥ）に応答して、デジタルアナログ変換部（３３０）から出力されるデータ電圧をデータライン（ＤＬ１～ＤＬｍ）に出力する。
バイアス電流制御部（３５０）は、出力バッファ（ＢＵＦ）にバイアス電流（ＩＢ）を印加できる。出力バッファ（ＢＵＦ）は、バイアス電流制御部（３５０）から伝達されるバイアス電流（ＩＢ）に基づいてデータ電圧を増幅し、増幅されたデータ電圧をデータライン（ＤＬ１～ＤＬｍ）に出力できる。

出力回路（３６０）は、出力バッファ（ＢＵＦ）とデータライン（ＤＬ１～ＤＬｍ）との間に連結されるスイッチング素子（Ｓ）を含んでもよい。スイッチング素子（Ｓ）は、ソース出力イネーブル信号（ＳＯＥ）のデータ出力期間の間にターン－オンされてデータ電圧の出力を許容し、データ遮断期間の間にターン－オフされてデータ電圧の出力を遮断する。

図３は、第１実施例によるデータ駆動部の一部分をより詳しく示すブロック図である。図４は、出力バッファグループから出力されるデータ信号の一実施例を示すグラフである。

図３を参照すると、バッファアレイ（３４０）は、隣接する１つ以上の出力バッファ（ＢＵＦ）で構成されるｉ個のバッファグループ（ＢＧ１～ＢＧｉ）を含んでもよい（ｉは任意の自然数）。以下では、ｉが奇数の場合を例として挙げて実施例を説明する。しかし、以下の実施例がこれに限定されるのでなく、ｉが偶数の場合に対しても適切に拡張し得る。

バッファグループ（ＢＧ１～ＢＧｉ）のそれぞれは、同じまたは異なる数の出力バッファ（ＢＵＦ）を含み得る。バッファグループ（BG1～BGi）は、ソース出力イネーブル信号（SOE）を同時に受信するスイッチング素子（S）に接続された隣接出力バッファ（BUF）のセットであり、出力バッファ（BUF）のセットである。ソース出力イネーブル信号（ＳＯＥ）を受信する際の遅延が同じに設定され、ＳＯＥ信号に応答してデータ信号を出力する際の遅延が同じに設定されるスイッチング素子（Ｓ）に接続されている。ソース出力イネーブル信号（ＳＯＥ）とデータ信号の出力を遅らせる方法を以下に詳細に説明する。１つのバッファグループ（ＢＧ１～Ｂｇｉ）に含まれる出力バッファ（ＢＵＦ）は、互いに物理的に隣接して配置されたものであり得るが、実施形態はそれに限定されない。

出力回路（３６０）はスイッチング素子（Ｓ）を制御して、バッファグループ（ＢＧ１～ＢＧｉ）からデータ電圧が順に出力されるようにする。このため、出力回路（３６０）は、バッファグループ（ＢＧ１～ＢＧｉ）の間でソース出力イネーブル信号（ＳＯＥ）を遅延させるバッファ回路（ＢＵＦ２）をさらに含んでもよい。バッファ回路（ＢＵＦ２）は、隣接するバッファグループ（ＢＧ１～ＢＧｉ）の間でソース出力イネーブル信号（ＳＯＥ）が印加される信号ラインに配置される。バッファ回路（ＢＵＦ２）を経由するとき、ソース出力イネーブル信号（ＳＯＥ）は予め設定された時間だけ遅延される。

出力回路（３６０）は、ソース出力イネーブル信号（ＳＯＥ）に応答してスイッチング素子（Ｓ）をターン－オンし、ターン－オンされたスイッチング素子（Ｓ）を介してデータ電圧を出力する。ソース出力イネーブル信号（ＳＯＥ）がバッファグループ（ＢＧ１～ＢＧｉ）の両側から印加されると、両側の最外側に配置された第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）との出力バッファ（ＢＵＦ）にソース出力イネーブル信号（ＳＯＥ）が最初に印加される。すると、第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）との出力バッファ（ＢＵＦ）に連結されたスイッチング素子（Ｓ）がターン－オンされ、このバッファグループ（ＢＧ１、ＢＧｉ）の出力バッファ（ＢＵＦ）から第１データ電圧が出力される。

その後、ソース出力イネーブル信号（ＳＯＥ）はバッファ回路（ＢＵＦ２）に印加される。バッファ回路（ＢＵＦ２）を経由する間、ソース出力イネーブル信号（ＳＯＥ）は一定時間だけ遅延される。よって、第１データ電圧が出力されてから一定時間が経過した後、これらの内側に配置された第２バッファグループ（ＢＧ２）と第ｉ－１グループ（ＢＧ（ｉ－１））とにソース出力イネーブル信号（ＳＯＥ）が印加される。すると、第２バッファグループ（ＢＧ２）と第ｉ－１グループ（ＢＧ（ｉ－１））とに連結されたスイッチング素子（Ｓ）がターン－オンされ、このバッファグループ（ＢＧ２、ＢＧ（ｉ－１））の出力バッファ（ＢＵＦ）から第２データ電圧が出力される。

このような方式により、第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）とから第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））まで、データ電圧が順に出力できる。データ信号が順に出力されることによって、データ電圧の間における電気干渉が防止できる。

データ電圧の出力手順は上述したことに限定されず、上述とは逆順又は多様な他の手順に制御されてもよい。例えば、ソース出力イネーブル信号（ＳＯＥ）がバッファグループ（ＢＧ１～ＢＧｉ）の中央から印加されるとき、中央に配置された第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））から第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）までデータ信号が順に出力できる。

上記の実施形態では、最も遅延したデータ電圧を受信するピクセル（ＰＸ）は、充電時間の不足のために、データ電圧に対応する電圧を十分に充電しない可能性がある。すると、ピクセル（PX）が必要な輝度で十分に発光せず、その結果、輝度が低下し、画質が低下する場合がある。

このような問題を防止するため、バイアス電流制御部（３５０）は、データ電圧の出力遅延時間、すなわちソース出力イネーブル信号（ＳＯＥ）の遅延時間に対応して、バッファグループ（ＢＧ１～ＢＧｉ）に提供されるバイアス電流（ＩＢ）の大きさを異なるように制御することができる。バイアス電流（ＩＢ）は、出力バッファ（ＢＵＦ）に提供され、出力バッファ（ＢＵＦ）から出力される出力電流の大きさを制御する。出力バッファ（ＢＵＦ）の出力電流が大きくなると、出力バッファ（ＢＵＦ）が出力するデータ電圧の変化量、すなわちスルーレート（ｓｌｅｗ rａｔｅ）が大きくなる。反対に、出力バッファ（ＢＵＦ）の出力電流が小さくなると、出力バッファ（ＢＵＦ）が出力するデータ電圧のスルーレートが小さくなる。

スルーレートの差によるデータ電圧の変化は図４に示されている通りである。スルーレートが大きいと、単位時間当たりの電圧変化量が増加し、スルーレートが小さい場合より短時間でデータ電圧の目標値（Ｔａｒｇｅｔｌｅｖｅｌ＝Ｃｈａｒｇｉｎｇｌｅｖｅｌ）に到逹できる。よって、データ電圧の出力遅延がないか又は小さいバッファグループ（ＢＧ１～ＢＧｉ）のバイアス電流（ＩＢ）の大きさをデフォルト値に制御し、データ電圧の出力遅延が大きいバッファグループ（ＢＧ１～ＢＧｉ）のバイアス電流（ＩＢ）の大きさを増加させると、バッファグループ（ＢＧ１～ＢＧｉ）の間における電気干渉を防止できると共に、データ電圧の十分なチャージングタイムを確保して輝度ムラを防止することができる。

実施形態では、バイアス電流コントローラ３５０は、各バッファグループ（ＢＧ１～ＢＧｉ）に接続されている対応するスイッチング要素（Ｓ）でのデータ電圧の異なる出力遅延を有するバッファグループ（ＢＧ１～ＢＧｉ）のそれぞれに、異なる大きさのバイアス電流（ＩＢ）を提供してもよい。別の実施形態では、バイアス電流コントローラ３５０は、に接続された対応するスイッチング要素（Ｓ）でのデータ電圧の異なる出力遅延を有する２つ以上のバッファグループ（ＢＧ１～ＢＧｉ）に同じ大きさのバイアス電流（ＩＢ）を提供することができる。各バッファグループ（ＢＧ１～ＢＧｉ）。例えば、バイアス電流コントローラ３５０は、２つ以上の隣接するバッファグループに同じ大きさのバイアス電流（ＩＢ）を提供してもよい。同じ大きさのバイアス電流（ＩＢ）が供給されるバッファグループは、グループパーティ（ＧＰ１～ＧＰｊ）と呼ばれることがある。同じグループパーティに含まれるバッファグループは、互いに物理的に隣接して配置されたものであり得るが、実施形態はそれに限定されない。

それぞれのグループパーティー（ＧＰ１～ＧＰｊ）は、同一であるか又は異なる数のバッファグループを含んでもよい。例えば、第１ないし第ｊ－１グループパーティー（ＧＰ１～ＧＰ（ｊ－１））は、同一の数のバッファグループを含み、第ｊグループパーティー（ＧＰｊ）は、第１ないし第ｊ－１グループパーティー（ＧＰ１～ＧＰ（ｊ－１））と同一であるか又は少ない数のバッファグループを含んでもよい。しかし、本実施例はこれに限定されない。１つのグループパーティー（ＧＰ１～ＧＰｊ）に含まれるバッファグループ（ＢＧ１～ＢＧｉ）の数は、タイミング制御部（１０）から伝送される駆動制御信号（ＣＯＮＴ２）によって多様に指示されてもよい。

一実施例において、駆動制御信号（ＣＯＮＴ２）は、同一のバイアス電流（ＩＢ）を提供されるバッファグループの数を指示するためのＰａｒｔｙ＿Ｓｔｅｐ信号（第１信号）を含んでもよい。Ｐａｒｔｙ＿Ｓｔｅｐ信号は、ｘ個のビットを用いて１つのグループパーティー（ＧＰ１～ＧＰｊ）に含まれるバッファグループ（ＢＧ１～ＢＧｉ）の数を２進値で指示できる。例えば、Ｐａｒｔｙ＿Ｓｔｅｐ信号が３ビットに設定され、２つのバッファグループに同一の大きさのバイアス電流（ＩＢ）が印加されるとき、Ｐａｒｔｙ＿ｓｔｅｐ信号は「ＬＨＬ」に設定されてもよい。バイアス電流制御部（３５０）は、Ｐａｒｔｙ＿Ｓｔｅｐ信号に応答して、１つのグループパーティーに３つのバッファグループを割り当て、隣接する３つのバッファグループに対して同一のバイアス電流（ＩＢ）を供給してもよい。

バッファグループ（ＢＧ１～ＢＧｉ）に印加されるバイアス電流（ＩＢ）の大きさは、タイミング制御部（１０）から伝送される駆動制御信号（ＣＯＮＴ２）によって指示されてもよい。一実施例において、駆動制御信号（ＣＯＮＴ２）は、バイアス電流（ＩＢ）のデフォルト値を指示するためのＰＷＲＣ信号（第２信号）、及びバイアス電流（ＩＢ）の順次的変化量（増加量）を指示するためのＰＷＲＣ＿Ｓｔｅｐ信号（第３信号）を含んでもよい。ＰＷＲＣ信号は、ｙ個のビットを用いてバイアス電流（ＩＢ）のデフォルト値を２進値で指示できる。例えば、ＰＷＲＣ信号が５ビットに設定され、バイアス電流（ＩＢ）のデフォルト値が２である場合、ＰＷＲＣ信号は「ＬＬＬＨＬ」に設定されてもよい。ＰＷＲＣ＿Ｓｔｅｐ信号は、ｚ個のビットを用いて、隣接するグループパーティー（ＧＰ１～ＧＰｊ）の間におけるバイアス電流（ＩＢ）の変化量を２進値で指示できる。例えば、ＰＷＲＣ＿Ｓｔｅｐ信号が２ビットに設定され、バイアス電流（ＩＢ）の変化量が２である場合、ＰＷＲＣ＿Ｓｔｅｐ信号は「ＨＬ」に設定されてもよい。ここで、バイアス電流（ＩＢ）の単位はｍＡであってもよいが、これに限定されない。

バイアス電流制御部（３５０）は、ＰＷＲＣ信号及びＰＷＲＣ＿Ｓｔｅｐ信号に応答して、任意のグループパーティーに１０ｍＡのバイアス電流（ＩＢ）を印加し、隣接するグループパーティーには、バイアス電流（ＩＢ）を２ｍＡずつ順に増加させて印加してもよい。例えば、バイアス電流制御部（３５０）は、データ信号の出力遅延がない第１及び第ｊグループパーティー（ＧＰ１、ＧＰｊ）にデフォルト値のバイアス電流（ＩＢ）を印加し、データ信号の出力遅延が増加する第２及び第ｊ－１グループパーティー（ＧＰ２、図示せず）に、デフォルト値より予め設定された変化量だけ大きいバイアス電流（ＩＢ）を印加してもよい。また、バイアス電流制御部（３５０）は、データ信号の出力遅延が増加されることに対応して、第３及び第ｊ－２グループパーティー（図示せず）に、デフォルト値より予め設定された変化量の２倍だけ大きいバイアス電流（ＩＢ）を印加し、第４及び第ｊ－３グループパーティー（図示せず）に、デフォルト値より予め設定された変化量の３倍だけ大きいバイアス電流（ＩＢ）を印加してもよい。

このような方式により、バイアス電流制御部（３５０）は、グループパーティー（ＢＰ１～ＢＰｊ）に対してバイアス電流（ＩＢ）の大きさを制御し、データ信号のスルーレートを調節することができる。バイアス電流（ＩＢ）の増加手順は上述に限定されず、データ信号の出力遅延の大きさに対応して多様に制御できる。

一実施例において、バイアス電流制御部（３５０）は、それぞれのグループパーティー（ＧＰ１～ＧＰｊ）にバイアス電流（ＩＢ）を印加するための独立したバイアスブロックを含んでもよい。バイアスブロックの数は、バッファグループ（ＢＧ１～ＢＧｉ）に印加されるバイアス電流（ＩＢ）の大きさの数などによって決定されてもよいが、これに限定されず、表示装置（１）の大きさ、用途、機能、仕様など多様な条件によって決定されてもよい。

図５は、第２実施例によるデータ駆動部の一部分をより詳しく示すブロック図である。図６は、一実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。図７は、他の実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。図８は、さらに他の実施例によって出力バッファグループに印加されるソース出力イネーブル信号の遅延時間を示すグラフである。

図５を参照すると、バッファアレイ３４０は、ｉ個のバッファグループ（ＢＧ１～ＢＧｉ）（ｉは任意の自然数）を含み得、そのそれぞれは、１つまたは複数の隣接する出力バッファ（ＢＵＦ）から構成される。各バッファグループ（ＢＧ１～ＢＧｉ）には、同じ数または異なる数の出力バッファ（BUF）が含まれる場合がある。バッファグループ（ＢＧ１～ＢＧｉ）は、データ信号の出力遅延が同じに設定されたスイッチング素子（Ｓ）に接続された隣接出力バッファ（ＢＵＦ）のセットであり、出力を遅延させる方法である。データ信号の詳細については、以下に説明する。１つのバッファグループ（ＢＧ１～ＢＧｉ）に含まれる出力バッファ（ＢＵＦ）は、互いに隣接して配置された出力バッファであり得るが、実施形態はそれに限定されない。

出力回路（３６０）はスイッチング素子（Ｓ）を制御して、バッファグループ（ＢＧ１～ＢＧｉ）からデータ電圧が順に出力されるようにする。出力回路（３６０）は、バッファグループ（ＢＧ１～ＢＧｉ）に対してデータ電圧の出力を順に遅延させ、データ信号の間で発生する電気干渉を防止することができる。

このような実施例において、最も遅延されたデータ電圧を受信する画素（ＰＸ）は、チャージング時間の不足によりデータ電圧に対応する電圧を十分にチャージングできないことがある。すると、該当の画素（ＰＸ）は、要求される輝度で発光できず、輝度が低下して画質が劣化する問題が発生する。

このような問題を防止するため、出力回路（３６０）は、バッファグループ（ＰＧ１～ＰＧｉ）のデータ信号出力手順をフレーム又は画素行単位で交互にしてもよい。

一実施例において、タイミング制御部（１０）及び出力回路（３６０）は、図６に示されているように、フレーム単位でソース出力イネーブル信号（ＳＯＥ）の印加方向（遅延手順）、及びそれによるデータ信号の出力手順を交互にしてもよい。

具体的に、第１フレーム(1st Frame)の間、ソース出力イネーブル信号（ＳＯＥ）は、バッファグループ（ＢＧ１～ＢＧｉ）の両側から印加されてもよい。すると、出力回路（３６０）は、ソース出力イネーブル信号（ＳＯＥ）に応答して、第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）とから第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））までデータ信号を順に出力できる。

その後、第２フレーム(2nd Frame)の間、ソース出力イネーブル信号（ＳＯＥ）は、バッファグループ（ＢＧ１～ＢＧｉ）の中央から印加されてもよい。すると、出力回路（３６０）は、ソース出力イネーブル信号（ＳＯＥ）に応答して、第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））から第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）とまでデータ信号を順に出力できる。

その後、第３フレーム(3rd Frame)の間、ソース出力イネーブル信号（ＳＯＥ）は、再度バッファグループ（ＢＧ１～ＢＧｉ）の両側から印加されてもよい。
他の実施例において、タイミング制御部（１０）及び出力回路（３６０）は、図７に示されているように画素行単位でソース出力イネーブル信号（ＳＯＥ）の印加方向、及びそれによるデータ信号の出力手順を交互にしてもよい。
具体的に、ソース出力イネーブル信号（ＳＯＥ）は、第１画素行に印加される。

データ電圧に対し、バッファグループ（ＰＧ１～ＰＧｉ）の両側から印加されてもよい。すると、出力回路（３６０）は、ソース出力イネーブル信号（ＳＯＥ）に応答して、第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）とから第ｉ／２バッファグループ（ＢＧ（ｉ／２））と第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））とまで順に、第１画素行(1st pixel line)に印加されるデータ電圧を出力できる。

また、ソース出力イネーブル信号（ＳＯＥ）は、第２画素行(2nd pixel line)に印加されるデータ電圧に対し、バッファグループ（ＰＧ１～ＰＧｉ）の中央から印加されてもよい。すると、出力回路（３６０）は、ソース出力イネーブル信号（ＳＯＥ）に応答して、第ｉ／２バッファグループ（ＢＧ（ｉ／２））と第ｉ／２＋１バッファグループ（ＢＧ（ｉ／２＋１））とから第１バッファグループ（ＢＧ１）と第ｉバッファグループ（ＢＧｉ）とまで順に、第２画素行に印加されるデータ電圧を出力できる。

ソース出力イネーブル信号（ＳＯＥ）は、第３画素行(3rd pixel line)に印加されるデータ電圧に対し、バッファグループ（ＰＧ１～ＰＧｉ）の両側から印加されてもよい。

このような方式により、バッファグループ（ＰＧ１～ＰＧｉ）のデータ信号出力手順は、画素行単位で交互にすることができる。このような実施例において、最も遅延されたデータ電圧を受信する画素（ＰＸ）は、チャージング時間の不足により輝度低下が発生することがあるが、毎フレームごとに輝度が低下する画素（ＰＸ）の位置が変更されるので、画質の劣化がユーザに視認されない。

さらに他の実施例において、タイミング制御部（１０）及び出力回路（３６０）は、図８に示されているように、フレーム及び画素行単位でソース出力イネーブル信号（ＳＯＥ）の印加方向及びそれによるデータ信号の出力手順を交互にしてもよい。

このような方式により、バッファグループ（ＰＧ１～ＰＧｉ）のデータ信号出力手順は、フレーム単位及び／又は画素行単位で交互にすることができる。このような実施例において、最も遅延されたデータ電圧を受信する画素（ＰＸ）は、チャージング時間の不足により輝度低下が発生することがあるが、毎フレームごとに輝度が低下する画素（ＰＸ）の位置が変更されるので、画質の劣化がユーザに視認されない。

本発明が属する技術分野における通常の知識を有する者であれば、本発明がその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施可能であることを理解できるであろう。よって、上述した実施例はすべての面で例示的であり、限定的でないと理解しなければならない。本発明の範囲は、上述の詳細な説明よりは後述の請求の範囲によって示され、請求の範囲の意味及び範囲、またその均等概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈されなければならない。

１：表示装置
１０：タイミング制御部
２０：ゲート駆動部
３０：データ駆動部
４０：電源供給部
５０：表示パネル

Claims

映像信号及び制御信号に基づいて映像データ及びデータ駆動制御信号を出力するタイミング制御部；
前記データ駆動制御信号に基づいて前記映像データに対応するデータ電圧を出力するデータ駆動部；及び、
前記データ電圧に対応する映像を表示する表示パネルを含み、
前記データ駆動部は、
それぞれが１つまたは複数の隣接する出力バッファから構成される複数のバッファグループを含むバッファアレイ;
前記バッファグループにバイアス電流を印加するバイアス電流制御部；及び、
ソース出力イネーブル信号に応答して、前記バッファグループから出力される前記データ電圧を順にデータラインに印加する出力回路を含み、
前記出力回路は、前記バッファグループの間で前記ソース出力イネーブル信号を予め設定された時間だけ遅延させるバッファ回路をさらに含み、
遅延されたソース出力イネーブル信号に応答して、前記バッファグループから出力される前記データ電圧を順に遅延させて出力し、
前記バイアス電流制御部は、
前記ソース出力イネーブル信号の遅延時間に対応して、それぞれのバッファグループに印加される前記バイアス電流の大きさを順に増加させる、表示装置。
請求項１に記載の表示装置において、
前記バッファアレイは、
少なくとも１つのバッファグループで構成されたグループパーティーを含み、
前記バイアス電流制御部は、
前記グループパーティーに対して前記バイアス電流の大きさを異なるように制御する、表示装置。
請求項２に記載の表示装置において、前記バイアス電流制御部は、
前記ソース出力イネーブル信号の遅延時間がないバッファグループで構成されたグループパーティーにデフォルト値のバイアス電流を印加し、前記ソース出力イネーブル信号の遅延時間が増加するほど、前記グループパーティーに印加される前記バイアス電流の大きさを順に増加させる、表示装置。
請求項３に記載の表示装置において、前記ソース出力イネーブル信号は、
前記バッファグループの両側及び前記バッファグループの中央のうち少なくとも一方から印加される、表示装置。
請求項３に記載の表示装置において、前記タイミング制御部は、
前記グループパーティーに含まれるバッファグループの数を指示するための第１信号、前記バイアス電流の前記デフォルト値を指示する第２信号、及び前記バイアス電流の順次的増加量を指示する第３信号を前記バイアス電流制御部に伝送する、表示装置。
請求項１に記載の表示装置において、前記バイアス電流は、
前記バッファグループの両側及び前記バッファグループの中央のうち少なくとも一方向に印加され、
前記タイミング制御部は、
フレーム及び画素行のうち少なくとも１つの単位で前記ソース出力イネーブル信号の印加方向を交互にする、表示装置。
請求項６に記載の表示装置において、前記ソース出力イネーブル信号の遅延時間は、
前記ソース出力イネーブル信号の印加方向に対応して前記フレーム及び前記画素行のうち少なくとも１つの単位で交互にする、表示装置。
タイミング制御部が出力するデータ駆動制御信号に基づいてデータ電圧を出力するデータ駆動部を含む表示装置の制御方法であって、
前記データ駆動部は、
それぞれが１つまたは複数の隣接する出力バッファから構成される複数のバッファグループを含むバッファアレイを含み、
前記制御方法は、
前記バッファグループにバイアス電流を印加するステップ；
前記タイミング制御部が前記バッファグループにソース出力イネーブル信号を印加するステップ；及び
前記ソース出力イネーブル信号に応答して、前記バッファグループから出力される前記データ電圧を順にデータラインに印加するステップを含み、
前記ソース出力イネーブル信号は、
前記バッファグループの間に配置されるバッファ回路によって前記バッファグループに順に遅延して印加され、
前記バッファグループにバイアス電流を印加するステップは、
前記ソース出力イネーブル信号の遅延時間に対応して、それぞれのバッファグループに印加される前記バイアス電流の大きさを順に増加させるステップを含む、方法。
請求項８に記載の方法において、前記バッファアレイは、
少なくとも１つのバッファグループで構成されたグループパーティーを含み、
前記バイアス電流は、
前記グループパーティーに対して異なるように制御される、方法。
請求項９に記載の方法において、前記バッファグループにバイアス電流を印加するステップは、
前記ソース出力イネーブル信号の遅延時間がないバッファグループで構成されたグループパーティーにデフォルト値のバイアス電流を印加するステップ；及び、
前記ソース出力イネーブル信号の遅延時間が増加するほど、前記グループパーティーに印加される前記バイアス電流の大きさを順に増加させて印加するステップを含む、方法。
請求項９に記載の方法において、前記バッファグループにバイアス電流を印加するステップの前に、
前記タイミング制御部が、前記グループパーティーに含まれるバッファグループの数を指示するための第１信号、前記バイアス電流のデフォルト値を指示する第２信号、及び前記バイアス電流の順次的増加量を指示する第３信号を前記データ駆動部に伝送するステップをさらに含む、方法。
請求項８に記載の方法において、前記バッファグループにバイアス電流を印加するステップは、
第１フレームで、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップ；
第２フレームで、前記バッファグループの中央から両側方向に前記バイアス電流を印加するステップ；及び
第３フレームで、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップを含む、方法。
請求項８に記載の方法において、前記バッファグループにバイアス電流を印加するステップは、
第１画素行に印加されるデータ電圧に対応して、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップ；
第２画素行に印加されるデータ電圧に対応して、前記バッファグループの中央から両側方向に前記バイアス電流を印加するステップ；及び
第３画素行に印加されるデータ電圧に対応して、前記バッファグループの両側から中央方向に前記バイアス電流を印加するステップを含む、方法。