KR20160046758A - E-wlb 및 e-plb에 wlcsp 부품을 매립하는 방법 - Google Patents

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KR20160046758A
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KR
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mold
mold layer
die package
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Application number
KR1020157022144A
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Inventor
비제이 케이 나이르
토르스텐 메이어
Original Assignee
인텔 코포레이션
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명은 멀티-다이 패키지를 제공한다. 멀티-다이 패키지는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 몰드층, 하나 이상의 제 1 전기 부품 - 상기 제 1 전기 부품의 각각은 상기 몰드층의 제 1 표면에 대면하도록 배향되어 있는 납땜가능한 단자를 가짐 -, 및 하나 이상의 제 2 전기 부품 - 상기 제 2 전기 부품의 각각은 상기 몰드층의 제 2 표면에 대면하도록 배향되어 있는 제 2 유형의 단자를 가짐 - 을 포함한다.

Description

E-WLB 및 E-PLB에 WLCSP 부품을 매립하는 방법{METHOD OF EMBEDDING WLCSP COMPONENTS IN E-WLB AND E-PLB}
실시예는 전반적으로 반도체 디바이스에 관한 것이다. 더 구체적으로, 실시예는 반도체 디바이스를 패키징하기 위한 방법 및 장치에 관한 것이다.
모바일 통신 디바이스 및 웨어러블 디바이스(wearable devices)와 같은 모바일 디바이스에 사용된 전자 부품을 위해 요구되는 공간을 최소화하기 위해, 멀티-다이 시스템 인 패키지(system in package: SiP)가 사용될 수 있다. SiP 패키지에서, 상이한 기능성을 갖는 다수의 능동 전자 부품이 단일의 패키지 내에 포함될 수 있다. 예를 들어, 능동 전자 부품은 트랜지스터, 다이오드 등과 같은 집적 회로를 갖는 하나 이상의 반도체 다이를 포함할 수 있다. SiP는 저항, 커패시터, 집적 능동 디바이스(integrated passive devices: IPDs) 등과 같은 하나 이상의 수동 전자 부품을 또한 포함할 수 있다. 종종, SiP를 조립하는 엔티티(entity)는 SiP 내에 집적된 전기 부품의 각각을 생산하지 않는다. 외부 소스로부터 얻어진 전자 부품은 통상적으로 사전패키징되어 수용된다. 이들 사전패키징된 부품은 특정 패키징 프로세스가 사용될 때 SiP 내로의 집적을 위해 적합하지 않을 수도 있다.
예를 들어, SiP는 매립형 웨이퍼 레벨 볼 그리드 어레이(embedded wafer level ball grid array: e-WLB) 또는 매립형 패널 레벨 볼 그리드 어레이(embedded panel level ball grid array: e-PLB) 프로세스로 형성될 수 있다. 이러한 패키지에서, 몰드층은 재구성된 웨이퍼 또는 재구성된 패널을 형성하기 위해 복수의 능동 및 수동 전기 부품 주위에 형성된다. 이어서, 단자들로의 상호접속부가 전기 부품의 에지들을 지나 팬아웃(fan-out)하게 하기 위해 몰드층의 표면 위에 재분포층이 형성될 수 있다. e-WLB 및 e-PLB 패키지에서, 전자 부품은 통상적으로 금, 알루미늄, 또는 구리 단자를 이용한다.
그러나, 부품들이 외부 소스로부터 사전패키징되어 수용될 때, 구리, 알루미늄, 또는 금 단자를 갖는 원하는 전기 부품을 얻는 것이 항상 가능한 것은 아니다. 대신에, 사전패키징된 전자 부품은 솔더볼(solder ball)과 같은 납땜가능한 단자를 포함할 수 있다. 주석계 땜납과 같은 납땜가능한 재료의 사용은 SiP의 신뢰성을 감소시킬 수 있다. 디바이스의 신뢰성의 감소는 납땜가능한 단자에서 금속간 화합물(intermetallic compounds: IMCs)의 형성으로부터 발생할 수 있다. 예를 들어, 구리 재분포층과 같은 재분포층이 납땜가능한 단자와 접촉하는 고온 동작 중에, 구리는 땜납 내로 확산하고 IMC를 제조할 수 있다. IMC의 체적은 땜납의 체적보다 낮고, 단자 내에 공극(void)을 생성하거나 단자가 균열되게 할 수 있다. 부가적으로, 땜납 재료의 체적은 원래 체적의 단지 낮은 한자리수 퍼센트값만큼 리플로우 동작 중에 증가할 것이다. 이 체적의 증가는, 땜납 재료와 몰드층 사이에 우수한 접착성이 존재하지 않으면, 땜납 단자가 몰드층 내에 매립될 때 패키지가 균열되게 할 것이다.
도 1a는 본 발명의 실시예에 따른, 실질적으로 동일한 두께인 사전패키징된 부품들을 포함하는 디바이스 패키지의 단면도이다.
도 1b는 본 발명의 실시예에 따른, 동일한 두께가 아닌 사전패키징된 부품들을 포함하는 디바이스 패키지의 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른, 패키지를 형성하는데 사용될 수 있는 다양한 프로세싱 동작을 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른, 웨이퍼 레벨에서 몰드층 내에 형성된 복수의 디바이스 패키지의 개략적인 평면도이다.
도 4a 내지 도 4d는 본 발명의 부가의 실시예에 따른, 패키지를 형성하는데 사용될 수 있는 다양한 프로세싱 동작을 도시하는 단면도이다.
도 5는 본 발명의 실시예에 따른, 반도체 패키지를 이용하는 컴퓨터 시스템의 개략 블록도이다.
본 발명의 실시예는 디바이스 패키지 및 이러한 디바이스 패키지를 형성하는 방법을 포함한다. 이하의 설명에서, 본 발명의 실시예의 완전한 이해를 제공하기 위해, 특정 재료 및 프로세싱 동작과 같은, 수많은 특정 상세가 설명된다. 본 발명은 이들 특정 상세 없이 실시될 수도 있다는 것이 당 기술 분야의 숙련자에게 명백할 것이다. 다른 경우에, 반도체 다이의 집적 회로와 같은 공지의 특징은 본 발명의 실시예를 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면에 도시된 다양한 실시예는 예시적인 표현이고, 반드시 실제 축적대로 도시되어 있지는 않다는 것이 이해되어야 한다.
본 발명의 실시예는 e-WLB 또는 e-PLB 프로세스로 형성된 SiP와 같은 멀티-다이 패키지 내로 사전패키징된 전기 부품의 집적화를 허용한다. 전술된 납땜가능한 단자 내의 IMC의 형성으로부터 발생하는 신뢰성 문제점은 납땜가능한 단자가 다양한 프로세싱 동작 중에 격리되어 보호되도록 사전패키징된 부품을 배향함으로써 극복된다. 실시예에서, 납땜가능한 단자는 몰드층 내에 매립되고, 몰드층의 제 1 표면에 대면하도록 배향되고, 반면에 IMC 형성에 경향이 없는 단자를 갖는 전기 부품은 단자들이 몰드층의 제 2 표면을 따라 노출되도록 배향된다. 제 2 표면이 재분포층을 형성하도록 프로세싱된 후에, 몰드층의 제 1 표면은 납땜가능한 단자를 노출시키도록 리세싱(recessing)될 수 있다.
이제, 도 1a를 참조하면, 본 발명의 실시예에 따른 디바이스 패키지(100)가 도시되어 있다. 실시예에 따르면, 디바이스 패키지(100)는 몰드층(140) 내에 매립된 납땜가능한 단자(122)를 갖는 하나 이상의 사전패키징된 부품(120)을 포함하는 멀티-다이 패키지이다. 사전패키징된 부품(120)은 단자(122)가 몰드층(140)의 제 1 표면(141)에 대면하도록 배향된다. 도 1a에 도시된 실시예에 도시된 바와 같이, 디바이스 패키지(100)는 2개의 사전패키징된 부품(120)을 갖지만, 실시예는 이러한 구성에 한정되는 것은 아니다. 예를 들어, 디바이스 패키지(100)는 하나 이상의 사전패키징된 부품(120)을 포함할 수 있다. 실시예에 따르면, 사전패키징된 부품(120)은 능동 및/또는 수동 전자 부품일 수 있다. 예를 들어, 능동 부품은 트랜지스터, 다이오드 등을 포함하는 집적 회로를 갖는 반도체 다이일 수 있다. 실시예에서, 능동 전자 부품은 마이크로프로세서, 칩셋 부품, 그래픽 프로세서, 아날로그 디바이스, 무선 주파수 집적 회로(radio frequency integrated circuits: RFICs) 등일 수 있다. 능동 부품은 레지스터, 커패시터 등, 또는 IPD를 포함할 수 있다. 2개 이상의 사전패키징된 부품(120)을 갖는 실시예에서, 각각의 사전패키징된 부품은 상이한 기능을 가질 수 있다. 예를 들어, 제 1 사전패키징된 부품(120A)은 RFIC를 포함할 수 있고, 제 2 사전패키징된 부품(120B)은 아날로그 디바이스일 수 있다. 부가의 실시예에서, 제 1 사전패키징된 부품(120A)은 마이크로프로세서일 수 있고, 제 2 사전패키징된 부품(120B)은 그래픽 프로세서일 수 있다. 부가의 실시예에 따르면, 2개 이상의 사전패키징된 부품(120)은 실질적으로 동일한 기능을 담당할 수도 있다.
본 발명의 실시예는 금속간 화합물의 형성의 경향이 있는 재료로 형성된 납땜가능한 단자(122)를 갖는 사전패키징된 부품(120)을 포함한다. 예를 들어, 납땜가능한 단자(122)는 주석계 땜납 단자일 수 있다. 실시예에 따르면, 사전패키징된 부품(120)은 납땜가능한 단자를 이용하는 임의의 패키지 유형일 수 있다. 예로서, 사전패키징된 부품(120)은 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale packages: WLCSPs)일 수 있다. 도 1a에 도시된 납땜가능한 단자(122)는 솔더볼이지만, 다른 납땜가능한 단자 유형이 또한 사용될 수 있다. 예를 들어, 납땜가능한 단자는 제어형 콜랩스 칩 접속(controlled collapse chip connection: C4) 범프, 랜드 그리드 어레이(land grid array: LGA) 등일 수 있다.
디바이스 패키지(100)는 몰드층(140) 내에 배치된 하나 이상의 전기 부품(130)을 또한 포함할 수 있다. 전기 부품(130)은 단자(132)가 제 1 표면(141)에 대향하는 몰드층(140)의 제 2 표면(142)에 대면하도록 배향된다. 이와 같이, 납땜가능한 단자(122) 및 제 2 유형의 단자(132)는 몰드층(140)의 상이한 표면들을 따라 노출된다. 본 발명의 실시예는 능동 및/또는 수동 전기 부품인 부품(130)을 포함할 수 있다. 도 1a에 도시된 바와 같이, 3개의 전기 부품(130)이 존재하지만, 실시예는 이러한 구성에 한정되는 것은 아니다.
실시예에 따르면, 부품(130)은 IMC 형성의 경향이 없는 제 2 유형의 단자(132)를 갖는다. 예를 들어, 제 2 유형의 단자(132)는 리플로우 온도에서 용융하지 않는 고용융점 도전성 재료일 수 있다. 실시예에서, 제 2 유형의 단자(132)는 도전성 재료의 하나 이상의 층을 포함할 수 있다. 예로서, 제 2 유형의 단자는 구리, 알루미늄, 알루미늄-구리 합금, 금, 구리 또는 알루미늄의 합금, 또는 IMC 형성의 경향이 없는 다른 금속 및 합금일 수 있다. 본 발명의 실시예에서, 부품(130)은 패키징된 부품은 아니다. 그러나, 실시예는 패키징이 제 2 유형의 단자(132)의 사용을 포함할 때, 퀴드-플랫-노-리드(quad-flat no-leads: QFN) 패키지와 같은 사전패키징된 부품(130)을 포함할 수 있다.
실시예에 따르면, 패키지(100)는 몰드층(140)을 통해 형성된 하나 이상의 도전성 비아(via)를 추가로 포함할 수 있다. 실시예에서, 도전성 비아의 하나 이상은 구리와 같은 도전성 재료로 충전된 레이저 드릴링된 관통 비아, 관통 몰드 비아(through mold via: TMV), 비아 바아(via bar) 또는 이들의 임의의 조합일 수 있다. 비아 바아(115)의 사용을 포함하는 실시예가 도 1a에 도시되어 있다. 하나 이상의 비아 바아(115)는 몰드층(140)의 제 1 표면(141)과 제 2 표면(142) 사이에 도전성 경로를 제공한다. 이와 같이, 제 1 표면(141)을 향해 배향된 납땜가능한 단자(122)는 몰드층의 제 2 표면(142)에 전기적으로 결합될 수 있다. 따라서, 인쇄 회로 기판(printed circuit board: PCB)과 같은 기판(145)으로의 전기 접속부가 제 1 표면(141)에 대면하는 납땜가능한 단자(122)로부터 그리고 몰드층(140)의 제 2 표면(142)에 대면하는 제 2 유형의 단자(132)로부터 제조될 수 있다.
비아 바아(115)는 코어층(116)을 통해 형성된 하나 이상의 도전성 비아(118)를 포함하는 사전제조된 비아일 수 있다. 코어층(116)은 적층된 유전성 에폭시계 또는 에폭시 혼합물계 실리콘 또는 세라믹 재료일 수 있다. 실시예에서, 코어는 예를 들어 실리콘 또는 글래스 필러 입자와 같은 필러 입자로 충전될 수 있다. 부가의 실시예는 필러 입자를 포함하지 않는 코어를 포함할 수 있다. 비아 바아(115) 내의 비아(118)의 각각은 비아 바아(115)의 대향 측면들 상에 형성된 랜드 패드(land pad)(117)를 접속할 수 있다. 예로서, 랜드 패드(117)는 구리 또는 임의의 다른 적합한 도전성 재료일 수 있다.
도 1a에 도시된 실시예에 따르면, 납땜가능한 상호접속부(122)의 상부면 및 상부 랜드 패드(117)의 상부면은 몰드층(140)의 제 1 표면(141)과 실질적으로 동일 평면에 있다. 이러한 실시예는 사전패키징된 부품(120) 및 비아 바아(115)가 실질적으로 동일한 두께일 때 가능하다. 그러나, 부가의 실시예는 이러한 구성에 한정되지 않는다.
예를 들어, 도 1b에서, 도 1a에 도시된 멀티-다이 패키지(100)에 실질적으로 유사한 멀티-다이 패키지(101)가 도시되어 있다. 패키지(101)는 제 1 사전패키징된 다이(120A)가 제 2 사전패키징된 다이(120B)의 두께에 동일하지 않은 두께를 갖기 때문에 패키지(100)와 상이하다. 예를 들어, 도 1b에서, 사전패키징된 다이(120A)는 사전패키징된 다이(120B)보다 두껍다. 이와 같이, 본 발명의 실시예는 더 얇은 사전패키징된 다이(120B)의 납땜가능한 상호접속부(122)의 부분을 노출시키기 위해 몰드층(140) 내에 형성된 하나 이상의 개구(124)를 포함할 수 있다. 사전패키징된 부품(120)은 멀티-다이 패키지를 조립하는 엔티티에 의해 제조되지 않을 수도 있기 때문에, 각각의 사전패키징된 부품(120)의 두께를 제어하는 것이 가능하지 않을 수 있다. 따라서, 개구(124)를 포함하는 실시예는, 사전패키징된 부품(120)의 선택이 패키지 두께 고려사항에 의해 한정되지 않기 때문에, 멀티-다이 패키지의 디자인의 증가된 융통성을 허용한다.
도 1a로 다시 복귀하면, 재분포층(151)이 몰드층(140)의 제 2 표면(142) 위에 형성될 수 있다. 재분포층(151)은 각각의 단자(132)를 상호접속부(153)에 결합하는 하나 이상의 도전성 트레이스(trace)를 포함할 수 있다. 도전성 트레이스는 상호접속부(153)가 전기적으로 결합되어 있는 부품(130)의 주계(perimeter)를 지나 상호접속부(153)가 팬아웃되게 한다. 예로서, 재분포층(151)은 구리층과 같은 도전층이다. 본 명세서에 사용될 때, 재분포층은 단일의 금속층, 상이한 금속층의 스택, 또는 합금을 포함할 수 있다. 예를 들어, 재분포층(151)은 상이한 금속 또는 합금의 배리어층, 시드층, 스택 등을 포함할 수 있다. 예로서, 상호접속부(153)는 솔더볼일 수 있다.
예시된 실시예에 도시된 바와 같이, 유전층(152)은 몰드층(140)의 제 2 표면(142)과 재분포층(151) 사이에 형성될 수 있다. 예로서, 유전층(152)은 예를 들어, 폴리이미드, 에폭시 또는 아지노모토 빌드업 필름(Ajinomoto build-up film: ABF)과 같은 폴리머 재료일 수 있다. 유전층은 단자(132)로의 그리고 비아 바아(115)의 하부 랜드 패드(117)로의 개구를 제공하도록 패터닝될 수 있다.
부가의 실시예에 따르면, 재분포층(151)은 몰드층(140)의 제 2 표면(142)과 직접 접촉 상태로 형성될 수 있고, 유전층(152)은 생략될 수 있다. 실시예는 재분포층(151)의 부분 위에 형성된 땜납 레지스트층(154)을 또한 포함할 수 있다. 단일 재분포층(151) 및 단일 유전층(152)이 도 1a의 실시예에 도시되어 있지만, 실시예는 이러한 구성에 한정되는 것은 아니다. 예를 들어, 부가의 실시예에 따르면, 패키지(100)는 2개 이상의 재분포층(151) 및/또는 0개, 1개, 또는 2개 이상의 유전층(152)을 포함할 수 있다.
도 1a를 재차 참조하면, 실시예에서, 제 2 패키지(102)는 패키지(100)에 결합될 수 있다. 실시예에서, 제 2 패키지(102)는 패키지(100) 위에 위치된다. 예시를 불필요하게 불명료하게 하지 않기 위해, 제 2 패키지(102)는 블록으로서 개략적으로 도시되어 있다. 그러나, 본 발명의 실시예는 예를 들어, 패키지(100)와 실질적으로 유사한, WLCSP, eWLB 패키지, 플립칩 패키지, 와이어-본디드 패키지, e-PLB 패키지, 또는 SiP 패키지와 같은 임의의 유형의 디바이스 패키지일 수 있는 제 2 패키지(102)를 포함한다. 제 2 패키지(102)는 하나 이상의 능동 또는 수동 부품(도시 생략)을 포함할 수 있다. 실시예에 따르면, 제 2 패키지(102)는 또한 인쇄 회로 기판(PCB)과 같은 복수의 도전성 트레이스(156)를 포함하는 기판일 수 있다. 도시된 바와 같이, 제 2 패키지(102)는 하나 이상의 비아 바아(115)에 의해 기판(145)에 전기적으로 결합될 수 있다. 예로서, 상호접속부(155)는 솔더볼일 수 있다. 패키지(102)는 또한 상호접속부(155)에 의해 사전패키징된 부품(120)에 전기적으로 결합될 수 있다. 도 1a는 납땜가능한 단자(122) 및 상호접속부(155)를 별개의 부품으로서 도시하고 있지만, 리플로우 동작 중에, 상호접속부(155) 및 납땜가능한 단자(122)는 용융되어 함께 융합될 수 있다는 것이 이해되어야 한다.
실시예에 따르면, 제 2 패키지(102)는 또한 사전패키징된 부품(120)을 기판(145)에 전기적으로 결합할 수 있다. 도 1a에 도시된 실시예에 예시된 바와 같이, 전기 경로(171)는 기판(145)으로부터, 비아 바아(115)를 통해, 비아 바아(115)를 제 2 패키지(102)에 접속하는 땜납 범프(155)로, 그리고 제 2 패키지(102)로부터, 사전패키징된 부품(120)의 납땜가능한 단자(122)에 접속된 땜납 범프(155)를 통해 형성될 수도 있다. 실시예에서, 전기 경로(172)는 기판(145)으로부터, 비아 바아(115)를 통해, 땜납 범프(155)를 통해, 제 2 패키지(102)의 표면 상에 형성된 도전성 트레이스(156)로, 그리고 제 2 땜납 범프(155)를 통해 사전패키징된 부품(120)의 납땜가능한 단자(122)로 이루어질 수도 있다. 제 2 패키지(102)를 통해 (또는 그 표면 상에) 라우팅되도록 전기 경로(171 및/또는 172)를 구성하는 것은 몰드층(140)의 제 1 표면(141) 상에 재분포층의 형성을 요구하지 않고, 납땜가능한 단자(122)가 패키지(100)의 다른 부품(130) 및 기판(145)에 전기적으로 결합될 수 있게 한다. 따라서, 납땜가능한 단자(122)는 납땜가능한 단자(122) 내로 확산되어 IMC를 형성할 수 있는 구리와 같은 부가의 재료에 노출되지 않는다.
본 발명의 부가의 실시예는 패키지(100)와 기판(145) 사이에 형성된 하나 이상의 다이(162)를 또한 포함할 수 있다. 예로서, 다이는 하나 이상의 땜납 범프(153)에 의해 부품(130)에 전기적으로 결합될 수 있다. 다이는 예를 들어, 메모리칩, 마이크로프로세서 등과 같은 임의의 반도체 다이일 수 있지만, 또한 IPD와 같은 수동 디바이스일 수도 있다. 부가의 실시예는 몰드층(140)의 제 2 표면(142)과 기판(145) 사이에 형성된 부가의 다이(162)를 포함하지 않는 패키지(100)를 포함한다. 도시된 바와 같이, 실시예는 땜납 범프(157)에 의해 제 2 패키지(102)의 저부면에 전기적으로 결합된 부가의 다이(161)를 또한 포함할 수 있다. 부가의 실시예는 몰드층(140)의 제 1 표면(141)과 제 2 패키지(102) 사이에 형성된 다이(161)를 포함하지 않는 패키지(100)를 포함한다.
이제, 도 2a 내지 도 2h를 참조하면, 멀티-다이 패키지를 형성하는 방법이 도시되어 있다. 도 2a에서, 복수의 전기 부품이 모드 캐리어(210)에 장착된다. 실시예에서, 픽 앤 플레이스 도구(pick and place tool) 또는 칩 슈터(chip shooter)가 부품(220)을 몰드 캐리어(210)에 장착하는데 사용될 수 있다. 예로서, 몰드 캐리어(210)는 부품들을 몰드 캐리어(210)에 고정하기 위한 접착층(도시 생략)을 포함할 수 있다.
실시예에서, 전기 부품들 중 하나 이상은 납땜가능한 단자(222)를 갖는 사전패키징된 부품(220)이다. 예를 들어, 도 2a에서, 2개의 개별 사전패키징된 부품이 몰드 캐리어(210)에 장착된다. 도시된 바와 같이, 사전패키징된 부품(220)은 몰드 캐리어(210)에 의해 지지된 사전패키징된 부품(220)의 이면과 납땜가능한 단자(222)가 몰드 캐리어(210)로부터 이격하여 지향하도록 몰드 캐리어(210)에 장착된다. 사전패키징된 부품(220)과 납땜가능한 단자는 도 1a와 관련하여 전술된 것들과 실질적으로 유사하고, 이와 같이 이들 부품의 상세한 설명은 여기서 반복되지 않을 것이라는 것이 이해되어야 한다.
몰드 캐리어(210)에 장착된 전기 부품들 중 하나 이상은 또한 도 1a와 관련하여 설명된 부품(130)에 실질적으로 유사한 부품(230)일 수 있다. 도시된 바와 같이, 부품(230)은 제 2 유형의 단자(232)가 몰드 캐리어(210)에 의해 지지되고 부품(230)의 이면이 몰드 캐리어(210)로부터 이격하여 지향하도록 몰드 캐리어(210)에 장착된다. 이에 따라, 사전패키징된 부품(220)의 납땜가능한 단자(222)는 이들 단자가 제 2 유형의 단자(232)가 지향하도록 배향되어 있는 방향과는 반대인 방향을 지향하도록 배향되어 있다.
부가의 실시예는 하나 이상의 비아 바아(215)를 몰드 캐리어(210)에 장착하는 것을 또한 포함할 수 있다. 예로서, 비아 바아(215)는 비아(218)의 어느 일 측면에 랜드 패드(217)를 포함하는 사전제조된 비아일 수 있다. 비아 바아(215)는 랜드 패드(217) 사이에서 Z-방향으로 연장하는 복수의 비아(218)를 포함할 수 있다. 예로서, 비아 바아(215)는 세라믹, 폴리머, 실리콘 또는 적층된 코어(216)를 포함할 수 있다.
실시예에 따르면, 각각의 사전패키징된 부품(220)의 두께는 실질적으로 균일하다. 이와 같이, 납땜가능한 상호접속부(222)는 Z-방향에서 실질적으로 동일한 높이에 각각 위치된다. 더욱이, 비아 바아(215)의 두께는 상부 랜드 패드(217)가 납땜가능한 상호접속부(222)와 대략적으로 동일한 높이에 위치되도록 선택될 수 있다. 납땜가능한 상호접속부(222) 및 랜드 패드(217)의 각각을 Z-방향에서 실질적으로 동일한 평면을 따라 형성하는 것은 몰드층(240)의 제 1 측면(241)이 이하에 설명된 후속의 프로세싱 동작에 리세싱될 때 상호접속부(222) 및 랜드 패드의 각각이 노출되게 할 수 있다.
사전패키징된 부품(220)은 외부 공급자로부터 수용될 수도 있기 때문에, 동일한 두께를 각각 갖는 패키징된 부품(220)을 얻는 것이 가능하지 않을 수도 있다. 이러한 상황에서, 본 발명의 실시예는 다이가 몰드 캐리어(210)에 장착되기 전에, 사전패키징된 부품(220)의 두께를 정규화하는(normalize) 선택적인 이면 연삭 프로세스를 또한 포함할 수 있다. 그러나, 본 발명의 실시예는 불균일한 두께를 갖는 사전패키징된 부품(220)을 또한 사용할 수 있다는 것이 이해되어야 한다. 이러한 실시예가 이하에 더 상세히 설명된다.
이제, 도 2b를 참조하면, 몰드층(240)은 부품 및 몰드 캐리어(210) 위에 형성된다. 예로서, 몰드층(240)은 폴리머 재료 또는 에폭시일 수 있다. 실시예에서, 몰드층(240)은 충전제 입자로 충전되고, 실리콘, 글래스 등으로 제조될 수도 있다. 실시예에서, 몰드층은 압축 성형 프로세스로 형성된다. 몰드층(240)은 몰드층(240)의 제 1 표면(241)이 비아 바아(215)의 상부 랜드 패드(217) 및 납땜가능한 단자(222) 위에 형성되는 것을 보장하는 두께를 갖는다. 몰드층(240) 내에 납땜가능한 단자(222)를 매립하는 것은 납땜가능한 단자(222)가 후속의 프로세싱 동작 중에 격리되어 보호될 수 있게 한다. 이와 같이, 납땜가능한 단자(222)는 후속의 프로세싱 동작 중에 IMC 형성의 경향이 없다. 실시예에서, 제 2 유형의 상호접속부(232)의 표면은 몰드층(240)의 제 2 표면(242)과 실질적으로 동일 평면에 있지 않다. 도시된 실시예에서, 몰드층(240)의 제 2 표면(242)은 몰드 캐리어(210)와 접촉하고 있다. 그러나, 접착층이 몰드 캐리어(210) 위에 형성될 때, 상호접속부(232)는 접착층의 표면과 실질적으로 동일 평면에 있고 그와 접촉할 수 있다는 것이 이해되어야 한다.
실시예에 따르면, 패키지는 도 2c에 도시된 바와 같이, 상하 전복되어 있다. 도시된 바와 같이, 제 1 표면(241)은 이제 하향으로 지향할 수 있고, 제 2 표면(242)은 이제 상향으로 지향할 수도 있다. 부가적으로, 몰드 캐리어(210)는 제거될 수 있다. 접착층을 포함하는 실시예에서, 접착층은 또한 제거될 수 있다. 실시예에서, 몰드 캐리어(210)가 제거된 후에, 제 2 유형의 상호접속부(232)의 표면(233)이 노출된다.
도 2c의 몰드층(240)의 단면 도시는 몰드층(240)의 부분의 뷰를 제공한다. 그러나, 하나 이상의 멀티-다이 패키지는 단일 몰드층으로부터 형성될 수 있다는 것이 이해되어야 한다. 예를 들어, 도 3은 웨이퍼 레벨에 형성된 몰드층(340)의 개략 평면도이다. 복수의 멀티-다이 패키지(300)가 몰드층(340) 내에 형성될 수 있다. 실시예에서, 멀티-다이 패키지(300)는 각각의 점선 박스에 의해 둘러싸인 몰드층(340)의 영역 내에 매립될 수 있다. 도 3은 웨이퍼 레벨에 형성된 복수의 패키지의 형성을 도시하고 있지만, 다양한 실시예에 따라, 실질적으로 유사한 프로세싱 동작이 패널 크기의 몰드층, 또는 임의의 원하는 크기의 몰드층 상에 구현될 수도 있다는 것이 이해되어야 한다. 웨이퍼(또는 패널) 레벨로 멀티-다이 패키지의 형성 후에, 개별의 멀티-다이 패키지의 각각은 웨이퍼(또는 패널)로부터 싱귤레이션될(singulated) 수 있다. 예를 들어, 싱귤레이션은 톱(saw) 또는 레이저로 수행될 수도 있다.
도 2d의 프로세스 흐름으로 복귀하면, 유전층(252)이 몰드층(240)의 제 2 표면(242) 위에 형성될 수 있다. 예로서, 유전층(252)은 예를 들어 폴리이미드 폴리벤족사졸(PBO), ABF 또는 에폭시계 재료와 같은 니트라이드 폴리머 재료일 수 있다. 실시예에서, 유전층(252)은 예를 들어 스핀 코팅 또는 적층과 같은 증착 프로세스로 증착될 수 있다. 유전층(252)은 단자(232) 및 비아 바아(215)의 랜드 패드(217)에 개구를 제공하도록 패터닝될 수 있다. 실시예에서, 패터닝은 포토리소그래피(예를 들어, 마스크 정렬기 또는 스텝퍼) 또는 레이저(예를 들어, 레이저 직접 이미징(laser direct imaging: LDI) 또는 레이저 제거)를 거쳐 행해질 수 있다.
실시예에 따르면, 재분포층(251)이 유전층(252) 위에 형성될 수 있고, 제 2 유형의 단자(232) 중 하나 이상에 전기적으로 결합될 수 있다. 실시예에서, 재분포층은 임의의 도전층일 수 있다. 재분포층은 단일 금속층, 상이한 금속층의 스택 또는 합금을 포함할 수 있다. 예를 들어, 재분포층(151)은 시드층, 배리어층, 상이한 금속, 또는 합금의 스택 등을 포함할 수 있다. 실시예에서, 재분포층(251)은 전해 도금, 무전해 도금, 스퍼터링, 인쇄, 제팅(jetting), 또는 이들의 임의의 조합과 같은, 당 기술 분야에 공지된 프로세스로 형성될 수 있다.
실시예에 따르면, 땜납 레지스트(254)가 유전층(252) 및 재분포층(251)의 부분 위에 형성될 수 있다. 땜납 레지스트층(254)은 폴리머층으로 이루어질 수 있다. 단일의 재분포층(251) 및 단일의 유전층(252)이 도 2d에 도시되어 있지만, 본 발명의 실시예는 이러한 구성에 한정되는 것은 아니다. 예를 들어, 2개 이상의 재분포층(251) 및/또는 2개 이상의 유전층(252)이 부가의 실시예에 따라 형성될 수 있다. 또 다른 실시예에서, 재분포층(251)은 몰드층(240)의 제 2 표면(241) 위에 직접 형성될 수 있고, 유전층(252)이 생략될 수 있다.
재분포층(251)의 형성 중에, 납땜가능한 상호접속부(222)는 몰드층(240) 내에서 격리된다. 이에 따라, 납땜가능한 상호접속부(222)는 재분포층(251)과 접촉하지 않는다. 이는 납땜가능한 상호접속부(222)가 재분포층(251)의 형성 중에 또는 재분포층(251)의 형성 후의 프로세싱 동작 중에 재분포층에 의해 접촉되면 발생할 수도 있는 납땜가능한 상호접속부(222) 내의 IMC의 형성을 방지한다.
이제, 도 2e를 참조하면, 실시예에서, 몰드층(240)은 몰드층(240)의 제 1 표면(241)이 상향으로 지향하고 몰드층(240)의 제 2 표면(242)이 하향으로 지향하도록 재차 전복될 수 있다. 몰드층(240)의 제 1 표면(241)은 이어서 사전패키징된 다이(220)의 납땜가능한 상호접속부(222)를 노출시키고 비아 바아(215)의 랜드 패드(217)의 표면들을 노출시키도록 리세싱될 수 있다. 예로서, 제 1 표면(241)은 연삭 또는 플라이컷(fly cut) 프로세스로 리세싱될 수 있다. 실시예에서, 납땜가능한 단자(222) 및/또는 랜드 패드(217)는 몰드층(240)의 제 1 표면(241)이 리세싱될 때 제거될 수 있다.
부가의 실시예에 따르면, 납땜가능한 상호접속부(222)는 리세싱 프로세스(recessing process) 및 레이저 융삭 프로세스의 조합으로 노출될 수 있다. 이러한 실시예는 사전패키징된 부품(220)이 동일한 두께를 갖지 않을 때 유리할 수 있다. 예를 들어, 도 1b를 재차 참조하면, 제 1 사전패키징된 부품(120A)은 제 2 사전패키징된 부품(120B)의 두께보다 큰 두께를 가질 수 있다. 이와 같이, 몰드층(140)의 제 1 표면(141)은 제 1 사전패키징된 부품(120A) 상의 납땜가능한 상호접속부의 부분을 노출시키기 위해 리세싱될 수 있다. 그 후에, 레이저 융삭 프로세스는 제 2 사전패키징된 다이(120B)의 납땜가능한 상호접속부(122)의 부분을 노출하는 개구(124)를 형성하기 위해 이용될 수 있다. 개구(124)를 제공하기 위한 레이저 융삭 프로세스 후에, 상이한 두께를 갖는 사전패키징된 부품을 갖는 패키지를 형성하는데 사용된 프로세싱은 도 2f 내지 도 2h에 도시된 프로세싱 동작과 실질적으로 유사할 수 있고, 따라서 여기서 반복되지 않을 것이다.
이제, 도 2f를 참조하면, 실시예에서, 유전층(252)이 몰드층(240)의 제 1 표면(241) 위에 그리고 노출된 납땜가능한 상호접속부(222) 및 비아 바아(215)의 랜드 패드(217) 위에 형성될 수 있다. 제 1 표면(241) 위에 형성된 유전층(252)은 제 2 표면(242) 위에 형성된 유전층(252)에 실질적으로 유사할 수 있다. 예를 들어, 유전층(252)은 폴리머 재료일 수 있다. 실시예는 예를 들어, 스핀 코팅 또는 적층과 같은 증착 프로세스로 유전층(252)을 형성하는 것을 포함한다. 실시예에 따르면, 유전층은 이어서 납땜가능한 상호접속부(222) 및 랜드 패드(217)를 노출하도록 패터닝될 수 있다. 실시예에 따르면, 제 1 표면(241) 위에 형성된 유전층(252)은 선택적으로 생략될 수도 있다. 대안 실시예는 마찬가지로 제 2 표면(241) 위에 형성된 유전층(252) 위에 재분포층을 형성하는 것을 포함한다. 이러한 재분포층을 갖는 실시예가 도 4a 내지 도 4d와 관련하여 이하에 더 상세히 설명된다. 재분포층이 제 1 표면(241) 위에 형성될 때, 땜납 레지스트층이 선택적으로 유전층(252) 및 재분포층의 부분 위에 형성될 수 있다.
그 후에, 도 2g에 도시된 바와 같이, 솔더볼(253)은 몰드층(240)의 제 2 표면(242) 상의 재분포층(251)의 노출된 부분 상에 형성될 수 있다. 실시예에 따르면, 솔더볼(253)은 모두 동일한 크기는 아닐 수도 있다. 더 소형의 솔더볼(253)의 존재는 부가의 다이(262)가 몰드층(240) 아래의 패키지에 결합될 수 있게 한다. 실시예에 따르면, 부가의 다이(262)는 예를 들어, 마이크로프로세서, 메모리 디바이스, 칩셋, 아날로그 디바이스, RFIC 등, 또는 이들의 조합과 같은 부가의 능동 부품일 수 있다. 도 2f에 도시된 패키지는 부가의 다이(262)를 포함하지만, 실시예는 부가의 다이(262)가 없는 패키지를 또한 포함할 수 있다.
실시예에 따르면, 도 2h에 도시된 바와 같이, 제 2 패키지(202)는 몰드층(240)의 제 1 측면(241)에 장착될 수 있고, PCB와 같은 기판(245)이 땜납 범프(253)에 장착될 수 있다. 도시를 불필요하게 불명료하게 하지 않기 위해, 제 2 패키지(202)는 블록으로서 개략적으로 도시되어 있다. 그러나, 본 발명의 실시예는 예를 들어, WLCSP, e-WLB 패키지, e-PLB 패키지, 또는 SiP 패키지와 같은 임의의 유형의 디바이스 패키지일 수 있는 제 2 패키지(202)를 포함한다. 제 2 패키지(202)는 하나 이상의 능동 또는 수동 부품(도시 생략)을 포함할 수 있다. 실시예에 따르면, 제 2 패키지(202)는 또한 인쇄 회로 기판(PCB)과 같은 복수의 도전성 트레이스(256)를 포함하는 기판일 수 있다. 실시예에서, 반도체 다이(261)가 땜납 상호접속부(257)에 의해 제 2 패키지에 결합될 수 있다.
실시예에 따르면, 제 2 패키지(202)는 하나 이상의 솔더볼(255)에 의해 멀티-다이 패키지에 기계적으로 그리고 전기적으로 결합된다. 제 2 패키지(202)는 그 저부면 상에 형성된 솔더볼을 가질 수 있다. 예로서, 솔더볼(255)은 볼 드롭 프로세스(ball drop process)로 장착된 사전제조된 솔더볼일 수 있다. 제 2 패키지(202)가 정렬되어 패키지와 접촉하여 배치된 후에, 솔더볼(255)은 리플로우될 수 있다. 실시예에서, 리플로우된 솔더볼은 사전패키징된 다이(220)의 납땜가능한 상호접속부(222)와 융합한다.
솔더볼(255)은 또한 제 2 패키지(202)를 비아 바아(215)의 랜드 패드(217)에 전기적으로 결합할 수 있다. 실시예에서, 하나 이상의 도전성 트레이스(256)는 랜드 패드(217) 위에 형성된 리플로우된 솔더볼(255)을 사전패키징된 다이(220)의 납땜가능한 상호접속부(222) 위에 형성된 리플로우된 솔더볼(255)에 전기적으로 결합할 수 있다. 이에 따라, 기판(245)으로부터 비아 바아(215)를 통해, 비아 바아(215)를 제 2 패키지(202)에 접속하는 땝납 범프(255)로, 그리고 제 2 패키지(202)로부터 사전패키징된 부품(220)의 납땜가능한 상호접속부(222)에 접속된 땜납 범프(255)를 통해 전기 경로가 형성될 수도 있다. 부가적으로, 기판(245)으로부터 비아 바아(215)를 통해, 땜납 범프(255)를 통해, 제 2 패키지(202)의 표면 상에 형성된 도전성 트레이스(256)로, 그리고 제 2 땜납 범프(255)를 통해 사전패키징된 부품(220)의 납땜가능한 상호접속부(222)로 전기 경로가 형성될 수도 있다.
도 4a에 도시된 부가의 실시예에 따르면, 몰드층(440)의 제 2 표면(442)으로부터 사전패키징된 부품(420)으로 부가의 전기 경로를 제공하기 위해, 재분포층(481)이 패키지의 제 1 표면(441) 위에 형성될 수 있다. 이러한 실시예에서, 제 2 패키지(402)가 몰드층(440)의 제 1 표면(441) 위에 장착되지 않을 때에도, 재분포층(481)은 사전패키징된 부품(420)으로의 전기 경로가 형성될 수 있게 한다. 이러한 실시예를 형성하기 위한 프로세스는 도 2a 내지 도 2e와 관련하여 전술된 것들과 실질적으로 동일한 프로세싱 동작을 따르고, 따라서 여기서 반복되지 않을 것이다. 도 4a는 도 2a 내지 도 2e에 대해 전술된 프로세싱 후의 다음의 프로세싱 동작이다.
도 4a를 재차 참조하면, 재분포층(481)이 몰드층(440)의 제 1 표면(441) 위에 형성된다. 실시예에서, 재분포층(481)은 도전성 재료이다. 예로서, 재분포층(481)은 단일층 또는 금속층의 스택일 수 있다. 일 실시예에서, 니켈 금속 또는 니켈-텅스텐-니켈층의 스택과 같은 두꺼운 배리어층이 구리 상호접속부층을 증착하기 전에 납땜가능한 단자(422) 상에 형성될 수 있다. 이에 따라, 배리어층이 납땜가능한 단자 내로의 구리의 확산을 제한하거나 방지할 것이기 때문에, 납땜가능한 단자(422) 내의 IMC 형성의 문제점이 회피된다. 예로서, 재분포층(481)은 유기 표면 보호제(organic surface protectant: OSP) 또는 귀금속 마감부를 포함할 수 있다. 본 발명의 실시예는 화학 기상 증착(chemical vapor deposition: CVD), 물리적 기상 증착(physical vapor deposition: PVD), 전해 도금, 무전해 도금 등과 같은 박막 증착 프로세스로 재분포층(481)을 형성하는 것을 포함한다. 부가의 실시예에서, 유전층(도시 생략)이 재분포층(481)을 형성하기 전에 몰드층(440)의 제 1 표면(441) 위에 선택적으로 형성될 수 있다. 실시예는 유전층 및 재분포층(481)의 부분 위에 땜납 레지스트층(도시 생략)을 형성하는 것을 또한 포함할 수 있다. 재분포층(481)의 포함은 몰드층(440)의 제 2 표면(442)으로부터, 비아 바아(415)를 통해, 그리고 비아 바아(415)로부터 재분포층(481)을 경유하여 납땜가능한 상호접속부(422)로 직접 전기 접속부가 이루어질 수 있게 한다. 이와 같이, 사전패키징된 부품(420)으로의 접속부가 몰드층(440)의 제 1 표면(441) 위에 형성된 제 2 패키지(402)를 위한 요구 없이 이루어질 수도 있다.
실시예에서, 솔더볼(453)이 도 4b에 도시된 바와 같이, 몰드층(440)의 제 2 표면(442) 상의 재분포층(451)의 노출부 상에 형성될 수 있다. 실시예에 따르면, 솔더볼(453)은 모두 동일한 크기는 아닐 수도 있다. 더 소형의 솔더볼(453)의 존재는 부가의 다이(462)가 몰드층(440) 아래의 패키지에 기계적으로 그리고 전기적으로 결합될 수 있게 한다. 실시예에 따르면, 부가의 다이(462)는 예를 들어, 마이크로프로세서, 메모리 디바이스, 칩셋, 아날로그 디바이스, RFIC 등, 또는 이들의 조합과 같은 부가의 능동 부품일 수 있다. 도 4b에 도시된 패키지는 부가의 다이(462)를 포함하지만, 실시예는 부가의 다이(462)가 없는 패키지를 또한 포함할 수 있다.
그 후에, 도 4c에서, 제 2 패키지(402)가 몰드층(440)의 제 1 표면(441) 상에 장착되고, PCB와 같은 기판(445)이 솔더볼(455)에 장착될 수 있다. 도시된 바와 같이, 제 2 패키지(402)는 복수의 솔더볼(455)을 포함할 수 있다. 솔더볼(455)은 제 2 패키지(402)를 재분포층(481)에 전기적으로 및 기계적으로 결합하도록 리플로우될 수 있다. 실시예에서, 반도체 다이(461)가 솔더볼(455)에 의해 제 2 패키지에 결합될 수 있다. 실시예에 따르면, 제 2 패키지(402) 및 반도체 다이(461)는 도 2h와 관련하여 전술된 제 2 패키지(202) 및 반도체 다이(261)에 실질적으로 유사할 수 있고, 따라서 상세한 설명은 여기서 반복되지 않을 것이다.
도 4d에 도시된 부가의 실시예에 따르면, 제 2 패키지(402)는 솔더볼(455) 대신에 랜드 그리드 어레이(land grid array: LGA)(456)를 포함할 수 있다. 이러한 실시예에서, 제 2 패키지(402)는 열압축 성형 프로세스로 재분포층(481)에 접합될 수 있다. 실시예에서, 제 2 패키지(402)는 웨이퍼 레벨로(즉, 각각의 패키지(400)가 싱귤레이션되기 전에) 또는 유닛 레벨로(즉, 각각의 패키지(400)가 싱귤레이션된 후에) 접합될 수 있다.
도 5는 실시예에 따른 컴퓨팅 디바이스(500)를 도시한다. 컴퓨팅 디바이스(500)는 보드(502)를 수용한다. 보드(502)는 이들에 한정되는 것은 아니지만, 프로세서(504) 및 적어도 하나의 통신칩(506)을 포함하는 다수의 부품을 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 몇몇 구현예에서, 적어도 하나의 통신 칩(506)이 또한 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 다른 구현예에서, 통신칩(506)은 프로세서(504)의 부분이다.
그 용례에 따라, 컴퓨팅 디바이스(500)는 보드(502)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 부품을 포함할 수 있다. 이들 다른 부품은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 파워 증폭기, 글로벌 포지셔닝 시스템(global positioning system: GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 마이크로전기기계 시스템(microelectromechanical system: MEMS), 스피커, 카메라, 및 대용량 저장 디바이스(하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만, 이들에 한정되는 것은 아니다.
통신칩(506)은 컴퓨팅 디바이스(500)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비고체 매체를 통한 변조된 전자기 방사선의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 이 용어는 연계된 디바이스가 어떠한 와이어도 포함하지 않는다는 것을 암시하는 것은 아니지만, 몇몇 실시예에서 이들 디바이스는 와이어를 포함하지 않을 수도 있다. 통신칩(506)은 이들에 한정되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 장기진화(long term evolution: LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신칩(506)을 포함할 수 있다. 예를 들어, 제 1 통신칩(506)은 Wi-Fi 및 블루투스와 같은 더 단거리 무선 통신에 전용될 수 있고, 제 2 통신칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 몇몇 실시예에서, 프로세서의 집적 회로 다이는 납땜가능한 단자가 몰드층의 제 1 표면에 지향하도록 배향된 납땜가능한 단자를 갖는 하나 이상의 사전패키징된 부품, 및 제 2 유형의 단자를 갖는 하나 이상의 전기 부품을 포함하는 멀티-다이 패키지 내에 패키징되고, 여기서 제 2 유형의 단자는 실시예에 따르면, 이들이 제 1 표면으로부터 대향하는 몰드층의 제 2 표면을 지향하도록 배향되어 있다. 용어 "프로세서"는 전자 데이터를 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터 및/또는 메모리로부터 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 부분을 칭할 수 있다.
통신칩(506)은 통신칩(506) 내에 패키징된 집적 회로를 또한 포함한다. 다른 실시예에 따르면, 통신칩의 집적 회로 다이는 납땜가능한 단자가 몰드층의 제 1 표면에 지향하도록 배향된 납땜가능한 단자를 갖는 하나 이상의 사전패키징된 부품, 및 제 2 유형의 단자를 갖는 하나 이상의 전기 부품을 포함하는 멀티-다이 패키지로 패키징되고, 여기서 제 2 유형의 단자는 실시예에 따르면, 이들이 제 1 표면으로부터 대향하는 몰드층의 제 2 표면을 지향하도록 배향되어 있다.
다른 구현예에서, 컴퓨팅 디바이스(500) 내에 수용된 다른 부품은 납땜가능한 단자가 몰드층의 제 1 표면에 지향하도록 배향된 납땜가능한 단자를 갖는 하나 이상의 사전패키징된 부품 및 제 2 유형의 단자를 갖는 하나 이상의 전기 부품을 포함하는 멀티-다이 패키지로 패키징되고, 여기서 제 2 유형의 단자는 실시예에 따라, 제 1 표면에 대향하는 몰드층의 제 2 표면에 지향하도록 배향되어 있는 디바이스와 같은, 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현예에서, 컴퓨팅 디바이스(500)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말(personal digital assistant: PDA), 울트라 모바일 PC, 휴대폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 콘트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현예에서, 컴퓨팅 디바이스(500)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 실시예는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 몰드층, 하나 이상의 제 1 전기 부품 - 제 1 전기 부품의 각각은 몰드층의 제 1 표면에 대면하도록 배향되어 있는 납땜가능한 단자를 가짐 -, 및 하나 이상의 제 2 전기 부품 - 제 2 전기 부품의 각각은 몰드층의 제 2 표면에 대면하도록 배향되어 있는 제 2 유형의 단자를 가짐 - 을 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 납땜가능한 단자는 주석계 땜납이고, 제 2 유형의 단자는 구리, 금, 또는 알루미늄인, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 2 유형의 단자 중 하나 이상에 전기적으로 결합된 몰드층의 제 2 표면 위에 형성된 재분포층을 더 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 재분포층과 몰드층의 제 2 표면 사이에 형성된 유전층을 더 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 재분포층의 부분 위에 형성된 땜납 레지스트층을 더 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 몰드층의 제 1 표면과 몰드층의 제 2 표면 사이에 형성된 하나 이상의 도전성 관통 비아를 더 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 하나 이상의 도전성 관통 비아는 비아 바아이고, 비아 바아는 몰드층의 제 1 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 1 랜드 패드, 몰드층의 제 2 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 2 랜드 패드, 제 1 및 제 2 랜드 패드 사이에 배치된 코어층, 및 제 1 및 제 2 랜드 패드를 전기적으로 결합하는 코어층을 통해 형성된 하나 이상의 비아를 포함하는, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 1 전기 부품 중 하나 이상 및 도전성 비아 중 하나 이상에 솔더볼에 의해 전기적으로 및 기계적으로 결합된 제 2 패키지를 더 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 2 패키지가 하나 이상의 솔더볼에 의해 기판에 전기적으로 및 기계적으로 결합되고, 제 1 전기 부품은 제 2 패키지 및 도전성 관통 비아 중 하나 이상에 의해 기판에 전기적으로 결합되는, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 하나 이상의 도전성 관통 비아에 하나 이상의 납땜가능한 단자를 전기적으로 결합하는 몰드층의 제 1 표면 위에 형성된 제 2 재분포층을 더 포함하는, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 1 전기 부품이 사전패키징된 부품인, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 1 전기 부품 중 하나 이상이 웨이퍼 레벨 칩 스케일 패키지인, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 하나 이상의 제 1 전기 부품이 실질적으로 동일한 두께인, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 하나 이상의 전기 부품 중 적어도 하나가 다른 제 1 전기 부품보다 더 얇은, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 더 얇은 제 1 전기 부품의 납땜가능한 단자를 노출하기 위해 개구가 몰드층의 제 1 표면으로부터 형성되어 있는, 멀티-다이 패키지를 포함한다.
부가의 실시예는, 몰드 캐리어 상에 하나 이상의 제 1 전기 부품을 장착하는 단계 - 제 1 전기 부품은 몰드 캐리어로부터 이격하여 지향하는 납땜가능한 단자를 가짐 -, 몰드 캐리어 상에 하나 이상의 제 2 전기 부품을 장착하는 단계 - 제 2 전기 부품은 몰드 캐리어에 대면하는 제 2 유형의 단자를 가짐 -, 몰드 캐리어 상에 하나 이상의 비아 바아를 장착하는 단계, 몰드 캐리어 위에 몰드층을 형성하는 단계 - 몰드층은 제 1 전기 부품의 납땜가능한 단자 위에 그리고 비아 바아 위에 형성된 제 1 표면 및 몰드 캐리어 상에 형성된 제 2 표면을 가짐 -, 몰드층으로부터 몰드 캐리어를 제거하는 단계, 몰드층의 제 2 표면 위에 재분포층을 형성하는 단계 - 재분포층은 제 2 유형의 단자 중 하나 이상과 비아 바아의 제 1 랜드 패드에 접촉함 -, 및 납땜가능한 단자 중 하나 이상 및 비아 바아의 제 2 랜드 패드를 노출하기 위해 몰드층의 제 1 표면을 리세싱하는 단계를 포함하는 멀티-다이 패키지 형성 방법을 포함한다. 부가의 실시예는, 몰드층의 제 2 표면 위에 유전층을 형성하는 단계, 및 재분포층을 형성하기 전에, 제 2 유형의 단자 및 비아 바아의 하나 이상의 랜드 패드를 노출하기 위해 유전층을 패터닝하는 단계를 더 포함하는, 방법을 포함한다. 부가의 실시예는, 재분포층 상에 그리고 비아 바아의 하나 이상의 랜드 패드 상에 솔더볼을 형성하는 단계, 및 솔더볼을 리플로우함으로써 몰드층을 기판에 장착하는 단계를 더 포함하는, 방법을 포함한다. 부가의 실시예는, 납땜가능한 단자 및 비아 바아 중 하나 이상에 하나 이상의 솔더볼로 제 2 패키지를 전기적으로 및 기계적으로 결합하는 단계를 더 포함하는, 방법을 포함한다. 부가의 실시예는, 제 2 패키지를 납땜가능한 단자에 전기적으로 및 기계적으로 결합하는 솔더볼이 리플로우되고 납땜가능한 단자와 융합하는, 방법을 포함한다. 부가의 실시예는, 제 1 전기 부품으로부터 제 2 패키지를 통해 그리고 비아 바아 중 하나 이상을 통해 기판으로의 전기 경로가 형성되는, 방법을 포함한다. 부가의 실시예는, 제 1 전기 부품으로부터 제 2 패키지의 표면 상에 형성된 도전성 트레이스를 통해 그리고 비아 바아 중 하나 이상을 통해 기판으로의 전기 경로가 형성되는, 방법을 포함한다.
본 발명의 부가의 실시예는 제 1 표면 및 제 1 표면으로부터 대향하는 제 2 표면을 갖는 몰드층, 하나 이상의 제 1 전기 부품 - 제 1 전기 부품의 각각은 몰드층의 제 1 표면에 대면하도록 배향된 납땜가능한 단자를 갖고, 납땜가능한 단자는 주석계 땜납임 -, 하나 이상의 제 2 전기 부품 - 제 2 전기 부품의 각각은 몰드층의 제 2 표면에 대면하도록 배향된 제 2 유형의 단자를 갖고, 제 2 유형의 단자는 구리, 금, 또는 알루미늄을 포함함 -, 및 몰드층의 제 1 표면과 몰드층의 제 2 표면 사이에 형성된 하나 이상의 도전성 관통 비아를 포함하는 멀티-다이 패키지를 포함한다. 부가의 실시예는, 하나 이상의 도전성 관통 비아가 비아 바아이고, 비아 바아는 몰드층의 제 1 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 1 랜드 패드, 몰드층의 제 2 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 2 랜드 패드, 제 1 및 제 2 랜드 패드 사이에 배치된 코어층, 및 제 1 및 제 2 랜드 패드를 전기적으로 결합하는 코어층을 통해 형성된 하나 이상의 비아를 포함하는, 멀티-다이 패키지를 포함한다. 부가의 실시예는, 제 1 전기 부품 중 하나 이상 및 도전성 비아 중 하나 이상에 솔더볼에 의해 전기적으로 및 기계적으로 결합된 제 2 패키지를 추가로 포함하고, 패키지는 하나 이상의 솔더볼에 의해 기판에 전기적으로 및 기계적으로 결합되고, 제 1 전기 부품은 제 2 패키지 및 도전성 관통 비아 중 하나 이상에 의해 기판에 전기적으로 결합되는, 멀티-다이 패키지를 포함한다.

Claims (25)

  1. 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 몰드층과,
    하나 이상의 제 1 전기 부품 - 상기 제 1 전기 부품의 각각은 상기 몰드층의 제 1 표면에 대면하도록 배향되어 있는 납땜가능한 단자를 가짐 - 과,
    하나 이상의 제 2 전기 부품 - 상기 제 2 전기 부품의 각각은 상기 몰드층의 제 2 표면에 대면하도록 배향되어 있는 제 2 유형의 단자를 가짐 - 을 포함하는
    멀티-다이 패키지.
  2. 제 1 항에 있어서,
    상기 납땜가능한 단자는 주석계 땜납(solder)이고, 상기 제 2 유형의 단자는 구리, 금, 또는 알루미늄인
    멀티-다이 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 유형의 단자 중 하나 이상에 전기적으로 결합된 상기 몰드층의 제 2 표면 위에 형성된 재분포층을 더 포함하는
    멀티-다이 패키지.
  4. 제 3 항에 있어서,
    상기 재분포층과 상기 몰드층의 제 2 표면 사이에 형성된 유전층을 더 포함하는
    멀티-다이 패키지.
  5. 제 3 항에 있어서,
    상기 재분포층의 부분 위에 형성된 땜납 레지스트층을 더 포함하는
    멀티-다이 패키지.
  6. 제 1 항에 있어서,
    상기 몰드층의 제 1 표면과 상기 몰드층의 제 2 표면 사이에 형성된 하나 이상의 도전성 관통 비아(conductive through via)를 더 포함하는
    멀티-다이 패키지.
  7. 제 6 항에 있어서,
    상기 하나 이상의 도전성 관통 비아는 비아 바아(via bar)이고, 상기 비아 바아는
    상기 몰드층의 제 1 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 1 랜드 패드(land pad)와,
    상기 몰드층의 제 2 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 2 랜드 패드와,
    상기 제 1 랜드 패드 및 상기 제 2 랜드 패드 사이에 배치된 코어층과,
    상기 제 1 랜드 패드 및 상기 제 2 랜드 패드를 전기적으로 결합하는 상기 코어층을 통해 형성된 하나 이상의 비아를 포함하는
    멀티-다이 패키지.
  8. 제 6 항에 있어서,
    상기 제 1 전기 부품 중 하나 이상 및 상기 도전성 비아 중 하나 이상에 솔더볼(solder ball)에 의해 전기적으로 및 기계적으로 결합된 제 2 패키지를 더 포함하는
    멀티-다이 패키지.
  9. 제 8 항에 있어서,
    상기 제 2 패키지는 하나 이상의 솔더볼에 의해 기판에 전기적으로 및 기계적으로 결합되고, 상기 제 1 전기 부품은 상기 제 2 패키지 및 상기 도전성 관통 비아 중 하나 이상에 의해 상기 기판에 전기적으로 결합되는
    멀티-다이 패키지.
  10. 제 6 항에 있어서,
    상기 하나 이상의 도전성 관통 비아에 하나 이상의 납땜가능한 단자를 전기적으로 결합하는 상기 몰드층의 제 1 표면 위에 형성된 제 2 재분포층을 더 포함하는
    멀티-다이 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 전기 부품은 사전패키징된 부품인
    멀티-다이 패키지.
  12. 제 11 항에 있어서,
    상기 제 1 전기 부품 중 하나 이상은 웨이퍼 레벨 칩 스케일 패키지인
    멀티-다이 패키지.
  13. 제 1 항에 있어서,
    상기 하나 이상의 제 1 전기 부품은 실질적으로 동일한 두께인
    멀티-다이 패키지.
  14. 제 1 항에 있어서,
    상기 하나 이상의 제 1 전기 부품 중 적어도 하나는 다른 제 1 전기 부품보다 더 얇은
    멀티-다이 패키지.
  15. 제 14 항에 있어서,
    상기 더 얇은 제 1 전기 부품의 납땜가능한 단자를 노출하기 위해 상기 몰드층의 제 1 표면으로부터 개구가 형성되어 있는
    멀티-다이 패키지.
  16. 몰드 캐리어 상에 하나 이상의 제 1 전기 부품을 장착하는 단계 - 상기 제 1 전기 부품은 상기 몰드 캐리어로부터 이격하여 대면하는(face away) 납땜가능한 단자를 가짐 - 와,
    상기 몰드 캐리어 상에 하나 이상의 제 2 전기 부품을 장착하는 단계 - 상기 제 2 전기 부품은 상기 몰드 캐리어에 대면하는 제 2 유형의 단자를 가짐 - 와,
    상기 몰드 캐리어 상에 하나 이상의 비아 바아를 장착하는 단계와,
    상기 몰드 캐리어 위에 몰드층을 형성하는 단계 - 상기 몰드층은 상기 제 1 전기 부품의 상기 납땜가능한 단자 위와 상기 비아 바아 위에 형성된 제 1 표면 및 상기 몰드 캐리어 상에 형성된 제 2 표면을 가짐 - 와,
    상기 몰드층으로부터 상기 몰드 캐리어를 제거하는 단계와,
    상기 몰드층의 제 2 표면 위에 재분포층을 형성하는 단계 - 상기 재분포층은 상기 제 2 유형의 단자 중 하나 이상과 상기 비아 바아의 제 1 랜드 패드에 접촉함 - 와,
    상기 납땜가능한 단자 중 하나 이상 및 상기 비아 바아의 제 2 랜드 패드를 노출하기 위해 상기 몰드층의 제 1 표면을 리세싱(recessing)하는 단계를 포함하는
    멀티-다이 패키지 형성 방법.
  17. 제 16 항에 있어서,
    상기 몰드층의 제 2 표면 위에 유전층을 형성하는 단계와,
    상기 재분포층을 형성하기 전에, 상기 제 2 유형의 단자 및 상기 비아 바아의 하나 이상의 랜드 패드를 노출하기 위해 상기 유전층을 패터닝하는 단계를 더 포함하는
    멀티-다이 패키지 형성 방법.
  18. 제 16 항에 있어서,
    상기 재분포층 상에 그리고 상기 비아 바아의 하나 이상의 랜드 패드 상에 솔더볼을 형성하는 단계와,
    상기 솔더볼을 리플로우(reflow)함으로써 상기 몰드층을 기판에 장착하는 단계를 더 포함하는
    멀티-다이 패키지 형성 방법.
  19. 제 18 항에 있어서,
    상기 납땜가능한 단자 및 상기 비아 바아 중 하나 이상에 하나 이상의 솔더볼로 제 2 패키지를 전기적으로 및 기계적으로 결합하는 단계를 더 포함하는
    멀티-다이 패키지 형성 방법.
  20. 제 19 항에 있어서,
    상기 제 2 패키지를 상기 납땜가능한 단자에 전기적으로 및 기계적으로 결합하는 솔더볼은 리플로우되어 상기 납땜가능한 단자와 융합하는
    멀티-다이 패키지 형성 방법.
  21. 제 20 항에 있어서,
    전기 경로가 상기 제 1 전기 부품으로부터 상기 제 2 패키지를 통해 그리고 상기 비아 바아 중 하나 이상을 통해 상기 기판으로 형성되는
    멀티-다이 패키지 형성 방법.
  22. 제 20 항에 있어서,
    전기 경로가 상기 제 1 전기 부품으로부터 상기 제 2 패키지의 표면 상에 형성된 도전성 트레이스(conductive trace)를 통해 그리고 상기 비아 바아 중 하나 이상을 통해 상기 기판으로 형성되는
    멀티-다이 패키지 형성 방법.
  23. 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 몰드층과,
    하나 이상의 제 1 전기 부품 - 상기 제 1 전기 부품의 각각은 상기 몰드층의 제 1 표면에 대면하도록 배향된 납땜가능한 단자를 갖고, 상기 납땜가능한 단자는 주석계 땜납임 - 과,
    하나 이상의 제 2 전기 부품 - 상기 제 2 전기 부품의 각각은 상기 몰드층의 제 2 표면에 대면하도록 배향된 제 2 유형의 단자를 갖고, 상기 제 2 유형의 단자는 구리, 금, 또는 알루미늄을 포함함 - 과,
    상기 몰드층의 제 1 표면과 상기 몰드층의 제 2 표면 사이에 형성된 하나 이상의 도전성 관통 비아를 포함하는
    멀티-다이 패키지.
  24. 제 23 항에 있어서,
    상기 하나 이상의 도전성 관통 비아는 비아 바아이고, 상기 비아 바아는
    상기 몰드층의 제 1 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 1 랜드 패드와,
    상기 몰드층의 제 2 표면과 실질적으로 동일 평면에 있는 표면을 갖는 제 2 랜드 패드와,
    상기 제 1 랜드 패드와 상기 제 2 랜드 패드 사이에 배치된 코어층과,
    상기 제 1 랜드 패드 및 상기 제 2 랜드 패드를 전기적으로 결합하는 상기 코어층을 통해 형성된 하나 이상의 비아를 포함하는
    멀티-다이 패키지.
  25. 제 24 항에 있어서,
    상기 제 1 전기 부품 중 하나 이상 및 상기 도전성 비아 중 하나 이상에 솔더볼에 의해 전기적으로 및 기계적으로 결합된 제 2 패키지를 더 포함하고, 상기 제 2 패키지는 하나 이상의 솔더볼에 의해 기판에 전기적으로 및 기계적으로 결합되고, 상기 제 1 전기 부품은 상기 제 2 패키지 및 상기 도전성 관통 비아 중 하나 이상에 의해 상기 기판에 전기적으로 결합되는
    멀티-다이 패키지.
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