KR20160013827A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

세라믹 전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR20160013827A
KR20160013827A KR1020150106406A KR20150106406A KR20160013827A KR 20160013827 A KR20160013827 A KR 20160013827A KR 1020150106406 A KR1020150106406 A KR 1020150106406A KR 20150106406 A KR20150106406 A KR 20150106406A KR 20160013827 A KR20160013827 A KR 20160013827A
Authority
KR
South Korea
Prior art keywords
resin
ceramic
ceramic element
baking
baking electrode
Prior art date
Application number
KR1020150106406A
Other languages
English (en)
Other versions
KR101721627B1 (ko
Inventor
미츠노리 이노우에
나오코 니시무라
토모히코 모리
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20160013827A publication Critical patent/KR20160013827A/ko
Application granted granted Critical
Publication of KR101721627B1 publication Critical patent/KR101721627B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H01G13/006—Apparatus or processes for applying terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H01G4/0085—Fried electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

세라믹 소자와 베이킹 전극과의 밀착성이 양호함과 함께 도금 처리에 따른 문제를 해소할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
적층 세라믹 콘덴서(10)는 세라믹 소자(1)와 세라믹 소자(1)의 표면에 마련된 베이킹 전극(6a, 6b)을 포함하고 있다. 세라믹 소자(1) 및 베이킹 전극(6a, 6b)의 경계 부분(3a, 3b)에는 수지 피막(8)이 형성되어 있다. 수지 피막(8)은 수지와 베이킹 전극(6a, 6b)의 유리 성분의 구성 원소 중, 양이온성의 원소를 포함한다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREFOR}
본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것으로, 특히 세라믹 소자와 세라믹 소자 표면에 마련된 베이킹 전극을 포함한, 예를 들면 적층 세라믹 콘덴서, 적층 코일, 서미스터, 바리스터(varistor), 다층 기판 등의 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 전자 부품의 베이킹 전극은 금속 필러 등을 함유한 페이스트를 세라믹 소자 표면의 원하는 부분에 도포한 후에 소성함으로써 형성되는 것이 일반적이다. 이 경우, 베이킹 전극과 세라믹 소자와의 밀착성을 향상시키기 위해 특허문헌 1 및 특허문헌 2에 나타낸 바와 같이 페이스트에 유리 성분을 첨가하는 방법이 있다. 또한, 베이킹 전극 위에는 도금 처리에 의한 도금 피막을 형성하는 것이 일반적이다.
일본국 공개특허공보 2005-228904호 일본국 공표특허공보 2004-500719호
그러나 유리 성분을 포함하는 베이킹 전극에 도금 처리를 한 경우, 도금액에 의해 베이킹 전극의 유리 성분이 용해되어, 세라믹 전자 부품의 신뢰성이나 기계적 강도에 대한 영향이 있다. 예를 들면, 유리 성분은 도금액이나 실장 시의 플럭스(flux) 등으로 용이하게 용해되기 때문에 용해된 부분이 공극(空隙)이 되어, 특성 열화(절연 열화)의 원인이 된다.
그러므로 본 발명의 목적은 세라믹 소자와 베이킹 전극과의 밀착성이 양호함과 함께 도금 처리에 의한 문제를 해소할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것이다.
본 발명은,
세라믹 소자와, 세라믹 소자 표면에 마련된 베이킹 전극을 포함한 세라믹 전자 부품으로서,
세라믹 소자 표면 및 베이킹 전극 표면의 일부에 수지와 베이킹 전극의 유리 성분의 구성 원소 중, 양이온성 원소를 포함하는 수지 피막을 가진 것을 특징으로 하는 세라믹 전자 부품이다.
베이킹 전극의 유리 성분의 구성 원소 중, 양이온성의 원소는 세라믹 소자 및 베이킹 전극으로부터 용출되어 석출된 상태로 수지 피막에 포함되어 있다. 그리고 유리 성분의 구성 원소는 Si, B, P, Zn, Zr, Ti, Cu, Ca, K, Na, Li 중, 적어도 1종을 포함한다. 또한, 베이킹 전극에는 도금 피막이 형성되어 있어도 좋다.
또한, 본 발명의 세라믹 전자 부품은 수지의 열분해 온도가 240℃ 이상인 것이 바람직하다. 그리고 수지는 에폭시계 수지, 폴리이미드계 수지, 실리콘계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 불소계 수지 중 적어도 1종을 포함하는 것이 바람직하다. 이로 인해 세라믹 전자 부품은 고내열성을 가진다.
또한, 본 발명의 세라믹 전자 부품은 수지 피막이 가열에 의해 가교된 것이 바람직하다. 이로 인해 단시간에 수지 피막을 형성할 수 있다.
또한, 본 발명은,
세라믹 소자와 세라믹 소자 표면에 마련된 베이킹 전극과, 세라믹 소자 표면 및 베이킹 전극 표면의 일부에 가진 수지 피막을 포함한 세라믹 전자 부품의 제조 방법으로서,
세라믹 소자 표면 및 베이킹 전극 표면의 유리 성분을 에칭하여 유리 성분의 구성 원소를 이온화하는 기능을 가진 수지 함유 용액을 세라믹 소자 표면 및 베이킹 전극 표면에 부여하는 공정과,
수지와 유리 성분으로부터 이온화되어 석출된 유리 성분의 구성 원소 중, 양이온성의 원소를 포함하는 수지 피막을 세라믹 소자 표면 및 베이킹 전극 표면의 일부에 형성하는 공정을 가진 세라믹 전자 부품의 제조 방법이다.
수지 함유 용액을 세라믹 소자 표면 및 베이킹 전극 표면에 부여하는 방법으로는, 침지나 도포 등의 방법이 있다. 또한, 수지란, 카르복실기나 아미노기 등의 극성기를 가진 상태로 조정된 것이며, 유기물 또는 유기물과 무기물의 복합물로서 수계(水系)의 용매 중에 용해 가능 또는 분산 가능한 것을 의미한다.
본 발명의 수지 함유 용액은 수지를 수계의 용매에 분산시킨 것으로, 유리 성분을 에칭(용해)하는 성분과 유리 성분의 구성 원소 이온과 수지 성분을 반응시키는 성분을 가진다.
본 발명에서는 수지 함유 용액이 세라믹 소자 표면 및 베이킹 전극 표면의 유리 성분을 에칭하여(용해하여) 유리 성분의 구성 원소를 이온화한다. 그리고 수지 함유 용액에 용해(분산)하고 있는 수지 성분이 이온화한 유리 성분의 구성 원소 중, 양이온성의 원소와 반응함에 따라 수지 성분의 전하가 중화된다. 그 결과, 수지 성분이 유리 성분의 구성 원소 중, 양이온성의 원소와 함께 침강한다.
구체적으로는 수계의 용매에 안정적으로 분산하고 있는 음이온성의 수지 성분이 유리 성분의 구성 원소 중, 양이온성의 원소와 반응함으로써 불안정화되어 세라믹 소자 표면 및 베이킹 전극 표면에 침강한다.
본 발명에 의하면 베이킹 전극에 유리 성분을 포함시킴으로써 세라믹 소자와 베이킹 전극과의 밀착성을 향상할 수 있다.
또한, 본 발명에 의하면 수지 피막이 세라믹 소자 표면 및 베이킹 전극 표면에 형성되므로, 도금액의 침입에 대한 신뢰성을 향상할 수 있음과 함께 도금액의 침입에 의한 강도 열화를 억제할 수 있다. 특히, 세라믹 전자 부품의 표면에 존재하는 유리가 편석(偏析)하는 부분에 수지 피막을 형성함으로써, 도금 처리에 의한 유리의 용해에 따른 문제를 해소할 수 있다.
이 발명의 상술 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 실시하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한 층 명확해질 것이다.
도 1은 본 발명에 따른 세라믹 전자 부품의 한 실시형태를 나타내는 단면도이다.
도 2는 본 발명에 따른 세라믹 전자 부품의 제조 방법의 실시형태를 나타내는 플로 차트이다.
도 3은 베이킹 전극의 확대 단면도이다.
도 4는 본 발명에 따른 세라믹 전자 부품의 다른 실시형태를 나타내는 단면도이다.
본 발명에 따른 세라믹 전자 부품 및 그 제조 방법의 한 실시형태를 설명한다.
1. 세라믹 전자 부품
본 발명에 따른 세라믹 전자 부품에 대해서 적층 세라믹 콘덴서를 예로 들어 설명한다.
도 1은 본 발명에 따른 세라믹 전자 부품인 적층 세라믹 콘덴서(10)를 나타내는 단면도이다. 적층 세라믹 콘덴서(10)는 대략 직육면체의 세라믹 소자(1)와 세라믹 소자(1)의 좌우 끝 부분에 형성된 베이킹 전극(6a, 6b)을 포함하고 있다.
세라믹 소자(1)는 두께 방향에 있어서 복수의 세라믹층(2)과, 세라믹층(2)을 통해 서로 대향하고 있는 복수쌍의 내부 전극(4a, 4b)을 겹친 적층체이다.
세라믹층(2)은 주성분인 Pb(Mg,Nb)O3-PbTiO3-Pb(Cu,W)-ZnO-MnO2에 환원방지제인 Li2O-BaO-B2O3-SiO2를 혼합한 세라믹 재료나, CaZrO3-CaTiO3를 주성분으로 하는 세라믹 재료 등으로 이루어진다.
내부 전극(4a)은 예를 들면, 평면적으로 봤을 때 대략 직사각형 형상으로 형성되고, 그 끝 부분이 세라믹 소자(1)의 왼쪽 끝 면으로 인출되어 베이킹 전극(6a)에 전기적으로 접속되어 있다. 내부 전극(4b)은 예를 들면, 평면적으로 봤을 때 대략 직사각형 형상으로 형성되고, 그 끝 부분이 세라믹 소자(1)의 오른쪽 끝 면으로 인출되어 베이킹 전극(6b)에 전기적으로 접속되어 있다. 그리고 내부 전극(4a, 4b)의 대향하는 부분에서 콘덴서 기능이 발휘된다. 내부 전극(4a, 4b)은 Ag, Cu, Ni, Pd 또는 이들 금속의 합금 등으로 이루어진다.
베이킹 전극(6a, 6b)은 각각 예를 들면, 금속 필러로서의 AgPd 합금과 Zn을 포함하는 유리 성분을 포함하는 외부 전극 페이스트를 세라믹 소자(1)에 도포하여 베이킹함으로써 형성된 베이킹 전극이다. 이들의 베이킹 전극(6a, 6b)은 각각 그 표면에 도금 피막(7a, 7b)이 형성되어 있다. 도금 피막(7a, 7b)은 베이킹 전극(6a, 6b)을 보호하면서 베이킹 전극(6a, 6b)의 솔더링성을 양호하게 한다.
이 적층 세라믹 콘덴서(10)에서는 예를 들면, 세라믹 소자(1)와 베이킹 전극(6a, 6b)과의 경계 부분(3a, 3b)에 유리 프릿(glass frit)이 편석하기 쉽다. 그 때문에 세라믹 소자(1)와 베이킹 전극(6, 6b)과의 경계 부분(3a, 3b)에는 각각 수지 피막(8)이 형성되어 있다. 수지 피막(8)은 수지와 베이킹 전극(6a, 6b)의 유리 성분의 구성 원소 중, 양이온성의 원소를 포함하고 있다.
수지 피막(8)에 포함되어 있는 베이킹 전극(6a, 6b)의 유리 성분의 구성 원소 중, 양이온성의 원소는 세라믹 소자(1)의 세라믹층(2) 및 베이킹 전극(6a, 6b)으로부터 용출되어 석출된 것이다. 보다 구체적으로는 베이킹 전극(6a, 6b)의 유리 성분의 구성 원소 중, 양이온성의 원소는 베이킹 전극(6a, 6b)의 유리 성분으로서 포함되는 경우가 있는 Si, B, P, Zn, Zr, Ti, Cu, Ca, K, Na, Li 중, 적어도 1종이다.
수지 피막(8)에 포함되어 있는 수지는 폴리 염화 비닐리덴계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 실리콘계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 불소계 수지 등이다. 적층 세라믹 콘덴서(10)는 통상 솔더에 의한 실장 공정을 거치기 때문에 수지 피막(8)은 고내열성(240℃ 이상)을 가지는 것이 바람직하다. 따라서 열분해 온도가 240℃ 이상인 수지가 바람직하다. 여기서 내열성은, (폴리 염화 비닐리덴계 수지, 아크릴계 수지)<에폭시계 수지<(폴리이미드계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 실리콘계 수지, 불소계 수지)의 관계가 된다.
다음으로, 본 발명에 따른 세라믹 전자 부품에 대해 적층 세라믹 콘덴서 이외의 예로 적층 코일을 설명한다.
도 4는 본 발명에 따른 세라믹 전자 부품인 적층 코일(30)을 나타내는 단면도이다. 적층 코일(30)은 대략 직육면체의 세라믹 소자(21)와 세라믹 소자(21)의 좌우의 끝 부분에 형성된 베이킹 전극(26a, 26b)을 포함하고 있다.
세라믹 소자(21)는 두께 방향에 있어서 복수의 세라믹층(22)과 복수의 내부전극(24a, 24b, 24c)을 겹친 적층체이다.
세라믹층(22)은 Cu-Zn계 페라이트, Ni-Zn계 페라이트 등의 자성 세라믹 재료로 이루어진다.
내부 전극(24a)은 예를 들면, 평면적으로 봤을 때 J자 형상으로 형성되고, 그 끝 부분이 세라믹 소자(21)의 왼쪽 끝 면으로 인출되어 베이킹 전극(26a)에 전기적으로 접속되어 있다. 내부 전극(24b)은 예를 들면, 평면적으로 봤을 때 J자 형상으로 형성되고, 그 끝부분이 세라믹 소자(21)의 오른쪽 끝 면으로 인출되어 베이킹 전극(26b)에 전기적으로 접속되어 있다. 복수의 내부 전극(24c)은 각각 내부 전극(24a, 24b) 사이에 있어서 각 세라믹층(22) 사이에 예를 들면, 평면적으로 봤을 때 C자 형상으로 형성되어 있다. 또한, 내부 전극(24a)과 복수의 내부 전극(24c)과 내부 전극(24b)과는 각 세라믹층(22)을 관통하는 각 스루 홀(through hole) 전극에 의해 코일 형상이면서 직렬로 접속되어 있다. 그리고 베이킹 전극(26a, 26b) 사이에서 코일 기능이 발휘된다. 내부 전극(24a, 24b, 24c) 및 스루 홀 전극은 Ag, Cu, Ni, Pd 또는 이들 금속의 합금 등으로 이루어진다.
베이킹 전극(26a, 26b)은 각각 예를 들면, 금속 필러로서의 AgPd 합금과 Zn을 포함하는 유리 성분을 포함하는 외부 전극 페이스트를 세라믹 소자(21)에 도포하여 베이킹함으로써 형성된 베이킹 전극이다. 이들의 베이킹 전극(26a, 26b)은 각각 그 표면에 도금 피막(27a, 27b)이 형성되어 있다. 도금 피막(27a, 27b)은 베이킹 전극(26a, 26b)을 보호하면서 베이킹 전극(26a, 26b)의 솔더링성을 양호하게 한다.
이 적층 코일(30)에서는 예를 들면, 세라믹 소자(21)와 베이킹 전극(26a, 26b)과의 경계 부분(23a, 23b)에 유리 프릿이 편석하기 쉽다. 그 때문에 세라믹 소자(21)와 베이킹 전극(26, 26b)과의 경계 부분(23a, 23b)에는 각각 수지 피막(28)이 형성되어 있다. 수지 피막(28)은 수지와 베이킹 전극(26a, 26b)의 유리 성분의 구성 원소 중, 양이온성의 원소를 포함하고 있다.
수지 피막(28)에 포함되어 있는 베이킹 전극(26a, 26b)의 유리 성분의 구성 원소 중, 양이온성의 원소는 세라믹 소자(21)의 세라믹층(22) 및 베이킹 전극(26a, 26b)으로부터 용출되어 석출된 것이다. 보다 구체적으로는 베이킹 전극(26a, 26b)의 유리 성분의 구성 원소 중, 양이온성의 원소는 베이킹 전극(26a, 26b)의 유리 성분으로서 포함되는 경우가 있는 Si, B, P, Zn, Zr, Ti, Cu, Ca, K, Na, Li 중 적어도 1종이다.
수지 피막(28)에 포함되어 있는 수지는 적층 세라믹 콘덴서(10)의 경우와 마찬가지로 폴리 염화 비닐리덴계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 실리콘계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 불소계 수지 등이다.
이상의 구성으로 이루어지는 적층 세라믹 콘덴서(10)는 세라믹 소자(1) 및 베이킹 전극(6a, 6b)에 유리 성분이 포함되어 있으므로, 세라믹 소자(1)와 베이킹 전극(6a, 6b)과의 밀착성이 좋다.
또한, 이 적층 세라믹 콘덴서(10)에서는 수지 피막(8)이 세라믹 소자(1) 및베이킹 전극(6a, 6b)의 경계 부분(3a, 3b)에 형성되므로, 도금액의 침입에 대한 신뢰성을 향상할 수 있음과 함께 도금액의 침입에 의한 강도 열화를 억제할 수 있다. 특히 적층 세라믹 콘덴서(10)의 표면에 존재하는 유리가 편석하는 경계 부분(3a, 3b)에 수지 피막(8)이 형성되므로, 도금 처리에 의한 유리의 용해에 따른 문제를 해소할 수 있다.
세라믹 전자 부품의 유리 성분은 베이킹 전극 위와 그 주위에 존재하는 경우가 많다. 그래서 세라믹 소자와 베이킹 전극과의 경계 부분에는 유리 프릿이 편석하여 도금액이나 플럭스의 침입의 기점이 되고 있다. 이 경계 부분을 수지 피막으로 덮음으로써 화학적 침식을 막고, 신뢰성 향상에 기여할 수 있다.
또한, 세라믹 전자 부품의 파괴는 세라믹 소자와 베이킹 전극과의 경계 부분에서 생기는 경우가 많다. 이것은 그 부분에 응력이 집중하기 때문이다. 그 때문에 이 부분을 수지 피막으로 덮음으로써 강도를 향상할 수 있다.
또한, 수지 피막을 세라믹 소자의 표면 전면(全面)에 형성하면 도금 시에 물리적 충격을 받는 면적이 넓어지기 때문에 수지 피막의 깨짐(cracked)이나 박리의 원인이 될 우려가 있다. 그래서 수지 피막을 세라믹 소자의 표면 전면에 형성하지 않음으로써 수지 피막의 깨짐이나 박리가 일어나기 어려워진다.
게다가 수지 피막을 세라믹 소자 표면에 있어서 베이킹 전극의 주변 부분에 형성함으로써 솔더가 녹아서 베이킹 전극으로부터 다른 부분에 흐르는 것을 방지하는, 이른바 솔더 댐을 형성할 수 있다.
또한, 수지 함유 용액에 포함되는 에칭 성분에 의해 세라믹 소자 표면 및 베이킹 전극 표면의 유리 성분이 용해되기 때문에 표면이 용해된 세라믹 소자 표면 및 베이킹 전극 표면 상에 수지 피막이 형성되게 된다. 세라믹 소자 표면 및 베이킹 전극 표면이 용해되면 표면 요철(凹凸)이 커지고, 수지 피막과의 밀착력이 향상된다.
2. 세라믹 전자 부품의 제조 방법
다음으로, 본 발명에 따른 세라믹 전자 부품의 제조 방법을 적층 세라믹 콘덴서(10)를 예로 설명한다. 도 2는 적층 세라믹 콘덴서(10)의 제조 방법을 나타내는 플로 차트이다.
공정S1에서 주성분인 Pb(Mg,Nb)O3-PbTiO3-Pb(Cu,W)-ZnO-MnO2에 환원방지제인 Li2O-BaO-B2O3-SiO2를 혼합한 세라믹 재료나, CaZrO3-CaTiO3을 주성분으로 하는 세라믹 재료 등에 유기 바인더, 분산제 및 가소제 등이 첨가되어 시트 성형용 슬러리가 제작된다.
다음으로, 공정S2에서 시트 성형용 슬러리는, 닥터블레이드법에 의해 시트 형상으로 성형되어 직사각형의 세라믹 그린 시트가 된다.
다음으로, 공정S3에서 세라믹 그린 시트 위에 Ag을 함유하는 내부 전극 페이스트가 스크린 인쇄법으로 도포되어, 내부전극(4a, 4b)이 될 전극 페이스트막이 형성된다.
다음으로, 공정S4에서 전극 페이스트막이 형성된 세라믹 그린 시트는 전극 페이스트막의 끝 부분의 인출 방향이 서로 다르도록 여러장 적층되어서 압착된다. 이 적층 세라믹 그린 시트는 각각의 세라믹 소자(1)가 될 치수로 절단되어 복수의 미소성의 세라믹 소자(1)이 된다.
다음으로, 공정S5에서 미소성의 세라믹 소자(1)는 400~500℃의 온도에서 탈 바인더 처리된다. 그 후, 미소성의 세라믹 소자(1)는 900~1000℃의 온도에서 2시간 소성되어, 소결한 세라믹 소자(1)가 된다. 세라믹 그린 시트와 전극 페이스트막과는 동시 소성되어, 세라믹 그린 시트는 세라믹층(2)이 되고, 전극 페이스트막은 내부 전극(4a, 4b)이 된다.
그리고 공정S6에서 소결한 세라믹 소자(1)의 양쪽 끝 부분에 외부 전극 페이스트가 도포된다. 그 후, 소결한 세라믹 소자(1)는 900℃의 온도에서 외부 전극 페이스트가 베이킹되어, 내부 전극(4a, 4b)에 각각 전기적으로 접속된 베이킹 전극(6a, 6b)이 형성된다.
다음으로, 공정S7에서 세라믹 소자(1)에는 수지 함유 용액이 침지법에 의해 부여되거나 스핀 코팅에 의해 도포된다. 수지 함유 용액은 세라믹 소자(1) 및 베이킹 전극(6a, 6b)의 표면의 유리 성분을 에칭하고, 유리 성분의 구성 원소를 이온화하는 기능을 가지면서 수계의 용매에 용해 또는 분산된 수지 성분을 포함한다. 게다가 수지 함유 용액은 수지 성분을 용해 또는 분산하기 위한 중화제 및 필요에 따라 용해한 유리 성분의 구성 원소 중, 양이온성의 원소와 반응시키기 위한 계면활성제 등을 포함한다. 한편, 수지 함유 용액이 부여된 후, 세라믹 소자(1)는 필요에 따라 순수(pure water) 등의 극성 용매에 의해 세정된다.
수지 함유 용액의 에칭(용해)작용은 유리 성분에 Zn, Ca, K, Na, Li이 포함되는 경우, 할로겐 등의 에칭 촉진 성분을 첨가하지 않아도 수지 함유 용액의 구성 성분만으로 에칭(용해)반응을 일으킬 수 있다. 즉, 수지 함유 용액의 pH가 유리 성분에 포함되는 Zn, Ca, K, Na, Li가 이온으로서 안정적으로 존재하는 pH영역(pH<6, pH>11)으로 설정됨에 따라 에칭(용해) 반응은 진행한다.
그리고 수지 함유 용액에 용해(분산)되어 있는 수지 성분이 이온화된 유리 성분의 구성 원소 중, 양이온성의 원소와 반응함에 따라 수지 성분의 전하가 중화된다. 그 결과, 수지 성분이 유리 성분의 구성 원소 중, 양이온성의 원소와 함께 침강하고, 세라믹 소자 표면 및 베이킹 전극 표면에 부분적으로 석출된다. 따라서 석출된 수지 성분에는 용해되어 이온화된 유리 성분의 구성 원소 중, 양이온성의 원소가 혼합되어 있다.
유리 성분은 알칼리 금속이나 알칼리 토류 금속 등 비(卑)금속의 이온성이 높은 원소를 포함하고 있어서 화학적인 용해성이 높다. 그 때문에 도금액에도 용이하게 용해되나, 한편으로 수지 함유 용액에 의한 피막 형성 반응도 용이하게 일어난다. 수지 함유 용액에 의해 유리의 표층은 용해되지만, 영향은 한정적이어서 수지 피막 형성 후의 배리어 효과에 의해 도금액의 침식을 막는다. 이것에 의해 신뢰성 저하나 강도 저하를 막을 수 있다.
수지 함유 용액에 포함되는 수지는 폴리 염화 비닐리덴계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드계 수지, 실리콘계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 불소계 수지 등이 있으나, 기본적으로는 본 처리에 의해 석출하는 수지라면 좋고, 그 종류는 불문한다.
이와 같이, 이온화되어서 석출된 유리 성분의 구성 원소 중, 양이온성의 원소와 수지를 포함하는 수지 피막(8)이 세라믹 소자(1) 및 베이킹 전극(6a, 6b)의 경계 부분(3a, 3b)에 형성된다. 그 후, 수지 피막(8)은 가열 처리된다. 가열 처리는 석출된 수지 함유 용액의 수지 성분끼리의 가교 반응을 촉진하기 위해서이며, 수지 성분의 종류에 따라 가열 조건은 다르다. 일반적으로 가교 반응은 고온 하에서 진행되기 쉽다. 그러나 지나치게 고온이 되면 수지 성분의 분해 반응이 커진다. 따라서 수지 성분에 맞춰 최적의 온도와 시간을 설정할 필요가 있다.
다음으로, 공정S8에서 도금 피막(7a, 7b)이 전해 또는 무전해 도금법으로 베이킹 전극(6a, 6b) 위에 형성된다. 도금 피막(7a, 7b)은 예를 들면, 하층의 Ni 도금막과 상층의 Sn 도금막으로 구성된 이중 구조를 채용하고 있다. 도 3은, 도 2에 나타내는 상술한 제조 방법에 의해 베이킹 전극(6b)이 형성된 부분의 확대 단면도이다.
이와 같이 세라믹 소자(1) 및 베이킹 전극(6a, 6b)의 경계 부분(3a, 3b)에 부분적으로 수지 피막(8)을 형성할 수 있다.
실시예
1. 실시예 및 비교예
실시예 및 비교예의 각 세라믹 전자 부품(적층 세라믹 콘덴서, 적층 코일)이 제작되어서, 특성 평가가 이루어졌다.
2. 적층 세라믹 콘덴서
(a) 실시예 1~실시예 3
표 1에 나타낸 것과 같이 도 2에 나타내는 상술한 제조 방법에 의해, 수지 피막(8)을 세라믹 소자(1) 및 베이킹 전극(6a, 6b)의 경계 부분(3a, 3b)에 형성한 적층 세라믹 콘덴서(10)(도 1 참조)를 제작했다. 한편, 제작한 적층 세라믹 콘덴서(10)에는 도금(7a, 7b)이 형성되어있지 않다.
이 경우, Zn을 포함하는 유리 성분을 가지는 외부 전극 페이스트를 세라믹 소자(1)에 도포하여 베이킹함으로써 베이킹 전극(6a, 6b)을 형성했다.
또한, 수지 함유 용액으로서는 수지 성분이 수계의 용매에 분산된 시판의 라텍스에 에칭 촉진 성분과 계면활성제를 첨가한 것이 사용되었다.
실시예 1의 수지 함유 용액은 수지성분으로서의 아크릴계 수지(상품명: Nipol LX814A(닛폰 제온 제품))에 에칭 촉진 성분으로서 황산을 첨가하여 pH를 5.0으로 조정한 것을 사용했다. 이것에 계면활성제로서 뉴렉스(등록 상표, 니치유 제품)를 1vol% 첨가했다. 수지 함유 용액은 고형분 농도가 10wt%가 되도록 조정했다.
실시예 2의 수지 함유 용액은 수지성분으로서의 실리콘계 수지(상품명: POLON-MF-56(신에츠 카가쿠 코교 제품))에 에칭 촉진 성분으로서 황산을 첨가하여 pH를 5.0으로 조정한 것을 사용했다. 이것에 계면활성제로서 뉴렉스(등록 상표, 니치유 제품)를 1vol% 첨가했다. 수지 함유 용액은 고형분 농도가 10wt%가 되도록 조정했다.
실시예 3의 수지 함유 용액은 수지성분으로서의 에폭시계 수지(상품명: 모데픽스302(아라카와 카가쿠 코교 제품))에 에칭 촉진 성분으로서 황산을 첨가하여 pH를 5.0으로 조정한 것을 사용했다. 이것에 계면활성제로서 뉴렉스(등록 상표, 니치유 제품)를 1vol% 첨가했다. 수지 함유 용액은 고형분 농도가 10wt%가 되도록 조정했다.
그리고 수지 함유 용액 안에 세라믹 소자(1)를 실온에서 5분 침지한 후, 순수로 세정하여 150℃에서 30분의 열처리를 하고, 수지 피막(8)을 경화했다. 한편, 수지 함유 용액에 포함되는 에칭 성분의 농도를 비교적 낮추거나 pH를 비교적 높게 설정함으로써, 녹기 쉬운 유리 성분에 반응시켰다.
(b) 비교예 1
표 1에 나타낸 바와 같이 수지 피막이 형성되지 않은 적층 세라믹 콘덴서(10)(비교예 1)가 제작되었다.
3. 적층 세라믹 콘덴서에서의 특성 평가
제작된 실시예 1~3 및 비교예 1의 적층 세라믹 콘덴서에 대해 이하의 산에 대한 용해성의 평가가 이루어졌다.
(a) 산에 대한 용해성
실시예 1~3 및 비교예 1의 적층 세라믹 콘덴서에 대해 각각 이하의 조건으로 0.3% 질산 용액에 30분간 침지했을 때의 Zn 성분(유리 특유의 성분)의 용해량을 조사했다. 용해량은 시료 10개의 평균치로 했다.
분석 방법: ICP-AES 분석
시료 외형 치수: 1.6㎜×0.8㎜×0.8㎜
시료 수: 10개
용해액: 5ml의 0.3% 질산 용액
침지 조건: 실온에서 30분간
표 1은 실시예 1~3 및 비교예 1의 특성 평가의 결과를 나타낸다.
Figure pat00001
표 1의 결과로부터 산에 대한 용해량은, 미(未)처리품(비교예 1)에서는 0.037㎎으로 많았던 것에 비해, 본 실시예의 구성(실시예 1~3)에서는 0.002㎎으로 매우 적었다.
4. 적층 코일의 제작
도 2에 나타내는 상술한 제조 방법과 동일한 순서로 수지 피막(28)을 세라믹 소자(21) 및 베이킹 전극(26a, 26b)의 경계 부분(23a, 23b)에 형성한 적층 코일(30)(도 4 참조)이 제작되었다. 한편, 제작한 적층 코일(30)에는 도금(27a, 27b)이 형성되지 않았다.
이 경우, Zn을 포함하는 유리 성분을 가지는 외부 전극 페이스트를 세라믹 소자(21)에 도포하여 베이킹함으로써 베이킹 전극(26a, 26b)을 형성했다.
또한, 수지 함유 용액으로서는 수지 성분이 수계의 용매에 분산된 시판의 라텍스에 에칭 촉진 성분과 계면활성제를 첨가한 것이 사용되었다.
수지 함유 용액은 수지 성분으로서의 아크릴계 수지(상품명: Nipol LX814A (닛폰 제온 제품))에 에칭 촉진 성분으로서의 황산을 첨가하여 pH를 3.0으로 조정한 것을 사용했다. 이것에 계면활성제로서 뉴렉스(등록 상표, 니치유 제품)를 1vol% 첨가했다. 수지 함유 용액은 고형분 농도가 10wt%가 되도록 조정했다.
그리고 실온에서 수지 함유 용액 안에 세라믹 소자(21)를 침지하고, 세라믹 소자(21)의 베이킹 전극(26a, 26b)을 캐소드(cathode)로서 세라믹 소자(21)에 통전(通電)처리를 실시했다. 이 경우, 수지 함유 용액 안에서 세라믹 소자(21)로부터 간격을 두어 배치한 전극을 애노드(anode)로서 +5V의 전압을 5분 인가했다. 그 후, 세라믹 소자(21)를 순수로 세정하여 150℃에서 30분의 열처리를 하고, 수지 피막(28)을 경화했다.
적층 코일에 대해서 이하의 조건으로 수지 피막이 세라믹 소자 및 베이킹 전극의 경계 부분에 형성되어 있는지를 확인했다. 이 경우, 세라믹 소자 및 베이킹 전극의 경계 부분이 안 보이는 것을 세라믹 소자 및 베이킹 전극의 경계 부분에 수지 피막이 형성되어 있는 것으로 했다.
확인 기기: SEM
시료 외형 치수: 1.6㎜×0.8㎜×0.8㎜
시료 수: 10개
수지 피막이 세라믹 소자 및 베이킹 전극의 경계 부분에 형성되어 있는 것을 확인할 수 있었다. 이것은 다음 이유에 따른다.
전극에 환원 전류를 흘림으로써 세라믹의 저항이 낮은 경우에 일부 전류가 새는 현상이 일어난다. 세라믹에 환원 전류가 흐름으로써 산화물의 상태가 불안정화되고, 화학적으로 에칭되기 쉬워진다. 그러면 화학 레지스트(resist) 처리에 의한 석출성이 향상되고, 특히 전극의 근방 부분에서 수지 피막이 형성되기 쉬워지기 때문이다.
이렇게 수지 함유 용액의 침지 시에 전해를 거는 것에 의해 반응을 촉진할 수 있다. 전극의 근방 부분에서 특히 반응성이 높기 때문에 전극의 주변에 선택적으로 수지 피막을 형성할 수 있다. 이 처리는 유리 성분이 적고, 반응하기 어려울 경우에 유효한 처리이다.
상술의 실시형태에서는 세라믹 소자와 베이킹 전극과의 경계 부분에 유리 프릿이 편석하기 쉬운 것을 예로 들어 설명했으나, 이 발명에서는 세라믹 소자 및 베이킹 전극의 다른 부분에 유리 프릿이 석출되기 쉬운 경우에는 유리 프릿이 석출되기 쉬운 부분에 수지 피막이 형성되어도 좋다. 이렇게 하면, 도금액의 침입에 의한 신뢰성을 향상할 수 있음과 함께 도금액의 침입에 의한 강도 열화를 억제할 수 있다.
한편, 이 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지의 범위 내에서 다양하게 변형된다.
이 발명에 따른 세라믹 전자 부품은 특히 예를 들면 휴대용 기기 등의 전자기기의 부품 등으로 알맞게 사용된다.
1: 세라믹 소자
2: 세라믹층
3a, 3b: 세라믹 소자 및 베이킹 전극의 경계 부분
4a, 4b: 내부 전극
6a, 6b: 베이킹 전극
7a, 7b: 도금 피막
8: 수지 피막
10: 적층 세라믹 콘덴서
21: 세라믹 소자
22: 세라믹층
23a, 23b: 세라믹 소자 및 베이킹 전극의 경계 부분
24a, 24b, 24c: 내부 전극
26a, 26b: 베이킹 전극
27a, 27b: 도금 피막
28: 수지 피막
30: 적층 코일

Claims (8)

  1. 세라믹 소자와, 상기 세라믹 소자 표면에 마련된 베이킹 전극을 포함한 세라믹 전자 부품으로서,
    상기 세라믹 소자 표면 및 상기 베이킹 전극 표면의 일부에 수지와 상기 베이킹 전극의 유리 성분의 구성 원소 중, 양이온성의 원소를 포함하는 수지 피막을 가지는 것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 유리 성분의 구성 원소는 Si, B, P, Zn, Zr, Ti, Cu, Ca, K, Na, Li 중, 적어도 1종을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 수지의 열분해 온도가 240℃ 이상인 것을 특징으로 하는 세라믹 전자 부품.
  4. 제1항 또는 제2항에 있어서,
    상기 수지가 에폭시계 수지, 폴리이미드계 수지, 실리콘계 수지, 폴리아미드이미드계 수지, 폴리에테르에테르케톤계 수지, 불소계 수지 중, 적어도 1종을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 수지 피막이 가열에 의해 가교한 것을 특징으로 하는 세라믹 전자 부품.
  6. 제1항 또는 제2항에 있어서,
    상기 베이킹 전극에 도금 피막이 형성되어 있는 것을 특징으로 하는 세라믹 전자 부품.
  7. 세라믹 소자와, 상기 세라믹 소자 표면에 마련된 베이킹 전극과, 상기 세라믹 소자 표면 및 상기 베이킹 전극 표면의 일부에 가지는 수지 피막을 포함한 세라믹 전자 부품의 제조 방법으로서,
    상기 세라믹 소자 표면 및 상기 베이킹 전극 표면의 유리 성분을 에칭하여 상기 유리 성분의 구성 원소를 이온화하는 기능을 가진 수지 함유 용액을 상기 세라믹 소자 표면 및 상기 베이킹 전극 표면에 부여하는 공정과,
    수지와 상기 유리 성분으로부터 이온화되어 석출한 유리 성분의 구성 원소 중 양이온성의 원소를 포함하는 수지 피막을 상기 세라믹 소자 표면 및 상기 베이킹 전극 표면의 일부에 형성하는 공정을 가진 세라믹 전자 부품의 제조 방법.
  8. 제7항에 있어서,
    상기 수지 함유 용액이 상기 세라믹 소자 표면 및 상기 베이킹 전극 표면에 부여된 후, 세정되는 공정을 가진 세라믹 전자 부품의 제조 방법.
KR1020150106406A 2014-07-28 2015-07-28 세라믹 전자 부품 및 그 제조 방법 KR101721627B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-153118 2014-07-28
JP2014153118A JP6274045B2 (ja) 2014-07-28 2014-07-28 セラミック電子部品およびその製造方法

Publications (2)

Publication Number Publication Date
KR20160013827A true KR20160013827A (ko) 2016-02-05
KR101721627B1 KR101721627B1 (ko) 2017-03-30

Family

ID=55167273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150106406A KR101721627B1 (ko) 2014-07-28 2015-07-28 세라믹 전자 부품 및 그 제조 방법

Country Status (4)

Country Link
US (1) US9595391B2 (ko)
JP (1) JP6274045B2 (ko)
KR (1) KR101721627B1 (ko)
CN (1) CN105304324B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823249B1 (ko) * 2016-07-05 2018-01-29 삼성전기주식회사 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판
JP6696378B2 (ja) * 2016-09-16 2020-05-20 株式会社大真空 圧電振動デバイス
JP2018049881A (ja) 2016-09-20 2018-03-29 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP7040534B2 (ja) 2017-12-29 2022-03-23 株式会社村田製作所 積層セラミックコンデンサ、積層セラミックコンデンサの実装構造体および電子部品連
JP7431798B2 (ja) 2018-07-18 2024-02-15 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション バリスタパッシベーション層及びその製造方法
KR102029598B1 (ko) * 2018-09-06 2019-10-08 삼성전기주식회사 세라믹 전자 부품
KR102096464B1 (ko) * 2018-11-16 2020-04-02 삼성전기주식회사 적층 세라믹 전자부품
DE102020107286A1 (de) * 2019-03-28 2020-10-01 Taiyo Yuden Co., Ltd. Mehrschichtiger Keramikkondensator und Verfahren zu dessen Herstellung
KR102625407B1 (ko) * 2019-05-24 2024-01-16 가부시키가이샤 무라타 세이사쿠쇼 전자부품, 및 규산염 피막의 형성 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261545A (ja) * 1997-03-17 1998-09-29 Tdk Corp チップ状電子部品
JP2004500719A (ja) 2000-03-30 2004-01-08 エイブイエックス　コーポレイション 電子デバイス及び電子デバイスの作製方法
JP2005228904A (ja) 2004-02-13 2005-08-25 Murata Mfg Co Ltd 積層セラミックコンデンサ
KR20090015146A (ko) * 2006-07-07 2009-02-11 가부시키가이샤 무라타 세이사쿠쇼 유전체 세라믹, 및 세라믹 전자부품, 및 적층 세라믹 콘덴서
KR20110091449A (ko) * 2010-02-05 2011-08-11 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20130106568A (ko) * 2012-03-20 2013-09-30 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0534094Y2 (ko) * 1985-03-28 1993-08-30
JPH07161223A (ja) * 1993-12-10 1995-06-23 Murata Mfg Co Ltd 導電性ペーストおよび積層セラミックコンデンサ
JPH08162357A (ja) * 1994-11-30 1996-06-21 Murata Mfg Co Ltd セラミック電子部品
JPH08222468A (ja) * 1995-02-09 1996-08-30 Matsushita Electric Ind Co Ltd セラミック素子とその製造方法
JPH09180957A (ja) * 1995-12-22 1997-07-11 Kyocera Corp 積層型セラミックコンデンサ
JPH09205005A (ja) * 1996-01-24 1997-08-05 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
JP2001110666A (ja) * 1999-10-08 2001-04-20 Murata Mfg Co Ltd 電子部品、および電子部品の製造方法
KR101318507B1 (ko) * 2005-11-07 2013-10-16 타이코 일렉트로닉스 레이켐 케이. 케이. Ｐｔｃ 디바이스
JP2009295602A (ja) * 2006-08-22 2009-12-17 Murata Mfg Co Ltd 積層型電子部品、および積層型電子部品の製造方法。
JP5211970B2 (ja) * 2008-09-17 2013-06-12 株式会社村田製作所 セラミック電子部品の製造方法
JP2010123865A (ja) * 2008-11-21 2010-06-03 Murata Mfg Co Ltd セラミック電子部品および部品内蔵基板
JP5439954B2 (ja) * 2009-06-01 2014-03-12 株式会社村田製作所 積層型電子部品およびその製造方法
JP5440309B2 (ja) * 2010-03-24 2014-03-12 株式会社村田製作所 積層セラミック電子部品の製造方法
JP5791411B2 (ja) * 2011-07-22 2015-10-07 京セラ株式会社 コンデンサおよび回路基板
KR102004761B1 (ko) * 2012-09-26 2019-07-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
DE102012109704A1 (de) * 2012-10-11 2014-04-17 Epcos Ag Keramisches Bauelement mit Schutzschicht und Verfahren zu dessen Herstellung
JP6070930B2 (ja) * 2012-12-03 2017-02-01 株式会社村田製作所 電子部品
KR101721630B1 (ko) * 2013-01-29 2017-03-30 가부시키가이샤 무라타 세이사쿠쇼 세라믹 전자 부품 및 그 제조 방법
JP2015115392A (ja) * 2013-12-10 2015-06-22 株式会社村田製作所 積層型セラミック電子部品およびその製造方法
US9959973B2 (en) * 2014-09-19 2018-05-01 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and method for manufacturing same
US9881741B2 (en) * 2014-12-11 2018-01-30 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261545A (ja) * 1997-03-17 1998-09-29 Tdk Corp チップ状電子部品
JP2004500719A (ja) 2000-03-30 2004-01-08 エイブイエックス　コーポレイション 電子デバイス及び電子デバイスの作製方法
JP2005228904A (ja) 2004-02-13 2005-08-25 Murata Mfg Co Ltd 積層セラミックコンデンサ
KR20090015146A (ko) * 2006-07-07 2009-02-11 가부시키가이샤 무라타 세이사쿠쇼 유전체 세라믹, 및 세라믹 전자부품, 및 적층 세라믹 콘덴서
KR20110091449A (ko) * 2010-02-05 2011-08-11 가부시키가이샤 무라타 세이사쿠쇼 적층형 전자부품 및 그 제조방법
KR20130106568A (ko) * 2012-03-20 2013-09-30 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법

Also Published As

Publication number Publication date
CN105304324B (zh) 2019-03-08
JP6274045B2 (ja) 2018-02-07
JP2016031992A (ja) 2016-03-07
CN105304324A (zh) 2016-02-03
US9595391B2 (en) 2017-03-14
KR101721627B1 (ko) 2017-03-30
US20160027585A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
KR101721627B1 (ko) 세라믹 전자 부품 및 그 제조 방법
JP6015779B2 (ja) セラミック電子部品およびその製造方法
KR101721628B1 (ko) 세라믹 전자 부품 및 그 제조 방법
KR101741132B1 (ko) 세라믹 전자 부품 및 그 제조 방법
JP6274044B2 (ja) セラミック電子部品
JP3918851B2 (ja) 積層型電子部品および積層型電子部品の製造方法
JP2010080703A (ja) セラミック積層電子部品およびその製造方法
JP6070287B2 (ja) セラミック積層電子部品
US11198945B2 (en) Electronic component and method thereof
US20050229388A1 (en) Multi-layer ceramic chip varistor device surface insulation method
JP6119513B2 (ja) 電子部品
JP2007242706A (ja) セラミック電子部品の製造方法
TWI235631B (en) Surface insulation method for multi-layered chip-type ceramic over-voltage suppressor device
JP2012079797A (ja) セラミック電子部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200312

Year of fee payment: 4