KR20160003980A - 반도체 패키지 - Google Patents

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이석현
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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 하부 반도체 칩이 실장된 제 1 패키지 기판을 갖는 제 1 패키지, 및 상기 제 1 패키지 상에 적층되며, 상부 반도체 칩들이 실장된 제 2 패키지 기판을 갖는 제 2 패키지를 포함하고, 상기 제 2 패키지 기판은 상기 하부 반도체 칩과 중첩되며 상기 상부 반도체 칩이 실장되는 영역을 제공하는 칩 영역, 및 상기 칩 영역의 외곽을 점유하는 연결 영역을 포함하고, 상기 칩 영역은 상기 하부 반도체 칩을 마주보는 제 1 함몰부를 갖는 제 1 면 그리고 상기 제 1 면의 반대면인 제 1 돌출부를 갖는 제 2 면을 포함하고, 상기 상부 반도체 칩들은 상기 제 2 면의 양측 가장자리 상에 이격되어 그리고 상기 칩 영역을 넘어 상기 연결 영역으로 일부 돌출되어 실장될 수 있다.

Description

반도체 패키지{A SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로 패키지 온 패키지(POP) 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(package on package, POP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다.
본 발명이 이루고자 하는 기술적 과제는 패키지 온 패키지의 연결부재들 사이의 미세 피치의 구현이 가능하며 와이어 본딩 공간의 확보가 가능한 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 패키지 및 그 제조방법이 제시된다.
본 발명에 따른 반도체 패키지는 하부 반도체 칩이 실장된 제 1 패키지 기판을 갖는 제 1 패키지, 및 상기 제 1 패키지 상에 적층되며, 상부 반도체 칩들이 실장된 제 2 패키지 기판을 갖는 제 2 패키지를 포함하고, 상기 제 2 패키지 기판은 상기 하부 반도체 칩과 중첩되며 상기 상부 반도체 칩이 실장되는 영역을 제공하는 칩 영역, 및 상기 칩 영역의 외곽을 점유하는 연결 영역을 포함하고, 상기 칩 영역은 상기 하부 반도체 칩을 마주보는 제 1 함몰부를 갖는 제 1 면 그리고 상기 제 1 면의 반대면인 제 1 돌출부를 갖는 제 2 면을 포함하고, 상기 상부 반도체 칩들은 상기 제 2 면의 양측 가장자리 상에 이격되어 그리고 상기 칩 영역을 넘어 상기 연결 영역으로 일부 돌출되어 실장될 수 있다.
일 실시예에서, 상기 하부 반도체 칩의 상부 혹은 전부는 상기 제 1 함몰부 내로 삽입될 수 있다.
일 실시예에서, 상기 상부 반도체 칩들을 상기 제 2 패키지 기판의 상기 칩 영역에 전기적으로 연결하는 본딩 와이어들을 더 포함할 수 있다.
일 실시예에서, 상기 제 2 패키지 기판의 상기 칩 영역은 상기 상부 반도체 칩들이 이격되어 제공된 센터 영역을 포함하고, 상기 본딩 와이어들은 상기 센터 영역에 배치될 수 있다.
일 실시예에서, 상기 제 2 패키지 기판의 상기 연결 영역을 상기 제 1 패키지 기판에 전기적으로 연결하는 연결부재들을 더 포함할 수 있다.
일 실시예에서, 상기 제 1 패키지와 상기 제 2 패키지 사이에 제공되는 인터포저를 더 포함할 수 있다.
일 실시예에서, 상기 제 1 패키지 기판을 상기 인터포저에 전기적으로 연결하는 제 1 연결부재들, 및 상기 제 2 패키지 기판의 상기 연결 영역을 상기 인터포저에 전기적으로 연결하는 제 2 연결부재들을 더 포함하고, 상기 제 1 연결부재들은 상기 인터포저 중에서 상기 연결 영역에 상당하는 가장자리 영역에 배치될 수 있다.
일 실시예에서, 상기 인터포저는 상기 칩 영역에서 상기 하부 반도체 칩에 대향하는 제 2 함몰부를 갖는 제 3 면과 상기 제 3 면의 반대면인 제 2 돌출부를 갖는 제 4 면을 포함할 수 있다.
일 실시예에서, 상기 인터포저의 상기 제 4 면 상에 덮여있어 상기 제 2 연결부재들을 감싸는 몰딩막을 더 포함할 수 있다.
일 실시예에서, 상기 하부 반도체 칩과 상기 제 2 패키지 기판의 제 1 면 사이에 제공된 열 전달막을 더 포함할 수 있다.
일 실시예에서, 상기 제 2 패키지 기판은 상기 칩 영역이 상기 연결 영역에 비해 상기 하부 반도체 칩으로부터 멀어지는 방향으로 돌출된 형태를 가질 수 있다.
본 발명에 따른 반도체 패키지는 제 1 패키지 상에 제 2 패키지가 적층된 패키지-온-패키지 타입의 반도체 패키지를 포함하고, 상기 반도체 패키지는 칩 영역과 상기 칩 영역의 외곽을 점유하는 연결 영역을 포함하고, 상기 제 1 패키지는 제 1 패키지 기판, 그리고 상기 칩 영역의 제 1 패키지 기판 상에 실장된 하부 반도체 칩을 포함하고, 상기 제 2 패키지는 제 2 패키지 기판, 그리고 상기 칩 영역의 제 2 패키지 기판 상에 실장된 제 1 및 제 2 상부 반도체 칩들을 포함하고, 상기 칩 영역의 제 2 패키지 기판은 상기 연결 영역의 제 2 패키지 기판에 비해 상기 하부 반도체 칩으로부터 멀어지는 방향으로 함몰된 하부면과 그 반대면인 돌출된 상부면을 포함할 수 있다.
일 실시예에서, 상기 제 1 및 제 2 상부 반도체 칩들은 상기 칩 영역의 제 2 패키지 기판이 갖는 상부면 상에 실장되고, 상기 제 1 상부 반도체 칩은 상기 상부면의 일측 가장자리를 넘어 상기 연결 영역으로 일부 돌출되고, 상기 제 2 상부 반도체 칩은 상기 상부면의 반대측 가장자리를 넘어 상기 연결 영역으로 일부 돌출될 수 있다.
일 실시예에서, 상기 칩 영역의 제 2 패키지 기판의 상부면은, 상기 제 1 및 제 2 반도체 칩들이 이격되어 정의된 센터 영역을 포함하고, 상기 반도체 패키지는, 상기 제 1 및 제 2 상부 반도체 칩들을 상기 제 2 패키지 기판에 전기적으로 연결하는 본딩 와이어들을 더 포함하고, 상기 본딩 와이어들은 상기 센터 영역에 배치될 수 있다.
일 실시예에서, 상기 반도체 패키지는, 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 연결부재들을 더 포함하고, 상기 연결부재들은 상기 연결 영역의 제 1 패키지 기판과 상기 연결 영역의 제 2 패키지 기판 사이에 제공될 수 있다.
본 발명에 따른 반도체 패키지 제조방법은 하부 반도체 칩이 실장된 제 1 패키지 기판을 준비하고, 함몰부를 갖는 제 1 면과 상기 제 1 면의 반대면인 돌출부를 갖는 제 2 면을 포함하며, 상기 하부 반도체 칩에 중첩되는 칩 영역 및 상기 칩 영역에 인접한 연결 영역을 포함하며, 제 1 및 제 2 상부 반도체 칩이 실장된 제 2 패키지 기판을 준비하고, 그리고 상기 하부 반도체 칩이 상기 함몰부로 향하도록, 상기 제 1 패키지 기판을 상기 제 2 패키지 기판에 결합하는 것을 포함하고, 상기 제 1 및 제 2 상부 반도체 칩은 상기 칩 영역을 넘어 상기 연결 영역으로 일부 돌출될 수 있다.
일 실시예에서, 상기 제 1 패키지 기판을 준비하는 것은 상기 제 1 패키지 기판 상에 상기 하부 반도체 칩을 배치하고, 그리고 상기 하부 반도체 칩과 상기 제 1 패키지 기판 사이를 채우는 언더필 수지막을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 제 2 패키지 기판을 준비하는 것은 중심부가 돌출된 제 1 금형과 중심부가 함몰된 제 2 금형을 준비하고, 상기 제 2 패키지 기판을 상기 제 1 금형과 상기 제 2 금형 사이에 배치하고, 상기 제 1 금형과 상기 제 2 금형에 압력을 가하여 상기 제 2 패키지 기판을 누르고, 상기 제 1 및 제 2 금형으로부터 분리된 상기 제 2 패키지 기판 상에 상기 제 1 및 제 2 상부 반도체 칩을 실장하고, 그리고 상기 제 2 패키지 기판 상에 몰딩막을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 제 2 패키지 기판을 준비하는 것은 상기 제 2 패키지 기판 상에 상기 제 1 및 제 2 상부 반도체 칩을 실장하고, 중심부가 돌출된 제 1 금형과 중심부가 함몰된 제 2 금형을 준비하고, 상기 제 2 패키지 기판을 상기 제 1 금형과 상기 제 2 금형 사이에 배치하고, 상기 제 2 패키지 기판과 상기 제 2 금형 사이로 몰딩 수지를 공급하고, 그리고 상기 제 1 금형과 상기 제 2 금형에 압력을 가하여 상기 제 2 패키지 기판을 누르는 것을 포함할 수 있다.
일 실시예에서, 상기 제 2 패키지 기판은 순차적으로 적층된 제 1 절연층, 코어층, 및 제 2 절연층을 포함할 수 있다.
본 발명의 일 예에 따른 반도체 패키지 및 그 제조방법은 패키지 온 패키지에서 패키지들 사이 간격을 줄일 수 있다. 이에 따라 반도체 패키지의 전체 높이를 낮게 할 수 있다.
본 발명의 일 예에 따른 반도체 패키지 및 그 제조방법은 패키지 온 패키지의 연결부재들 사이의 미세 피치의 구현이 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 I-I`선에 따른 단면도이다.
도 3은 도 1의 변형예를 도시한 평면도이다.
도 4는 도 2의 변형예를 도시한 단면도이다.
도 5는 도 2의 다른 변형예를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 7은 도 6의 II-II' 선에 따른 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 9는 도 8의 III-III' 선에 따른 단면도이다.
도 10은 도 9의 변형예를 도시한 단면도이다.
도 11은 도 9의 다른 변형예를 도시한 단면도이다.
도 12a 내지 12c는 본 발명의 일 실시예에 따른 상부 패키지 기판의 제조방법을 나타내는 단면도들이다.
도 13a 내지 13d는 본 발명의 일 실시예에 따른 상부 패키지의 제조방법을 나타내는 단면도들이다.
도 14a 내지 14c는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 단면도들이다.
도 15는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 나타내는 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다. 도 2는 도 1의 I-I' 선에 따른 단면도이다. 도 3은 도 1의 변형예를 도시한 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 하부 패키지(100), 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함할 수 있다. 반도체 패키지(1)는 칩 영역(CR), 및 칩 영역(CR)에 인접한 연결 영역(IR)을 포함할 수 있다. 칩 영역(CR)은 반도체 칩들(20,62,64)이 형성되는 영역으로, 반도체 패키지(1)의 중앙에 배치될 수 있다. 연결 영역(IR)은 칩 영역(CR)을 제외한 영역으로, 반도체 패키지(1)의 가장자리에 배치될 수 있다.
하부 패키지(100)는 하부 패키지 기판(10) 상에 배치된 하부 반도체 칩(20), 하부 패키지 기판(10)과 하부 반도체 칩(20)을 전기적으로 연결하는 제 1 연결부재들(30), 및 제 1 연결부재들(30) 사이를 채우는 언더필 수지막(40)을 포함할 수 있다.
하부 패키지 기판(10)은 다층의 절연막들(12)로 구성된 인쇄회로기판(Printed Circuit Board)일 수 있다. 연결 영역(IR)에서, 하부 패키지 기판(10)의 상부면에 하부 연결 패드들(14)이 배치될 수 있다. 하부 패키지 기판(10)의 칩 영역(CR)에서, 하부 패키지 기판(10)의 상부면에 칩 패드들(22)이 배치될 수 있다. 하부 패키지 기판(10)의 하부면에 볼 랜드들(18)이 배치될 수 있다. 볼 랜드들(18) 각각에 외부 단자(16)가 부착될 수 있다. 외부 단자들(16)은 반도체 패키지를 외부 장치와 전기적으로 연결할 수 있다.
하부 패키지 기판(10) 상에 하부 반도체 칩(20)이 플립 칩 본딩 방식으로 실장될 수 있다. 하부 반도체 칩(20)은 로직 소자, 메모리 소자, 혹은 이들의 조합을 포함할 수 있다. 하부 반도체 칩(20)의 하부면(20a)에 제 1 연결부재들(30)이 부착될 수 있다. 하부면(20a)은 하부 반도체 칩(20)의 활성면일 수 있다. 제 1 연결부재들(30)은 솔더 범프 혹은 솔더볼을 포함할 수 있다. 제 1 연결부재들(30)과 칩 패드들(22)이 접촉하여, 하부 반도체 칩(20)과 하부 패키지 기판(10)이 전기적으로 연결될 수 있다.
언더필 수지막(40)은 하부 패키지 기판(10) 상에 제공되어 제 1 연결부재들(30) 사이를 채울 수 있다. 언더필 수지막(40)은 하부 반도체 칩(20)의 측면의 일부를 덮을 수 있다. 하부 반도체 칩(20)의 상부면(20b) 전체와 하부 반도체 칩(20)의 측면의 일부가 노출될 수 있다.
상부 패키지(200)는 상부 패키지 기판(50), 상부 패키지 기판(50)의 상부면(51b)에 배치된 제 1 및 제 2 상부 반도체 칩들(62,64), 상부 패키지 기판(50)과 제 1 및 제 2 상부 반도체 칩들(62,64)을 전기적으로 연결하는 본딩 와이어들(76), 및 제 1 및 제 2 상부 반도체 칩들(62,64)을 덮는 상부 몰딩막(70)을 포함할 수 있다.
상부 패키지 기판(50)은 제 1 절연층(50a), 코어층(50b), 및 제 2 절연층(50c)이 차례로 적층된 인쇄회로기판(PCB)일 수 있다. 코어층(50b)은 변형이 가능한 고분자 수지를 포함할 수 있다. 상세하게, 코어층(50b)은 높은 신장률(high elongation), 강한 인성(high tonghness), 낮은 모듈러스(low modulus)를 충족하는 물질을 포함할 수 있다. 코어층(50b)은 가령 폴리 이미드 또는 액정 폴리머(liquid crystal polymer; LCP)를 포함할 수 있다.
상부 패키지 기판(50)은 칩 영역(CR)이 연결 영역(IR)으로부터 솟아오른 중절모(boater) 형태를 포함할 수 있다. 예를 들면, 칩 영역(CR)에서, 상부 패키지 기판(50)의 하부면(51a)은 하부 패키지(100)로부터 멀어지는 방향으로 함몰되고, 상부 패키지 기판(50)의 상부면(51b)은 상기 멀어지는 방향으로 돌출될 수 있다.
예컨대, 상부 패키지 기판(50)은 칩 영역(CR)에서 제 1 함몰부(53)를 갖는 하부면(51a) 및 제 1 돌출부(55)를 갖는 상부면(51b)을 포함할 수 있다. 제 1 함몰부(53)는 하부 반도체 칩(20)과 마주볼 수 있다. 제 1 함몰부(53)는 하부 반도체 칩(20)을 바라보는 제 1 주면(main surface, 53a) 및 제 1 주면(53a)으로부터 연결 영역(IR)으로 연장되는 제 1 측면(53b)을 포함할 수 있다. 제 1 돌출부(55)는 제 1 주면(53a)의 반대면인 제 2 주면(55a) 및 제 2 주면(55a)으로부터 연결 영역(IR)으로 연장되는 제 2 측면(55b)을 포함할 수 있다. 제 1 주면(53a)과 제 2 주면(55a)은 서로 평행할 수 있다. 또한, 제 1 측면(53b)과 제 2 측면(55b)은 서로 평행할 수 있다. 그러므로, 상부 패키지 기판(50)의 두께는 연결 영역(IR), 및 칩 영역(CR)에서 실질적으로 동일하거나 유사할 수 있다. 상부 몰딩막(70)은 중절모(boater) 형태로 굴곡된 상부 패키지 기판(50)에 강성을 부여할 수 있다. 상부 패키지 기판(50)의 디멘젼에 대해서는 도 12c를 참조하여 후술한다.
연결 영역(IR)에서 상부 패키지 기판(50)의 하부면(51a)에 상부 연결 패드들(57)이 배치될 수 있다. 연결 영역(IR)에서 하부 패키지 기판(10)과 상부 패키지 기판(50)을 전기적으로 연결하는 제 2 연결부재들(59)이 배치될 수 있다. 제 2 연결부재들(59)은 솔더 범프 혹은 솔더볼을 포함할 수 있다. 도 1에 도시된 바와 같이 제 2 연결부재들(59)은 하부 반도체 칩(20)을 둘러싸도록 배치될 수 있다. 다른 예로, 도 3에 도시된 바와 같이 제 2 연결부재들(59)은 하부 반도체 칩(20)의 양측 가장자리에 인접하도록 배치될 수 있다. 도 3의 I-I' 선을 절개한 단면은 도 2에 도시된 바와 실질적으로 동일할 수 있다.
상부 패키지 기판(50) 상에 제 1 및 제 2 상부 반도체 칩들(62,64)을 몰딩하는 상부 몰딩막(70)이 제공될 수 있다. 상부 몰딩막(70)은 가령 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
칩 영역(CR)에서 상부 패키지 기판(50)의 상부면(51b)에 제 1 및 제 2 와이어 패드들(72a,72b)이 배치될 수 있다. 상세하게, 제 1 및 제 2 와이어 패드들(72a,72b)은 상부 패키지 기판(50)의 센터 영역(R1)에 배치될 수 있다. 제 1 상부 반도체 칩들(62)은 센터 영역(R1)에 의해 제 2 상부 반도체 칩들(64)과 이격될 수 있다.
제 1 및 제 2 상부 반도체 칩들(62,64)은 상부 패키지 기판(50)의 칩 영역(CR) 상에 배치될 수 있다. 일례로, 도 1 및 2에서 보는 것과 같이 제 1 상부 반도체 칩들(62)과 제2 상부 반도체 칩들(64)은 하부 반도체 칩(20)과 오버랩되도록 상부 패키지 기판(50) 상에 제공될 수 있다. 제1 상부 반도체 칩들(62)의 일부들은 하부 반도체 칩(20)의 제 1 측면(5a)과 오버랩될 수 있고 제 2 상부 반도체 칩들(64)의 일부들은 하부 반도체 칩(20)의 제 1 측면(5a)과 마주보는 제 2 측면(5b)과 오버랩될 수 있다. 제 1 및 제 2 상부 반도체 칩들(62,64)의 일측 가장자리들은 연결 영역(IR)으로 돌출될 수 있다. 일례로, 도 1을 참조하면 제 1 상부 반도체 칩들(62)은 하부 반도체 칩(20)의 제 1 측면(5a)을 넘어 연결 영역(IR)으로 돌출되고, 제 2 상부 반도체 칩들(64)은 하부 반도체 칩(20)의 제 2 측면(5b)을 넘어 연결 영역(IR)으로 돌출될 수 있다.
제 1 및 제 2 상부 반도체 칩들(62,64)은 접착막들(80)에 의해 상부 패키지 기판(50)상에 고정될 수 있다. 제 1 및 제 2 상부 반도체 칩들(62,64)은 로직 소자, 메모리 소자, 혹은 이들의 조합일 수 있다. 이와 달리, 제 1 및 제 2 상부 반도체 칩들(62,64)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다.
제 1 상부 반도체 칩들(62) 상에 제 1 본딩 패드들(74a)이 배치될 수 있다. 일례로, 제 1 본딩 패드들(74a)은 상부 패키지 기판(50)의 센터 영역(R1)에 인접한 제 1 상부 반도체 칩들(62)의 일측 에지들 상에 제공될 수 있다. 제 1 본딩 패드들(74a)은 본딩 와이어들(76)을 통해 상부 패키지 기판(50)의 센터 영역(R1) 에 제공된 제 1 와이어 패드들(72a)과 연결될 수 있다. 이에 따라, 제 1 상부 반도체 칩들(62)은 상부 패키지 기판(50)과 전기적으로 연결될 수 있다.
유사하게, 상부 패키지 기판(50)의 센터 영역(R1)에 인접한 제 2 상부 반도체 칩들(64)의 일측 에지들 상에 제 2 본딩 패드들(74b)이 배치될 수 있다. 제 2 본딩 패드들(74b)은 본딩 와이어들(76)을 통해 상부 패키지 기판(50)의 센터 영역(R1)에 제공된 제 2 와이어 패드들(72b)과 연결될 수 있다. 이에 따라, 제 2 상부 반도체 칩들(64)은 상부 패키지 기판(50)과 전기적으로 연결될 수 있다.
하부 패키지(100) 상에 상부 패키지(200)가 적층되며 하부 반도체 칩(20)의 일부 혹은 전체가 상부 패키지 기판(50)의 제 1 함몰부(53) 내로 삽입될 수 있다. 하부 반도체 칩(20)의 상부면(20b)은 상부 패키지 기판(50)의 하부면(51a)과 이격될 수 있다. 다른 예로, 하부 반도체 칩(20)의 상부면(20b)은 상부 패키지 기판(50)의 하부면(51a)과 접촉할 수 있다.
본 실시예에 따르면, 상부 패키지 기판(50)은 하부 반도체 칩(20)의 상부 혹은 전체를 수용할 수 있는 제 1 함몰부(53)를 가질 수 있다. 이에 더하여, 상부 패키지 기판(50)은 칩 영역(CR)에 비해 연결 영역(IR)에서 하부 패키지 기판(10)에 더 근접할 수 있다. 이러한 중절모 형태의 상부 패키지 기판(50)의 구조에 의해 연결 영역(IR)에서 상부 패키지 기판(50)과 하부 패키지 기판(10) 간의 간격이 줄어들 수 있어 제 2 연결부재들(59) 각각의 체적이 적어질 수 있다. 제 2 연결부재들(59)의 적은 체적으로 인해 제 2 연결부재들(59)의 작은 피치, 즉 제 2 연결부재들(59)의 미세 피치를 구현할 수 있다.
상부 패키지 기판(50) 상에 제 1 및 제 2 상부 반도체 칩들(62,64)이 칩 영역(CR)을 넘어 연결 영역(IR)으로 돌출되어 실장되기 때문에 본딩 와이어들(76)이 배치될 수 있는 영역, 즉 전기적 연결을 위한 센터 영역(R1)의 확보가 용이해질 수 있다.
아울러, 제 1 및 제 2 상부 반도체 칩들(62,64)은 칩 영역(CR)을 넘어 연결 영역(IR)쪽으로 치우쳐 배치되기 때문에, 제 1 및 제 2 와이어 패드들(72a,72b)은 상부 연결 패드들(57)에 더 인접 배치될 수 있다. 이에 따라 제 1 와이어 패드들(72a)과 좌측의 연결 영역(IR)에 배치된 상부 연결 패드들(57)간의 거리가 더 가까워져 전기적 경로를 축소시킬 수 있다. 유사하게, 제 2 와이어 패드들(72b)과 우측의 연결 영역(IR)에 배치된 상부 연결 패드들(57) 간의 거리가 더 가까워져 전기적 경로를 축소시킬 수 있다.
제 1 및 제 2 상부 반도체 칩들(62,64)에서 발생한 열의 일부는 상부 패키지 기판(50)을 통해 배출되고 일부는 상부 몰딩막(70)을 통해 배출될 수 있다. 제 1 및 제 2 상부 반도체 칩들(62,64)은 칩 영역(CR)을 넘어 연결 영역(IR)쪽으로 치우쳐 배치되기 때문에, 제 1 상부 반도체 칩(62)의 좌측면과 상부 몰딩막(70)의 좌측면 사이의 거리가 더 가까워져 상부 몰딩막(70)을 통한 방열이 더 용이해질 수 있다. 유사하게, 제 2 상부 반도체 칩(64)의 우측면과 상부 몰딩막(70)의 우측면 사이의 거리가 더 가까워져 상부 몰딩막(70)을 통한 방열이 더 용이해질 수 있다.
도 4는 도 2의 변형예를 도시한 단면도이다. 설명의 간결함을 위해, 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(2)는 하부 반도체 칩(20)과 상부 패키지 기판(50) 사이에 제공된 열 전달막(42)을 더 포함할 수 있다. 열 전달막(42)은 하부 반도체 칩(20)의 상부면(20b)과, 상부 패키지 기판(50)의 제 1 함몰부(53)의 제 1 주면(53a) 사이에 제공될 수 있다. 열 전달막(42)은 열 매개 물질(Thermal Interface Material, TIM)을 포함할 수 있다.
반도체 패키지(2)는 상부 몰딩막(70) 상에 제공된 방열판(Heat Sink, 82)을 더 포함할 수 있다. 방열판(82)은 가령 구리(Cu), 니켈(Ni), 금(Au), 주석(Sn), 또는 이들의 합금을 포함하는 금속판일 수 있다.
도 5는 도 2의 다른 변형예를 도시한 단면도이다. 설명의 간결함을 위해, 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(3)는 하부 패키지(100)와 상부 패키지(200) 사이에 제공된 인터포저(300)를 더 포함할 수 있다. 인터포저(300)는 인터포저 기판(310) 및 인터포저 몰딩막(350)을 포함할 수 있다.
인터포저 기판(310)은 도 2에서 도시한 상부 패키지 기판(50)과 동일하거나 유사한 중절모(boater) 형태를 포함할 수 있다. 예를 들면, 인터포저 기판(310)은 칩 영역(CR)에서 제 2 함몰부(313)을 갖는 하부면(310a) 및 제 2 함몰부(313)에 대향하는 제 2 돌출부(315)를 갖는 상부면(310b)을 포함할 수 있다. 인터포저 기판(310)은 도 2에서 도시한 상부 패키지 기판(50)과 동일하거나 유사한 물질을 포함할 수 있다.
연결 영역(IR)에서 인터포저 기판(310)의 하부면(310a)에 인터포저 하부 연결 패드들(320)이 배치될 수 있다. 인터포저 하부 연결 패드들(320)은 인터포저 기판(310)의 연결 영역(IR)에 배치되고 하부 연결 패드들(14)과 마주볼 수 있다. 제 2 연결부재들(59)은 하부 연결 패드들(14)과 인터포저 하부 연결 패드들(320) 사이에 배치될 수 있다.
연결 영역(IR)에서 인터포저 기판(310)의 상부면(310b)에 인터포저 상부 연결 패드들(330)이 배치될 수 있다. 연결 영역(IR)에서 상부 패키지 기판(50)과 인터포저 기판(310)을 전기적으로 연결하는 제 3 연결부재들(340)이 배치될 수 있다. 제 3 연결부재들(340)은 인터포저 상부 연결 패드들(330)과 상부 연결 패드들(57) 사이에 배치될 수 있다. 제 3 연결부재들(340)은 솔더 범프 혹은 솔더볼을 포함할 수 있다.
연결 영역(IR)에서 인터포저 기판(310)은 상부면(310b)이 인터포저 몰딩막(350)으로 덮힐 수 있다. 인터포저 몰딩막(350)은 평평한 상부면(350a)을 가질 수 있다. 일례로, 인터포저 몰딩막(350)의 상부면(350a)은 칩영역(CR)에서 인터포저 기판(310)의 상부면(310b)과 같거나 낮은 레벨을 가질 수 있다. 인터포저 몰딩막(350)은 인터포저 기판(310)에 강성을 부여하여 인터포저 기판(310)이 변형되는 것을 막을 수 있다.
인터포저 몰딩막(350)은 제 3 연결부재들(340)이 채워지는 관통홀들(360)을 포함할 수 있다. 관통홀들(360)에 의해 인터포저 상부 연결 패드들(330)이 노출될 수 있다. 관통홀들(360)의 하부는 관통홀들(360)의 상부보다 좁은 폭을 가질 수 있다. 다시 말해, 관통홀들(360)의 측벽은 테이퍼진 형태를 가질 수 있다.
본 실시예에 따르면, 중절모 형태를 갖는 인터포저 기판(310)은 칩 영역(CR)에 비해 연결 영역(IR)에서 하부 패키지 기판(10)에 더 근접할 수 있다. 따라서, 연결 영역(IR)에서 인터포저 기판(310)과 하부 패키지 기판(10) 간의 간격이 줄어들 수 있어 제 2 연결부재들(59)의 미세 피치를 구현할 수 있다.
게다가, 중절모 형태를 갖는 상부 패키지 기판(50)은 칩 영역(CR)에 비해 연결 영역(IR)에서 인터포저 기판(310)에 더 근접할 수 있다. 따라서, 연결 영역(IR)에서 상부 패키지 기판(50)과 인터포저 기판(310) 간의 간격이 줄어들 수 있어 제 3 연결부재들(340)의 미세 피치를 구현할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 평면도이다. 도 7은 도 6의 II-II' 선에 따른 단면도이다. 설명의 간결함을 위해, 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 6 및 도 7을 참조하면, 반도체 패키지(4)는 하부 패키지(100) 상에 적층된 상부 패키지(200)를 포함할 수 있다. 상부 패키지(200)는 상부 패키지 기판(50)의 에지 영역(R2)에 제공된 본딩 와이어들(76)을 포함할 수 있다. 일례로, 제 1 본딩 패드들(74a)은 상부 패키지 기판(50)의 에지 영역(R2)에 인접한 제 1 상부 반도체 칩들(62) 각각의 양측 에지들 상에 제공될 수 있다. 제 1 본딩 패드들(74a)은 본딩 와이어들(76)을 통해 상부 패키지 기판(50)의 에지 영역(R2)에 제공된 1 와이어 패드들(72a)과 연결될 수 있다. 제 2 본딩 패드들(74b)은 본딩 와이어들(76)을 통해 상부 패키지 기판(50)의 에지 영역(R2)에 제공된 제 2 와이어 패드들(72b)과 연결될 수 있다. 본딩 와이어들(76)은 상부 패키지 기판(50)의 센터 영역(R1)에는 배치되지 아니하고 에지 영역(R2)에 배치될 수 있다.
도 2에서 전술한 바와 동일 또는 유사하게 제 1 및 제 2 와이어 패드들(72a,72b)은 상부 연결 패드들(57)에 더 인접 배치될 수 있어 축소된 전기적 경로를 구현할 수 있다. 아울러, 제 1 및 제 2 상부 반도체 칩들(62,64)에서 발생한 열의 상부 몰딩막(70)을 통한 배출이 더 용이할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 평면도이다. 도 9는 도 8의 III-III' 선에 따른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 8 및 도 9를 참조하면, 반도체 패키지(5)는 하부 패키지(100)와 상부 패키지(200) 사이에 제공된 인터포저(300)를 더 포함할 수 있다. 인터포저 기판(310)은 도 2에서 도시한 상부 패키지 기판(50)과 동일하거나 유사한 중절모(boater) 형태일 수 있다.
예를 들면, 인터포저 기판(310)은 칩 영역(CR)에서 제 2 함몰부(313)을 갖는 하부면(310a) 및 제 2 함몰부(313)에 대향하는 제 2 돌출부(315)를 갖는 상부면(310b)을 포함할 수 있다. 인터포저 기판(310)은 도 2에서 도시한 상부 패키지 기판(50)과 동일하거나 유사한 물질을 포함할 수 있다.
인터포저 기판(310)의 칩 영역(CR) 상에 인터포저 상부 연결 패드들(330) 및 제 3 연결부재들(340)이 배치될 수 있다.
본 실시예에 따르면, 상부 패키지 기판(50)은 실질적으로 평평한 플레이트 형태일 수 있다. 상부 패키지 기판(50)은 칩 영역(CR)에 상부 연결 패드(57)가 배치될 수 있다. 그러므로, 칩 영역(CR)에서 상부 패키지 기판(50)은 제 3 연결부재들(340)을 통해 인터포저 기판(310)과 전기적으로 연결될 수 있다.
상부 패키지 기판(50) 상에 상부 반도체 칩들(60)이 배치될 수 있다. 상부 반도체 칩들(60)은 상부 패키지 기판(50)의 칩 영역(CR)의 중심부 상에 배치될 수 있다. 상부 반도체 칩들(60)은 로직 소자, 메모리 소자, 혹은 이의 조합일 수 있다. 이와 달리, 상부 반도체 칩들(60)의 일부는 메모리 소자이고 다른 일부는 로직 소자일 수 있다. 상부 반도체 칩들(60) 상에 본딩 패드들(74)이 배치될 수 있다. 본딩 패드들(74)은 본딩 와이어들(76)을 통해 와이어 패드들(72)과 연결될 수 있다. 이에 따라, 상부 반도체 칩들(60)은 상부 패키지 기판(50)과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 인터포저 기판(310)은 하부 반도체 칩(20)의 상부 혹은 전체를 수용할 수 있는 제 2 함몰부(313)를 가질 수 있다. 이에 더하여, 인터포저 기판(310)은 칩 영역(CR)에 비해 연결 영역(IR)에서 하부 패키지 기판(10)에 더 근접할 수 있다. 이러한 중절모 형태의 인터포저 기판(310)의 구조에 의해 연결 영역(IR)에서 인터포저 기판(310)과 하부 패키지 기판(10)의 간격이 줄어들 수 있고, 이에 따라 제 2 연결부재들(59)의 미세 피치를 구현할 수 있다.
또한, 하부 패키지 기판(10)과 상부 패키지 기판(50) 사이에 중절모(boater) 형태의 인터포저 기판(310)이 제공되기 때문에 제 3 연결부재(340)가 칩 영역(CR)에 배치될 수 있다. 다른 예로, 제 3 연결부재(340)는 연결 영역(IR)에 배치되거나, 혹은 칩 영역(CR) 및 연결 영역(IR)에 배치될 수 있다. 본 실시예에 따르면, 반도체 패키지(5)의 볼 레이 아웃(ball lay out)의 제약이 사라질 수 있다.
도 10은 도 9의 변형예를 도시한 단면도이다. 설명의 간결함을 위해, 도 9를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 10을 참조하면, 반도체 패키지(6)는 하부 패키지(410)가 실장된 인쇄회로보드(400)상에 인터포저(300) 및 상부 패키지(200)가 적층될 수 있다.
하부 패키지(410)는 패키지 온 패키지(Package on Package), 칩 온 패키지(Chip on Package), 시스템 온 패키지(System on Package) 및 웨이퍼 레벨 패키지(Wafer level Pakage) 중 어느 하나일 수 있다.
인터포저 기판(310)의 하부면(310a) 상에 형성된 인터포저 하부 연결 패드들(320)이 인쇄회로보드(400) 상의 패드부들(420)과 연결될 수 있다. 하부 패키지(410)는 인터포저(300)의 제 2 함몰부(313) 내로 삽입되도록 배치될 수 있다.
도 11은 도 9의 다른 변형예를 도시한 단면도이다. 설명의 간결함을 위해, 도 9를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 11을 참조하면, 반도체 패키지(7)는 인터포저(300)의 제 2 함몰부(313) 상에 복수 개의 수동 소자들(32)이 배치될 수 있다. 상세하게, 수동 소자들(32)은 인터포저 기판(310)의 하부면(310a) 상에 부착될 수 있다. 수동 소자들(32)은 칩 커패시터, 칩 저항(chip resistor), 또는 인덕터(inductor)일 수 있다. 칩 커패시터는 디커플링 커패시터(decoupling capacitor)일 수 있다. 수동 소자들(32)은 상부 반도체 칩들(60)의 신호 처리 속도를 높이거나, 필터링 기능을 수행할 수 있다.
도 12a 내지 12c는 본 발명의 일 실시예에 따른 상부 패키지 기판의 제조방법을 나타내는 단면도들이다. 설명의 간결함을 위해, 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 12a를 참조하면, 제 1 하부 금형(500) 및 제 1 상부 금형(600)을 준비할 수 있다. 제 1 하부 금형(500)은 그 중심부에 돌출된 마운드(500a)를 포함할 수 있다. 제 1 상부 금형(600)은 그 중심부에 함몰된 싱크(600a)를 포함할 수 있다. 마운드(500a)와 싱크(600a)는, 제 1 하부 금형(500)과 제 1 상부 금형(600)이 서로 맞물릴 수 있는 형태를 가질 수 있다. 제 1 하부 금형(500) 및 제 1 상부 금형(600) 사이에 상부 패키지 기판(50)을 제공할 수 있다.
도 12b를 참조하면, 제 1 하부 금형(500) 및 제 1 상부 금형(600) 중에서 적어도 어느 하나에 열과 압력을 가하여 상부 패키지 기판(50)을 누를 수 있다. 따라서, 제 1 하부 금형(500)과 제 1 상부 금형(600) 사이에 제공된 상부 패키지 기판(50)은 제 1 하부 금형(500) 및 제 1 상부 금형(600)의 표면 형태에 따라 변형될 수 있다.
도 12c를 참조하면, 제 1 하부 금형(500) 및 제 1 상부 금형(600)을 분리하여 제 1 함몰부(53)와 제 1 돌출부(55)를 갖는 상부 패키지 기판(50)을 형성할 수 있다. 상부 패키지 기판(50)은 도 2에서 전술한 바와 같이 칩 영역(CR)과 연결 영역(IR)으로 구분될 수 있다. 상부 패키지 기판(50)의 두께는 동일할 수 있다. 연결 영역(IR)의 하부면(51a)과 칩 영역(CR)의 제 1 주면(53a) 사이의 높이(d)는 약 1mm 이하일 수 있다. 하부면(51a)과 제 1 측면(53b) 사이의 각도(θ)는 0˚ 보다 크고 90˚보다 작거나 같을 수 있다.
본 실시예에 의해 제조된 상부 패키지 기판(50)은 도 2의 반도체 패키지(1) 도 4의 반도체 패키지(2), 도 5의 반도체 패키지(3), 및 도 7의 반도체 패키지(4)에 적용될 수 있다. 다른 예로, 도 5의 반도체 패키지(3), 도 9의 반도체 패키지(5), 도 10의 반도체 패키지(6), 및 도 11의 반도체 패키지(7) 각각에 포함된 인터포저 기판(310)은 본 실시예와 동일하거나 유사한 방법에 의해 중절모 형태로 제조될 수 있다.
도 13a 내지 13d는 본 발명의 일 실시예에 따른 상부 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간결함을 위해, 도 2를 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 13a를 참조하면, 제 2 하부 금형(700)과 제 2 상부 금형(800)을 준비할 수 있다. 제 2 하부 금형(700)은 그 중심부에 마운드(700a)를 포함할 수 있다. 제 2 상부 금형(800)은 그 중심부에 싱크(800a)를 포함할 수 있다. 마운드(700a)와 싱크(800a)의 형태는 다를 수 있다. 일례로, 싱크(800a)의 깊이(D1)는 마운드(700a)의 높이(D2)보다 클 수 있다. 싱크(800a)의 폭(W1)은 마운드(700a)의 폭(W2)보다 클 수 있다.
제 2 하부 금형(700)과 제 2 상부 금형(800) 사이에 제 1 및 제 2 상부 반도체 칩들(62,64)이 실장된 상부 패키지 기판(50)을 제공할 수 있다. 상세하게, 상부 패키지 기판(50)은 제 2 하부 금형(700) 상에 배치되고, 제 2 상부 금형(800)과는 수직적으로 이격될 수 있다.
제 2 상부 금형(800)과 상부 패키지 기판(50) 사이로 몰딩 수지(70a)를 공급할 수 있다. 몰딩 수지(70a)는 가령 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 13b를 참조하면, 제 2 상부 금형(800)이 상부 패키지 기판(50)을 향해 전진하고 제공된 몰딩 수지(70a)가 싱크(800a)에 채워질 수 있다.
도 13c를 참조하면, 제 2 하부 금형(700) 및 제 2 상부 금형(800) 중 적어도 하나에 열과 압력을 가하여 상부 패키지 기판(50)을 누를 수 있다. 따라서, 제 2 하부 금형(700)과 제 2 상부 금형(800) 사이에 제공된 상부 패키지 기판(50)은 제 2 하부 금형(700)의 표면 형태에 따라 중절모 형태로 변형될 수 있다. 그리고 싱크(800a)에 채워진 몰딩 수지(70a)는 상부 몰딩막(70)으로 형성될 수 있다.
도 13d를 참조하면, 제 2 하부 금형(700) 및 제 2 상부 금형(800)을 분리하여, 제 1 함몰부(53)와 제 1 돌출부(55)를 갖는 상부 패키지 기판(50), 및 상부 패키지 기판(50) 상의 상부 몰딩막(70)을 포함하는 상부 패키지(200)를 형성할 수 있다.
본 실시예에 의해 제조된 상부 패키지(200)는 도 2의 반도체 패키지(1), 도 4의 반도체 패키지(2), 도 5의 반도체 패키지(3), 및 도 7의 반도체 패키지(4)에 적용될 수 있다. 다른 예로, 도 5의 반도체 패키지(3), 도 9의 반도체 패키지(5), 도 10의 반도체 패키지(6), 및 도 11의 반도체 패키지(7) 각각에 포함된 인터포저(300)는 본 실시예와 동일하거나 유사한 방법에 의해 제조될 수 있다.
도 14a 내지 14c는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 단면도들이다. 설명의 간결함을 위해, 도 2을 참조하여 설명된 예와 실질적으로 동일한 구성요소에 대한 설명은 생략한다.
도 14a를 참조하면, 하부 패키지(100)가 준비될 수 있다. 하부 패키지(100)는 하부 패키지 기판(10) 상에 배치된 하부 반도체 칩(20), 제 1 연결부재들(30), 칩 패드들(22), 하부 연결 패드들(14), 제 1 예비 연결 부재들(59a), 및 외부 단자들(16)을 포함할 수 있다.
도 14b를 참조하면, 니들(900)을 이용하여 하부 반도체 칩(20)과 하부 패키지 기판(10) 사이의 공간에 언더필(underfill) 수지액(40a)을 충진시키고, 경화공정을 사용하여 언더필 수지액(40a)을 경화시킬 수 있다. 도 3에 도시되는 것과 같이 하부 반도체 칩(20)과 하부 패키지 기판(10) 사이의 공간 전체에 걸쳐 균일하게 언더필 수지액(40a)을 제공하기 위하여, 니들(900)을 하부 반도체 칩(20)의 측면을 따라 일정한 궤적을 갖도록 이동시킬 수 있다.
도 14c를 참조하면, 언더필 수지막(40)이 형성된 하부 패키지(100) 상에 도 13a 내지 13d의 제조방법에 의해 제조된 상부 패키지(200)를 배치할 수 있다. 상부 패키지(200)는 그 하부면에 상부 연결 패드들(57) 및 제 2 예비 연결 부재들(59b)을 포함하고 그 상부면에 제 1 및 제 2 상부 반도체 칩들(62,64), 본딩 와이어들(76), 및 상부 몰딩막(70)을 포함할 수 있다. 상부 패키지(200)를 하부 패키지(100) 상에 배치하여 도 2을 참조하여 설명된 반도체 패키지가 형성될 수 있다.
이와는 달리, 도 12a 내지 12c의 제조방법으로 제조된 상부 패키지 기판(50) 상에 제 1 및 제 2 상부 반도체 칩들(62,64)을 실장하여 상부 패키지(200)를 형성하고, 이를 하부 패키지(100) 상에 배치하여, 도 2을 참조하여 설명된 반도체 패키지(1)를 형성할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 장치들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 15는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 전기적으로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 패키지 기술로 제조될 수 있다. 나아가, 본 발명의 기술에 따라, 컨트롤러(1110)와 기억장치(1130, memory device)가 하나의 반도체 패키지로 제조될 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 기억 장치(1210)는 본 발명의 실시예들에 따른 반도체 패키지 기술로 제조될 수 있다. 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 메모리 시스템(1200)은 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 기억장치(1210) 및/또는 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 패키지 기술로 형성될 수 있다.
메모리 컨트롤러(1220)는 메모리 시스템(1200)의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 메모리 컨트롤러(1220)는 프로세싱 유닛(1222)의 동작 메모리로서 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)을 더 포함할 수 있다. 에러 정적 블록(1224)은 기억 장치(1210)로부터 도출된 데이터의 에러를 검출 및 정정할 수 잇다. 도시하지 않았지만, 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(1200)은 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 17은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 패키지를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시예들에 따른 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 도 16의 메모리 시스템(1200)과 실질적으로 동일하게 구성될 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 도시되지 않았지만, 본 발명의 개념에 의한 실시예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 하부 반도체 칩이 실장된 제 1 패키지 기판을 갖는 제 1 패키지; 및
    상기 제 1 패키지 상에 적층되며, 상부 반도체 칩들이 실장된 제 2 패키지 기판을 갖는 제 2 패키지를 포함하고,
    상기 제 2 패키지 기판은:
    상기 하부 반도체 칩과 중첩되며 상기 상부 반도체 칩이 실장되는 영역을 제공하는 칩 영역; 및
    상기 칩 영역의 외곽을 점유하는 연결 영역을 포함하고,
    상기 칩 영역은 상기 하부 반도체 칩을 마주보는 제 1 함몰부를 갖는 제 1 면 그리고 상기 제 1 면의 반대면인 제 1 돌출부를 갖는 제 2 면을 포함하고,
    상기 상부 반도체 칩들은 상기 제 2 면의 양측 가장자리 상에 이격되어 그리고 상기 칩 영역을 넘어 상기 연결 영역으로 일부 돌출되어 실장되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 상부 반도체 칩들을 상기 제 2 패키지 기판의 상기 칩 영역에 전기적으로 연결하는 본딩 와이어들을;
    더 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 상부 반도체 칩들을 상기 제 2 패키지 기판의 상기 칩 영역에 전기적으로 연결하는 본딩 와이어들을 더 포함하고,
    상기 제 2 패키지 기판의 상기 칩 영역은 상기 상부 반도체 칩들이 이격되어 제공된 센터 영역을 포함하고,
    상기 본딩 와이어들은 상기 센터 영역에 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제 1 패키지와 상기 제 2 패키지 사이에 제공되는 인터포저를 더 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 인터포저는 상기 칩 영역에서 상기 하부 반도체 칩에 대향하는 제 2 함몰부를 갖는 제 3 면과 상기 제 3 면의 반대면인 제 2 돌출부를 갖는 제 4 면을 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 하부 반도체 칩과 상기 제 2 패키지 기판의 제 1 면 사이에 제공된 열 전달막을 더 포함하는 반도체 패키지.
  7. 제 1 패키지 상에 제 2 패키지가 적층된 패키지-온-패키지 타입의 반도체 패키지를 포함하고, 상기 반도체 패키지는 칩 영역과 상기 칩 영역의 외곽을 점유하는 연결 영역을 포함하고,
    상기 제 1 패키지는: 제 1 패키지 기판, 그리고 상기 칩 영역의 제 1 패키지 기판 상에 실장된 하부 반도체 칩을 포함하고,
    상기 제 2 패키지는: 제 2 패키지 기판, 그리고 상기 칩 영역의 제 2 패키지 기판 상에 실장된 제 1 및 제 2 상부 반도체 칩들을 포함하고,
    상기 칩 영역의 제 2 패키지 기판은:
    상기 연결 영역의 제 2 패키지 기판에 비해 상기 하부 반도체 칩으로부터 멀어지는 방향으로 함몰된 하부면과 그 반대면인 돌출된 상부면을 포함하는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제 1 및 제 2 상부 반도체 칩들은 상기 칩 영역의 제 2 패키지 기판이 갖는 상부면 상에 실장되고,
    상기 제 1 상부 반도체 칩은 상기 상부면의 일측 가장자리를 넘어 상기 연결 영역으로 일부 돌출되고, 상기 제 2 상부 반도체 칩은 상기 상부면의 반대측 가장자리를 넘어 상기 연결 영역으로 일부 돌출된 반도체 패키지.
  9. 제 8항에 있어서,
    상기 칩 영역의 제 2 패키지 기판의 상부면은, 상기 제 1 및 제 2 반도체 칩들이 이격되어 정의된 센터 영역을 포함하고;
    상기 반도체 패키지는, 상기 제 1 및 제 2 상부 반도체 칩들을 상기 제 2 패키지 기판에 전기적으로 연결하는 본딩 와이어들을 더 포함하고;
    상기 본딩 와이어들은 상기 센터 영역에 배치되는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 반도체 패키지는, 상기 제 1 패키지 기판과 상기 제 2 패키지 기판을 전기적으로 연결하는 연결부재들을 더 포함하고;
    상기 연결부재들은 상기 연결 영역의 제 1 패키지 기판과 상기 연결 영역의 제 2 패키지 기판 사이에 제공되는 반도체 패키지.
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