KR20160000863A - 상호접속 캡핑 애플리케이션들을 위한 금속 상호접속부들 내의 탄소계 오염물질의 세정 - Google Patents

상호접속 캡핑 애플리케이션들을 위한 금속 상호접속부들 내의 탄소계 오염물질의 세정 Download PDF

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토마스 조셉 나이즐리
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Abstract

구리 선들과 유전체 확산 배리어층들 사이의 계면에 상주하는 보호 캡들은 상호접속부들의 다양한 성능 특성들을 개선하기 위해 사용된다. 코발트 함유 캡들 또는 망간 함유 캡들과 같은, 캡들은 cvd 또는 ald 방법들을 사용하여 노출된 유전체가 존재할 때 노출된 구리 선들 상에 선택적으로 증착된다. 캡핑 재료의 증착은, 캡핑층의 부족하거나 고르지 않은 성장을 유발할 수도 있는, 구리 표면 상의 탄소 함유 오염물질들의 존재에 영향을 받는다. 캡들을 증착하기 전에 구리 표면으로부터 탄소 함유 오염물질들을 제거하는 방법은, 구리 표면 상에 반응된 실릴레이트제 (silylating agent) 층을 형성하기 위해 제 1 온도에서 실릴레이트제와 노출된 구리 표면을 포함하는 기판을 접촉시키는 단계, 이어서 구리 표면으로부터 반응된 실릴레이트제를 방출하기 위해 보다 높은 온도로 기판을 가열하는 단계를 수반한다.

Description

상호접속 캡핑 애플리케이션들을 위한 금속 상호접속부들 내의 탄소계 오염물질의 세정{CLEANING OF CARBON-BASED CONTAMINANTS IN METAL INTERCONNECTS FOR INTERCONNECT CAPPING APPLICATIONS}
본 발명은 부분적으로 제조된 집적 회로 상에 재료의 층들을 형성하는 방법들에 관련된다. 구체적으로, 본 발명은 상호접속 캡핑 애플리케이션들을 위한 금속 상호접속부들 내의 탄소계 오염물질의 세정에 관련된다.
다마신 프로세싱은 집적 회로들 상에 금속 선들을 형성하기 위한 방법이다. 이는 유전체층 (층간 유전체) 내에 형성된 트렌치들 및 비아들 내에 인레이된 (inlaid) 금속 선들의 형성을 수반한다. 다마신 프로세싱은, 다른 방법들보다 적은 단계들을 필요로 하고 보다 높은 수율을 제공하기 때문에 자주 선호되는 방법이다. 이는 또한 플라즈마 에칭에 의해 용이하게 패터닝될 수 없는 구리와 같은 금속들에 특히 잘 맞는다 (well-suited).
통상적인 다마신 프로세스에서, 금속은 유전체층 내에 형성된 비아들 및 트렌치들을 충진하기 위해 패터닝된 유전체 내로 디포지션된다. 발생되는 금속화층은 액티브 디바이스들을 반송하는 층 상에 직접적으로 또는 보다 아래의 금속화층 상에 형성된다. 실리콘 카바이드 또는 실리콘 나이트라이드와 같은, 유전체 확산 배리어 재료의 박층은 유전체의 벌크층들 내로의 금속의 확산을 방지하기 위해 인접한 금속화층들 사이에 디포지션된다. 일부 경우들에서, 실리콘 카바이드 또는 실리콘 나이트라이드 유전체 확산 배리어층은 또한 층간 유전체의 패터닝 동안 에칭 정지층으로서 기능한다.
통상적인 집적 회로 (IC) 에서, 몇몇 금속화층들이 서로의 상단에 디포지션되어, 금속 충진된 비아들 및 트렌치들이 IC 도전 경로들로서 기능하는 스택을 형성한다. 일 금속화층의 도전 경로들은 일련의 다마신 상호접속들에 의해 아래에 놓이거나 위에 놓인 층의 도전 경로들에 접속된다.
이들 상호접속부들의 제조는, IC 디바이스 피처부들의 크기가 계속해서 축소됨에 따라, 훨씬 더 중요해지는, 몇몇 과제들을 제공한다. 예를 들어, 위에 놓인 유전체 확산 배리어층으로의 구리 금속의 접착은 형성된 IC 디바이스들의 감소된 신뢰성을 유도하여 종종 불량하다. 또한, 구리 선 크기들의 지나친 감소는 일렉트로마이그레이션의 증가로 이끈다. 일부 경우들에서, 캡핑층들은 이들 문제들을 해결하고 상호접속부들의 신뢰성을 향상시키기 위해 구리의 상단 상에 디포지션된다.
IC 제조 동안 마주치는 도전적인 문제는 탄소 함유 잔여물로의 금속선 표면들의 오염이다. 이러한 오염의 존재는 금속선들 상의 캡들의 디포지션을 방해할 수 있다. 예를 들어, 코발트 함유 캡들 또는 망간함유 캡들과 같은, 금속 함유 캡들이 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 에 의해 탄소로 오염된 표면 상에 디포지션될 때, 낮은 디포지션 레이트, 고르지 못하고 (patchy) 울퉁불퉁한 디포지션이 발생할 수도 있다. 또한, 금속 함유 도전성 캡핑층들이 디포지션될 때, 이러한 캡핑층들은 둘레의 ILD 표면들 상에 디포지션되지 않고 금속선 표면 상에 선택적으로 디포지션되어야 한다. 많은 예들에서, 금속선의 표면 상의 탄소계 오염물질들의 존재는 이러한 디포지션의 선택도를 감소시킨다.
구리 옥사이드와 같은, 옥사이드 종으로의 오염이 환원제들을 사용하여 기판을 처리함으로써 (예를 들어, 환원 대기에서 플라즈마 또는 열 처리에 의해) 용이하게 제거될 수 있지만, 탄소 함유 종으로의 오염은 일반적으로 용이하게 처리되지 않는다. 예상치 않게, 실릴레이트제를 사용하여 금속 표면들로부터 탄소계 오염물질드을 제거하기 위한 처리가 발견되었다. 이 처리는 구리, 코발트, 및 니켈 (이들의 합금들을 포함하여) 와 같은 금속들을 (탄소-탄소 결합 및/또는 탄소-산소 결합을 포함하는 오염물질과 같은) 탄소계 오염물질들로부터 세정하기 위해 사용될 수 있다.
일 양태에서, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 방법은, (a) 금속 (예를 들어 Cu, Co, Ni) 의 노출된 층 및 유전체의 노출된 층을 포함하는 반도체 기판을 제공하는 단계; (b) 노출된 금속층의 표면 상의 탄소 함유 오염물질들과 실릴레이트제 (silylating agent) 가 반응하도록 제 1 온도에서 실릴레이트제와 제공된 반도체 기판을 접촉시키는 단계; 및 (c) 접촉 후에, 반도체 기판의 금속 표면으로부터 반응된 실릴레이트제를 제거하기 위해 보다 높은 온도로 반도체 기판을 가열하는 단계를 수반한다. 다음에, 금속 표면으로부터 반응된 실릴레이트제를 제거한 후, 프로세스는 유전체층 상에 동일한 캡핑층 (capping layer) 을 디포지션하지 않고, 금속 표면 상에 캡핑층을 선택적으로 디포지션함으로써 계속된다. 캡핑층들이 금속선들 위에 선택적으로 형성된 후, 유전체 확산 배리어층 (예를 들어, 도핑되거나 도핑되지 않은 실리콘 카바이드 또는 실리콘 나이트라이드) 이 캡핑된 금속층과 노출된 유전체층 모두 위에 디포지션된다.
제공된 방법은 코발트 캡핑층 및 망간 캡핑층과 같은, 금속 함유 캡핑층들의 디포지션에 특히 잘 맞는다. 일부 실시예들에서, 캡핑층은 처리된 기판을 유기금속 화합물과 접촉시킴으로써 형성된다. 예를 들어, 기판은 코발트와 아릴, 아미디네이트 (amidinate), 디아자디에닐 (diazadienyl), 및 시클로펜타디에닐로 구성된 그룹으로부터 선택된 리간드를 포함하는 유기코발트 화합물과 접촉될 수도 있다. 코발트 함유 캡핑층들의 선택적 디포지션에 적합한 유기코발트 화합물들의 예들은 이로 제한되는 것은 아니지만, 코발트 카르보닐 tert-부틸 아세틸렌, 코발타센 (cobaltacene), 시클로펜타디에닐 디카르보닐 코발트 (II), 코발트 아미디네이트, 코발트 디아자디에닐, 및 이들의 조합들을 포함한다.
일부 실시예들에서, 제공된 방법은 기판의 표면을 컨디셔닝하기 위해 실릴레이트제와 기판을 접촉시키기 전에 기판을 전처리하는 단계를 더 포함한다. 전처리는 유전체 표면이 캡핑 재료의 디포지션에 대해 보다 불활성이 되게 하고 및/또는 금속의 표면으로부터 금속 옥사이드 (예를 들어, 구리 옥사이드) 를 제거하기 위해 수행될 수 있다. 전처리는 Ar, He, N2, NH3 및 H2 중 적어도 하나를 포함하는 가스 내에서의 직접 플라즈마 처리, 리모트 플라즈마 처리, UV 처리 및 열 처리 중 하나 이상에 의해 수행될 수 있다. 기판의 재오염을 방지하기 위해, 기판은 전세정 후 그리고 실릴레이트제와의 접촉 전에 주변 대기에 노출되지 않는다.
실릴레이트제를 사용한 처리는 바람직하게 약 100 내지 약 300 ℃의 온도에서 그리고 약 0.5 내지 20 Torr의 압력에서 수행되는 것이 바람직하다. 아르곤 및또는 헬륨과 같은 불활성 가스가 실릴레이트제의 플로우와 함께 제공될 수 있다. 일부 실시예들에서, 불활성 가스의 플로우 레이트는 실릴레이트제의 플로우 레이트보다 적어도 약 10배 크다. 적합한 실릴레이트제의 예들은 트리메톡시실란, 디에톡시메틸실란, 디메틸아미노트리메틸실란, 에톡시트리메틸실란, 비스-디메틸아미노디메틸실란, 비닐트리메틸실란, 비닐트리메톡시실란, 트리메틸실릴아세틸렌, (3-메르캅토프로필)트리메톡시실란, 페닐트리메톡시실란 및 이의 조합들을 포함한다.
실릴레이트제를 사용한 처리가 완료되고 실릴레이트제의 플로우가 정지된 후, 금속의 표면으로부터 반응된 실릴레이트제를 떨어뜨리기 위해 (drive off) 기판이 가열된다. 일부 실시예들에서, 가열은 Ar, He, N2, NH3, H2 및 이의 혼합물들로 구성된 그룹으로부터 선택된 가스에서 약 120 내지 약 450 ℃의 온도로 수행된다.
일부 실시예들에서, 유전체층은 또한 실릴레이트제를 사용한 처리 동안 실릴레이트제와 반응할 수도 있다. 일부 실시예들에서, 유전체는, 실릴레이트제와 반응할 때 캡핑 재료의 디포지션에 대하여 패시베이션되고, 따라서 캡핑 디포지션 프로세스의 선택도를 상승시킨다.
일부 실시예들에서, 제공된 방법들은 포토리소그래픽 패터닝을 포함하는 프로세싱 스킴에 통합되고, 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 노광하는 단계; 포토레지스트를 패터닝하고 패턴을 기판에 전사시키는 단계; 및 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 더 포함한다.
또 다른 양태에서, 웨이퍼 기판 상에 반도체 디바이스 구조물을 형성하기 위한 장치가 제공된다. 장치는, 가스성 반응물 또는 휘발성 반응물을 도입하기 위한 유입부를 갖는 프로세스 챔버; 프로세싱 챔버 내에서의 웨이퍼 기판의 프로세싱 동안 웨이퍼 기판을 제 위치에 홀딩하기 위한 웨이퍼 기판 지지부; 및 본 명세서에 제공된 방법들을 수행하기 위한 프로그램 인스트럭션들을 포함하는 제어기를 포함한다. 예를 들어, 제어기는 (i) 노출된 금속층의 표면 상의 탄소 함유 오염물질들과 실릴레이트제가 반응하도록, 구리, 코발트, 및 니켈로 구성된 그룹으로부터 선택된 금속의 노출된 층 및 유전체의 노출된 층을 갖는 웨이퍼 기판을 제 1 온도에서 실릴레이트제와 접촉시키고; 그리고 (ii) 접촉 후에, 웨이퍼 기판의 금속 표면으로부터 반응된 실릴레이트제를 제거하기 위해 보다 높은 온도로 웨이퍼 기판을 가열하고; 그리고 (iii) 금속 표면으로부터 반응된 실릴레이트제를 제거한 후, 유전체층 상에 동일한 캡핑층을 디포지션하지 않고, 금속 표면 상에 캡핑층을 선택적으로 디포지션하기 위한 프로그램 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 시스템이 제공되고, 시스템은 본 명세서에 기술된 장치 및 스텝퍼를 포함한다.
또 다른 양태에서, 비일시적인 컴퓨터 머신 판독가능 매체가 제공되고, 이 매체는 본 명세서에 기술된 방법들의 임의의 동작들을 수행하기 위한 코드를 포함하는 디포지션 장치를 위한 프로그램 인스트럭션들을 포함한다.
도 1a 내지 도 1d는 본 명세서에 제공된 일부 실시예들에 따른 선택적인 캡핑층 프로세스 동안 생성된 디바이스 구조물들의 개략적인 단면도들이다.
도 2는 본 명세서에 제공된 일부 실시예들에 따른 캡핑 프로세스의 프로세스 흐름도를 나타낸다.
도 3은 본 명세서에 제공된 실시예들에 따른 탄소계 오염물질들을 제거하기 위해 적합한 프로세스 챔버의 개략도를 나타낸다.
도 4a는 CMP (chemical mechanical polishing) 에 의해 평탄화된 전착된 구리층의 구리 표면 상의 탄소의 존재를 예시하는 XPS (X-ray photoelectron spectroscopic) 그래프이다.
도 4b는 PVD (physical vapor deposition) 에 의해 디포지션된 구리층의 구리 표면 상의 탄소의 존재를 예시하는 XPS 그래프이다.
도 5는 실릴레이트제를 사용한 처리들 후에 구리 표면 상의 탄소 및 실리콘 함량을 예시하는 플롯이다.
도 6은 상이한 조건들 하에서 처리된 샘플들에 대한 기판 표면의 조성을 예시하는 표이다.
도 7a는 상이한 조건들 하에서의 처리들 후에 유전체 및 구리 상의 코발트 디포지션을 예시하는 막대 그래프이다.
도 7b는 상이한 조건들 하에서의 처리들 후에 유전체 및 구리 상의 코발트 디포지션을 예시하는 막대 그래프이다.
반도체 기판들 상의 금속 표면들로부터 탄소 함유 오염물질들을 제거하기 위한 방법들 및 장치들이 제공된다. 오염물질들은 실릴레이트제를 사용하여 금속 표면을 처리함으로써 제거된다. 제공된 방법들은 구리, 코발트 및 니켈 표면들을 세정하고 캡핑층들의 CVD 및 ALD 디포지션을 위해 이들 표면들을 준비하기 위해 사용될 수 있다.
용어들 “반도체 기판” 및 “부분적으로 제조된 집적 회로” 는 상호교환 가능하게 사용되고 기판 내 어느 곳에 반도체 재료를 함유하는 기판들을 포함한다. 반도체 기판은 통상적으로 반도체 재료에 부가하여 금속 및 유전체 재료들의 층들을 더 포함한다. 적합한 반도체 기판의 일 예는 다마신 프로세스에 의해 형성된 하나 이상의 금속화층들을 포함하는 실리콘 웨이퍼이다. 본 명세서에 제공된 방법들은 백엔드 프로세싱 및 프론트엔드 프로세싱 양자에서 사용될 수 있다.
용어들 "구리", "코발트" 및 "니켈"은 순수 금속들 및 이들 금속들의 합금들 양자를 포함하고, 구리, 코발트, 니켈, 또는 이들 금속들의 조합의 농도는 적어도 약 70 atomic ％이다. 본 명세서에 사용된 구리의 예들은 95 내지 99 ％ 순수 구리금속, 및 CuAl 합금과 같은 구리 합금들, 및 적어도 70 atomic ％ 구리를 함유하는 CuMn 합금을 포함한다. 명확성을 위해, 방법들은 예로서 구리를 사용하여 후속하여 예시될 것이다. 코발트 및 니켈 (이들의 합금들을 포함) 의 세정은 유사하게 수행될 수 있다는 것이 이해된다.
용어 "캡핑층들"은 세정된 금속층의 상부 부분 상에 및/또는 상부 부분 내에 디포지션된 층들을 포함한다. 캡핑층들의 예들은 다마신 프로세싱에서 구리 선들 상에 디포지션된 코발트층 또는 망간층을 포함한다.
캡핑층이 유전체 표면 상에 디포지션되지 않고 금속 표면 상에 디포지션되는, 용어 "선택적인 디포지션"은 금속 상의 캡핑층의 두께가 유전체 상의 캡핑 재료의 두께보다 적어도 10배인 디포지션을 말한다. 본 명세서에서 사용된 바와 같은 용어들 "제거" 및 "세정"은 부분적인 제거 및 완전한 제거 양자를 포함한다.
금속 표면들로부터 탄소 함유 오염물질들의 제거는 다양한 노출된 유전체들의 존재 하에 수행될 수 있다. 일부 실시예들에서, 기판은 금속의 노출된 층 및 유전체의 노출된 층을 포함하고, 유전체는 low-k 유전체 (3.2>k>2.7), 또는 ULK (ultralow k) 유전체 (2.7>k>2.2), 또는 ELK (extreme low k) 유전체 (k<2.2) 이고, 여기서 k는 유전 상수이다. 프론트엔드 프로세싱에서 사용된 일부 구현예들에서, 유전체는 조밀한 실리콘 옥사이드이다. 적합한 유전체들의 예들은, 탄소 도핑된 실리콘 옥사이드 재료들과 같은 실리콘 옥사이드계 유전체들, 유기 유전체들, 다공성 유전체들, 등을 포함한다. 방법들은 일부 실시예들에서 플라즈마를 사용하지 않고, 예를 들어 심지어 대부분 기계적으로 연약한 ULK 및 ELK 유전체들에 대미지를 주지 않고 마일드 (mild) 조건들 하에서 수행되기 때문에, ULK 및 ELK 유전체들의 존재 시에 금속층들을 처리하는데 이 방법이 특히 유익하다. 적합한 유전체들의 예들은 Aurora®와 같이 CH3 말단과 Si-O-Si 체인을 갖는 폴리머 CVD 디포지션된 막들 및 블랙 다이아몬드와 같이 다른 CVD 디포지션된 유전체들을 포함한다. 스핀 온 방법들에 의해 디포지션된 유전체들이 또한 사용될 수 있다.
일부 실시예들에서, 실릴레이트제를 사용한 금속층의 처리는 동시에 유전체를 개질하고 캡핑 재료의 디포지션에 불활성이 되게 하여, 캡들의 디포지션의 선택도를 향상시킨다. 예를 들어, 일부 실시예들에서, 실릴레이트제는 유전체층 상의 -OH기들을 실릴레이트화하여, 유전체가 캡핑 전구체들에 대해 불활성이 되게 한다. Si-O-H기들과 같은 -OH기들을 함유하는 유전체들은 우연한 Si-O-금속기들의 형성으로 유도하고, 그리고 보다 적은 캡핑 프로세스들로 유도하는, 캡핑 화학물질들에 사용된 유기금속 화합물들과 반응할 수도 있다. 일부 실시예들에서, 실릴레이트제는 유전체의 표면 상의 자유 Si-O-H기들의 농도를 저감시켜, 캡 디포지션의 선택도를 향상시킨다.
도 1a 내지 도 1d는 본 명세서에 제공된 실시예들에 따른 프로세스의 코스에서 획득된 부분적으로 제조된 반도체 디바이스 구조물들을 예시한다. 명확성을 보존하기 위해 상단 금속화층만이 도시된다. 프로세스는, 임베딩된 구리 선 (105) 을 갖는 유전체층 (101) (예를 들어, ULK 유전체) 을 포함하는, 도 1a에 예시된 구조물 (다마신 구조물) 로 시작하고, 구리 선 (105) 은 확산 배리어 박층 (103) (예를 들어, Ta, TaN, 또는 Ta/TaN 바이레이어 (bilayer)) 에 의해 유전체로부터 분리된다. 구조물의 표면은, 탄소-탄소 결합 및 탄소-산소 결합을 포함하는 오염물질들을 포함할 수도 있는, 탄소 함유 오염물질들 (107) 로 오염된 구리층을 포함한다. 도 1a에 제공된 기판은, 과도한 구리 및 확산 배리어층 재료가 CMP (chemical mechanical polishing) 프로세스에 의해 기판의 필드 영역으로부터 제거된 후 획득된다. 그러나, 탄소 함유 종으로의 오염은 CMP 후에 분석된 구리 샘플들에서만 발견되지 않지만, 기판이 CMP 처리되지 않을 때에도 존재할 수 있다. 예를 들어, 탄소 오염물질들은 PVD (physical vapor deposition) 에 의해 디포지션된 구리층들 상에서 발견되고, 구리는 CMP에 의해 평탄화되지 않았다.
다음에, 예를 들어, 구리의 표면 상의 구리 옥사이드를 제거하기 위해 또는 유전체 (101) 의 표면을 컨디셔닝하기 위해, 기판은 선택적으로 전처리되고, 이어서 실릴레이트제가 탄소 함유 오염물질들과 반응하도록 실릴레이트제를 사용하여 처리된다. 이어서 기판은 구리 표면으로부터 반응된 실릴레이트제를 제거하기 위해 가열되고, 도 1b에 도시된 바와 같이, 깨끗한 (clean) 구리 표면을 갖는 구조물을 제공한다.
다음에, 코발트 캡핑층 (109) 과 같은 캡핑층이 유전체 (101) 상에 디포지션되지 않고 구리층 (105) 상에 선택적으로 디포지션된다. 디포지션은 기판을 유기코발트 전구체 및 환원제와 접촉시킴으로써 수행될 수 있다. 일부 실시예들에서, 약 10 내지 300 Å의 캡핑 재료와 같이, 약 1 내지 300 Å의 캡핑 재료가 구리선 상에 디포지션된다. 다른 실시예들에서, 디포지션된 코발트는 구리선의 상단 부분 내에 디포지션되고, 구리층 위에 어떠한 부가적인 두께도 제공하지 않는다. 일부 실시예들에서, 코발트는 구리층 상 및 구리층 내 양자에 디포지션된다.
다음에, 도핑되거나 도핑되지 않은 실리콘 나이트라이드 및/또는 도핑되거나 도핑되지 않은 실리콘 카바이드 (예를 들어, SiCN) 와 같은 유전체 확산 배리어층 또는 에칭 정지층이 기판의 전체 표면 위에 디포지션된다. 도 1d에 제공된 발생되는 구조물은 유전체층 (101) 의 상단 및 코발트층 (109) 의 상단 상에 상주하는 SiCN 확산 배리어층 (111) 을 예시한다.
탄소 함유 오염물질들을 제거하기 위한 방법들은, CVD 및 ALD에 의해서와 같이, 오염물질들의 존재에 민감한 방법들에 의해 재료들을 디포지션하기 전의 금속 표면 준비 단계에서와 같이 다양한 프로세싱 스킴들에서 사용될 수 있다. 예를 들어, 일부 실시예들에서, 세정 방법들은 다음의 프로세싱 스킴에서 사용될 수 있다. 먼저, 제 1 금속화층 및 그 위의 ILD 층을 포함하는 제 1 반도체 기판이 제공된다. 다음에, 리세스된 피처부들을 규정하고 제 1 금속화층의 구리선들의 상단 부분을 노출시키기 위해 ILD가 에칭된다. 다음에, 노출된 구리선들이 선택적으로 전처리되고 구피 표면 상의 탄소 함유 오염물질들과 실릴레이트제를 반응시키기 위해 실릴레이트제와 접촉된다. 이어서 기판은 구리 표면으로부터 반응된 실릴레이트제를 제거하기 위해 가열되고, 이어서 캡 (예를 들어, 코발트 캡) 이 세정된 구리층 상에 선택적으로 디포지션된다. 다음에, 하단부에 캡핑된 구리를 갖는 리세스된 피처부가 금속으로, 예를 들어, 전착된 구리로 충진될 수 있다.
도 2는 실릴레이트제 처리로 세정된 구리층 상에 캡핑층을 선택적으로 디포지션하는 방법에 대한 프로세스 흐름도의 예를 제공한다. 동작 201에서, 노출된 구리층 및 노출된 유전체층을 갖는 부분적으로 제조된 반도체 디바이스가 제공된다. 디바이스는 도 1a에 도시된 구조물과 유사할 수도 있다. 또 다른 실시예에서, 디바이스는 ILD층 내에 만들어진 비아의 하단부에 노출된 구리를 포함하는 구조물일 수도 있다. 다음에, 동작 203에서 기판이 선택적으로 전처리된다. 전처리는 (플라즈마를 사용하지 않고) 열적으로 수행될 수 있고, 일부 실시예들에서, UV 조사를 포함할 수도 있다. 일부 실시예들에서, 전처리는 직접 플라즈마 또는 리모트 플라즈마를 사용하여 수행된다. 전처리 시, 기판은 H2 또는 NH3와 같은 환원 가스와 접촉된다. 일부 실시예들에서, 전처리 동안 기판은 N2, He 또는 Ar과 같은 불활성 가스와 접촉된다. 전처리는 통상적으로 약 100 내지 400 ℃의 온도에서, 그리고 약 0.5 내지 10 Torr의 압력에서 수행된다. 전처리 동안 플라즈마가 사용될 때, 약 100 내지 6000 W의 전력을 사용하여 인가될 수 있다. 이들 실시예들에서, UV 조사가 사용될 때, 약 180 내지 250 ㎚의 파장으로 방출된 상당한 전력을 갖는 자외광원이 바람직하다. 일부 실시예들에서, 특히 환원 가스들을 사용하여, 전처리는 구리 표면으로부터 구리 옥사이드를 세정하도록 사용된다. 다른 실시예들에서, 전처리는 유전체의 표면을 컨디셔닝하고 유전체로 하여금 캡핑층의 디포지션에 대해 보다 불활성이 되도록 수행된다. 예를 들어, 유전체 상에서 코발트의 성장을 방해하기 위해 NH3 존재 시 UV 조사가 도시되었다.
전처리가 수행된 후, 금속 표면의 재오염을 방지하기 위해 기판을 주변 공기에 노출시키지 않는 것이 중요하다. 따라서, 공기 제동 (airbreak) 없이, 실릴레이트제와 구리 표면 상의 탄소 함유 오염물질들을 반응시키기 위해, 기판은 동작 203에서 실릴레이트제와 접촉한다. 처리는 플라즈마 없이, 그리고 바람직하게 (필수적이지는 않게) UV 조사 없이 수행된다. 처리는 약 100 내지 300 ℃의 온도 및 약 0.5 내지 20 Torr의 압력에서 수행되는 것이 바람직하다. 실릴레이트제는 통상적으로 N2, Ar, He와 같은 불활성 가스 또는 임의의 이들 가스들의 혼합물과 함께 가스성 형태로 공급된다. 일부 실시예들에서, 불활성 가스의 플로우 레이트는 실릴레이트제의 플로우 레이트의 적어도 10배이다. 일부 실시예들에서, 기판은 5 내지 120초 동안 실릴레이트제에 노출된다. 실릴레이트제는 유기실리콘 화합물이다. 특정한 동작 메커니즘에 의해 제한되지 않고, 적합한 유기실리콘 화합물은, 반응시 치환되는, (알콕시기, 디알킬아미노기, 등과 같은) 하나 이상의 이탈기들 (leaving groups) 을 포함하는 것으로 믿어진다. 바람직하게, 실릴레이트제는 할로겐 치환기들이 이탈시 금속의 부식을 유발할 수도 있기 때문에 할로겐 치환기들은 포함하지 않는다. 실릴레이트제는 할로겐, 알킬, 알콕시, 비닐, 아미노, 메르캅토, 페닐, 및 아세틸렌과 같은 치환기들을 포함할 수도 있다. 적합한 실릴레이트제들은 트리메톡시실란, 디에톡시메틸실란, 디메틸아미노트리메틸실란, 에톡시트리메틸실란, 비스-디메틸아미노디메틸실란, 비닐트리메틸실란, 비닐트리메톡시실란, 트리메틸실릴아세틸렌, (3-메르캅토프로필)트리메톡시실란, 페닐트리메톡시실란을 포함한다. 일부 실시예들에서, 바람직한 유기실리콘 화합물들은 화학식 R1R2 3Si이고, R1은 2차 아미노 (예를 들어, 디메틸아미노), 비닐, 아세틸 및 알콕시 (예를 들어, 에톡시) 로 구성된 그룹으로부터 선택되고, R2는 메틸과 같은, 알킬이다. 처리 후에, 기판은 반응된 실릴레이트제를 구리 표면으로부터 제거하기 위해 동작 207에서 가열된다. 실릴레이트제를 사용하여 처리한 후 기판을 불활성 가스 분위기에 유지할 필요가 없다. 따라서, 동작 205와 동작 207 사이에 공기 제동이 있을 수도 있다. 가열은 약 120 내지 450 ℃의 온도에서 수행될 수 있다. 일부 실시예들에서, 가열은 기판이 실릴레이트제를 사용하여 처리된 온도보다 적어도 50 ℃, 바람직하게 적어도 100 ℃ 더 높은 온도에서 수행된다. 예를 들어, 기판은 약 250 ℃에서 실릴레이트제를 사용하여 처리될 수도 있고, 가열은 약 400 ℃에서 수행될 수 있다. 가열은 불활성 가스 분위기에서 또는 환원 가스의 존재 하에 수행될 수 있다. 예를 들어, 가열은 약 0.5 내지 20 Torr의 압력에서 N2, Ar, He, NH3, 및 H2 중 하나 이상의 존재시에 수행될 수 있다. 예시적인 프로세스에서, 가열은 약 15 Torr의 압력에서 아르곤의 존재시 400℃의 온도에서 약 5분 동안 수행된다.
다음에, 구리 표면으로부터 실릴레이트제가 제거된 후, 캡핑층은 동작 209에서 구리 표면 상에 선택적으로 디포지션된다. 20보다 큰 선택도들, 예를 들어 40보다 큰 선택도들이 달성될 수 있다 (선택도는 유전체 상에 디포지션된 캡핑 재료 두께에 대해 구리 상에 디포지션된 캡핑 재료 두께의 비를 말한다). 다양한 캡들이 CVD 및 ALD 방법들을 사용하여 구리층들 상에 디포지션될 수 있다. 일부 실시예들에서, 코발트 캡핑 재료가 전구체로서 유기코발트 화합물을 사용하여 CVD에 의해 디포지션된다. 적합한 유기코발트 화합물들은 코발트 카르보닐 tert-부틸 아세틸렌, 코발타센 (cobaltacene), 시클로펜타디에닐 디카르보닐 코발트 (II), 코발트 아미디네이트, 코발트 디아자디에닐, 및 이들의 리간드 변형 및 조합들을 포함한다.
본 명세서에서 세정 절차가 제공되기 때문에, 세정되지 않은 표면 상에 선택적 디포지션을 할 수 없는 일부 유기코발트 전구체들은 적합하고 선택적으로 디포지션된 코발트가 된다는 것을 주의한다. 이들 전구체들은, 이로 제한되는 것은 아니지만, 아릴, 아미디네이트, 시클로펜타디에닐, 디아자디에닐, 및 알콕사이드와 같은 리간드들을 포함하는, 유기금속 코발트 전구체들을 포함한다. 유기금속 코발트 화합물은 통상적으로 아르곤과 같은 불활성 가스와의 혼합물인 기체 형태로 제공된다. 기판은 유기금속 화합물 및 환원제와 접촉된다. 상대적으로 낮은 온도들이 감소된 디포지션 선택도로 유도할 수도 있는, 유기금속 화합물과 환원제 간의 가스상 반응을 억제하기 위해 사용되는 것이 바람직할 수 있다는 것이 발견되었다. 예를 들어, 70 내지 100 ℃와 같은, 약 60 내지 200 ℃의 프로세스 온도들은 구리의 표면에서 코발트의 디포지션을 효과적으로 촉진시키기 위해 사용될 수 있지만, 억제될 가스상 반응에 대해서는 충분히 낮다. 또한, 상대적으로 낮은 압력들이, 또한 구리 상으로의 표면 구동된 디포지션을 허용하면서, 코발트 화합물과 환원제 간의 가스상 반응을 억제하기 위해 유리하다는 것이 발견되었다. 일부 실시예들에서, 코발트 디포지션은 약 0.2 내지 200 Torr의 압력에서 수행된다. 예를 들어, 일부 실시예들에서, 디포지션은 약 1 Torr 의 압력에서 수행된다. 적합한 환원제들은 하이드라진, 하이드라진 하이드레이트, 알킬 하이드라진들, 1,1-디알킬하이드라진들, 1,2-디알킬하이드라진들, 암모니아, 실란들, 디실란들, 트리실란들, 게르만들, 디보란, 포름알데히드, 아민 보란들, 디알킬 아연, 알킬 알루미늄 화합물들, 알킬 갈륨 화합물들, 알킬 인듐 화합물들 및 이들의 조합들을 포함한다. 바람직한 실시예에서, 플라즈마 없이 코발트 디포지션이 수행되지만, 대안적인 실시예들에서 수소 플라즈마 및/또는 암모니아 플라즈마가 사용될 수도 있다. 다른 실시예들에서, 망간 캡핑 재료는 기판을 유기망간 전구체와 접촉시킴으로써 CVD 또는 ALD에 의해 수행된다. 적합한 전구체들은 이로 제한되는 것은 아니지만, 아릴들, 아미디네이트들, 시클로펜타디에닐들, 디아자디에닐들, 및 알콕사이드들과 같은 리간드들을 포함하는, 유기금속 망간 전구체들을 포함한다.
캡핑층이 디포지션된 후, 캡핑층 및 유전체 양자와 접촉하기 위해 확산 배리어층이 기판 위에 선택적으로 디포지션된다. 적합한 확산 배리어들은 도핑된 SiC 및 SiN 및 도핑되지 않은 SiC 및 SiN을 포함한다. 이들 층들은 PECVD에 의해 디포지션될 수 있다. 예를 들어, SiCN은 전구체, 실리콘 및 탄소 (예를 들어, 알킬 실란) 및 질소 함유 가스 (예를 들어, NH3) 를 포함하는 가스에서 플라즈마를 형성함으로써 PECVD에 의해 디포지션될 수 있다. 이러한 확산 배리어층들의 구리로의 접착은 구리선 상의 캡핑층의 존재때문에 실질적으로 개선된다.
장치
일반적으로, 탄소계 오염물질들로부터의 구리선들의 세정 및 보호 캡들의 형성은 휘발성 전구체들의 도입을 허용하고, 예를 들어, 챔버 온도, 전구체 플로우 레이트들, 노출 시간들, 등의 반응 조건들에 대한 제어를 제공하도록 구성된, 임의의 타입의 장치에서 수행될 수 있다. 기판의 의도치 않은 산화 및 오염을 방지하기 위해, 주변 분위기에 기판을 노출시키지 않고 동작들 201 내지 211을 수행하는 것이 종종 바람직하다. 일 실시예에서, 동작들 201 내지 211은 진공을 파괴하지 않고 일 모듈에서 순차적으로 수행된다. 일부 실시예들에서, 동작들 201 내지 211은 일 챔버 내에 복수의 스테이션들을 갖거나 복수의 챔버들을 갖는 일 모듈에서 수행된다. CA, Fremont의 Lam Research, Inc.로부터 입수가능한 VECTORTM 모듈이 적합한 장치의 예이다. 다른 실시예들에서, 전세정 및 실릴레이트제를 사용한 처리가 일 장치에서 수행될 수 있고, 후속 동작들이 실릴레이트제를 사용한 처리 후에 공기 제동과 함께 상이한 장치에서 수행될 수 있다.
예시적인 장치는, 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 (때때로 복수의 스테이션들을 포함하는) 하나 이상의 챔버들 또는 "반응기들"을 포함할 것이다. 챔버 각각은 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들에 웨이퍼를 (그 위치에서의 모션, 예를 들어, 회전, 바이브레이션, 또는 다른 운동 (agitation) 과 함께 또는 모션이 없이) 유지한다. 도 3은 본 명세서에 제공된 실시예들에 따른, 구리 표면의 세정을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 예시하는 단순한 블록도를 제공한다. 도시된 바와 같이, 반응기 (300) 는, 반응기의 다른 컴포넌트들을 둘러싸고 샤워헤드 (303) 를 통해 전달된 프로세스 가스를 포함하도록 기능하는, 프로세스 챔버 (301) 를 포함한다. 반응기 내에서, 웨이퍼 페데스탈 (307) 은 웨이퍼 기판 (309) 을 지지하고 또한 기판을 가열하기 위한 히팅 블록 (305) 을 포함한다. 페데스탈은 통상적으로, 디포지션 반응들 동안 반응들 사이에 기판을 홀딩하고 이동시키기 위한 척, 포크, 또는 리프트 핀들을 포함한다. 척은 정전척, 기계 척 또는 산업 및/또는 연구에 사용할 수 있는, 다양한 다른 타입들의 척일 수도 있다.
프로세스 가스들은 유입부 (311) 를 통해 도입되고 가스 라인 (315) 에 의해 전달된다. 복수의 소스 가스 라인들 (317) 이 매니폴드 (319) 에 연결된다. 가스들은 미리 혼합되거나 미리 혼합되지 않을 수도 있다. 적절한 밸브 및 질량 유량 제어 메커니즘들이 전처리 및 실릴레이트제를 사용한 처리 동안 올바른 가스들이 전달되는 것을 보장하기 위해 채용된다. 실릴레이트제가 액체 형태로 전달되는 경우에서, 액체 플로우 제어 메커니즘들이 채용된다. 이어서 액체는, 디포지션 챔버에 도달하기 전에 기화점 이상으로 가열된 매니폴드에서 이동 동안 기화되고 다른 프로세스 가스와 혼합된다.
프로세스 가스들은 유출부 (321) 를 통해 챔버 (300) 를 나간다. 진공 펌프 (323) (예를 들어, 1단계 또는 2단계 기계적 건조 펌프 및/또는 터보분자 펌프) 는 통상적으로 프로세스 가스들을 인출하고, 쓰로틀 밸브 또는 펜둘럼 밸브 (pendulum valve) 와 같은, 클로즈 루프 제어된 플로우 제한 디바이스에 의해 반응기 내에서 적합하게 낮은 압력을 유지한다.
제어기 (325) 는 장치와 전기적으로 접속되고 전처리 프로세스 및 세정 프로세스를 제어하기 위해 구성된다. 제어기는 필수적인 온도, 압력, 전구체들의 플로우들을 제공하기 위한 프로그램 인스트럭션들 및 제공된 방법들의 다른 프로세싱 파라미터들을 포함할 수도 있다.
이들 실시예들에서, 전처리 또는 실릴레이트제 처리는 UV 조사를 사용하여 수행되고, 장치는 UV 광을 기판에 조사하도록 구성되고 제어기와 연결된 UV 램프 (미도시) 를 더 포함한다. 이들 실시예들에서, 전처리는 플라즈마를 사용하여 수행되고, 장치는 제어기와 연결되고, 고주파수 (HF) 및/또는 저주파수 (LF) 플라즈마를 위한 플라즈마 생성기를 더 포함할 수도 있다. 일부 실시예들에서, 장치는 전처리 동안 리모트 플라즈마를 사용하도록 구성되고, 프로세스 챔버와 유체 연통하는 플라즈마 생성 챔버를 포함하고, 장치는 전처리 동안 플라즈마 생성 챔버로부터 프로세스 챔버로 라디컬들을 전달하기 위해 구성된다.
본 발명의 또 다른 양태는 본 명세서에 기술된 방법들을 달성하도록 구성된 시스템 또는 모듈이다. 적합한 시스템은 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 장치가 본 발명에 따른 방법을 수행하도록 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 것이다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신 판독가능 매체는 시스템 제어기에 커플링될 수도 있다. 예를 들어, 제어기는 기판 전처리, 실릴레이트제 처리, 및 캡핑층 디포지션을 위해 적합한 프로세스 조건들을 제공하기 위한 프로그램 인스트럭션들 또는 빌트인 로직을 포함할 수도 있다. 예를 들어, 제어기는 실릴레이트제 처리 동안 적합한 온도를 유지하고, 실릴레이트제를 제거하기 위해 온도를 상승시키기 위한 프로그램 인스트럭션들을 포함할 수 있다. 제어기는 또한 전처리 동안 UV 램프를 제어할 수도 있고 기판의 UV 조사를 위한 프로그램 인스트럭션들을 포함할 수도 있다. 일반적으로, 제어기는 본 명세서에 제공된 방법들의 임의의 단계들을 수행하기 위한 인스트럭션들을 포함할 수도 있다.
본 명세서의 상기에 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, 광전 패널들, 등의 제조 또는 제작을 위한, 리소그래픽 패터닝 툴들 또는 프로세스들과 관련하여 사용될 수도 있다. 통상적으로, 필수적인 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비 내에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은, 통상적으로 단계들 각각이 다수의 가능한 툴들을 사용하여 제공되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거하도록 레지스트를 현상하여 습식 벤치와 같은 툴을 사용하여 레지스트를 패터닝하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다.
실험적 예들
예 1. XPS (X-Ray Photoelectron spectroscopic) 데이터가 상이한 방법들에 의해 디포지션되고 프로세싱된 구리 박막들 상에서 획득된다. 도 4a는 전기도금에 의해 디포지션되고 CMP에 의해 평탄화된 구리 박막에 대한 XPS 데이터를 도시한다. 탄소 함유 오염물질들에 할당된 2 개의 피크들이 이 샘플에서 관찰된다: 약 289 eV에서의 피크는 탄소-산소 (카보네이트) 결합에 할당되고 약 285 eV에서의 피크는 C-C 또는 C-H 결합에 할당된다. 도 4b는 PVD에 의해 디포지션되고 후속 CMP 처리를 받지 않은 구리 박막에 대한 XPS 데이터를 도시한다. 탄소 함유 오염물질들에 할당된 2 개의 피크들이 이 샘플에서 관찰된다: 약 289 eV에서의 피크는 탄소-산소 (카르보닐) 결합에 할당되고 약 285 eV에서의 피크는 C-C 또는 C-H 결합에 할당된다. 두 그래프들은 C1s XPS 데이터를 참조한다. 이들 데이터는 탄소 함유 오염물질들이 상이한 방법들에 의해 디포지션된 구리층 상에 존재하고, CMP에서 사용된 화학적 조성들로부터 유도된 오염으로 제한되지 않는다는 것을 예시한다.
예 2. 탄소 및 실리콘 함량은 상이한 조건들 하에서 실릴레이트제를 사용하여 처리된 상이한 샘플들의 구리층들에서 XPS (각각 C1s 및 Si2p 피크들의 적분된 면적들을 사용하여) 에 의해 측정되었다. 도 5에 도시된 그래프는 총 탄소 함량 (x 축) 에 대한 실리콘 함량 (y 축) 의 의존도를 예시한다. 2 개의 데이터의 시리즈가 획득된다. 다이아몬드형으로 도시된 시리즈는 전착된 CMP 처리된 구리의 샘플들을 참조한다. 사각형으로 도시된 시리즈는 CMP에 의해 평탄화되지 않은 PVD 디포지션된 구리의 샘플들을 참조한다. 두 시리즈에서 탄소 및 실리콘 함량은 포지티브하게 상관되고, 탄소 함유 오염물질들과 실릴레이트제 간의 결합을 암시한다는 것을 알 수 있다.
예 3. 탄소 (C1s) 에 대한 XPS 데이터가 실릴레이트제를 사용한 처리 전 및 후에 구리층을 포함하는 샘플에 대해 획득되고, 이 처리는 반응된 실릴레이트제를 제거하기 위해 가열하는 것을 포함한다. 약 285 eV 및 289 eV에서의 피크들의 강도는 실질적으로 감소된다.
예 4. 구리 표면 상에서 실리콘, 구리, 산소, 탄소, 및 질소 함량은 전착된 CMP 처리된 구리층들 상에서, 층들이 상이한 조건들 하에서 처리된 후에, XPS에 의해 측정된다. 결과들이 도 6에 제공된 표에 도시된다. 표의 제 1 열은 샘플 식별 번호를 열거한다. 표의 제 2 열은 특정한 샘플이 전처리되었는지 여부를 나타낸다. 전처리는 15 Torr의 압력에서 30초 동안 NH3 가스에서 기판이 (UV 램프 강도의 90 ％로) UV 조사되게 함으로써 수행된다. 표의 제 3 열은 실릴레이트제로의 노출 (화학물질 노출) 을 지칭한다. 샘플들은 플라즈마를 사용하지 않고 60초 동안 디메틸아미노트리메틸실란 실릴레이트제에 노출된다. 제 4 열은 실릴레이트제를 사용한 처리가 수행된 프로세스 온도 (페데스탈 온도) 를 열거한다. 샘플들 A1-A4은 250 ℃에서 처리되고 샘플들 B1-B4는 400 ℃에서 처리된다. 제 5 열은 실릴레이트제를 사용한 처리 동안 샘플들 A1, A2, B1, B2, C1, 및 C2에 대해 수행된 UV 노출을 열거한다. 제 6 열은 샘플들을 아르곤 대기에서 15 Torr의 압력에서 400 ℃로 5분 동안 가열함으로써 샘플들 A2, A4, B2, B4, C2 및 C4에 대해 수행된 전처리를 열거한다. 나머지 열들은 실리콘, 구리, 산소, 탄소, 및 질소 (atomic ％로) 의 함량을 열거한다. "제어" 샘플은 어떠한 처리도 없는, 구리 표면 상에서의 이들 원소들의 함량을 열거한다. 구리 표면 상의 탄소의 함량은 250 ℃의 온도에서 실릴레이트제를 사용하여 처리되고, 이어서 반응된 실릴레이트제를 제거하기 위해 보다 높은 온도로 가열된 샘플들 A2, A4, B2, 및 B4에서 (제어 샘플에 비해) 감소된다는 것을 알 수 있다. UV 조사 없이 처리된 샘플들 A4 및 B4는 UV 조사의 존재 시 처리된 샘플들 A2 및 B2보다 낮은 표면 상의 실리콘 함량을 나타낸다.
예 5. 코발트는 MOCVD에 의해 구리층 및 ULK 유전체 (k = 2.55) 상에 디포지션된다. 코발트 함량은 구리 표면 및 ULK 유전체 표면 상에서 측정되고 디포지션의 선택도는 유전체 표면 상의 코발트 농도에 대한 구리 표면 상의 코발트 농도의 비로 결정된다. 도 7a는 상이한 디포지션 조건들에 대한, 구리 샘플들 및 ULK 유전체 샘플들 상의 코발트 함량을 예시하는 막대 그래프이다.
모든 샘플들에 대해, 플라즈마 없이 수소 가스를 함유하는 프로세스 가스에서 기판을 카르보닐계 코발트 전구체에 노출시킴으로써 코발트가 디포지션된다. 샘플들 1 및 2는 실릴레이트제를 사용하여 처리되지 않은 기판들 상의 구리 및 유전체 (각각) 상의 코발트 농도를 예시한다. 32의 선택도가 획득되었다. 샘플들 3 및 4는 250 ℃에서 실릴레이트제를 사용하여 처리되고 이어서 반응된 실릴레이트제를 제거하기 위해 400 ℃로 가열된 기판들 상의 구리 및 유전체 (각각) 상의 코발트 농도를 예시한다. 선택도가 43으로 향상된 것을 알 수 있다. 샘플들 5 및 6은 250 ℃에서 실릴레이트제를 사용하여 처리되고 후속하는 가열 및 반응된 실릴레이트제의 제거가 없는 기판들 상의 구리 및 유전체 (각각) 상의 코발트 농도를 예시한다. 구리 상에서의 코발트 성장은 이 경우에 억제된다는 것을 알 수 있다. 샘플들 7 및 8은 250 ℃에서 NH3 및 동시에 UV 조사를 사용하여 전처리되고 이어서 실릴레이트제를 사용하여 250 ℃에서 처리되고 후속하여 반응된 실릴레이트제를 제거하기 위해 가열된 기판들 상의 구리 및 유전체 (각각) 상의 코발트 농도를 예시한다. 이 경우 선택도가 상당히 향상되고, 유전체 상에서 코발트의 디포지션이 검출되지 않는다는 것을 알 수 있다. 샘플들 9 및 10은 250 ℃에서 NH3 및 동시에 UV 조사를 사용하여 전처리되고 이어서 실릴레이트제를 사용하여 250 ℃에서 처리되고 반응된 실릴레이트제를 제거하기 위한 후속 가열되지 않은 기판들 상의 구리 및 유전체 (각각) 상의 코발트 농도를 예시한다. 구리 상에서의 코발트 성장은 이 경우에 억제되고, 나쁜 디포지션 선택도를 유도한다는 것을 알 수 있다.
예 6. 코발트는 상이한 타입들의 구리층들 상 그리고 상이한 ULK 유전체들 상에 MOCVD에 의해 디포지션된다. 코발트 함량은 XRF에 의해 측정되고 도 7b에 나타낸 막대 그래프로 도시된다. 구체적으로, 샘플들 11, 15, 19, 및 23은 ULK (k = 2.4) 상에서의 디포지션을 나타내고; 샘플들 12, 16, 20, 및 24는 ULK (k = 2.55) 상에서의 디포지션을 나타내고, 샘플들, 13, 17, 21, 및 25는 PVD 디포지션된 구리 상에서의 디포지션을 나타내고, 샘플들 14, 18, 22, 및 26은 CMP에 의해 평탄화된 전착된 구리 상에서의 디포지션을 나타낸다. 코발트는 예 5에서 기술된 바와 동일한 방법을 사용하여 디포지션된다. 모든 샘플들이 실릴레이트제를 사용하여 처리되고 이어서 반응된 실릴레이트제를 제거하기 위해 아르곤 대기에서 400 ℃로 가열된다. 샘플들 11, 12, 13, 14은 UV 조사 없이 그리고 어떠한 전처리도 없이 250 ℃에서 실릴레이트제를 사용하여 처리된다. 샘플들 15, 16, 17, 18은 250 ℃에서 암모니아와 동시에 UV 조사를 사용하여 전처리되고, 이어서 250 ℃에서 실릴레이트제를 사용하여 처리된다. 샘플들 19, 20, 21, 및 22는 UV 조사 없이 그리고 어떠한 전처리도 없이 400 ℃에서 실릴레이트제를 사용하여 처리된다. 샘플들 23, 24, 25, 및 26은 250 ℃에서 암모니아와 동시에 UV 조사를 사용하여 전처리되고, 이어서 400 ℃에서 실릴레이트제를 사용하여 처리된다. 실릴레이트제를 사용한 처리 동안 보다 높은 온도 (400 ℃) 보다 더 낮은 온도 (250 ℃) 가 보다 바람직하고, 암모니아를 사용한 UV 전처리가 모든 테스트된 샘플들에서의 유전체 상의 코발트의 성장을 감소시킨다는 것을 알 수 있다.

Claims (20)

  1. 반도체 디바이스 구조물을 형성하기 위한 방법으로서,
    (a) 금속의 노출된 층 및 유전체의 노출된 층을 포함하는 반도체 기판을 제공하는 단계로서, 상기 금속은 구리, 코발트, 및 니켈로 구성된 그룹으로부터 선택되는, 상기 반도체 기판을 제공하는 단계;
    (b) 상기 노출된 금속층의 표면 상의 탄소 함유 오염물질들과 실릴레이트제 (silylating agent) 가 반응하도록 제 1 온도에서 상기 실릴레이트제와 상기 제공된 반도체 기판을 접촉시키는 단계; 및
    (c) 상기 접촉 후에, 상기 반도체 기판의 상기 금속 표면으로부터 상기 반응된 실릴레이트제를 제거하기 위해 보다 높은 온도로 상기 반도체 기판을 가열하는 단계; 및
    (d) 상기 금속 표면으로부터 상기 반응된 실릴레이트제를 제거한 후, 상기 유전체층 상에 동일한 캡핑층 (capping layer) 을 증착하지 않고, 상기 금속 표면 상에 상기 캡핑층을 선택적으로 증착하는 단계를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 금속의 노출된 층은 구리의 노출된 층인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 캡핑층은 금속 함유 캡핑층인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 캡핑층은 코발트 및/또는 망간을 포함하는 금속 함유 캡핑층인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    단계 (d) 는 유기금속 화합물과 상기 기판을 접촉시키는 단계를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    단계 (d) 는 코발트와 아릴, 아미디네이트 (amidinate), 디아자디에닐 (diazadienyl), 및 시클로펜타디에닐로 구성된 그룹으로부터 선택된 리간드를 포함하는 유기코발트 화합물과 상기 기판을 접촉시키는 단계를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 기판을 상기 실릴레이트제와 접촉시키기 전에 상기 기판을 전처리하는 단계를 더 포함하고,
    상기 전처리는 Ar, He, N2, NH3 및 H2 중 적어도 하나를 포함하는 가스 내에서의 직접 플라즈마 처리, 리모트 플라즈마 처리, UV 처리 및 열 처리로 구성된 그룹으로부터 선택되는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 기판은 전처리와 상기 실릴레이트제와의 접촉 사이에 대기에 노출되지 않는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 실릴레이트제는 트리메톡시실란, 디에톡시메틸실란, 디메틸아미노트리메틸실란, 에톡시트리메틸실란, 비스-디메틸아미노디메틸실란, 비닐트리메틸실란, 비닐트리메톡시실란, 트리메틸실릴아세틸렌, (3-메르캅토프로필) 트리메톡시실란, 페닐트리메톡시실란 및 이의 조합들로 구성된 그룹으로부터 선택되는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 제 1 온도는 약 100 내지 약 300 ℃인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 실릴레이트제는 불활성 가스이고,
    상기 불활성 가스의 플로우 레이트는 상기 실릴레이트제의 플로우 레이트보다 적어도 약 10배 큰, 반도체 디바이스 구조물을 형성하기 위한 방법.
  12. 제 1 항에 있어서,
    단계 (b) 는 약 0.5 내지 20 Torr의 압력에서 수행되는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  13. 제 1 항에 있어서,
    단계 (c) 는 Ar, He, N2, NH3, H2 및 이의 혼합물들로 구성된 그룹으로부터 선택된 가스에서 약 120 내지 약 450 ℃의 온도로 수행되는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  14. 제 1 항에 있어서,
    상기 실릴레이트제는 상기 노출된 유전체와 추가로 반응하고 상기 캡핑층의 증착에 대해 상기 유전체를 패시베이션하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  15. 제 1 항에 있어서,
    상기 유전체는 약 3 미만의 유전상수를 갖는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  16. 제 1 항에 있어서,
    (e) 상기 캡핑된 금속 위 및 상기 노출된 유전체 위에 유전체층을 증착하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 유전체층은 도핑되거나 도핑되지 않은 실리콘 카바이드를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  18. 제 1 항에 있어서,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 노광시키는 단계;
    상기 포토레지스트를 패터닝하고 상기 패턴을 상기 기판에 전사시키는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  19. 웨이퍼 기판 상에 반도체 디바이스 구조물을 형성하기 위한 장치로서,
    (a) 가스성 반응물 또는 휘발성 반응물을 도입하기 위한 유입부를 갖는 프로세스 챔버;
    (b) 프로세싱 챔버 내에서의 상기 웨이퍼 기판의 프로세싱 동안 상기 웨이퍼 기판을 제 위치에 홀딩하기 위한 웨이퍼 기판 지지부; 및
    (c) 프로그램 인스트럭션들을 포함하는 제어기를 포함하고,
    상기 프로그램 인스트럭션들은,
    (i) 상기 노출된 금속층의 표면 상의 탄소 함유 오염물질들과 실릴레이트제가 반응하도록, 구리, 코발트, 및 니켈로 구성된 그룹으로부터 선택된 금속의 노출된 층 및 유전체의 노출된 층을 갖는 상기 웨이퍼 기판을 제 1 온도에서 상기 실릴레이트제와 접촉시키고; 그리고
    (ii) 접촉 후에, 상기 웨이퍼 기판의 상기 금속 표면으로부터 상기 반응된 실릴레이트제를 제거하기 위해 보다 높은 온도로 상기 웨이퍼 기판을 가열하고; 그리고
    (iii) 상기 금속 표면으로부터 상기 반응된 실릴레이트제를 제거한 후, 상기 유전체층 상에 동일한 캡핑층을 증착하지 않고, 상기 금속 표면 상에 상기 캡핑층을 선택적으로 증착하기 위한 것인, 반도체 디바이스 구조물을 형성하기 위한 장치.
  20. 제 19 항에 기재된 장치 및 스텝퍼를 포함하는, 시스템.
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