KR20150056637A - Iii-n 반도체-온-실리콘 구조 및 기술 - Google Patents

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Abstract

III-N 반도체-온-실리콘 집적 회로 구조들 및 기술들이 개시된다. 일부 예들에서, 구조는 핵형성 층 상에 형성된 제1 반도체 층을 포함하고, 제1 반도체 층은 핵형성 층 상에 위치하고 복수의 3D 반도체 구조를 갖는 3D GaN 층, 및 3D GaN 층 상의 2D GaN 층을 포함한다. 구조는 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층도 포함할 수 있으며, 제2 반도체 층은 2D GaN 층 상의 AlGaN 및 AlGaN 층 상의 GaN 층을 포함한다. 다른 구조는 핵형성 층 상에 형성된 제1 반도체 층을 포함하고, 제1 반도체 층은 핵형성 층 상의 2D GaN 층, 및 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층을 포함하며, 제2 반도체 층은 2D GaN 층 상의 AlGaN 및 AlGaN 층 상의 GaN 층을 포함한다.

Description

III-N 반도체-온-실리콘 구조 및 기술{III-N SEMICONDUCTOR-ON-SILICON STRUCTURES AND TECHNIQUES}
딥-서브마이크론(deep-submicron) 프로세스 노드들(예를 들어, 32 nm 이하)에서의 집적 회로(IC) 설계는 다수의 사소하지 않은 문제들을 수반하며, 갈륨 질화물(GaN)-온-실리콘(Si) 장치들은 특별한 문제들에 직면하였다. 계속되는 프로세스 스케일링은 그러한 문제들을 악화시킬 것이다.
도 1a는 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)의 측단면도이다.
도 1b는 본 발명의 다른 실시예에 따라 구성된 IC의 측단면도이다.
도 1c는 본 발명의 다른 실시예에 따라 구성된 IC의 측단면도이다.
도 1d는 본 발명의 다른 실시예에 따라 구성된 IC의 측단면도이다.
도 2a는 본 발명의 일 실시예에 따라 구성된 IC의 단면도이다.
도 2b는 본 발명의 다른 실시예에 따라 구성된 IC의 단면도이다.
도 3a는 본 발명의 일 실시예에 따라 구성된 IC의 단면도이다.
도 3b는 본 발명의 다른 실시예에 따라 구성된 IC의 단면도이다.
도 4는 본 발명의 일 실시예에 따른, 본 명세서에서 개시되는 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성된 집적 회로 구조들 또는 장치들로 구현된 컴퓨팅 시스템을 나타낸다.
인식하듯이, 도면들은 반드시 축척으로 그려진 것이 아니거나, 청구 발명을 도시된 특정 구성들로 한정하는 것을 의도하지 않는다. 예를 들어, 일부 도면들은 일반적으로 직선들, 직각들 및 평탄한 표면들을 표시하지만, 주어지는 실시예의 실제 구현은 덜 완전한 직선들, 직각들 등을 가질 수 있으며, 일부 특징들은 집적 회로(IC) 제조에 대한 실세계 제한들이 주어지는 경우에 표면 토폴로지를 가질 수 있거나, 평탄하지 않을 수 있다. 요컨대, 도면들은 예시적인 구조들을 보여주기 위해 제공될 뿐이다. 도면들에서, 다양한 도면들 내에 도시된 각각의 동일한 또는 거의 동일한 컴포넌트는 동일한 번호로 표시될 수 있다. 명료화를 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않을 수 있다. 본 실시예들의 이들 및 다른 특징들은 여기서 설명되는 도면들과 함께 이루어지는 아래의 상세한 설명을 읽음으로써 더 잘 이해될 것이다.
III-N 반도체-온-실리콘 집적 회로 구조들 및 기술들이 개시된다. 일부 예들에서, 구조는 핵형성 층 상에 형성된 제1 반도체 층을 포함하고, 제1 반도체 층은 핵형성 층 상에 위치하고 복수의 삼차원 반도체 구조를 갖는 삼차원 GaN 층, 및 삼차원 GaN 층 상의 이차원 GaN 층을 포함한다. 구조는 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층도 포함할 수 있으며, 제2 반도체 층은 이차원 GaN 층 상의 AlGaN 및 AlGaN 층 상의 GaN 층을 포함한다. 다른 구조는 핵형성 층 상에 형성된 제1 반도체 층을 포함하고, 제1 반도체 층은 핵형성 층 상의 이차원 GaN 층, 및 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층을 포함하며, 제2 반도체 층은 이차원 GaN 층 상의 AlGaN 및 AlGaN 층 상의 GaN 층을 포함한다. 개시되는 기술들을 이용하여 형성될 수 있는 일부 예시적인 구조들은 갈륨 질화물-온-실리콘(GaN-on-Si), 알루미늄 갈륨 질화물-온-실리콘(AlGaN-on-Si), 알루미늄 인듐 질화물-온-실리콘(AlInN-on-Si) 등을 포함할 수 있지만, 반드시 그에 한정되지는 않는다. 일부 예들에서, 개시되는 기술들을 이용하여 제공되는 주어지는 구조는 예를 들어 (1) 결함 밀도의 감소; (2) 표면 크랙 밀도의 감소; 및/또는 (3) (예를 들어, 구조의 상부/활성 층의) 표면 평탄도의 개선을 보일 수 있다. 일부 예들에서는, 결함 밀도가 감소할 수 있고, 표면 평탄도가 개선되거나 유지되는 동시에 표면 크랙이 전반적으로 제거될 수 있다. 이러한 개시 내용에 비추어 다양한 구성들 및 변경들이 명백할 것이다.
일반 개요
전술한 바와 같이, 갈륨 질화물(GaN)-온-실리콘(Si) 장치들을 복잡하게 하는 다수의 사소하지 않은 문제가 발생할 수 있다. 예컨대, 하나의 사소하지 않은 문제는 GaN과 Si(100)(즉, [100]의 결정 배향을 갖는 실리콘) 사이에 약 42%의 격자 불일치가 존재한다는 사실과 관련된다. 이러한 재료들의 상이한 격자들은 Si(100) 상의 낮은 결함 밀도의 III-N 재료들의 에피텍셜 성장을 방해하는 관통 전위 결함들을 생성한다. 다른 하나의 사소하지 않은 문제는 GaN과 Si 사이에 약 116%의 열 불일치가 존재한다는 사실과 관련된다. 이러한 큰 열 불일치는 GaN에 대한 높은 성장 온도들과 연계되어 상부/활성 에피텍셜 층들에 대해 바람직하지 않게 높은 표면 크랙 밀도를 유발하여 그들을 장치 제조에 부적합하게 한다. 이러한 예시적인 문제들은 많은 응용 중에서 특히 예를 들어 시스템-온-칩(SoC) 고전압 및 무선 주파수(RF) 장치들에서는 물론, 상보형 금속-산화물-반도체(CMOS) 트랜지스터들에서도 Si(100) 상에서의 GaN의 사용을 불가능하게 하였다.
이러한 사소하지 않은 문제들의 해결에 대한 하나의 가능한 접근법은 Si(100) 상의 GaN 성장 사이에 삽입되는 다수의 알루미늄 질화물(AlN) 층을 이용할 수 있다. 그러나, 본 개시 내용에 비추어 인식되는 바와 같이, 이러한 접근법은 관통 전위들과 같은 결함들이 결과적인 스택의 상부(예를 들어, 장치의 활성 층)로 이동하는 것을 방지하지 못할 수 있으며, (예를 들어, 평면 투과 전자 현미경 검사 또는 PVTEM에 의해 측정될 때) 3x1010/cm2 이상의 범위 내의 결함 밀도를 유발할 수 있다. 더구나, 표면 평탄도는 그러한 AlN 층들의 사용에 따라 심하게 저하되어, 일반적으로 장치 제조에 적합하지 않은 바람직하게 거칠고 울퉁불퉁한 표면들을 갖는 상부/활성 층들을 유발할 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 본 명세서에서는 III-N 반도체-온-실리콘 구조들을 제공하기 위한 기술들이 개시된다. 일부 예들에서, 개시되는 기술들은 복수의 삼차원 반도체 구조(예로서, 아일랜드(island), 나노와이어 등)로부터 전체로서 형성되는 III-N 반도체 재료(예로서, 갈륨 질화물 또는 GaN; 알루미늄 갈륨 질화물 또는 AlGaN: 알루미늄 인듐 질화물 또는 AlInN 등)의 삼차원 층을 포함하는 집적 회로(IC) 구조를 제공하는 데 사용될 수 있다. 이러한 삼차원 반도체 구조들의 층은 후술하는 바와 같은 임의의 다양한 기술(삼차원 성장 모드에서의 침적 또는 에피텍셜 성장; 인시투 패터닝(in-situ patterning); 엑스시투 패터닝(ex-situ patterning) 등)을 이용하여 형성될 수 있다. 이어서, 예를 들어 원하는 표면 평탄도를 회복하기 위하여 삼차원 반도체 층 위에 반도체 재료(예로서, GaN, AlGaN, AlInN 등)의 이차원 층이 층별로 성장될 수 있다. 일부 예들에서, 유사한 그리고/또는 상이한 반도체 재료들의 추가 층들이 그러한 이차원 반도체 층 상에 제공되어, 예를 들어 전체 구조의 스트레스 상태를 변경할 수 있다. 일부 추가 예들에서는, 주어진 응용 또는 최종 사용(예를 들어, 전자 장치, 광학 전자 응용 등)을 위해 필요한 바에 따라, 유사한 그리고/또는 상이한 반도체 재료의 캡핑 층이 옵션으로서 포함될 수 있다. 이러한 개시 내용에 비추어 다양한 구성들이 명백할 것이다.
일부 예들에서, 개시되는 기술들을 이용하여 제공되는 구조들은 예를 들어 (1) 결함 밀도의 감소; (2) 표면 크랙 밀도의 감소; 및/또는 (3) (예를 들어, 구조의 상부/활성 층의) 표면 평탄도의 개선을 보일 수 있다. 개시되는 기술들을 이용하여 제공되는 일부 구조들은 결함 밀도의 감소 및 표면 평탄도를 보이면서 표면 크랙을 실질적으로 갖지 않을 수 있다(또는 최소 수의 표면 크랙을 가질 수 있다). 예를 들어, 개시되는 기술들은 하나의 특정 실시예에서 약 2-3x109/cm2 이하의 범위 내의 결함 밀도를 갖는 GaN-온-Si(100) 구조(즉, [100]의 결정 배향을 갖는 GaN 온 실리콘)를 제공하는 데 사용될 수 있다. 일부 그러한 예들에서는, 그러한 결함 밀도의 감소를 달성하는 것과 동시에 표면 크랙 밀도를 줄일 수 있다. 예를 들어, 일부 예들에서, 그러한 GaN-온-Si(100) 구조의 표면 크랙 밀도는 약 200 크랙/mm2 이하(예를 들어, 약 150 크랙/mm2 이하, 약 100 크랙/mm2 이하, 약 50 크랙/mm2 이하, 약 10 크랙/mm2 이하, 약 5 크랙/mm2 이하 등)의 범위 내로 감소할 수 있다. 그러나, 청구 발명은 그에 한정되지 않는다는 점에 유의해야 하는데, 그 이유는 일부 다른 예들에서는 표면 크랙들이 전반적으로 제거될 수 있기 때문이다(예를 들어, 표면 크랙 밀도가 대략 0일 수 있기 때문이다). 더 일반적으로, 결함 밀도 및 표면 크랙 밀도는 실시예마다 다를 수 있으며, 청구 발명은 임의의 특정 범위로 한정되는 것을 의도하지 않는다.
또한, 전술한 바와 같이, 개시되는 기술들을 이용하여 제공되는 구조들의 일부 실시예들은 표면 평탄도의 개선(또는 유지)을 보일 수 있다. 예를 들어, 개시되는 기술들은 일 실시예에서 약 15 nm 이하(예로서, 약 12 nm 이하, 약 6 nm 이하, 약 3 nm 이하, 약 2 nm 이하, 약 1.5 nm 이하 등)의 범위 내의 평균 제곱근(RMS) 표면 평탄도를 갖는 GaN-온-Si(100) 구조를 제공하는 데 사용될 수 있으며, 이는 예를 들어 임의의 다양한 장치 제조 프로세스에 적합한 GaN-온-Si(100) 구조들을 제공할 수 있다. 개시되는 기술들을 이용하여 달성될 수 있는 다른 결함 밀도, 표면 크랙 밀도 및/또는 표면 거칠기 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
본 개시 내용에 비추어 더 인식되듯이, 본 발명의 일부 실시예들은 무선 통신/송신; 전력 관리, 변환 및 송신; 전기차; 발광 다이오드(LED), 레이저 및 다른 III-N 광학 전자 장치; 및/또는 반도체 조명(SSL)과 같은, 그러나 이에 한정되지 않는 임의의 다양한 분야에서의 임의의 다양한 응용 또는 최종 사용에서 사용될 수 있다. 일부 실시예들은 예를 들어 스마트폰, 노트북, 태블릿, 개인용 컴퓨터(PC) 등을 포함하지만 이에 한정되지 않는 임의의 광범위한 전자 장치에서 사용될 수 있는 시스템 온 칩(SoC) 회로들에서 사용될 수 있다. 또한, 본 발명의 일부 실시예들은 예를 들어 직접 배터리 고전압 스위칭 트랜지스터들을 사용하는 전자 장치들(예로서, 전력 관리 IC들; 출력 필터들에서의 그리고 구동 회로들에서의 DC-DC 변환 등)에서 사용될 수 있다. 본 개시 내용에 비추어 더 인식되듯이, 일부 예들에서, 개시되는 기술들은 대면적 Si(100) 기판 상에 GaN 기반 장치들(예로서, 전자 장치, LED/레이저 등)을 제조하는 데 사용될 수 있으며, 이는 제조 비용을 줄이고/줄이거나, 대량 생산을 가능하게 할 수 있다. 본 발명의 하나 이상의 실시예의 다른 적절한 사용들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
본 개시 내용에 비추어 인식되듯이 그리고 일 실시예에 따르면, 개시되는 기술들/구조의 사용은 예를 들어 본 명세서에서 설명되는 바와 같이 구성되는 III-N 반도체 온 실리콘 구조를 갖는 주어지는 IC 또는 다른 장치의 시각적 또는 다른 검사(예로서, 주사 전자 현미경 검사 또는 SEM; 투과 전자 현미경 검사 또는 TEM 등) 및/또는 재료 분석(예로서, 에너지 분산 X선 분광학 또는 EDX; 이차 이온 질량 분광학 또는 SIMS; 고해상도 TEM 등)에 의해 검출될 수 있다.
삼차원 및 이차원 GaN 구조
도 1a는 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)(100)의 측단면도이다. 알 수 있듯이, IC(100)는 기판(110), 기판(110) 상에 배치된 핵형성 층(120), 핵형성 층(120) 상에 배치된 삼차원 반도체 구조들의 층(130), 및 삼차원 반도체 층(130) 상에 배치된 이차원 반도체 층(140)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이, IC(100)는 여기서 설명되는 것들에 추가적인, 더 적은 그리고/또는 상이한 요소들 또는 컴포넌트들을 포함할 수 있으며, 청구 발명은 임의의 특정 IC 구성들로 한정되는 것을 의도하지 않으며, 다양한 응용들에서 다양한 구성들과 관련하여 사용될 수 있다.
일 실시예에 따르면, 기판(110)은 임의의 광범위한 구성을 가질 수 있다. 예를 들어, 기판(110)을 위한 일부 적절한 구성들은 본 개시 내용에 비추어 명백한 바와 같이 (1) 벌크 기판; (2) 반도체-온-절연체(XOI, 여기서 X는 실리콘, 게르마늄, 게르마늄 풍부 실리콘 등과 같은 반도체 재료임); (3) 웨이퍼; (4) 다층 구조; 및/또는 (5) 임의의 다른 적절한 구성을 포함할 수 있지만 이에 한정되지 않는다. 더구나, 일 실시예에 따르면, 기판(110)은 임의의 광범위한 재료를 포함할 수 있다. 기판(110)을 위한 일부 예시적인 적절한 재료들은 (1) [100]의 결정 배향을 갖고, 옵션으로서 최대 약 11도 이하의 [110] 방향을 향하는 오프컷을 갖는 실리콘(Si) - 이하 Si(100)으로 지시됨 -; (2) [110]의 결정 배향을 갖고, 옵션으로서 최대 약 6도 이하의 [111] 방향을 향하는 오프컷을 갖는 실리콘(Si) - 이하 Si(110)으로 지시됨 -; 및/또는 (3) 이하 Si(111)로 지시되는 [111]의 결정 배향을 갖는 Si를 포함할 수 있지만, 반드시 그에 한정되지는 않는다. 그러나, 청구 발명은 그에 한정되지 않으며, 기판(110)에 대한 다른 적절한 재료들, 결정학적 배향들 및/또는 구성들은 주어지는 응용에 의존할 것이고, 본 개시 내용에 비추어 명백할 것이다.
전술한 바와 같이 그리고 일 실시예에 따르면, 핵형성 층(120)이 기판(110) 상에 배치되어, 예를 들어 반도체 재료(예로서, 후술하는 바와 같은 GaN, AlGaN, AlInN 등과 같은 하나 이상의 III-N 반도체 재료)의 하나 이상의 층의 IC(100) 상의 성장의 개시를 도울 수 있다. 기판(110)이 예를 들어 Si(100)을 포함하는 일부 예들에서, 핵형성 층(120)은 알루미늄 질화물(AlN), AlGaN, 임의의 전술한 것들의 합금 및/또는 임의의 전술한 것들의 조합과 같은, 그러나 이에 한정되지 않는 반도체 재료를 포함할 수 있다. 그러나, 청구 발명은 그에 한정되지 않으며, 핵형성 층(120)에 대한 다른 적절한 재료들은 기판(110) 및/또는 (후술하는) 층(130)의 주어지는 재료 조성에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다. 더 일반적으로, 층(120)은 층(130)에 핵형성 위치들을 제공하는 데 적합한 임의의 재료일 수 있다.
일 실시예에 따르면, 핵형성 층(120)은 임의의 광범위한 기술을 이용하여 기판(110) 상에 형성(예로서, 침적, 성장 등)될 수 있다. 일부 예시적인 적절한 형성 기술들은 분자빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOVPE) 등을 포함할 수 있지만, 이에 한정되지 않는다. 또한, 일 실시예에 따르면, 핵형성 층(120)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 주어지는 두께로 제공될 수 있다. 일부 실시예들에서, 핵형성 층(120)은 대략 단층(monolayer) 내지 약 300 nm 이상(예로서, 약 100-200 nm 이상 또는 약 1-300 nm 이상의 범위 내의 임의의 다른 하위 범위)의 범위 내의 두께를 가질 수 있다. 일부 예들에서, 핵형성 층(120)은 하부 기판(110)에 의해 제공되는 토폴로지 전반에서 실질적으로 균일한 두께를 가질 수 있다. 그러나, 청구 발명은 그에 한정되지 않는데, 그 이유는 일부 다른 예들에서는 핵형성 층(120)이 그러한 토폴로지에 걸쳐 불균일한 또는 가변 두께로 제공될 수 있기 때문이다. 예를 들어, 일부 예들에서, 핵형성 층(120)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면, 그의 제2 부분은 제2의 상이한 범위 내의 두께를 갖는다. 핵형성 층(120)에 대한 다른 적절한 형성 기술들 및/또는 두께 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
전술한 바와 같이 그리고 일 실시예에 따르면, 삼차원 반도체 층(130)이 핵형성 층(120) 상에 배치될 수 있다. 일부 예들에서, 반도체 층(130)은 예를 들어 (1) 갈륨 질화물(GaN); (2) 약 0% 내지 10%(예를 들어, 약 5% 이하)의 범위 내의 Al 농도를 갖는 알루미늄 갈륨 질화물(AlGaN); (3) 약 0% 내지 10%(예를 들어, 약 5% 이하)의 범위 내의 Al 농도를 갖는 알루미늄 인듐 질화물(AlInN); 및/또는 (4) 임의의 전술한 것들의 조합과 같은, 그러나 그에 한정되지 않는 III-N 반도체 재료를 포함할 수 있다. 삼차원 반도체 층(130)에 대한 다른 적절한 재료들은 핵형성 층(120)의 주어지는 재료 조성 및/또는 IC(100)의 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 삼차원 반도체 층(130)은 임의의 광범위한 구성을 가질 수 있다. 예를 들어, 삼차원 반도체 층(130)은 일 실시예에 따르면 핵형성 층(120) 상의 하나 이상의 반도체 재료의 삼차원 층을 전체로서 정의하는 복수의 삼차원 반도체 구조(예로서, 후술하는 아일랜드형(island-like) 구조(130a), 나노와이어(130b) 등)를 포함할 수 있다. 더구나, 일 실시예에 따르면, 삼차원 반도체 층(130)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 두께로 제공될 수 있다. 예를 들어, 일부 실시예들에서, 삼차원 반도체 층(130)은 약 1-250 nm 이상(예로서, 약 50-100 nm 이상, 약 100-150 nm 이상, 약 150-200 nm 이상, 약 200-250 nm 이상, 또는 약 1-250 nm 이상의 범위 내의 임의의 다른 하위 범위)의 범위 내의 두께를 가질 수 있다. 본 개시 내용에 비추어 인식되듯이 그리고 일 실시예에 따르면, 삼차원 반도체 층(130)은 (예를 들어, 후술하는 그의 구성 구조들(130a, 130b 등)에 의해) 대체로 불연속적인 층으로서 제공될 수 있다. 삼차원 반도체 층(130)의 두께는 (예를 들어, 하부 핵형성 층(120)에 의해 제공되는) 하부 토폴로지 전반에서 필요한 바에 따라 변할 수 있다. 삼차원 반도체 층(130)에 대한 다른 적절한 구조적 구성들 및/또는 두께 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
도 1a로부터 알 수 있듯이, 예를 들어, 일부 예들에서, 삼차원 반도체 층(130)은 복수의 아일랜드형 반도체 구조(130a)를 포함할 수 있다. 일 실시예에 따르면, 아일랜드형 구조들(130a)은 서로 충분히 가깝게 배치되어 다른 구조와 대체로 오버랩되거나 병합되는 한편, 핵형성 층(120)의 하부 토폴로지 전반에 연속 층을 형성하지 않도록 실질적으로 분리된 상태로 유지될 수 있다. 일 실시예에 따르면, 복수의 아일랜드형 구조(130a)는 후술하는 바와 같이 임의의 광범위한 기술을 이용하여 핵형성 층(120) 상에 형성될 수 있다. 일부 예들에서, 주어지는 아일랜드형 구조(130a)는 대체로 다각형 단면 기하구조(예로서, 톱-다운 밴티지 포인트(top-down vantage point)에서 봤을 때) 대략 육각형 단면 기하구조)를 나타낼 수 있다. 그러나, 청구 발명은 그에 한정되지 않으며, 일부 다른 실시예들은 다각형이 아닌 (예로서, 곡선, 분절 등) 단면 기하구조의 아일랜드형 구조들(130a)의 삼차원 반도체 층(130)을 포함할 수 있다. 또한, 일부 예들에서, 주어지는 아일랜드형 구조(130a)는 예를 들어 약 1-200 nm 이상의 범위 내의 폭(예로서, 그의 가장 먼 정점들 사이에서 결정됨) 또는 직경을 가질 수 있다. 전술한 바와 같이, 삼차원 반도체 층(130)은 일부 예들에서 약 1-250 nm의 범위 내의 두께를 가질 수 있으며, 따라서 일부 그러한 예들에서, 주어지는 아일랜드형 구조(130a)는 약 1-250 nm 이상(예로서, 약 100 nm 이상)의 범위 내의 높이/깊이를 가질 수 있다. 아일랜드형 구조들(130a)에 대한 다른 적절한 기하구조들 및/또는 치수들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 삼차원 반도체 층(130)의 아일랜드형 구조(130a)는 임의의 광범위한 기술을 이용하여 핵형성 층(120) 상에 형성(예로서, 침적, 성장 등)될 수 있다. 예를 들어, (예를 들어, 도 1a에 도시된 것과 같은) 일부 실시예들에서, 아일랜드형 반도체 구조들(130a)을 포함하는 삼차원 반도체 층(130)은 분자빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOVPE) 등과 같은, 그러나 이에 한정되지 않는 프로세스들을 이용하는 삼차원 성장 모드에서의 침적 또는 에피텍셜 성장에 의해 형성될 수 있다. 그러한 프로세스들을 이용하는 삼차원 반도체 층(130)의 형성은 일 실시예에 따르면 하나 이상의 성장 파라미터를 조정함으로써 부분적으로 또는 완전히 제어될 수 있다. 예를 들어, 복수의 아일랜드형 GaN 구조(130a)를 포함하는 삼차원 반도체 층(130)을 제공할 때, (1) 트리메틸갈륨(Ga(CH3)3 또는 TMGa) 대 암모니아(NH3)의 낮은 V/III 비율을 갖는 가스 흐름을 제공하고; (2) (예를 들어, 섭씨 약 500-800도 이하의 범위 내의) 낮은 성장 온도를 제공하고/하거나; (3) (예를 들어, 약 100-200 토르 이상의 범위 내의) 높은 성장 압력을 제공하는 것이 바람직할 수 있다. GaN 또는 다른 반도체 재료(들)의 삼차원 반도체 층(130)을 제공하기 위한 다른 적절한 파라미터 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일부 다른 실시예들에서, 아일랜드형 반도체 구조들(130a)을 포함하는 삼차원 반도체 층(130)은 인시투 패터닝에 의해 삼차원 모드에서 성장하도록 강제됨으로써 형성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른, 인시투 패터닝에 의해 형성된 복수의 아일랜드형 구조(130a)로부터 형성된 삼차원 반도체 층(130)을 포함하는 IC(100)의 측단면도인 도 1b를 고려한다. 알 수 있듯이, IC(100)는 옵션으로서 핵형성 층(120) 상에 배치된 절연체 층(124)을 포함할 수 있다. 핵형성 층(120)이 예를 들어 AlN을 포함하는 일부 예들에서, 절연체 층(124)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 등과 같은, 그러나 이에 한정되지 않은 절연체 재료를 포함할 수 있다. 절연체 층(124)에 대한 다른 적절한 절연체 재료들은 핵형성 층(120)의 주어지는 재료 조성 및/또는 IC(100)의 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 절연체 층(124)은 예를 들어 금속 유기 기상 에피텍시(MOVPE) 등을 포함하지만 이에 한정되지 않는 임의의 광범위한 기술을 이용하여 핵형성 층(120) 상에 형성(예로서, 침적, 성장 등)될 수 있다. 일부 예들에서, 절연체 층(124)은 일 실시예에 따르면 반도체 층(130)의 후속 형성이 삼차원인 것을 (예를 들어, 복수의 아일랜드형 반도체 구조들(130a)로 구성되는 것을) 보증하는 데 도움이 될 수 있는 복수의 작은 피처(예로서, 인시투 섬, 패치 등)로서 형성될 수 있다. 일부 예들에서, 절연체 층(124)의 이러한 작은 패치 피처들은 약 10 nm 이하(예로서, 약 5-10 nm 이하, 약 1-5 nm 이하, 단층 등)의 범위 내의 두께(예로서, 높이/깊이)를 가질 수 있다. 그러한 옵션인 절연체 층(124)을 제공함으로써, 아일랜드형 구조들(130a)은 도 1b로부터 알 수 있듯이 그의 피처들 사이에 성장 또는 형성될 수 있다. 절연체 층(124)에 대한 다른 적절한 구성들, 기하구조들 및/또는 두께들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
그러나, 청구 발명은 복수의 아일랜드형 반도체 구조(130a)를 포함하는 삼차원 반도체 층(130)만으로 한정되지 않는다는 점에 유의해야 한다. 예를 들어, 일부 예들에서, 반도체 층(130)은 대안으로서 후술하는 바와 같이 엑스시투 패터닝에 의해 삼차원 모드에서 성장하도록 강제됨으로써 형성되는 복수의 나노와이어 구조(130b)를 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에 따른, 엑스시투 패터닝에 의해 형성된 복수의 나노와이어(130b)로부터 형성된 삼차원 반도체 층(130)을 포함하는 IC(100)의 측단면도인 도 1c를 참고한다. 알 수 있듯이, 일부 실시예들에서, IC(100)는 옵션으로서 핵형성 층(120) 상에 배치되고 하나 이상의 갭 피처(126a)를 갖도록 패터닝되는 절연체 층(126)을 포함할 수 있다. 핵형성 층(120)이 예를 들어 AlN을 포함하는 일부 예들에서, 절연체 층(126)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 등과 같은, 그러나 이에 한정되지 않은 절연체 재료를 포함할 수 있다. 절연체 층(126)에 대한 다른 적절한 절연체 재료들은 핵형성 층(120) 및/또는 반도체 층(130)의 주어지는 재료 조성 및/또는 IC(100)의 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 절연체 층(126)은 예를 들어 금속 유기 기상 에피텍시(MOVPE) 등을 포함하지만 이에 한정되지 않는 임의의 광범위한 기술을 이용하여 핵형성 층(120) 상에 형성(예로서, 침적, 성장 등)될 수 있다. 일부 예들에서, 절연체 층(126)은 일 실시예에 따르면 반도체 층(130)의 후속 형성이 삼차원인 것을 (예를 들어, 복수의 나노와이어(130b)로 구성되는 것을) 보증하는 데 도움이 될 수 있는 하나 이상의 갭 피처(126a)를 갖도록 패터닝될 수 있다. 본 개시 내용에 비추어 인식되듯이 그리고 일 실시예에 따르면, 주어지는 갭 피처(126a)의 치수들은 필요에 따라 맞춤화될 수 있으며, 일부 예들에서 약 1-250 nm 이상의 범위 내의 폭을 가질 수 있다. 일부 예들에서, 주어지는 갭 피처(126a)는 약 1-250 nm 이상의 범위 내의 높이/깊이를 가질 수 있다. 그러한 옵션인 절연체 층(126)을 제공함으로써, 나노와이어들(130b)은 도 1c로부터 알 수 있듯이 갭 피처들(126a) 내에 성장 또는 형성되고, 그로부터 확장/연장될 수 있다. 절연체 층(126)에 대한 다른 적절한 구성들, 기하구조들 및/또는 두께들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
본 개시 내용에 비추어 인식되듯이, 주어지는 나노와이어(130b)의 치수들은 그를 형성하는 주어지는 갭 피처(126a)의 치수들에 적어도 부분적으로 의존할 수 있다. 따라서, 일부 예들에서, 주어지는 나노와이어(130b)는 약 1-250 nm 이상의 범위 내의 폭을 가질 수 있다. 또한, 일부 실시예들에서, 주어지는 나노와이어(130b)는 약 1-250 nm 이상의 범위 내의 높이/깊이를 가질 수 있다. 주어지는 나노와이어(130b)에 대한 다른 적절한 치수들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
삼차원 반도체 층(130)은 그의 구성에 의해 그리고 일 실시예에 따라 (예를 들어, 그를 구성하는 복수의 아일랜드형 구조(130a), 나노와이어(130b) 등과 함께) IC(100)의 결함 밀도를 줄이는 것을 도울 수 있다. 예를 들어, 본 발명의 일 실시예에 따라 구성된 IC(100)의 측단면도인 도 1d를 고려한다. 알 수 있듯이, 반도체 층(130)의 삼차원 반도체 구조들이 병합/오버랩되는 임의의 다양한 계면에서의 전위 상호작용으로 인해 관통 전위들이 휘고/종단될 수 있다(예를 들어, 제거되거나 축소될 수 있다). 따라서, 삼차원 반도체 층(130)은 그의 구성에 의해 기판(110) 근처에서 (예를 들어, 삼차원 반도체 층(130)의 최초 20-200 nm 내에서) 관통 전위 결함들을 저지/포획하여 그러한 결함들이 IC(100)를 통해 그의 상부/활성 층으로 이동하는 능력을 방지하거나 줄이도록 기능할 수 있다. 본 개시 내용에 비추어 인식되듯이, IC(100)의 상부/활성 층으로 이동하도록 허용되는 관통 전위들의 수의 감소는 IC(100)의 상부/활성 층에서의 표면 크랙 밀도의 감소를 유발하며, 이는 또한 장치 성능, 신뢰성 및/또는 수율을 개선하거나 향상시킬 수 있다. 더구나, 일부 실시예들에서, 삼차원 반도체 층(130)은 IC(100) 후냉각의 인장 스트레인 상태를 줄이는 것을 도울 수 있다.
전술한 바와 같이, IC(100)는 일 실시예에 따르면 삼차원 반도체 층(130) 상에 이차원 반도체 층(140)을 포함할 수 있다. 일부 예들에서, 이차원 반도체 층(140)은 예를 들어 (1) 갈륨 질화물(GaN); (2) 약 0% 내지 20%(예를 들어, 약 10% 이하)의 범위 내의 Al 농도를 갖는 알루미늄 갈륨 질화물(AlGaN); 및/또는 (3) 임의의 전술한 것들의 조합과 같은, 그러나 그에 한정되지 않는 III-N 반도체 재료를 포함할 수 있다. 그러나, 청구 발명은 그에 한정되지 않으며, 주어지는 이차원 반도체 층(140)에 대한 다른 적절한 재료들은 삼차원 반도체 층(130)의 주어지는 재료 조성 및/또는 IC(100)의 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 이차원 반도체 층(140)은 예를 들어 임의의 광범위한 기술을 이용하여 하부 삼차원 반도체 층(130)에 의해 제공되는 토폴로지 상에 실질적으로 이차원 방식으로 층별로 형성(예로서, 침적, 성장 등)될 수 있다. 일부 예시적인 적절한 형성 기술들은 분자빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOVPE) 등을 포함하지만 이에 한정되지 않는다. 또한, 일 실시예에 따르면, 이차원 반도체 층(140)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 주어지는 두께로 제공될 수 있다. 예컨대, 이차원 반도체 층(140)은 일부 실시예들에서 (예를 들어, 사용되는 반도체 재료의 단일 원자/분자의 두께를 갖는) 단층으로서 제공될 수 있는 반면, 일부 다른 실시예들에서 층(140)은 약 5 nm 내지 5 ㎛ 이상의 범위 내의 (예를 들어, 약 1.2-1.5 ㎛ 이상의 범위 또는 약 5 nm 내지 5 5㎛의 범위 내의 임의의 다른 하위 범위 내의) 두께를 가질 수 있다. 이차원 반도체 층(140)에 대한 다른 적절한 형성 기술들 및/또는 두께 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
그러한 프로세스들을 이용하는 이차원 반도체 층(140)의 형성은 일 실시예에 따르면 하나 이상의 성장 파라미터를 조정함으로써 부분적으로 또는 완전히 제어될 수 있다. 예컨대, GaN을 포함하는 이차원 반도체 층(140)을 제공할 때, (1) 트리메틸갈륨(Ga(CH3)3 또는 TMGa) 대 암모니아(NH3)의 (예로서, 전술한 바와 같이 복수의 아일랜드형 GaN 구조(130a)를 포함하는 삼차원 반도체 층(130)의 형성 시에 사용되는 V/III 비율의 약 1 내지 10배의 범위 내의) 낮은 V/III 비율을 갖는 가스 흐름을 제공하고; (2) (예를 들어, 섭씨 약 800-1100도 이하의 범위 내의) 높은 성장 온도를 제공하고/하거나; (3) (예를 들어, 약 10-100 토르 이하의 범위 내의) 낮은 성장 압력을 제공하는 것이 바람직할 수 있다. GaN 또는 다른 반도체 재료(들)의 이차원 반도체 층(140)을 제공하기 위한 다른 적절한 성장 파라미터 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
주어지는 이차원 반도체 층(140)은 그의 구성으로 인해 일 실시예에 따르면 (삼차원 반도체 층(130)의 아일랜드형 구조들(130a), 나노와이어 구조들(130b) 등에 의해 제공되는 비교적 거친 표면 토폴로지로 인해 손실되었을 수 있는) IC(100)에 대한 원하는 표면 평탄도를 회복하는 데 도움이 될 수 있다. 기존의 설계들/구조들에 비해, 삼차원 반도체 층(130) 및 상부 이차원 반도체 층(140)을 갖는 IC(100)의 일부 실시예들은 (1) 결함 밀도의 감소; (2) 표면 크랙 밀도의 감소; 및/또는 (3) (예를 들어, 구조의 상부/활성 층의) 표면 평탄도의 개선(또는 유지)을 보일 수 있다. 예를 들어, 일부 예들에서, IC(100)는 약 2-3 x 109/cm2의 범위 내의 결함 밀도를 보일 수 있다. 또한, 일부 예들에서, IC(100)는 약 200 크랙/mm2 이하(예를 들어, 약 150 크랙/mm2 이하, 약 100 크랙/mm2 이하, 약 50 크랙/mm2 이하, 약 10 크랙/mm2 이하, 약 5 크랙/mm2 이하 등)의 표면 크랙 밀도를 보일 수 있다. 더구나, 일부 예들에서, IC(100)는 약 5 nm 이하(예로서, 약 2 nm 이하, 약 1.8 nm 이하, 약 1.6 nm 이하)의 평균 제곱근 표면 거칠기를 보일 수 있다.
다중 AlN 층간 구조
도 2a는 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)(200a)의 단면도이다. 알 수 있듯이, IC(200a)는 기판(110), 기판(110) 상에 배치된 핵형성 층(120) 및 핵형성 층(120) 상에 배치된 이차원 반도체 층(140)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이, 도 1a-1d와 관련하여 위에서 제공된 기판(110), 핵형성 층(120) 및 반도체 층(140)에 대한 적절한 재료들, 형성 기술들/프로세스들 및 구성들의 설명은 여기서 동일하게 적용될 수 있다. 더 알 수 있듯이 그리고 일 실시예에 따르면, 하나 이상의 반도체 층(150)(150a, 150b 등)이 반도체 층(140) 상에 제공될 수 있으며(예를 들어, 인접하는 또는 이웃하는 방식으로 함께 적층될 수 있으며), (후술하는) 최종 반도체 층(160')이 그러한 반도체 층들(150) 중 마지막 또는 최상층 상에 배치될 수 있다. 본 개시 내용에 비추어 더 인식되듯이, IC(200a)는 여기서 설명되는 것들에 추가적인, 더 적은 그리고/또는 상이한 요소들 또는 컴포넌트들을 포함할 수 있으며(예를 들어, 일부 실시예들에서 IC(200a)는 임의의 반도체 층들(150) 및/또는 최종 반도체 층(160')을 포함하지 않을 수 있으며), 청구 발명은 임의의 특정 IC 구성들로 한정되는 것을 의도하지 않으며, 다양한 응용들에서 다양한 구성들과 관련하여 사용될 수 있다.
일 실시예에 따르면, 주어지는 반도체 층(150)(150a, 150b 등)은 임의의 광범위한 반도체 재료를 포함할 수 있다. 일부 예시적인 적절한 재료들은 (1) 알루미늄 갈륨 질화물(AlGaN); (2) 알루미늄 인듐 질화물(AlInN); (3) 갈륨 질화물(GaN); 및/또는 (4) 임의의 전술한 것들의 조합을 포함할 수 있지만, 이들로 한정될 필요는 없다. 주어지는 반도체 층(150)(150a, 150b 등)에 대한 다른 적절한 재료들은 하부 및/또는 인접 층(예로서, 반도체 층(140), 이웃 반도체 층(150) 등)의 주어지는 재료 조성 및/또는 IC(200a)의 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
본 개시 내용에 비추어 인식되듯이, IC(200a)의 온도가 감소할 때(예를 들어, 제조 프로세스 동안 급냉될 때), 적층 구조는 예를 들어 층(140) 및 기판(110)의 반도체 재료의 열 불일치로 인해 인장 스트레스를 받을 수 있다(예를 들어, GaN 및 Si를 사용하는 일부 예들에서, 그들 간의 열 불일치는 전술한 바와 같이 약 116% 이상일 수 있다). 그러나, 하나 이상의 반도체 층(150)(150a, 150b 등)의 포함은 예를 들어 이차원 반도체 층(140)에서 압축 스트레스를 유발할 수 있으며, 따라서 IC(200a)의 제조의 종료시에(예를 들어, 에피텍셜 성장 후의 구조 냉각 동안) 구조의 스트레스 상태를 압축 스트레스 상태로 변경하는 것을 도울 수 있다. 인장 및 압축 스트레스들 간의 이러한 균형화로 인해, 일부 예들에서 IC(200a)의 상부/활성 층 내의 표면 크랙들이 모두 제거되거나 실질적으로 감소될 수 있다.
일 실시예에 따르면, 주어지는 반도체 층(150)(150a, 150b 등)은 임의의 광범위한 기술을 이용하여 하부 층 상에 형성(예로서, 침적, 성장 등)될 수 있다. 예를 들어, 일부 예들에서, 주어지는 반도체 층(150)은 분자빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOVPE) 등과 같은, 그러나 이에 한정되지 않는 프로세스들을 이용하는 에피텍셜 성장에 의해 형성될 수 있다. 본 개시 내용에 비추어 인식되듯이 그리고 일 실시예에 따르면, 그러한 프로세스들을 이용하는 주어지는 반도체 층(150)의 형성은 (1) 가스 흐름; (2) 성장 온도; 및/또는 (3) 압력을 포함하지만 이에 한정되지 않는 성장 파라미터들 중 하나 이상을 조정함으로써 부분적으로 또는 완전히 제어될 수 있다. 예를 들어, 표면 크랙을 줄이는 것을 돕기 위해, 일부 예들에서 주어지는 반도체 층(150)을 섭씨 약 250-1000도 이하(예를 들어, 섭씨 약 500-600도, 섭씨 약 600-700도, 섭씨 약 700-800도 또는 섭씨 약 500-800도의 범위 내의 임의의 다른 하위 범위)의 범위 내의 성장 온도에서 형성하는 것이 바람직할 수 있다. 주어지는 반도체 층(150)을 제공하기 위한 다른 적절한 기술들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 주어지는 반도체 층(150)(150a, 150b 등)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 두께로 제공될 수 있다. 일부 실시예들에서, 주어지는 반도체 층(150)은 예를 들어 약 1-100 nm 이상(예를 들어, 약 20 nm 이하, 약 50 nm 이하, 약 80 nm 이하, 또는 약 1-100 nm 이상의 범위 내의 임의의 다른 하위 범위)의 범위 내의 두께를 가질 수 있다. 주어지는 반도체 층(150)이 예를 들어 (예를 들어, 약 5%보다 높은) Al의 높은 농도를 갖는 AlGaN을 포함하는 일부 예들에서, 그러한 반도체 층(150)은 약 1-20 nm 이하의 범위 내의 두께를 가질 수 있다. 주어지는 반도체 층(150)이 예를 들어 (예를 들어, 약 5% 이하의) Al의 낮은 농도를 갖는 AlGaN을 포함하는 일부 예들에서, 그러한 반도체 층(150)은 약 10-100 nm 이하의 범위 내의 두께를 가질 수 있다. 본 개시 내용에 비추어 인식되듯이, 임의 양의 반도체 층들(150)이 IC(200a) 내에 함께 적층될 수 있다. 일부 예들에서, 주어지는 반도체 층(150)은 하부 층(예로서, 이차원 반도체 층(140), 이웃 반도체 층(150) 등)에 의해 제공되는 토폴로지 전반에서 실질적으로 균일한 두께를 가질 수 있다. 그러나, 청구 발명은 그에 한정되지 않는데, 이는 일부 다른 예들에서는 주어지는 반도체 층(150)이 그러한 토폴로지 전반에서 불균일하거나 가변적인 두께로 제공될 수 있기 때문이다. 예를 들어, 일부 예들에서, 반도체 층(150)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면, 그의 제2 부분은 제2의 상이한 범위 내의 두께를 갖는다. 주어지는 개별 및/또는 반도체 층들(150)(150a, 150b 등)의 스택에 대한 다른 적절한 형성 기술들 및/또는 두께 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일부 예들에서 그리고 일 실시예에 따르면, 하나 이상의 추가적인 이차원 반도체 층이 IC(200a)의 적층 구성과 같은 적층 구성 내에 분산될 수 있다. 예를 들어, 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)(200b)의 단면도인 도 2b를 고려한다. 알 수 있듯이, IC(200b)는 IC(200a)와 거의 동일한 방식으로 구성되며, 예시적인 차이는 IC(200b)의 반도체 층들(150)(150a, 150b 등)이 이웃 반도체 층들(150) 사이에 이차원 반도체 층(160)(160a, 160b 등)을 포함함으로써 분산 구성으로 제공될 수 있다는 점이다. 예를 들어, 필요에 따라, 제1 이차원 반도체 층(160a)이 이웃 반도체 층들(150a, 150b) 사이에 분산될 수 있고, 제2 이차원 반도체 층(160b)이 이웃 반도체 층들(150b, 150c) 사이에 분산될 수 있으며, 기타 등등일 수 있다. 더 알 수 있듯이, 최종 반도체 층(160')이 IC(200b)의 그러한 반도체 층들(150)(150a, 150b 등) 중 최종 반도체 층 상에 배치될 수 있다. 본 개시 내용에 비추어 인식되듯이, IC(200b)는 여기서 설명되는 것들에 추가적인, 더 적은 그리고/또는 상이한 요소들 또는 컴포넌트들을 포함할 수 있으며, 청구 발명은 임의의 특정 IC 구성들로 한정되는 것을 의도하지 않으며, 다양한 응용들에서 다양한 구성들과 관련하여 사용될 수 있다.
일 실시예에 따르면, 도 1a-1d와 관련하여 위에서 제공된 이차원 반도체 층(140)에 대한 재료들, 형성 기술들/프로세스들 및 구성들의 설명은 여기서 하나 이상의 반도체 층(160)(160a, 160b, 160' 등)과 관련하여 동일하게 적용될 수 있다. 또한, 일 실시예에 따르면, 주어지는 반도체 층(160)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 주어지는 두께로 제공될 수 있다. 일부 실시예들에서, 주어지는 반도체 층(160)은 약 10-1000 nm 이상의 범위 내의 두께를 가질 수 있다. 주어지는 반도체 층(160)(160a, 160b, 160' 등)에 대한 다른 적절한 재료들, 형성 기술들/프로세스, 두께들 및/또는 구성들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
다중 AlN 층간 구조를 갖는 삼차원 및 이차원 GaN
일부 예들에서 그리고 일 실시예에 따르면, IC(100)의 구조는 IC(200a/200b)의 구조와 통합되어, 예를 들어 (1) 결함 밀도 감소; (2) 표면 크랙 밀도 감소(예를 들어, 크랙이 없거나 최소로 존재); 및/또는 (3) 실질적으로 평탄한 상부/활성 층 표면을 보일 수 있는 (후술하는) IC((300a/300b)를 제공할 수 있다.
도 3a는 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)(300a)의 단면도이다. 알 수 있듯이, IC(300a)는 도 1a-1d와 관련하여 유사하게 전술한 바와 같이 기판(110), 기판(110) 상에 배치된 핵형성 층(120), 핵형성 층(120) 상에 배치된 삼차원 반도체 층(130), 및 삼차원 반도체 층(130) 상에 배치된 이차원 반도체 층(140)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이, 도 1a-1d 및 도 2a-2b와 관련하여 위에서 제공된 기판(110), 핵형성 층(120), 삼차원 반도체 층(130) 및 이차원 반도체 층(140)에 대한 적절한 재료들, 형성 기술들/프로세스들 및 구성들의 설명은 여기서 동일하게 적용될 수 있다.
도 3a로부터 더 알 수 있듯이, IC(300a)는 이차원 반도체 층(140) 상에 배치된 하나 이상의 반도체 층(150)(150a, 150b 등)을 포함할 수 있다. 일부 실시예들에서, IC(300a)는 하나 이상의 반도체 층(150) 중 최종 또는 최상부의 반도체 층 상에 배치된 최종 반도체 층(160')을 포함할 수 있다. 더구나, 일부 실시예들에서, IC(300a)는 최종 반도체 층(160') 상에 배치된 (후술하는) 옵션인 캡핑 층(170)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이, IC(300a)는 여기서 설명되는 것들에 추가적인, 더 적은 그리고/또는 상이한 요소들 및 컴포넌트들을 포함할 수 있고, 청구 발명은 임의의 특정 IC 구성들로 한정되는 것을 의도하지 않으며, 다양한 응용들에서 다양한 구성들과 관련하여 사용될 수 있다.
도 3b는 본 발명의 일 실시예에 따라 구성된 집적 회로(IC)(300b)의 단면도이다. 알 수 있듯이, IC(300b)는 IC(300a)와 거의 동일한 방식으로 구성되며, 예시적인 차이는 IC(300b)의 반도체 층들(150)(150a, 150b 등)이 이웃 반도체 층들(150) 사이에 이차원 반도체 층(160)(160a, 160b 등)을 포함함으로써 분산 구성으로 제공될 수 있다는 점이다. 예를 들어, 필요에 따라, 제1 이차원 반도체 층(160a)이 이웃 반도체 층들(150a, 150b) 사이에 분산될 수 있고, 제2 이차원 반도체 층(160b)이 이웃 반도체 층들(150b, 150c) 사이에 분산될 수 있으며, 기타 등등일 수 있다. 더 알 수 있듯이, 최종 반도체 층(160')이 IC(300b)의 그러한 반도체 층들(150)(150a, 150b 등) 중 최종 반도체 층 상에 배치될 수 있다. 또한, 일부 실시예들에서, IC(300b)는 최종 반도체 층(160') 상에 배치된 (후술하는) 옵션인 캡핑 층(170)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이, IC(300b)는 여기서 설명되는 것들에 추가적인, 더 적은 그리고/또는 상이한 요소들 또는 컴포넌트들을 포함할 수 있고, 청구 발명은 임의의 특정 IC 구성들로 한정되는 것을 의도하지 않으며, 다양한 응용들에서 다양한 구성들과 관련하여 사용될 수 있다.
전술한 바와 같이 그리고 도 3a-3b로부터 알 수 있듯이, IC(300a/300b)는 옵션으로서 최종 반도체 층(160') 상에 배치된 캡핑 층(170)을 포함할 수 있다. 본 개시 내용에 비추어 인식되듯이 그리고 일 실시예에 따르면, 옵션인 캡핑 층(170)은 IC(300a/300b)의 주어지는 응용 또는 최종 사용에 필요한 바에 따라 맞춤화될 수 있다. 예를 들어, (예를 들어, 전자 장치 응용들에서와 같은) 일부 예들에서, 알루미늄 인듐 질화물(AlInN) 또는 AlGaN을 포함하는 캡핑 층(170)이 제공될 수 있다. (예를 들어, 광학 전자 응용들과 같은) 일부 다른 예들에서는, 인듐 갈륨 질화물(InGaN) 또는 AlGaN을 포함하는 캡핑 층(170)이 제공될 수 있다. 주어지는 옵션인 캡핑 층(170)에 대한 다른 적절한 재료들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
일 실시예에 따르면, 옵션인 캡핑 층(170)은 임의의 광범위한 기술을 이용하여 최종 반도체 층(160') 상에 형성(예로서, 침적, 성장 등)될 수 있다. 일부 예시적인 적절한 형성 기술들은 분자빔 에피텍시(MBE), 금속 유기 기상 에피텍시(MOVPE) 등을 포함하지만 이에 한정되지 않는다. 또한, 일 실시예에 따르면, 옵션인 캡핑 층(170)은 주어지는 응용 또는 최종 사용에 필요한 바에 따라 임의의 주어지는 두께로 제공될 수 있다. 일부 실시예들에서, 옵션인 캡핑 층(170)은 약 1-50 nm 이상(예를 들어, 약 2-25 nm 이상 또는 약 1-50 nm의 범위 내의 임의의 다른 하위 범위)의 범위 내의 두께를 가질 수 있다. 일부 예들에서, 옵션인 캡핑 층(170)은 하부 최종 반도체 층(160')에 의해 제공되는 토폴로지 전반에서 실질적으로 균일한 두께를 가질 수 있다. 그러나, 청구 발명은 그에 한정되지 않는데, 이는 일부 다른 예들에서는 옵션인 캡핑 층(170)이 그러한 토폴로지 전반에서 불균일한 또는 가변적인 두께로 제공될 수 있기 때문이다. 예를 들어, 일부 예들에서, 옵션인 캡핑 층(170)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면, 그의 제2 부분은 제2의 상이한 범위 내의 두께를 갖는다. 옵션인 캡핑 층(170)에 대한 다른 적절한 형성 기술들 및/또는 두께 범위들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
예시적인 시스템
도 4는 본 발명의 일 실시예에 따른, 본 명세서에서 설명되는 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성된 집적 회로 구조들 또는 장치들로 구현된 컴퓨팅 시스템(1000)을 나타낸다. 알 수 있듯이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있으며, 이들 각각은 마더보드(1002)에 물리적으로, 전기적으로 결합되거나 그 안에 통합될 수 있다. 인식되듯이, 마더보드(1002)는 예를 들어 메인 보드, 메인 보드 상에 실장된 도터보드 또는 시스템(1000)의 유일한 보드 등인지에 관계없이 임의의 인쇄 회로 보드일 수 있다. 컴퓨팅 시스템(1000)은 그의 응용들에 따라서는 마더보드(1002)에 물리적으로, 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예로서, DRAM), 비휘발성 메모리(예로서, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만 이에 한정되지 않는다. 컴퓨팅 시스템(1000) 내에 포함되는 임의의 컴포넌트는 본 발명의 일 실시예에 따른, 본 명세서에서 개시되는 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성되는 하나 이상의 집적 회로 구조 또는 장치를 포함할 수 있다. 일부 실시예들에서, 다수의 기능이 하나 이상의 칩 내에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 그 안에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 무형의 매체를 통한 피변조 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련 장치들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지 않으며, 그들은 일부 실시예들에서는 임의의 와이어를 포함할 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 설계된 임의의 다른 무선 프로토콜들도 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 안에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 실시예들에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 설명되는 바와 같이 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성되는 하나 이상의 집적 회로 구조 또는 장치로 구현되는 온보드 메모리 회로를 포함한다. 용어 "프로세서"는 예를 들어 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1006)도 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 설명되는 바와 같은 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성되는 하나 이상의 집적 회로 구조 또는 장치를 포함한다. 본 개시 내용에 비추어 인식되듯이, 다중 표준 무선 능력이 프로세서(1004) 내에 직접 통합될 수 있다는 점에 유의한다(예를 들어, 임의의 칩들(1006)의 기능이 프로세서(1004) 내에 통합되며, 별도의 통신 칩을 갖지 않는다). 또한, 프로세서(1004)는 그러한 무선 능력을 갖는 칩셋일 수 있다. 요컨대, 임의 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 또한, 임의의 하나의 칩 또는 칩셋에 다수의 기능이 통합될 수 있다.
다양한 구현들에서, 컴퓨팅 장치(1000)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라-모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 본 명세서에서 다양하게 설명되는 바와 같이 데이터를 처리하거나 결함 밀도 및/또는 크랙 밀도 저감 기술들 중 하나 이상에 의해 형성되는 하나 이상의 집적 회로 구조 또는 장치를 이용하는 임의의 다른 전자 장치일 수 있다.
본 개시 내용에 비추어 다양한 실시예들이 명백할 것이다. 본 발명의 일 실시예는 결정 실리콘 기판, 상기 기판 상의 핵형성 층 및 상기 핵형성 층 상에 형성된 제1 반도체 층을 포함하는 집적 회로를 제공하며, 상기 제1 반도체 층은 상기 핵형성 층 상에 위치하고 복수의 삼차원 반도체 구조를 갖는 삼차원 갈륨 질화물(GaN) 층 및 상기 삼차원 GaN 층 상의 이차원 GaN 층을 포함한다. 일부 예들에서, 상기 핵형성 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함하고, 상기 집적 회로는 상기 핵형성 층 상의 패터닝된 절연체 층을 더 포함하고, 상기 패터닝된 절연체 층은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함한다. 일부 예들에서, 상기 집적 회로는 상기 제1 반도체 층 상에 또는 안에 형성된 제2 반도체 층을 더 포함하고, 상기 제2 반도체 층은 상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 및 상기 AlGaN 층 상의 GaN 층을 포함한다. 일부 그러한 예들에서, 상기 제2 반도체 층은 AlGaN 및 GaN의 다수의 교대 층을 포함한다. 일부 다른 그러한 예들에서, 상기 제2 반도체 층은 상기 이차원 GaN 층 내에 위치한다. 일부 예들에서, 상기 삼차원 GaN 층은 복수의 아일랜드형 반도체 구조 및/또는 복수의 나노와이어 중 적어도 하나를 포함한다. 일부 예들에서, 상기 기판은 [100]의 결정 배향을 갖는다. 일부 예들에서, 상기 집적 회로는 AlGaN, 알루미늄 인듐 질화물(AlInN) 및/또는 인듐 갈륨 질화물(InGaN) 중 적어도 하나를 포함하는 캡핑 층을 더 포함한다. 일부 예들에서, 상기 집적 회로는 약 3 x 109/cm2 이하의 결함 밀도, 약 200 크랙/mm2 이하의 표면 크랙 밀도 및/또는 약 5 nm 이하의 평균 제곱근(RMS) 표면 거칠기 중 적어도 하나를 갖는다. 일부 예들에서, 상기 집적 회로를 포함하는 시스템-온-칩이 제공된다. 일부 예들에서, 상기 집적 회로를 포함하는 모바일 컴퓨팅 시스템이 제공된다.
본 발명의 다른 실시예는 결정 실리콘 기판, 상기 기판 상의 핵형성 층, 상기 핵형성 층 상에 형성된 제1 반도체 층 - 상기 제1 반도체 층은 상기 핵형성 층 상의 이차원 갈륨 질화물(GaN) 층을 포함함 -, 및 상기 제1 반도체 층 상에 또는 안에 형성된 제2 반도체 층을 포함하는 집적 회로를 제공하며, 상기 제2 반도체 층은 상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 층 및 상기 AlGaN 층 상의 GaN 층을 포함한다. 일부 예들에서, 상기 핵형성 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함한다. 일부 예들에서, 상기 제2 반도체 층은 AlGaN 및 GaN의 다수의 교대 층을 포함한다. 일부 예들에서, 상기 제2 반도체 층은 상기 이차원 GaN 층 내에 위치한다. 일부 예들에서, 상기 기판은 [100]의 결정 배향을 갖는다. 일부 예들에서, 상기 집적 회로는 AlGaN, 알루미늄 인듐 질화물(AlInN) 및/또는 인듐 갈륨 질화물(InGaN) 중 적어도 하나를 포함하는 캡핑 층을 더 포함한다. 일부 예들에서, 상기 집적 회로는 약 3 x 109/cm2 이하의 결함 밀도, 약 200 크랙/mm2 이하의 표면 크랙 밀도 및/또는 약 5 nm 이하의 평균 제곱근(RMS) 표면 거칠기 중 적어도 하나를 갖는다. 일부 예들에서, 상기 집적 회로를 포함하는 시스템-온-칩이 제공된다. 일부 예들에서, 상기 집적 회로를 포함하는 모바일 컴퓨팅 시스템이 제공된다.
본 발명의 다른 실시예는 집적 회로를 형성하는 방법을 제공하며, 상기 방법은 결정 실리콘 기판 상에 핵형성 층을 형성하는 단계 및 상기 핵형성 층 상에 제1 반도체 층을 형성하는 단계를 포함하고, 상기 제1 반도체 층은 상기 핵형성 층 상에 위치하고 복수의 삼차원 반도체 구조를 갖는 삼차원 갈륨 질화물(GaN) 층 및 상기 삼차원 GaN 층 상의 이차원 GaN 층 또는 상기 핵형성 층 상의 이차원 GaN 층을 포함하고, 상기 제1 반도체 층이 상기 핵형성 층 상의 이차원 GaN 층을 포함하는 것에 응답하여, 상기 방법은 상기 제1 반도체 층 상에 또는 안에 제2 반도체 층을 형성하는 단계를 더 포함하며, 상기 제2 반도체 층은 상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 층 및 상기 AlGaN 층 상의 GaN 층을 포함한다. 일부 예들에서, 상기 방법은 상기 제1 반도체 층을 형성하기 전에 상기 핵형성 층 상에 패터닝된 절연체 층을 형성하는 단계를 더 포함하고, 상기 패터닝된 절연체 층은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함한다. 일부 예들에서, 상기 제1 반도체 층을 형성하는 단계는 인시투 패터닝 프로세스를 포함한다. 일부 다른 예들에서, 상기 제1 반도체 층을 형성하는 단계는 엑스시투 패터닝 프로세스를 포함한다. 일부 예들에서, 분자빔 에피텍시(MBE) 프로세스 및/또는 금속 유기 기상 에피텍시(MOVPE) 프로세스 중 적어도 하나를 이용하여 적어도 하나의 반도체 층이 형성된다.
본 발명의 실시예들에 대한 위의 설명은 예시 및 설명의 목적들을 위해 제공되었다. 포괄적이거나, 본 발명을 개시된 바로 그 형태로 한정하는 것을 의도하지 않는다. 본 개시 내용에 비추어 많은 변경 및 변형이 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라, 첨부된 청구항들에 의해 한정되어야 한다는 것을 의도한다.

Claims (25)

  1. 집적 회로로서,
    결정 실리콘 기판;
    상기 기판 상의 핵형성 층; 및
    상기 핵형성 층 상에 형성된 제1 반도체 층
    을 포함하고,
    상기 제1 반도체 층은,
    상기 핵형성 층 상에 위치하고 복수의 삼차원 반도체 구조를 갖는 삼차원 갈륨 질화물(GaN) 층; 및
    상기 삼차원 GaN 층 상의 이차원 GaN 층
    을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 핵형성 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함하고, 상기 집적 회로는 상기 핵형성 층 상의 패터닝된 절연체 층을 더 포함하고, 상기 패터닝된 절연체 층은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함하는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층을 더 포함하고, 상기 제2 반도체 층은 상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 및 상기 AlGaN 층 상의 GaN 층을 포함하는 집적 회로.
  4. 제3항에 있어서,
    상기 제2 반도체 층은 AlGaN 및 GaN의 다수의 교대 층들을 포함하는 집적 회로.
  5. 제3항에 있어서,
    상기 제2 반도체 층은 상기 이차원 GaN 층 내에 위치하는 집적 회로.
  6. 제1항에 있어서,
    상기 삼차원 GaN 층은 복수의 아일랜드형(island-like) 반도체 구조 및/또는 복수의 나노와이어 중 적어도 하나를 포함하는 집적 회로.
  7. 제1항에 있어서,
    상기 기판은 [100]의 결정 배향을 갖는 집적 회로.
  8. 제1항에 있어서,
    AlGaN, 알루미늄 인듐 질화물(AlInN) 및/또는 인듐 갈륨 질화물(InGaN) 중 적어도 하나를 포함하는 캡핑 층을 더 포함하는 집적 회로.
  9. 제1항에 있어서,
    상기 집적 회로는 약 3 x 109/cm2 이하의 결함 밀도, 약 200 크랙/mm2 이하의 표면 크랙 밀도 및/또는 약 5 nm 이하의 평균 제곱근(RMS) 표면 거칠기 중 적어도 하나를 나타내는 집적 회로.
  10. 제1항 내지 제9항 중 어느 한 항의 집적 회로를 포함하는 시스템-온-칩.
  11. 제1항 내지 제9항 중 어느 한 항의 집적 회로를 포함하는 모바일 컴퓨팅 시스템.
  12. 집적 회로로서,
    결정 실리콘 기판;
    상기 기판 상의 핵형성 층;
    상기 핵형성 층 상에 형성된 제1 반도체 층 - 상기 제1 반도체 층은 상기 핵형성 층 상의 이차원 갈륨 질화물(GaN) 층을 포함함 -; 및
    상기 제1 반도체 층 상에 또는 내에 형성된 제2 반도체 층
    을 포함하고,
    상기 제2 반도체 층은,
    상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 층; 및
    상기 AlGaN 층 상의 GaN 층
    을 포함하는 집적 회로.
  13. 제12항에 있어서,
    상기 핵형성 층은 알루미늄 질화물(AlN), 알루미늄 갈륨 질화물(AlGaN) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함하는 집적 회로.
  14. 제12항에 있어서,
    상기 제2 반도체 층은 AlGaN 및 GaN의 다수의 교대 층들을 포함하는 집적 회로.
  15. 제12항에 있어서,
    상기 제2 반도체 층은 상기 이차원 GaN 층 내에 위치하는 집적 회로.
  16. 제12항에 있어서,
    상기 기판은 [100]의 결정 배향을 갖는 집적 회로.
  17. 제12항에 있어서,
    AlGaN, 알루미늄 인듐 질화물(AlInN) 및/또는 인듐 갈륨 질화물(InGaN) 중 적어도 하나를 포함하는 캡핑 층을 더 포함하는 집적 회로.
  18. 제12항에 있어서,
    상기 집적 회로는 약 3 x 109/cm2 이하의 결함 밀도, 약 200 크랙/mm2 이하의 표면 크랙 밀도 및/또는 약 5 nm 이하의 평균 제곱근(RMS) 표면 거칠기 중 적어도 하나를 나타내는 집적 회로.
  19. 제12항 내지 제18항 중 어느 한 항의 집적 회로를 포함하는 시스템-온-칩.
  20. 제12항 내지 제18항 중 어느 한 항의 집적 회로를 포함하는 모바일 컴퓨팅 시스템.
  21. 집적 회로를 형성하는 방법으로서,
    결정 실리콘 기판 상에 핵형성 층을 형성하는 단계; 및
    상기 핵형성 층 상에 제1 반도체 층을 형성하는 단계
    를 포함하고,
    상기 제1 반도체 층은,
    상기 핵형성 층 상에 위치하고 복수의 삼차원 반도체 구조를 갖는 삼차원 갈륨 질화물(GaN) 층 및 상기 삼차원 GaN 층 상의 이차원 GaN 층; 및
    상기 핵형성 층 상의 이차원 GaN 층
    중 어느 하나를 포함하고,
    상기 제1 반도체 층이 상기 핵형성 층 상의 이차원 GaN 층을 포함하는 것에 응답하여, 상기 방법은 상기 제1 반도체 층 상에 또는 내에 제2 반도체 층을 형성하는 단계를 더 포함하고, 상기 제2 반도체 층은 상기 이차원 GaN 층 상의 알루미늄 갈륨 질화물(AlGaN) 층 및 상기 AlGaN 층 상의 GaN 층을 포함하는 방법.
  22. 제21항에 있어서,
    상기 제1 반도체 층을 형성하기 전에 상기 핵형성 층 상에 패터닝된 절연체 층을 형성하는 단계를 더 포함하고, 상기 패터닝된 절연체 층은 실리콘 이산화물(SiO2), 실리콘 질화물(SiNx), 텅스텐 이질화물(WN2), 텅스텐 및 티타늄 질화물, 알루미늄 산화물(Al2O3) 및/또는 임의의 전술한 것들의 조합 중 적어도 하나를 포함하는 방법.
  23. 제21항에 있어서,
    상기 제1 반도체 층을 형성하는 단계는 인시투 패터닝 프로세스(in-situ patterning process)를 포함하는 방법.
  24. 제21항에 있어서,
    상기 제1 반도체 층을 형성하는 단계는 엑스시투 패터닝 프로세스(ex-situ patterning process)를 포함하는 방법.
  25. 제21항에 있어서,
    분자빔 에피텍시(MBE) 프로세스 및/또는 금속 유기 기상 에피텍시(MOVPE) 프로세스 중 적어도 하나를 이용하여 적어도 하나의 반도체 층이 형성되는 방법.
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