TW201801244A - 用於無裂痕材料生成之晶圓邊緣保護的技術 - Google Patents

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Abstract

揭示一種製造晶圓的方法。該方法包括下列步驟：在該晶圓之一基板的一裝置側及一非裝置側上形成一保護層。該方法進一步包括下列步驟：從該基板之該裝置側的中央部份移除該保護層且保留在該基板之一邊緣部份上的該保護層。該方法也包括下列步驟：於該保護層在該基板之該邊緣部份上時在該基板之該裝置側的該中央部份上形成一半導體層。

Description

用於無裂痕材料生成之晶圓邊緣保護的技術
本發明係有關於用於無裂痕材料生成之晶圓邊緣保護的技術。
開發中的許多半導體裝置利用非矽半導體材料，包括化合物半導體材料，例如III族氮化物(III-N)材料、砷化鎵(GaAs)、磷化銦(InP)、砷化鎵銦(InGaAs)、砷化銦(InAs)等等。例如，有纖鋅礦結晶度(wurtzite crystallinity)的III-N材料及其他材料，例如，但不限於：碘化銀(AgI)、氧化鋅(ZnO)、硫化鎘(CdS)、硒化鎘(CdSe)、a-碳化矽(a-SiC)及氮化硼(BN)，顯示在高電壓及高頻應用上有特別前景，例如電源管理IC及RF功率放大器。在另一實施例中，例如高電子移動率電晶體(HEMT)及金屬氧化物半導體(MOS)HEMT的III-N異質磊晶(異質結構)場效電晶體(HFET)利用有一或多個異質接面的半導體異質結構。異質接面可在例如氮化鎵(GaN)半導體與例如氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)或氮化銦鎵(InGaN)的另一III-N半導體合金的介面。基於GaN的HFET裝置受益於相對寬的帶隙(約3.4eV)，這致能有高於矽基金屬氧化物半導體場效電晶體(MOSFET)的崩潰電壓，以及高載子移動率。III-N材料也有用於光學(例如，發光二極體(LED))、太陽光電、以及感測器，彼等中之一或多個可用來整合於電子裝置平台中。
依據本揭露之一實施例，係特地提出一種製造晶圓的方法，該方法包含下列步驟：在該晶圓之一基板的一裝置側及一非裝置側上形成一保護層；將在該基板之該裝置側的一中央部份的該保護層移除，且保留在該基板之一邊緣部份上的該保護層；以及於該保護層在該基板之該邊緣部份上時，在該基板之該裝置側的該中央部份上形成一半導體層。
在以下說明中，會用熟諳此藝者常用的術語描述示範具體實作的各種方面以傳達工作內容給其他熟諳此藝者。不過，熟諳此藝者會明白，實施本揭示內容的具體實施例可以只用所述方面中之一些。為了解釋，提出特定數字、材料及組態供徹底了解該等示範具體實作。不過，熟諳此藝者會明白，不用該等特定細節仍可實施本揭示內容。在其他情況下，省略或簡化眾所周知的特徵以免混淆該等示範具體實作。
對於有更高階半導體裝置整合之積體電路(IC)的需求越來越多。許多半導體裝置使用非矽材料，例如III-N材料，特別是氮化鎵(GaN)。生成於例如矽(Si)基板之基板上的非矽材料可能經歷磊晶問題，例如材料之間的晶格失配與熱膨脹係數(CTE)失配（mismatch）(也被稱為熱失配)。例如，在製造高電壓(HV)電晶體時，例如GaN的多層III-N材料可於矽晶圓上生成。GaN與矽的熱失配可能大於115%。另外，可在高生成溫度(例如，大於1000°C)進行GaN磊晶。在於矽晶圓上生成GaN層後，GaN層比底下矽晶圓更快地冷卻及收縮，這可能造成晶圓變形及裂痕。儘管緩衝工程(buffer engineering)可使用於晶圓中心以抵消源於熱失配的熱應變，然而在晶圓邊緣附近的區域可能沒有保護，這可能導致晶圓的裂痕。
本揭示內容藉由在製造晶圓時使用邊緣保護來對付上述及其他缺陷。邊緣保護可包括形成保護層於晶圓之基板的裝置側及非裝置側上。從基板之裝置側的中央部份移除例如氮化矽、二氧化矽或彼等之組合的保護層同時保留在基板之邊緣部份的保護層。例如GaN的半導體層可於基板之裝置側的中央部份上以及至少於在基板之邊緣部份的部份保護層上生成。在基板之邊緣部份中的保護層可用作邊緣保護以緩和在晶圓之邊緣部份中的熱應變以及防止晶圓龜裂。
在一實作中，由氮化矽、二氧化矽或彼等之組合組成的一或多個保護層塗上矽基板的裝置側及非裝置側。基板裝置側上的保護層塗上阻劑。移除基板之中央部份的阻劑，同時保留在邊緣部份中的阻劑。該邊緣部份可包括基板的斜邊且可包括與基板斜邊有X毫米的一些基板部份。蝕刻裝置側上的保護層至矽基板，以及邊緣部份中的阻劑可用來遮罩邊緣部份的保護層。移除邊緣部份中的阻劑留下在基板裝置側之邊緣部份中的保護層。生成例如GaN的半導體材料於基板的中央部份中以及至少於基板邊緣部份中的部份保護層上。中央部份中的半導體層可為結晶體同時邊緣部份中之保護層上的半導體層可為非結晶體(可包括至少非晶材料及/或多晶材料)。移除邊緣部份中的非結晶材料以及可保留在中央部份中的結晶半導體層。
圖1A及圖1B根據一實作圖示使用邊緣保護的晶圓製程。製程包括在根據一示範實作之各種製程階段的晶圓100。應瞭解，圖示圖1A及圖1B的製程是為了圖解說明而不是限制。製程可用任何順序進行，包括任意多個製程，以及包括較多、相同或較少個製程。
晶圓100A圖示有裝置側111、非裝置側112及斜邊113的基板110。儘管未圖示，如晶圓100A所示的裝置側111、非裝置側112及斜邊113適用於後續的晶圓100B至100E。至少會參考圖4進一步描述斜邊113的細節。基板110可為各種材料，包括但不限於：矽、鍺、矽鍺(SiGe)、砷化鎵(GaAs)、磷化銦(InP)、及/或3C-碳化矽(3C-SiC)。基板110可為絕緣體上覆矽(SOI)。在一示範實作中，基板110為矽。實質單晶基板110的結晶取向(crystallographic orientation)可為(100)、(111)或(110)中之任一。其他結晶取向也有可能。可切割(offcut)基板110的結晶取向。在一實作中，基板110為結晶基板表面區有立方結晶度的(100)矽。在另一實作中，對於(100)矽基板110，可斜切(miscut)或切割半導體表面，例如朝向110 2至10度。在另一實作中，基板110為結晶基板表面區有六方結晶度的(111)矽。
在晶圓100B，基板110可塗上一或多個保護層，例如保護層120A及/或保護層120B，以形成保護膜120。膜可指多層的材料。圖示兩個保護層是為求圖解說明而不是限制。可使用一或多個保護層。保護膜120可覆蓋基板110的裝置側111及非裝置側112(以及斜邊113)。在一實作中，用垂直爐形成保護膜120。應瞭解，使用其他技術可形成保護膜120。保護膜120可為各種材料，包括但不限於非晶材料。在一實作中，非晶材料可與製程技術相容，例如GaN磊晶及/或前端(FE)加工。保護膜120也可包括電介質及/或耐火金屬中之一或多個，例如在鎢(W)上面的氧化鋁(Al2O3)或氮化鈦(TiN)或鉬。在一實作中，保護膜120可為氮化矽、氧化矽、二氧化矽(SiO2 )或彼等之組合。例如，保護層120A可為厚約5-20奈米(nm)的氮化矽，以及保護層120B可為厚約10至30(nm)的二氧化矽。
在晶圓100C，在基板110裝置側111的保護膜120上面形成阻劑層130。阻劑層130可為各種材料，包括但不限於：碳。在一實作中，阻劑層可為用旋塗製程(spin-on process)施加的碳基硬遮罩。可在旋塗製程期間用旋塗速度控制阻劑層130的厚度。可控制阻劑層130在基板110邊緣部份141中的厚度以比在基板110中央部份140的阻劑層130厚些。在基板110的邊緣部份141中可形成阻劑層130的邊珠(edge bead)。在晶圓100D，移除中央部份140的阻劑層130，同時保留阻劑層130在基板110邊緣部份141的阻劑層130A及阻劑層130B。
圖1A的製程在圖1B的晶圓100E可繼續，在此從基板110裝置側111的中央部份140移除保護膜120同時保留在基板110邊緣部份141中的保護膜120。基板邊緣部份141中的阻劑層130A及阻劑層130B用來遮罩在邊緣部份141之阻劑層130A及130B下面的保護膜120。在晶圓100F，移除阻劑層130A及阻劑層130B以形成在邊緣部份141中有保護膜120的邊緣保護。
在一實作中(未圖示)，在形成半導體層160之前，在基板110的中央部份140中形成一或多個過渡層(也被稱為緩衝層或緩衝工程)。該等過渡層可形成於基板110、半導體層160之間以協助抵消源於基板110與半導體層160之熱失配的應力。至少參考圖2可進一步描述過渡層。
在晶圓100G，當保護膜120在基板110邊緣部份141中時，在基板110裝置側111的中央部份140中形成半導體層160。半導體層160可為例如用使用氮氣(N2 )或氨(NH3 )之金屬有機化學氣相沉積(MOCVD)或分子束磊晶(MBE)生成的III-N材料。在一實作中，於中央部份140中以及至少於在邊緣部份141中的部份保護膜120上生成半導體層160。儘管未圖示，中央部份140與邊緣部份141對應至先前在說明晶圓100C-100F時所述的相同區域。半導體層160在中央部份140上的部份為結晶體同時半導體層在邊緣部份141上之保護膜120上的部份為非結晶體。非結晶體可指非晶材料及/或多晶材料。在邊緣部份141中之半導體層160的非結晶性質有助於促進移除半導體層160的非結晶部份。儘管圖示單一半導體層160，然而基板110上可形成一或多個半導體層。儘管以毯覆層圖示半導體層160，然而應瞭解，在晶圓100上的圖案區中可生成半導體層160。
半導體層160可為非矽材料，例如III-N材料。在一些實作中，半導體層160可為III-N材料，例如但不限於：氮化鋁鎵(AlGaN)，氮化鋁銦(AlInN)(例如，82%鋁與18%銦)，氮化銦鎵(InGaN)，氮化鋁(AlN)，氮化鎵(GaN)(例如，GaN，p型GaN，n型GaN)，氮化銦鋁鎵(InAlGaN)，以及彼等的氧化物，例如氧化鎵(Ga2O3)。應瞭解，半導體層160可為纖鋅礦半導體家族中之一或多個，至少包括AgI、ZnO、CdS、CdSe、a-SiC、以及BN，且可包括其他非矽材料系，例如但不限於：GaAs、InP、InAs、InGaAs、磷化銦鎵(InGaP)、鑽石、等等。
在晶圓100E，可蝕刻半導體層160以移除邊緣部份141中之半導體層160的非結晶部份同時保留在中央部份140中之半導體層160的結晶部份。在一實作中，例如氫氧化四甲銨(TMAH)的含氫氧化物材料可用來對半導體層160之結晶部份有選擇性地移除半導體層160的非結晶部份。
基板110與半導體層160的熱失配可大於75%，及/或在75%至200%的範圍內。熱失配可指以下方程式：(材料1的CTE減材料2的CTE)/材料2的CTEx100=熱失配百分比。例如，GaN(例如，材料1)的CTE為5.59x10-6 (每克耳文)以及矽(例如，材料2)的CTE為2.6x10-6 (每克耳文)。GaN與矽的熱失配約為115%。
圖2的橫截面圖根據一實作使用邊緣保護由晶圓製成的裝置。在一實作中，裝置200可為來自圖1A及圖1B之晶圓100的積體電路晶粒。保護膜220包括保護層220A與保護層220B，以及可各自對應至圖1A及圖1B的保護膜120、保護層120A及保護層120B。基板210可對應至圖1A及圖1B的基板110。
過渡層230包括層232、層234及層236。儘管過渡層230包括3層，然而過渡層230可包括一或多個層。在一實作中，過渡層可為緩衝工程製程的一部份以協助管理由基板210與半導體層240之熱失配造成的應力。應瞭解，在一些實作中，例如製造射頻(RF)濾波器，可不使用過渡層230。
過渡層230可為許多非矽材料中之一或多個。例如，過渡層230可為六方界面材料，其包括以下各物中之一或多個：AlN、GaN、AlGaN(例如，有不同的鋁成分)、氮化鈦鋁(TiAlN)、氮化鉿(HfN)、BN、SiC、氮化鈧(ScN)、或ZnO。在另一實施例中，過渡層230可為立方界面材料，其包括以下各物中之一或多個：砷化鋁(AlAs)、GaAs上的AlAs、磷化鎵(GaP)、或氧化鎂(MgO)。
在一實作中，過渡層230包括層232(例如，基底層)。過渡層230中之每一者可具有在說明過渡層230時提及的示範組成物中之任一。層232可具有10nm至500nm的厚度。在一些實作中，層232為孕核層(nucleation layer)，例如AlN。
在一些實作中，過渡層230的附加層，例如層234及236(例如，中介層)，可使在層232(例如，基底層)與半導體層240中之層242的成分之間有完善的成分分級(compositional grading)。在層232(例如，基底層)為AlN和半導體層240之層242為GaN的一示範實作中，層234及236使鋁隨著鎵遞增而互補遞減。可選擇各中介層的厚度以適當地補償熱應力。例如，藉由形成過渡層230至少可部份抵消矽基板因GaN結晶結構之形成而誘發的應力。在一些實作中，例如層234及層236的各中介層可在l00 nm至300 nm之間。
例如層242的半導體層240可對應至圖1A及圖1B的半導體層160。半導體層240包括層242、層244及層246。應瞭解，半導體層240可包括一或多個半導體層。
在一實作中，半導體層240可包括兩層，例如層242與層246(非層244)。層242可為GaN以及層246可為AlGaN或AlN或AlInN。半導體層240可形成GaN電晶體的GaN通道。
在另一實作中，半導體層240可包括3層，例如層242、層244及層246。層242可為n型GaN(例如，摻矽)，層244可為GaN及/或InGaN多量子井(MQW)，以及層246可為p型GaN(例如，摻鎂(Mg))。半導體層240可形成發光二極體(LED)的主動區。
圖3根據一實作圖示使用邊緣保護製成之晶圓的頂層視圖。晶圓300包括直徑310。晶圓310的直徑可為200毫米或300mm或更大。晶圓300包括斜邊330，邊緣部份320，以及中央部份340。邊緣部份可包括斜邊330且可包括從斜邊330朝向晶圓300中心的一段距離。離開斜邊300的距離(X)可為0mm到45毫米。
圖4根據一實作圖示基板的邊緣部份。晶圓400圖示邊緣部份441。邊緣部份441可包括斜邊410以及基板離斜邊410有一些距離420的部份。距離420可在0mm至45mm之間。根據一實施例，斜邊參數規格430顯示斜邊410的尺寸。應瞭解，斜邊410可具有其他尺寸。
圖5根據一實作圖示使用邊緣保護及不使用邊緣保護製成之晶圓的拉曼分布(Raman profile)。拉曼分布圖500圖示中心軸線在表示零應力狀態之零拉曼位移(zero Raman shift)(厘米-1 (cm-1 ))的曲線圖。沿著y軸正向的正拉曼位移(高於零拉曼位移)表示遞增壓縮應變，以及沿著y軸負向的負拉曼位移(低於零拉曼位移)表示遞增拉伸應變。分布514為已使用邊緣保護製成之晶圓510的拉曼分布，如至少在說明圖1A及圖1B時所述。分布512為已使用無邊緣保護製成之晶圓(未圖示)的拉曼分布。沿著分布514的點對應至晶圓510在分布514正下面的點。例如，分布514的左端對應至晶圓510的邊緣部份541A，以及分布514的右端對應至晶圓510的邊緣部份541B。雖然未圖示沒有邊緣保護的晶圓，然而沿著分布512的點可對應至晶圓(未圖示)中位置與晶圓510類似的點。
晶圓510可包括基板110與至少一半導體層，例如半導體層160。基板110可為矽基板以及半導體層160可為GaN。邊緣部份541A及541B可類似至少如在說明圖1A、圖1B及圖3時所述的邊緣部份。與分布512(無邊緣保護)比較的分布514(有邊緣保護)說明了，與製成沒有邊緣保護之可比較晶圓相比，晶圓510有遍及晶圓的較大拉伸應變。在一實作中，在離邊緣部份541A及541B有一段距離的區域550及區域551的晶圓510有在0厘米-1 (cm-1 )至-1.4(cm-1 )之間的拉伸應變。該段距離可在0至30毫米之間。製成沒有邊緣保護的類似晶圓在對應區域中可具有壓縮應變。從區域550及區域551切下的積體電路晶粒可具有如以上在說明區域550及區域551時所述的類似拉伸應變分布。
圖6為根據一實作之晶圓製程的流程圖。應瞭解，以下可描述圖1A至5的特徵以協助圖解說明方法600。方法600可根據數個操作進行。應瞭解，方法600可用任何順序進行且可包括相同、更多或更少個操作。應瞭解，方法600可用半導體製造設備或製造工具中的一或多個片段完成。
方法600在操作605以在晶圓100之基板110的裝置側111及非裝置側112上形成保護層(例如，保護層120A)開始。在操作610，在基板110的裝置側111上形成阻劑層130。在操作615，移除基板110之中央部份140的阻劑層130同時保留在基板110之邊緣部份141中的阻劑層130A及130B。在操作620，移除基板110之中央部份140的保護層120A同時保留在基板110之邊緣部份141中的保護層120A。阻劑層130A及130B有助於遮罩在邊緣部份141的保護層120A。在操作625，移除基板110邊緣部份141中的阻劑層130A及130B。在操作630，於保護層120A在邊緣部份141中時，在中央部份140中形成半導體層160。至少參考圖1A及圖1B可描述方法600的附加細節。
圖7根據數個實作圖示中介層。中介層700可為用來橋接第一基板702與第二基板704的中介基板。第一基板702，例如，可為積體電路晶粒。第二基板704，例如，可為記憶體模組，電腦主機板，或另一積體電路晶粒。在一實作中，第一基板702可為在說明圖2時提及的積體電路晶粒。一般而言，中介層700的目的是要使連接擴展成較寬的間距或重新路由連接到不同的位置。例如，中介層700可使積體電路晶粒耦合至隨後可耦合至第二基板704的球柵陣列(BGA)706。在一些實作中，第一、第二基板702/704附接至中介層700的相對兩側。在其他實作中，第一、第二基板702/704附接至中介層700的同一側。在其他實作中，用中介層700使3個或更多基板互連。
中介層700可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料或例如聚亞醯胺的聚合物材料形成。在其他實作中，該中介層可由替代剛性或撓性材料形成，可包括與上述使用於半導體基板者相同的材料，例如矽、鍺、及其他III-V族及IV族材料。
該中介層可包括金屬互連件708與通孔710，包括但不限於：矽穿孔(TSV)712。中介層700更可包括：嵌入式裝置714，包括被動及主動裝置兩者。此類裝置包括但不限於：電容器、去耦合電容器、電阻器、電感器、熔線、二極體、轉換器、感測器及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及MEMS裝置的較複雜裝置也可使用於中介層700上。
根據一或多個實作，揭示於本文的設備或方法可使用於中介層700的製造。
圖8為根據本揭示內容之實作建立的運算裝置。運算裝置800可包括許多組件。在一實作中，該等組件附接至一或多個主機板。在替代實作中，這些組件中之一些或所有製作於系統單晶片(SoC)晶粒上，例如使用於行動裝置的SoC。運算裝置800中的組件包括但不限於：積體電路晶粒802與至少一通訊邏輯單元808。在一些實作中，通訊邏輯單元808製作於積體電路晶粒802內，然而在其他實作中，通訊邏輯單元808製作於黏貼至與積體電路晶粒802共享或電子耦合之基板或主機板的個別積體電路晶片中。積體電路晶粒802可包括CPU 804以及常用作快取記憶體的晶粒上記憶體806，它可由例如嵌入式DRAM(eDRAM)、SRAM、或自旋轉移力矩記憶體(STT-MRAM)的技術提供。應瞭解，在數個實作中，積體電路晶粒802可包括較少的元件(例如，沒有處理器804及/或晶粒上記憶體806)或除處理器804及晶粒上記憶體806以外的附加元件。在一實施例中，積體電路晶粒802可為有或沒有處理器804及/或晶粒上記憶體806的LED。在另一實施例中，積體電路晶粒802可為有或沒有處理器804及/或晶粒上記憶體806的HV電路。在又一實施例中，積體電路晶粒802可為專用於射頻應用的電路，可包括收發器、射頻放大器、射頻濾波器及/或其他附加電路(有或沒有處理器804及/或晶粒上記憶體806)。在另一實施例中，積體電路晶粒802可包括未描述於本文的一些或所有元件，以及包括附加元件。
運算裝置800可包括可或不物理及電氣耦合至主機板或製作於SoC晶粒內的其他組件。這些其他組件包括但不限於：揮發性記憶體810(例如，DRAM)，非揮發性記憶體812(例如，ROM或快閃記憶體)，圖形處理單元814(GPU)，數位訊號處理器816，密碼處理器842(例如，執行在硬體內之密碼演算法的特殊處理器)，晶片組820，至少一天線822(在一些實作中，可使用兩個或更多天線)，顯示器或觸控螢幕顯示器824，觸控螢幕控制器826，電池828或其他電源，功率放大器(未圖示)，穩壓器(未圖示)，全球定位系統(GPS)裝置828，羅盤830，動作共處理器或感測器832(可包括加速度計、陀螺儀及羅盤)，麥克風(未圖示)，揚聲器834，相機836，使用者輸入裝置838(例如，鍵盤、滑鼠、觸控筆及觸控墊)，以及大容量儲存裝置840(例如，硬式磁碟機、光碟(CD)、數位光碟(DVD)等等)。運算裝置800更可加入未描述於本文的傳輸、電信或無線電機能。在一些實作中，運算裝置800包括用來藉由調變及放射在空氣或空間中之電磁波在一段距離之間通訊的無線電。在其他實作中，運算裝置800包括用來藉由調變及放射在空氣或空間中之電磁波在一段距離之間通訊的發放器與接收器(或收發器)。
通訊邏輯單元808致能用於傳輸資料進出運算裝置800的無線通訊。用語「無線」及其衍生詞可用來描述通過非固體媒體可利用調變電磁輻射來溝通資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語不意謂相關裝置不包含任何接線，然而在一些實作中，它們可能沒有。通訊邏輯單元808可實作許多無線標準或協定中之任一，包括但不限於：Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、紅外線(IR)、近距離通訊(NFC)、藍芽、彼等之衍生物、以及指定作為3G、4G、5G及以上的任何其他無線協定。運算裝置800可包括多個通訊邏輯單元808。例如，第一通訊邏輯單元808可專用於較短程的無線通訊，例如Wi-Fi、NFC及藍芽，以及第二通訊邏輯單元808可專用於較長程的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
運算裝置800的理器804(也被稱為處理裝置)包括根據本揭示內容之實作形成的一或多個裝置，例如電晶體、射頻濾波器或LED。用語「處理器」或「處理裝置」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成可存入暫存器及/或記憶體之其他電子資料的任何裝置或裝置之一部份。
通訊邏輯單元808也可包括根據本揭示內容之實作形成的一或多個裝置，例如電晶體、射頻濾波器或LED。
在其他實作中，運算裝置800內的另一組件可包含根據本揭示內容之實作形成的一或多個裝置，例如電晶體、射頻濾波器或LED。
在各種實作中，運算裝置800可為膝上電腦、連網電腦、筆記型電腦、超輕薄筆電、智慧型手機、智障型手機(dumbphone)、平板電腦、平板電腦/膝上混合機、個人數位助理(PDA)、超行動型個人電腦(ultra mobile PC)、行動電話、桌上電腦、伺服器、列表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他實作中，運算裝置800可為處理資料的任何其他電子裝置。
本揭示內容之圖示實作的以上說明，包括描述於發明摘要的，非旨在窮盡或將本揭示內容限制於所揭示的確切形式。儘管在此為了圖解說明描述本揭示內容的特定實作及其實施例，然而熟諳此藝者會明白，在本揭示內容的範疇內仍有各種等效修改。
各種操作作為多個離散操作描述，接著，以最有助於了解本揭示內容的方式描述，不過，描述的順序不應被視為暗示這些操作必定有順序相依性。特別是，這些操作不需要以說明的順序進行。
如使用於本文的用語「上面」、「下面」、「在…之間」及「在…上」係指一材料層或組件相對於其他層或組件的相對位置。例如，設置於另一層上面或下面的一層可直接接觸該另一層或可具有一或多個中介層。此外，設置在兩層之間的一層可直接接觸這兩層或可具有一或多個中介層。對比之下，在第二層「上」的第一層係與該第二層直接接觸。同樣，除非另有明示，設置在兩個特徵之間的一特徵可與毗鄰特徵直接接觸或可具有一或多個中介層。
本揭示內容的實作可形成或實施於基板上，例如半導體基板。在一實作中，半導體基板可為使用塊矽或絕緣體上覆矽子結構形成的結晶基板。在其他實作中，半導體基板可使用可能結合或不結合矽的替代材料形成，包括但不限於：鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或IV族材料的其他組合。儘管在此描述可形成基板的幾個材料實施例，可用作基礎供半導體裝置建立於其上的任何材料都落在本揭示內容的精神及範疇內。
在基板上可製作多個電晶體，例如金屬氧化物半導體場效電晶體(MOSFET或僅為數個MOS電晶體)。在本揭示內容的各種實作中，MOS電晶體可為平面電晶體、非平面電晶體或兩者之組合。非平面電晶體包括FinFET電晶體，例如雙閘極電晶體與三閘極電晶體，以及圍繞或全周式閘極電晶體，例如碳奈米帶及奈米線電晶體。雖然描述於本文的實作可只用平面電晶體圖解說明，然而應注意，使用非平面電晶體也可實施本揭示內容。
各MOS電晶體包括由至少兩層形成的閘極堆疊，閘極介電層及閘極電極層。該閘極介電層可包括一層或由數層組成的堆疊。該一或多個層可包括氧化矽、二氧化矽(SiO2 )及/或高k介電材料。該高k介電材料可包括例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮及鋅的元素。可使用於閘極介電層的高k材料實施例包括但不限於：氧化鉿，矽酸鉿氧化合物(hafnium silicon oxide)，氧化鑭，鋁酸鑭(lanthanum aluminum oxide)，氧化鋯，矽酸鋯氧化合物，氧化鉭，氧化鈦，鋇鍶鈦氧化物(barium strontium titanium oxide)，鋇鈦氧化物，鍶鈦氧化物，氧化釔，氧化鋁，鉛鈧鉭氧化物，以及鉛鋅鈮酸鹽(lead zinc niobate)。在一些實作中，閘極介電層可實施退火製程以在使用高k材料時改善它的品質。
閘極電極層形成於閘極介電層上可由至少一P型功函數金屬或N型功函數金屬構成，這取決於該電晶體是PMOS還是NMOS電晶體。在一些實作中，閘極電極層可由兩個或更多金屬層的堆疊構成，其中一或多個金屬層為功函數金屬層以及至少一金屬層為填充金屬層(fill metal layer)。可包括用於其他目的的其他金屬層，例如阻障層。
對於PMOS電晶體，可使用於閘極電極的金屬包括但不限於：釕、鈀、鉑、鈷、鎳及例如氧化釕的導電金屬氧化物。P型金屬層會致能形成有約4.9 eV至約5.2 eV之功函數的PMOS閘極電極。對於NMOS電晶體，可使用於閘極電極的金屬包括但不限於：鉿、鋯、鈦、鉭、鋁、該等金屬之合金、以及該等金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、以及碳化鋁。N型金屬層會致能形成有約3.9 eV至約4.2 eV之功函數的NMOS閘極電極。
在一些實作中，在沿著源極-通道-汲極方向觀看電晶體的剖面時，閘極電極可由「U」形結構構成，其包括底部實質平行於基板表面和與基板正面實質垂直的兩個側壁部份。在另一實作中，形成閘極電極的金屬層中之至少一者可僅為實質平行於基板正面以及不包括與基板正面實質垂直之側壁部份的平面層。在本揭示內容的其他實作中，閘極電極可由U形結構與平面非U形結構的組合構成。例如，閘極電極可由形成於一或多個平面非U形層上面的一或多個U形金屬層構成。
在本揭示內容的一些實作中，在閘極堆疊托住閘極堆疊的相對兩側上可形成一對側壁間隔體。該等側壁間隔體可由例如氮化矽、氧化矽、碳化矽、摻硼氮化矽及氮氧化矽的材料形成。用於形成側壁間隔體的製程為本技藝所習知且一般包括沉積及蝕刻製程步驟。在替代實作中，可使用多對間隔體，例如，在閘極堆疊的相對兩側上可形成兩對、三對、或四對側壁間隔體。
在數個實作中，源極與汲極區形成於在鄰近各MOS電晶體之閘極堆疊的基板內。使用植入/擴散製程或者是蝕刻/沉積製程可形成源極與汲極區。在前一製程中，例如硼、鋁、銻、磷或砷的摻雜物可離子植入於基板中以形成源極與汲極區。激活摻雜物且造成它們進一步擴散至基板中的的退火製程通常在離子植入製程後。在後一製程中，可首先蝕刻基板以在源極與汲極區的位置處形成凹部。然後，可實施磊晶沉積製程以用用來製造源極與汲極區的材料填滿凹部。在一些實作中，可使用例如矽鍺或碳化矽的矽合金製成源極與汲極區。在一些實作中，經磊晶沉積的矽合金可原位摻雜例如硼、砷或磷的摻雜物。在其他實作中，使用例如鍺或III-V族材料或合金的一或多個替代半導體材料，可形成源極與汲極區。在其他實作中，一或多個層金屬及/或金屬合金可用來形成源極與汲極區。
在其他實作中，可沉積一或多個層間電介質(ILD)於MOS電晶體上。可用習知可應用於積體電路結構的介電材料形成該等ILD層，例如低k介電材料。可使用的介電材料實施例包括但不限於：二氧化矽(SiO2 )，摻碳氧化物(CDO)，氮化矽，例如全氟環丁烷(perfluorocyclobutane)或聚四氟乙烯的有機聚合物，氟矽酸鹽玻璃(FSG)，以及例如倍半矽氧烷(silsesquioxane)、矽氧烷或有機矽酸鹽玻璃的有機矽酸鹽。該等ILD層可包括孔洞或氣隙以進一步減少它們的電介質常數。
100、100A-100F、300、400、510‧‧‧晶圓
110、210‧‧‧基板
111‧‧‧裝置側
112‧‧‧非裝置側
113、330、410‧‧‧斜邊
120‧‧‧保護膜
120A、120B‧‧‧保護層
130、130A、130B‧‧‧阻劑層
140、340‧‧‧中央部份
141、320、441、541A、541B‧‧‧邊緣部份
160、240‧‧‧半導體層
200‧‧‧裝置
220‧‧‧保護膜
220A、220B‧‧‧保護層
230‧‧‧過渡層
232、234、236、242、244、246‧‧‧層
310‧‧‧直徑
420‧‧‧距離
430‧‧‧斜邊參數規格
500‧‧‧拉曼分布圖
512、514‧‧‧分布
550、551‧‧‧區域
600‧‧‧方法
605-630‧‧‧操作
700‧‧‧中介層
702‧‧‧第一基板
704‧‧‧第二基板
706‧‧‧球柵陣列(BGA)
708‧‧‧金屬互連件
710‧‧‧通孔
712‧‧‧矽穿孔(TSV)
714‧‧‧嵌入式裝置
800‧‧‧運算裝置
802‧‧‧積體電路晶粒
804‧‧‧CPU/處理器
806‧‧‧晶粒上記憶體
808‧‧‧通訊邏輯單元/通訊晶片(s)
810‧‧‧揮發性記憶體
812‧‧‧非揮發性記憶體
814‧‧‧圖形處理單元/GPU
816‧‧‧數位訊號處理器/DSP
820‧‧‧晶片組
822‧‧‧天線
824‧‧‧觸控螢幕顯示器
826‧‧‧觸控螢幕控制器
828‧‧‧全球定位系統裝置/GPS
828‧‧‧電池
830‧‧‧羅盤
832‧‧‧動作共處理器或感測器/動作感測器
834‧‧‧揚聲器
836‧‧‧相機
838‧‧‧(使用者)輸入裝置
840‧‧‧大容量儲存裝置
842‧‧‧密碼處理器
描述於本文的本揭示內容用附圖舉例說明而不是限制。為使描述簡潔及圖示清楚，圖中元件不一定按比例繪製。例如，為求清楚，誇大有些元件相對於其他元件的尺寸。此外，若合適，附圖中重覆使用相同的元件符號以表示對應或類似的元件。
圖1A及圖1B根據一實作圖示使用邊緣保護的晶圓製程。
圖2的橫截面圖根據一實作圖示由使用邊緣保護之晶圓製成的裝置。
圖3的頂層視圖根據一實作圖示使用邊緣保護製成的晶圓。
圖4根據一實作圖示基板的邊緣部份。
圖5根據一實作圖示使用邊緣保護及不使用邊緣保護製成之晶圓的拉曼分布。
圖6根據一實作圖示晶圓製程的流程圖。
圖7圖示根據數個實作的中介層。
圖8為根據本揭示內容之實作建立的運算裝置。
300‧‧‧晶圓
310‧‧‧直徑
320‧‧‧邊緣部份
330‧‧‧斜邊
340‧‧‧中央部份

Claims (20)

  1. 一種製造晶圓的方法，該方法包含下列步驟： 在該晶圓之一基板的一裝置側及一非裝置側上形成一保護層； 將在該基板之該裝置側的一中央部份的該保護層移除，且保留在該基板之一邊緣部份上的該保護層；以及 於該保護層在該基板之該邊緣部份上時，在該基板之該裝置側的該中央部份上形成一半導體層。
  2. 如請求項1之製造晶圓的方法，其中，於該保護層在該基板之該邊緣部份上時，在該基板之該裝置側的該中央部份上形成一半導體層的步驟包含： 在於該基板之該裝置側的該中央部份上以及於在該基板之該邊緣部份中之該保護層的至少一部份上生成該半導體層，其中，在該中央部份上的該半導體層為結晶體以及在該邊緣部份之該保護層的該至少一部份上的該半導體層為非結晶體；並且 蝕刻該半導體層以移除該非結晶半導體層且保留該結晶半導體層。
  3. 如請求項1之製造晶圓的方法，其中，該半導體層與該基板之熱膨脹係數（CTE）的失配係大於75%。
  4. 如請求項1之製造晶圓的方法，其中，該半導體層包含一III族氮化物（III-N）材料。
  5. 如請求項1之製造晶圓的方法，其中，該半導體層包含氮化鎵（GaN)。
  6. 如請求項1之製造晶圓的方法，其中，該保護層包含氮化矽或二氧化矽中之至少一者。
  7. 如請求項1之製造晶圓的方法，該方法進一步包含下列步驟： 在該基板之該裝置側的該中央部份上形成一或多個附加半導體層，其中，該一或多個半導體層包含一III族氮化物（III-N）。
  8. 如請求項1之製造晶圓的方法，該方法進一步包含下列步驟： 在形成該半導體層之前，在該基板之該裝置側的該中央部份上形成一或多個過渡層。
  9. 如請求項1之製造晶圓的方法，其中，該晶圓具有大於等於200毫米（mm）的直徑。
  10. 一種積體電路晶粒，其包含： 一基板； 設置於該基板之一非裝置側上的一保護層；以及 設置於該基板之一裝置側上的一半導體層，其中，該半導體層包含一III族氮化物（III-N）材料。
  11. 如請求項10的積體電路晶粒，其中，該半導體層包含氮化鎵（GaN）。
  12. 如請求項10的積體電路晶粒，其中，該半導體層與該基板之熱膨脹係數（CTE）的失配係大於75%。
  13. 如請求項10的積體電路晶粒，其進一步包含： 設置於該基板之該裝置側上的一或多個附加半導體層，其中，該一或多個附加半導體層包含該III-N材料。
  14. 如請求項10的積體電路晶粒，其中，該保護層包含氮化矽或二氧化矽中之至少一者。
  15. 一種半導體晶圓，其包含： 具有一裝置側及一非裝置側的一基板； 僅在該基板之該非裝置側上與在一邊緣部份內而設置該基板上的一保護層；以及 在該基板之該裝置側的一中央部份上的一半導體層，其中，該半導體層包含一III族氮化物（III-N）材料。
  16. 如請求項15的半導體晶圓，其中，該半導體層包含氮化鎵（GaN）。
  17. 如請求項15的半導體晶圓，其進一步包含： 設置於該基板之該裝置側上的一或多個附加半導體層，其中，該一或多個附加半導體層包括該III-N材料。
  18. 如請求項15的半導體晶圓，其進一步包含： 插入該基板與該半導體層之間的一或多個過渡層。
  19. 如請求項15的半導體晶圓，其中，該半導體層與該基板之熱膨脹係數（CTE）的失配係大於75%。
  20. 如請求項15的半導體晶圓，其中，該晶圓鄰近該邊緣部份的一區域具有0厘米-1 (cm-1 )至-1.4(cm-1 )之間的一拉曼位移。
TW106104415A 2016-03-30 2017-02-10 用於無裂痕材料生成之晶圓邊緣保護的技術 TW201801244A (zh)

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