TW202205358A - 使用矽替換的非平面矽鍺電晶體之製造技術 - Google Patents

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志宏 魏
傑克 Ｔ 喀瓦里洛斯
古陸米 布奇
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美商英特爾公司
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Abstract

本文所描述者為具有使用矽替換所製造之非平面SiGe電晶體的IC裝置。如本文所述之矽替換係指：在一支撐結構(例如，一基體、一晶圓、一晶片、或一晶粒)上方提供用於一非平面電晶體之一通道本體，其中該通道本體包括矽；在該通道本體之至少一部分上方提供包括鍺的一包覆層；以及進行該通道本體之退火，使得至少一些鍺擴散至該通道本體中。若該電晶體為一FinFET電晶體，則該通道主體為一鰭片，且若該電晶體為以奈米帶為基的電晶體，則該通道主體為一奈米帶或一奈米線。使用矽替換製造非平面SiGe電晶體有利地允許在一單個支撐結構上形成具有矽及SiGe電晶體兩者之IC裝置。

Description

使用矽替換的非平面矽鍺電晶體之製造技術
本揭露內容大體上係關於半導體元件之領域，且更特定言之，係關於具有非平面架構且含有矽及鍺作為通道材料之場效電晶體(FET)。
一FET，例如金屬氧化物半導體(MOS) FET (MOSFET)，係為三端子裝置，其包括源極、汲極及閘極端子，且使用電場來控制流過該裝置的電流。FET通常包括半導體通道材料之通道本體、設於該通道材料中之一源極區及一汲極區、及包括至少一閘極電極材料且亦可包括一閘極介電材料的一閘極堆疊，該閘極堆疊設置於該源極區與該汲極區之間的該通道材料之一部分上方。
近來，具有非平面架構之FET，諸如FinFET(亦有時稱為「包繞式閘極電晶體」或「三閘極電晶體」)及奈米帶/奈米線電晶體(亦有時稱為「全包圍式閘極電晶體」)，已廣泛地探討為具有平面架構之電晶體的替代方案。
將鍺引入一矽通道本體以建造一矽鍺通道本體可增加電晶體裝置中的電荷載體之移動性並允許製造P型MOS (PMOS)電晶體。然而，在同一基體上，例如在相同大塊矽基體上，於非平面架構中製造具有矽通道N型MOS (NMOS)電晶體及矽鍺通道PMOS電晶體兩者之互補MOS (CMOS)積體電路(IC)裝置，為具有挑戰性的。
於本發明的一個態樣中，揭示一種積體電路(IC)結構，其包含：一鰭片，其延伸遠離一基部，在靠近該鰭片之一部分的側壁之鍺(Ge)的濃度係至少2倍高於在該鰭片之該部分的一中間部中之Ge的濃度。
為了例示包括使用本文所擬矽替換所製造之非平面SiGe電晶體的IC結構之目的，首先理解可發生於此類裝置中之現象可能為有用的。以下基本資訊可被視為可由此恰當地解釋本揭示內容之基礎。此等資訊僅出於解釋的目的而提供，且據此，不應以任何方式在解讀上限制本揭示內容及其可能應用之廣泛範圍。雖然以下描述中之一些可提供用於經實現為FinFET或奈米帶電晶體的電晶體之範例，但本揭示內容之實施例係同等地可適用於利用諸如奈米線或奈米梳電晶體之其他奈米線架構之電晶體的電晶體配置。
如上所述，近來，具有非平面架構之FET，諸如FinFET及奈米帶電晶體，已被廣泛地探討為具有平面架構之電晶體的替代物。
在一FinFET中，成形為一鰭片的一半導體結構遠離一基部(例如，自半導體基體)延伸，且一閘極堆疊包繞該鰭片之上部部分(亦即，離基部最遠之部分)，潛在地在該鰭片之3側上形成一閘極。閘極堆疊包繞的鰭片之部分稱為FinFET之「通道」或「通道部分」。該通道部分的半導體材料通常被稱為該電晶體的「通道材料」。源極區及汲極區設置於該鰭片中、在該閘極堆疊之相對側上，分別形成FinFET之源極及汲極。
在一奈米帶電晶體中，閘極堆疊可設置於被稱為「奈米帶」之長形半導體結構的一部分周圍，潛在地在奈米帶之全部側上形成一閘極。奈米帶電晶體之「通道」或「通道部分」為閘極堆疊包繞的奈米帶之部分。源極區及汲極區設置於該奈米帶中、在該閘極堆疊之各側上，分別形成一奈米帶電晶體之源極及汲極。在一些設定中，用語「奈米帶」已被用來描述具有矩形橫向截面(亦即，呈垂直於該結構之縱向軸之一平面的橫截面)的一長形半導體結構，而用語「奈米線」已被用來描述一相似結構但具有圓形橫向截面者。用語「奈米梳電晶體」已用於描述類似於一奈米帶電晶體的一電晶體，因為其使用如上所述的一奈米帶，但是其中閘極堆疊僅設置於奈米帶4側中之3者上，潛在地在奈米帶的3側上形成一閘極。在下文中，用語「奈米帶為基的電晶體」被使用來指下列之任一者：一奈米帶電晶體、一奈米線電晶體、一奈米梳電晶體、或者一諸如一奈米帶、奈米線、或奈米梳電晶體但具有任何幾何(例如，卵形、或具有圓角的一多邊形)的橫向截面之電晶體。
在同一基體上，例如在相同大塊矽基體上，製造具有非平面矽(Si)通道NMOS電晶體(在本文中稱為「Si電晶體」)及非平面SiGe通道PMOS電晶體(在本文中稱為「SiGe電晶體」)兩者之CMOS裝置，為具有挑戰性的。以奈米帶電晶體作為一範例，有時，具有Si通道奈米帶電晶體及SiGe通道奈米帶電晶體兩者之CMOS裝置的製造需要就製造Si通道及SiGe通道電晶體使用不同基體。其他時候，需要就NMOS電晶體(即Si電晶體)及PMOS電晶體(即SiGe電晶體)使用差分堆疊。通常這些差分堆疊需要用於形成它們的不同起始基體及不同磊晶程序，增加了設計複雜度及製造成本。此外，使用習知技術所形成之Si通道及SiGe通道奈米帶通常就NMOS及PMOS電晶體導致奈米帶不同高度，造成例如在此等結構之囊封、蝕刻、金屬化或封裝方面有進一步的挑戰。
本文描述的是具有使用矽替換所製造之非平面SiGe電晶體的IC結構/裝置。一般而言，本文所述之矽替換，一種亦可稱為一「矽替換縮結技術」之程序，意指為在一支撐結構(例如一基體、一晶圓、一晶片或一晶粒)上方提供用於一非平面電晶體之一通道本體，該通道本體包括矽；在該通道本體之至少一部分上方提供包括鍺之一包覆層(例如該包覆層可採一富含Ge之SiGe材料的形式)；以及將該通道本體退火，使得該包覆層之鍺中之至少一些擴散進入該通道本體。在本揭示內容之情境中，若電晶體為FinFET電晶體，則通道本體為鰭片，且若電晶體為奈米帶為基的電晶體(即一奈米帶電晶體、奈米線電晶體或奈米梳電晶體)，則通道本體為奈米帶或奈米線。在矽替換後，可移除該包覆層(其可由於退火已實質變成氧化物)。使用矽替換製造非平面SiGe電晶體有利地允許以相較於先前技術實行方式較不複雜且不昂貴之方式，形成在一單個支撐結構上具有矽及SiGe電晶體兩者之IC結構。
雖然本文中參考奈米帶電晶體提供一些描述，這些描述同等可應用於諸如奈米線電晶體、奈米梳電晶體或FinFET之外的其他非平面FET之任何以奈米帶為基之電晶體的實施例，例如，應用於奈米帶電晶體、奈米線電晶體、或者諸如奈米帶、奈米線、或奈米梳但具有任何幾何(例如，卵形、或具有圓角之多邊形)之橫截面的電晶體。
本揭示內容之結構、封裝體、方法、裝置及系統中之每一者可具有若干創新態樣，其中並無單個者單獨負責本文所揭示之所有所欲屬性。本說明書中描述之標的物之一或多個實行方式之細節係於以下描述及隨附圖式中論述。
在以下詳細說明中，會使用熟習此項技術者傳達其工作要旨給其他熟習此項技術者所常使用的用語來描述例示性實行方式的各種態樣。舉例而言，一些描述可提及一特定源極(S)或汲極(D)區或接點為一源極區/接點或一汲極區/接點。然而，除非另外指明，否則一電晶體之哪個區/接點被視為源極區/接點、哪個區/接點被視為汲極區/接點並不重要，因為在某些操作條件下，源極及汲極之標指通常為可互換的。因此，本文提供之說明可使用一「S/D區/接點」之用語來指該區/接點可以是一源極區/接點、或一汲極區/接點。在另一範例中，用語「高k介電質」係指具有比氧化矽更高之介電常數(k)之材料，而用語「低k介電質」係指比起氧化矽具有一較低k之材料。若使用時，用語「氧化物」、「碳化物」、「氮化物」等表示分別包含氧、碳、氮等之化合物。用語「實質地」、「靠近」、「大略」、「接近」及「大約」通常指基於本文所述或此技術領域所知之一特定值之背景下在一目標值之+/- 20%內。類似地，表示各種元件之方位的用語，例如，「共平面」、「垂直」、「正交」、「平行」或在該等元件間之任一其他角度，通常指在依據本文所述或此技術領域所知之一特定值範圍的一目標值之+/- 5-20%內。
在本揭示內容中，用語「連接」可用來描述連接的事物之間的一直接電氣或磁性連接，而沒有任何中間裝置，而用語「耦接」可用來描述連接的事物之間的一直接電氣或磁性連接、或透過一或多個被動或主動中間裝置的一間接連接。用語「電路」可用於描述配置來彼此合作以提供一所欲功能之一或多個被動及/或主動組件。本文中所使用之用語「在...上方」、「在...下方」、「在...之間」及「在...上」指一材料層或組件相對於其他層或組件之一相對位置。例如，設置於另一層上方或下方之一個層可為與該其他層直接接觸或可具有一或多個居間層。此外，設置於兩層之間的一層可直接接觸該等兩層、或可具有一或多個居間層。對比而言，「在」第二層「上」之第一層與該第二層直接接觸。同樣地，除非另外明確說明，設置在兩個特徵之間之一特徵可與該等相鄰特徵直接接觸或可具有一或多個居間層。
為了本揭示之目的，短語「A及/或B」表示(A)、(B)、或(A和B)。為了本揭示之目的，短語「A、B、及/或C」表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B、和C)。用語「在…之間」在參考量測範圍使用時，係包括量測範圍之端點。在本文中使用時，注記「A/B/C」意謂(A)、(B)、及/或(C)。
描述可使用短語「在一實施例中」或「在實施例中」，其各自可指一或多個相同或不同的實施例。並且，用語「包含」、「包括」、「具有」及其類似者，如相關於本揭示內容之實施例所使用，係為同義的。本揭示內容會使用基於透視的描述，諸如「上方」、「下方」、「頂部」、「底部」、以及「側面」；此類描述係用來方便於論述，並非意欲限制所述實施例之應用。隨附圖式未必按比例繪製。除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件，僅指示正在提及類似物件之不同例項，且並非意欲暗示如此描述之物件在時間上、空間上、排名上抑或任何其他方式必須以給定的序列。
在以下詳細說明中，參考形成其一部分之附圖，而且其中係以例示方式來展示可實行之實施例。要瞭解的是，可利用其他實施例並且可作出結構上或邏輯上變化而不會脫離本揭示內容之範圍。因此，以下詳細說明不應被採以一限制意義。為方便起見，若有以不同字母標示之圖式集合，例如圖2A-2D，此一集合在本文中可用無字母之方式提及，例如稱為「圖2」。
在該等圖式中，本文所述各種裝置及總成之範例結構的一些示意例示可用精確直角及直線顯示，但應理解的是，此等示意例示可未反映真實程序限制，其可造成當任一本文所述結構使用例如掃描式電子顯微鏡(SEM)影像或穿透式電子顯微鏡(TEM)影像檢查時，形貌特徵並非看起來如此「理想」。在該等真實結構之影像中，亦可看到可能的加工缺陷，例如：材料之非完美直線邊緣；錐形通孔或其他開口；角部不慎圓化或不同材料層之厚度偏差；在結晶區域內之偶發的螺旋錯位、邊緣錯位或其組合；及/或單原子或原子團之偶發的錯位缺陷。可能有未列舉於此但在裝置製造領域內是常見的其他缺陷。
各種操作可用最有助於理解所請求標的之方式，描述成依序進行之多個分立的動作或操作。然而，所描述之順序不應解讀為暗示此等操作必須依照該順序。特定而言，可不按所呈順序進行此等操作。所述操作可用與所述實施例不同之順序執行。在另外的實施例中，可執行各種附加操作及/或可省略所述操作。
如本文描述的具有使用矽替換所製造之一或多個非平面SiGe電晶體的各種電晶體配置及IC結構，可在與IC相關聯的一或多個組件中或與之關聯而實行，或/及可在各種此等組件之間實行。在各種實施例中，與IC相關聯之組件包括例如電晶體、二極體、電源、電阻器、電容器、電感器、感測器、收發器、接收器、天線等。與IC相關聯之組件可包括安裝在IC上或連接至IC者。IC可為類比或數位並且可用於許多應用中，諸如微處理器、光電器件、邏輯塊、音訊放大器等，取決於與IC相關聯之組件。IC可用作為於一電腦中執行一或多種相關功能的一晶片組之部分。 範例FinFET
圖1為根據本揭示內容之一些實施例的一範例FinFET 100的透視圖。FinFET 100例示如本文所描述之使用矽替換所製造的一非平面SiGe電晶體之範例結構。例如具有諸如FinFET 100之電晶體的複數個鰭片可用來提供一具有使用矽替換在一單個支撐結構上整合有矽FinFET及矽鍺FinFET的IC結構，如參考圖2A-2D、圖3及圖4A-4J所描述。圖1中所示之FinFET 100意欲展示其中之一些組件之相對布置。在各種實施例中，FinFET 100或其部分可包括未例示的其他組件(例如，任何其他材料，諸如例如間隔件材料，包圍FinFET 100之閘極堆疊、對FinFET 100之S/D區的電氣接點等)。
如圖1中所示，FinFET 100可提供於一基部102之上方，其中用語「基部」可指其上可構建一電晶體的任何適合的支撐結構，例如基體、晶粒、晶圓或晶片。亦如圖1中所示，FinFET 100可包括遠離基部102延伸的一鰭片104。鰭片104之最接近於該基部102的一部分可藉由絕緣體材料106包封，通常稱為「淺溝槽隔離」(STI)。鰭片104之藉由STI 106包封於其側面上的該部分通常稱為一「鰭片部分」或簡單地稱為一「子鰭片」。如圖1中進一步所示，包括至少一層之閘極電極材料112及任擇地一層之閘極介電質110的一閘極堆疊108，可被提供於鰭片104之剩餘上部部分的頂部及側面上方(例如，STI 106上方且未為STI 106包封的部分)，因此包繞鰭片104之最上部部分。閘極堆疊108所包繞的鰭片104之該部分可稱為鰭片104之一「通道部分」，因為此為在FinFET 100之操作期間一傳導性通道可形成之處。鰭片104之通道部分係鰭片104之作用區的一部分。一第一S/D區域114-1及一第二S/D區域114-2(亦通常稱為「擴散區域」)係設置在閘極堆疊108之相對側上，形成FinFET 100之源極與汲極端子。
一般而言，本揭示內容之實行方式可在一支撐結構上形成或進行，諸如由包括例如N型或P型材料系統的半導體材料系統組成的一半導體基體。在一實行方式中，半導體基體可為使用一大塊矽或一絕緣體上矽子結構所形成之一結晶基體。於其他實行方式中，該半導體基體可以使用替代材料形成，該替代材料可以或可不與矽組合，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵，或III-V族、II-VI族、或IV族材料之其他組合。雖然本文描述了可形成基體之材料的一些範例，但是可作為可構建如本文所述使用矽替換所製造之一或多個非平面SiGe電晶體於其上之基礎的任何材料都落入本揭示內容的精神及範圍內。在各種實施例中，基部102可包括提供用於形成FinFET 100之一適合表面的任何此等基體材料。
如圖1中所示，鰭片104可延伸遠離基部102且可實質上垂直於基部102。鰭片104可包括一或多個半導體材料，例如半導體材料的堆疊，使得鰭片之最上部部分(即，藉由閘極堆疊108包封的鰭片104之部分)可充當FinFET 100之通道區。因此，如本文所使用，用語電晶體之「通道材料」可指鰭片104之此等最上部部分，或更通常，指可在電晶體之操作期間於其中形成一在源極與汲極區之間的傳導性通道的一或多個半導體材料之任何部分。
如圖1所示，STI材料106可包封鰭片104之側面。藉由STI 106所包封之鰭片104的一部分形成一子鰭片。在各種實施例中，STI材料106可為一低k或高k介電質，包括但不限於諸如鉿、矽、氧、氮、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮及鋅之元素。可用於STI材料106中之介電材料的進一步範例可包括但不限於氮化矽、氧化矽、二氧化矽、碳化矽、摻碳氮化矽、氧氮化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉭、氧化鉭矽、氧化鉛鈧鉭及鈮酸鉛鋅。
在鰭片104之子鰭片部分上方，閘極堆疊108可包繞鰭片104，如圖1中所示。特定而言，閘極介電質110可包繞鰭片104之最上部部分，且閘極電極112可包繞閘極介電質110。鰭片104之通道部分與鰭片104之子鰭片部分之間的介面係位於閘極電極112結末之處附近。
閘極電極112可包括一或多個閘極電極材料，其中該閘極電極材料之選擇可取決於FinFET 100是否為一PMOS電晶體或一NMOS電晶體。就一PMOS電晶體而言，可用於閘極112之不同部分中的閘極電極材料可包括但不限於釕、鈀、鉑、鈷、鎳、及傳導金屬氧化物(譬如，氧化釕)。就一NMOS電晶體而言，可用於閘極電極112之不同部分中的閘極電極材料包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬之合金、以及這些金屬之碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁)。在一些實施例中，閘極電極112可包括有複數個閘極電極材料之一堆疊，其中該堆疊中零個或更多個材料係功函數(WF)材料且該堆疊之至少一材料係一填充金屬層。相鄰於閘極電極材料112可包括進一步材料/層供用於其他目的，諸如以作為一擴散阻障層或/及一黏附層。
若使用，閘極介電質110可包括一或多個閘極介電質材料之堆疊。在一些實施例中，閘極介電質110可包括一或多個高k介電質材料。在各種實施例中，閘極介電質110之高k介電質材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮及鋅之元素。可用於該閘極介電質110之高k材料的範例，可包括但不限於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉭、氧化鉭矽、氧化鉛鈧鉭、及鈮酸鉛鋅。在一些實施例中，可在FinFET 100之製造期間在閘極介電質110上進行一退火程序以改良閘極介電質110之質地。
在一些實施例中，閘極堆疊108可被一介電質間隔件包圍，並未在圖1中具體示出。介電質間隔件可經組配來在具不同FinFET 100之閘極堆疊108之間提供分隔，該等不同FinFET可沿著一單個鰭片設置(例如，沿著鰭片104所設置的不同FinFET，雖然圖1僅例示此等FinFET中之一者)，並且在閘極堆疊108與布置於該閘極堆疊108上之每一側上的源極/汲極接點之間提供分隔。此一介電間隔件可包括一或多個低k介電材料。可用作介電間隔件之低k介電材料之範例包括但不限於二氧化矽、摻碳氧化物、氮化矽、熔融二氧化矽玻璃(FSG)、及諸如矽倍半氧烷、矽氧烷之有機矽酸鹽、及有機矽酸鹽玻璃。可用作介電間隔件之低k介電材料的其他範例包括有機聚合物，諸如聚醯亞胺、聚降冰片烯、苯並環丁烯、全氟環丁烷、或聚四氟乙烯(PTFE)。可用作介電間隔件之低k介電材料之又其他範例包括以矽為基之聚合性介電質，諸如氫矽倍半氧烷(HSQ)及甲基矽倍半氧烷(MSQ)。可用於介電間隔件中之低k材料之其他範例包括各種多孔介電材料，諸如例如多孔二氧化矽或多孔摻碳二氧化矽，其中大空隙或孔隙係產生於一介電質中以便降低該層之整體介電常數，因為孔隙可具有接近1之介電常數。當使用此一介電間隔件時，則鰭片104之下部部分，例如鰭片104之子鰭片部分，可由STI材料106包圍，該STI材料可例如包括本文所描述之高k介電材料中之任一者。
在各種實施例中，鰭片104可由包括例如N型或P型材料系統的半導體材料系統組成。在一些實施例中，鰭片104可包括半導體材料之組合，其中一半導體材料用於通道部分，且另一有時被稱為「阻擋材料」之材料用於鰭片104之子鰭片部分的至少一部分。例如，鰭片104之子鰭片可為來自通道部分的具有一帶偏移(例如，PMOS電晶體之價能帶偏移或NMOS裝置之傳導帶偏移)的一材料。在一些實施例中，鰭片104之通道部分可為本質半導體材料，亦即，並非有意摻雜任何電氣作用雜質之半導體材料。在替代實施例中，鰭片104之通道部分內可存在一標稱雜質摻雜劑位準，例如以進一步微調臨限電壓(Vt)以提供HALO袋狀植入物等。然而，即使對於經雜質摻雜之實施例，鰭片104之通道部分內之雜質摻雜劑位準可相對低，例如低於每立方公分1015 個摻雜劑原子(cm-3 )，且有利地低於1013 cm-3 。當FinFET 100為一NMOS電晶體時，鰭片104之通道部分可有利地包括矽，例如，單結晶Si。當FinFET 100為PMOS電晶體時，鰭片104之通道部分可有利地包括一含括矽及鍺的半導體材料，例如，Si1-x Gex ，其中Ge含量(x)可至少約0.2，例如約0.2與0.6之間。在其他範例實施例中，鰭片104之通道部分可具有約0.6與0.9之間的Ge含量，例如至少約0.7。在一些P型電晶體實施例中，鰭片104之子鰭片可為Si且該子鰭片之至少一部分亦可以雜質(例如，N型)摻雜至比通道部分更高的雜質位準。鰭片SiGe至子鰭片Si介面可在SiGe鰭片部分上誘發一壓縮應變，增強PMOS電晶體中之電洞移動性。
轉至閘極堆疊108之各別不同側上的第一S/D區114-1及第二S/D區114-2，在一些實施例中，第一S/D區114-1可為一源極區且第二S/D區域114-2可為一汲極區。在其他實施例中，此源極與汲極之指定可互換，即第一S/D區域114-1可為一汲極區，且第二S/D區域114-2可為一源極區。雖然圖1中未具體展示，但FinFET 100可進一步包括由一或多個導電材料形成之S/D電極(亦通常稱為「S/D觸點」)，以分別提供對S/D區114之電氣連接性。在一些實施例中，FinFET 100之S/D區114可為經摻雜之半導體之區域，例如鰭片104之經摻雜之通道材料之區域，以便為電晶體通道供應電荷載體。在一些實施例中，S/D區114可經高度摻雜，例如具約1·1021 cm-3 之摻雜劑濃度，以便有利地與各別S/D電極形成歐姆(Ohmic)接觸，雖然這些區域在一些實行方式中亦可具有較低摻雜劑濃度且可形成肖特基(Schottky)接觸。不管精確摻雜位準如何，FinFET 100之S/D區114為具有高於其他區域中之摻雜劑濃度的區域，例如，高於在第一S/D區114-1與第二S/D區114-2之間的半導體通道材料之一區域中的摻雜劑濃度，且因此可被稱為「高度摻雜」(HD)區域。
在一些實施例中，S/D區域114可大致使用一植入/擴散程序或一蝕刻/沉積程序來形成。在前者程序中，諸如硼、鋁、銻、磷或砷之摻雜劑可經離子植入至鰭片104之上部部分的一或多個半導體材料中，以形成S/D區域114。活化該等摻雜劑且致使它們擴散進一步至鰭片104中的一退火程序可接在離子植入程序之後。在後者程序中，鰭片104之一或多個半導體材料可首先經蝕刻以在供另外的源極及汲極區之位置處形成凹陷。然後可進行磊晶沉積程序，以用使用來製造S/D區114之材料(其可包括不同材料的組合)來填充該等凹陷。在一些實行方式中，S/D區域114可使用一矽合金製造，諸如矽鍺或碳化矽。在一些實行方式中，經磊晶沉積之矽合金可用諸如硼、砷或磷之摻雜劑來進行原位摻雜。在進一步實施例中，S/D區114可使用一或多種替代半導體材料來形成，諸如鍺或III-V族材料或合金。雖然圖1之透視例示中未具體展示，但在進一步實施例中，一或多個金屬層及/或金屬合金層可用於形成源極及汲極接點(即，對S/D區域114中之各者的電氣接點)。
該FinFET 100可具有一閘極長度GL (即，介於該第一S/D區114-1與該第二S/D區114-2之間的一距離)，沿著鰭片104在圖1中所示之範例參考座標系統x-y-z之x軸方向上所量測的一尺寸，其在一些實施例中，可介於約5與40奈米之間，包括其中的所有的值及範圍(例如，在約22與35奈米之間、或在約15與25奈米之間)。鰭片104可具有一厚度，在圖1所示之參考座標系統x-y-z之y軸方向上所量測的一尺寸，其在一些實施例中可在約4與15奈米之間，包括其中的所有的值及範圍(例如，在約5與10奈米之間、或在約7與12奈米之間)。該鰭片104可具有一高度，在圖1中所示之參考座標系統x-y-z之z軸方向上所量測的一尺寸，其在一些實施例中，可在約30奈米與350奈米之間，包括其中的所有的值及範圍(例如，在約30奈米與200奈米之間、在約75奈米與250奈米之間、或在約150奈米與300奈米之間)。
雖然圖1中所例示之鰭片104在圖1中所示之參考座標系統之z-y平面中顯示為具有一矩形橫截面，但鰭片104可換成具有在鰭片104之「頂部」處為圓形化或傾斜的一橫截面，且閘極堆疊108(包括具閘極介電質110之不同部分)可與此圓形化或傾斜鰭片104相符。在使用時，FinFET 100可在鰭片104之通道部分的三「側」上形成傳導性通道，相對於單閘極電晶體(其可在通道材料或基體之一「側」上形成傳導性通道)及雙閘極電晶體(其可在通道材料或基體之兩「側」上形成傳導性通道)，潛在地改善了效能。
雖然圖1例示一單個FinFET 100，但在一些實施例中，複數個FinFET可沿著鰭片104彼此相鄰地配置(其間有一些間隔)。 具有SiGe電晶體之範例FinFET配置
圖2A-2D根據本揭示內容之各種實施例，提供IC結構200的橫截面側視圖(亦即，圖1中所示之範例參考座標系統之y-z平面的視圖)，該等IC結構200具有使用矽替換在單個支撐結構上方整合有如圖1中所示之第一FinFET之矽鰭片、及如圖1中所示之第二FinFET之矽鍺鰭片。顯示在圖2A-2D中的IC結構係意圖展示其中及各種實施例中之一些組件的相對配置，顯示在圖2A-2D的IC結構、或其等之部分，可包括未例示之其他組件(例如，任何進一步材料，諸如間隔件材料、S/D區或對其等之電氣接點等)。此同樣適用於本揭示內容之後續圖式。圖2A-2D底部處之虛線框內的圖例繪示了用來指示圖2A-2D中所示一些元件之一些部分或材料的色彩/圖案，使該等圖式不會被過多的參考數字(此同樣適用於本揭示內容之後續圖式，其在圖式底部處包括一圖例)塞滿。舉例而言，圖2A-2D使用不同色彩/圖案來識別STI 106、閘極材料112、基部102之材料202、SiGe材料208等。
展示於圖2A-2D以及圖4A-4J中的IC結構，係為複數個FinFET 100可如何配置於IC結構中的範例。因此，展示於圖2A-2D中以及圖4A-4J中的IC結構，例示一些以與圖1中所使用者相同之參考數字所標示之元件，用以指示在這些圖式中之相似或類似元件，使得為簡潔起見，參看一圖式所提供之給定元件之描述不必再次重複用於其他圖式。例如，圖2A-2D及圖4A-4J例示鰭片104(特別是，複數個此等鰭片)、STI 106及閘極材料112。此同樣適用於本揭示內容之後續圖式──具用於一圖式中且再次顯示於另一圖式中之參考數字的元件，係指涉相似或類似元件，使得它們的描述不必就每一個圖式重複。
圖2A例示包括至少兩鰭片的一IC結構200A，其展示為第一鰭片104-1及第二鰭片104-2。第一及第二鰭片104兩者可延伸遠離基部102，如參考圖1所描述。第一鰭片104-1可包括與基部102之材料實質相同的材料，例如矽，例如單結晶矽，其展示為矽材料202，而第二鰭片104-2之至少一部分可包括至少一SiGe材料。特定而言，圖2A中所示之實施例例示第二鰭片104-2之第一部分204-1、第二鰭片104-2之第二部分204-2、及第二鰭片104-2之第三部分204-3。
第二部分204-2可為最接近於基部102之部分，且可包括與基部102實質相同之材料，例如矽材料202。
相較於第一及第二部分204-1、204-2，第三部分204-3可為離基部102最遠的部分。此可為鰭片104-2中閘極堆疊108繞著設置的部分，如圖2A中所示，閘極材料112包圍第三部分204-3(雖然未具體展示於圖2A中，但在一些實施例中，IC結構200A亦可包括在第二鰭片104-2與閘極電極材料112之間的閘極介電質110，如參照圖1所描述者)。第二鰭片104-2之第三部分204-3包括一SiGe材料208。如圖2A中所示，在一些實施例中，圖4A中所示之SiGe材料208之一部分，如SiGe材料208中靠近第二鰭片104-2之側壁及頂部以點指示之部分206，比起SiGe材料208之剩餘部分(例如，比起第二鰭片104-2中之SiGe材料208之中心部分)，可具有更高的鍺濃度。因此，在一些實施例中，SiGe材料208之較高鍺濃度部分206可介於第二鰭片104-2之中心的SiGe材料208及閘極電極材料112之間。在一些實施例中，SiGe材料208在部分206中(亦即，靠近第二鰭片104-2之第三部分204-3之側壁處)之鍺的濃度，比起SiGe材料208中之鍺的濃度(亦即，在第二鰭片104-2之第三部分204-3之中間處)，可為至少2倍更高，包括其中所有的值及範圍，例如至少約3倍更高，例如至少約5倍更高。第二鰭片104-2之外部分206中的SiGe材料208與鰭片104-2之中心部分中的SiGe材料208之間的鍺濃度之梯度，可為使用矽替換來形成一或多個FinFET可據為基礎以形成之一SiGe鰭片的特性特徵中之一特性特徵。在一些實施例中，SiGe材料208中之鍺的原子百分比可為介於約20與50%之間，例如，SiGe材料208中之鍺的原子百分比可為至少約20%。在一些此等實施例中，原子之剩餘百分比可為矽原子，可能有可忽略量的一些雜質。舉例而言，在一些實施例中，SiGe材料208中之矽的原子百分比可為介於約50與80%之間，例如，SiGe材料208中之矽的原子百分比可為至多約80%。另一方面，矽材料202可包括比SiGe材料208更高濃度之矽。舉例而言，在一些實施例中，矽材料202中之矽濃度，比起SiGe材料208中者，可為至少約2倍更高，包括其中所有的值及範圍。舉例而言，在一些實施例中，矽材料202中之矽的原子百分比可為介於約90與100%之間，例如，矽材料202中之矽的原子百分比可為至少約80或85%。
第二鰭片104-2之第一部分204-1可為第二部分204-2與第三部分204-3之間的部分。如圖2A中所示，鰭片104-2中接近第一部分204-1之側壁的一區部可包括SiGe材料208，例如，具有如圖2A中所示之一尾部之形狀，其中鍺之量朝向基部102降低。另一方面，第二鰭片104-2之第一部分204-1之中間部可實質包括基部102之矽材料202。雖然圖2A例示了第二鰭片104-2之第一部分204-1包括較高濃度(如上述之部分206中)的SiGe材料208，但在其他實施例(圖2A中未具體展示)中，第一部分204-1在鰭片104-2之側壁附近可包括較低濃度(如上述之第二鰭片104-2之中心中的材料)之SiGe材料208。鰭片104-2之第一部分204-1之側壁處SiGe材料208中之鍺濃度自第三部分204-3朝向第二部分204-2減少的該尾部形狀，可為使用矽替換來形成一或多個FinFET可據為基礎而形成之一SiGe鰭片的特性特徵中之另一特性特徵。
在IC結構200A之一些實施例中，第二鰭片104-2之第三部分204-3的高度(亦即，沿著所示之範例座標系統之z軸所量測的一尺寸)可為第二鰭片104-2之總高度之約60%與90%之間。第二鰭片104-2之高度的剩餘部分可包括第一及第二部分204-1、204-2之高度。在一些實施例中，IC結構200A之第二鰭片104-2之第二部分204-2的高度可為第二鰭片104-2之總高度之約50%與80%之間。
在一些實施例中，STI 106可與第二鰭片104-2之第一部分204-1及第二部分204-2兩者之側壁接觸，如圖2A中所示。在其他實施例中，STI 106可形成凹陷，使得第二鰭片104-2之第一部分204-1的至少一部分不為STI 106所包圍。在此等實施例中，不為STI 106包圍之第二鰭片104-2之第一部分204-1之部分可為閘極電極材料112所包圍。此一實施例係顯示在圖2B的IC結構200B中。展示於圖2B中的IC結構200B與展示於圖2A中的IC結構200A實質上相同，除了IC結構200B中第二鰭片104-2之第一部分204-1不為STI 106所包圍、但係為閘極電極材料112包圍以外。關於圖2A所提供之說明的其餘部分可適用於圖2B的IC結構200B，且為了簡潔起見，此處不再重複。
圖2C例示IC結構200C，除以下之外其與圖2A中所示之IC結構200A實質上相同：IC結構200C中第二鰭片104-2之第一部分204-1更朝向基部102延伸使得第二部分204-2不再於彼處。在此等實施例中，所有第一部分204-1可為STI 106所包封，如圖2C所示。在IC結構200C之一些實施例中，第二鰭片104-2之所有第三部分204-3可為具有較高Ge濃度之SiGe材料208，如圖2C中以SiGe材料208中之點所示。在IC結構200C之一些實施例中，第二鰭片104-2之第三部分204-3之高度可為第二鰭片104-2總高度之約70%與90%之間，第二鰭片104-2之高度的剩餘部分為第一部分204-1之高度。關於圖2A所提供之說明的其餘部分可適用於圖2C的IC結構200C，且為了簡潔起見，此處不再重複。
圖2D例示IC結構200D，除以下之外其與圖2C中所示之IC結構200C實質上相同：IC結構200D中第二鰭片104-2之第一部分204-1中的一些不為STI 106所包圍(即，在IC結構200D中STI 106被凹陷化，相似於IC結構200B)。在此等實施例中，不為STI 106包圍之第二鰭片104-2之第一部分204-1之部分可為閘極電極材料112所包圍，如圖2D中所示。關於圖2C所提供之說明的其餘部分可適用於圖2D的IC結構200D，且為了簡潔起見，此處不再重複。
在其他實施例中，IC結構200C及200C之SiGe材料208可為如上所述具有較低Ge濃度的SiGe材料208(即，圖2C及2D中所示之SiGe材料208可不具有這些圖中所示之點)。
圖3為根據本揭示內容之一些實施例的製造IC結構(例如，圖2A-2D中所示之IC結構200之任何實施例)之範例方法300的流程圖，該IC結構具有使用矽替換於單個支撐結構上方整合有矽FinFET及矽鍺FinFET。
雖然方法300之操作每一者以一特定次序例示一次，但操作可以任何合適的次序執行且視需要重複。舉例而言，可並行地執行一或多個操作，以實質上同時製造如本文所描述之多個IC結構及/或多個SiGe FinFET。在另一範例中，操作可以不同次序執行以反映特定裝置總成之結構，其中將包括如本文描述之使用矽替換所製造的一或多個非平面SiGe電晶體。
此外，範例製造方法300可包括圖3中未具體展示之其他操作，諸如該項技術中已知之各種清潔或平面化操作。舉例而言，在一些實施例中，基部102以及隨後沉積其上之各種其他材料之層，可在本文所述方法300之程序中任一者之前、之後或期間被清潔，例如以移除氧化物、表面結合的有機及金屬污染物以及表面下污染物。在一些實施例中，清潔可使用例如化學溶液(諸如，過氧化物)、及/或以與臭氧組合之紫外線(UV)輻射、及/或藉由氧化表面(例如，使用熱氧化)然後移除氧化物(例如，使用氫氟酸(HF))而進行。在另一範例中，本文中所描述之配置/裝置可在本文所述方法300之程序中任一者之前、之後或期間經平面化，例如以移除過載或多餘材料。在一些實施例中，平面化可使用濕式或乾式平面化程序進行，例如平面化係為一化學機械平面化(CMP)，其可理解為利用一拋光表面、一研磨劑及一漿液以移除過載物並平面化該表面的一程序。
方法300的各種操作可參照圖4A-4J所示例示了根據上文所述各種實施例製造IC結構200的範例實施例，但是方法300可用於製造具有根據本揭示內容的任何實施例之使用矽替換所製造之一或多個非平面SiGe電晶體的任何適宜的IC結構。圖4A-4J根據本揭示內容之一些實施例例示相似於圖2A-2D中所示視圖(亦即，沿著y-z平面之橫截面)、於使用圖3之方法製造具有矽FinFET及矽鍺FinFET整合在一單個支撐結構上方之IC結構的各種範例階段中之橫截面側視圖。
方法300可始於在一基部上方提供複數個鰭片(圖3所示程序302，其結果係以IC結構402例示，如圖4A所示)。IC結構402例示基部102及延伸遠離該基部102之兩鰭片104(亦即，如以上所描述之第一鰭片104-1及第二鰭片104-2)，該等鰭片之下部部分為STI 106所包封，而該等鰭片之上部部分暴露。此時點，該等鰭片104中之兩者皆可由矽材料202製成，亦即基部102之材料。用於提供鰭片104的方法係此技術領域所已知，且因此並未於此詳細描述。
方法300可接著進行，在鰭片上方提供一保護材料(圖3所示之程序304，其結果係以圖4B所示之IC結構404例示)。IC結構404例示了提供為鰭片104上方之一層的保護材料424。保護材料424可包括可保護N鰭片(亦即，NMOS電晶體將形成於其上方之鰭片，其於本文所述範例中為第一鰭片104-1)之矽材料202免於在方法300之稍後程序中被轉化成矽鍺材料的任何合適材料。在一些實施例中，保護材料424可包括諸如氧化物、SiN、SiOC、SiOCN、Al3 O2 、HfO2 、ZrO2 等對磊晶SiGe生長有選擇性的介電材料中之一或多者。在一些實施例中，保護材料424可使用保形沉積技術提供，諸如原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強CVD (PECVD)、或/及諸如例如濺鍍之物理氣相沉積(PVD)程序中之一或多者。然而，在其他實施例中，任何其他適合的沉積技術可用來在程序302中所提供的鰭片104上方提供保護材料424，諸如旋塗或浸塗。
方法300可接著包括在N鰭片上方提供一蝕刻阻擋材料(圖3所示之程序306，其結果係以圖4C所示之IC結構406例示)。IC結構406例示了於第一鰭片104-1上方設置之保護材料424上方所設置的一蝕刻阻擋材料426。蝕刻阻擋材料426可包括相對於保護材料424具蝕刻選擇性之任何適合的材料，意謂蝕刻阻擋材料426及保護材料424經選擇以使得可用來蝕刻保護材料424之蝕刻劑不會實質蝕刻該蝕刻阻擋材料426。在一些實施例中，該蝕刻阻擋材料426可包括一或多的微影圖案化材料，諸如碳硬遮罩、抗反射塗層、SiN、SiON、光阻等。在一些實施例中，可使用旋塗或上述保形沉積技術中任何一者來提供蝕刻阻擋材料426。雖然在圖4C中未具體展示，但在各種實施例中，任何合適的圖案化技術可用於程序306中以界定出蝕刻阻擋材料426之位置及尺寸，諸如但不限於光微影或電子束(e-射束)圖案化，可能結合一或多個遮罩之使用。
方法300可接著包括蝕刻不受蝕刻阻擋材料426所保護的蝕刻保護材料424，以及在該蝕刻之後移除蝕刻阻擋材料426(圖3中所示之程序308，其結果係以IC結構408例示，如圖4D中所示)。IC結構408例示P鰭片(亦即，PMOS電晶體將形成於其上方的鰭片，其在本文所述範例中為第二鰭片104-2)之矽材料202現在因為保護材料424已被蝕刻掉而暴露。IC結構408亦例示蝕刻阻擋材料426已自N鰭片104-1移除。在一些實施例中，程序308可包括使用任何適合的蝕刻劑進行諸如濕式蝕刻之一等向蝕刻。在其他實施例中，程序308可包括執行一非等向蝕刻。在一些實施例中，程序308之非等向蝕刻可包括使用形式為例如化學活性離子化氣體(亦即，電漿)之蝕刻劑、使用例如以溴(Br)及氯(Cl)為基之化學的蝕刻。在一些實施例中，在程序308之蝕刻期間，可將IC結構加熱至升高之溫度，例如加熱至約室溫與200攝氏度之間的溫度，包括其中的所有的值及範圍，以促使蝕刻副產物有足夠的揮發性以自表面移除。在一些實施例中，程序308之非等向蝕刻可包括一乾式蝕刻，諸如射頻(RF)反應性離子蝕刻(RIE)或電感耦接電漿(ICP) RIE。
方法300可隨後進行，在P鰭片上方執行一富含Ge之SiGe包覆物的選擇性沉積(圖3所示的程序310，其結果係以圖4E所示之一IC結構410例示)。IC結構410例示了設置於第二鰭片104-2之頂部及側壁上方的一富含Ge之SiGe包覆物430。在一些實施例中，富含Ge之SiGe包覆物430可為包括Si及Ge原子的一半導體材料，其中Ge原子之原子濃度為約20與80%之間，包括其中的所有的值及範圍。在一些實施例中，富含Ge之SiGe包覆物430之沉積可對保護材料424及STI 106具選擇性(例如，可對用於保護材料424及STI 106中之絕緣體材料具選擇性)，其意謂包覆物430可選擇性地沉積在第二鰭片104-2之側壁及頂部上，但非保護材料324或STI 106。在一些實施例中，富含Ge之SiGe的包覆物430之沉積，在第二鰭片104-2上可為保形的，如圖4E中所示，或具琢面(未在本案圖式中具體展示)。在各種實施例中，富含Ge之SiGe的包覆物430可為一結晶材料，諸如單晶或多結晶組態。在其他實施例中，富含Ge之SiGe包覆物430可為非晶質(例如，藉由非晶質沉積提供)，以提供如圖4E中所描繪之一保形輪廓。富含Ge之SiGe包覆物430之選擇性沉積以提供一非晶質組態可使用任何合適的技術執行，諸如氣源分子束磊晶(GS-MBE)、CVD、或快熱CVD (RT-CVD)。使用鍺及施加高達500攝氏度之沉積溫度來執行富含Ge之SiGe包覆物430的選擇性沉積以提供一結晶組態。
接下來，方法300可包括將程序310中所形成之IC結構退火以氧化P鰭片上方所設置之富含Ge之SiGe包覆物(圖3中所示之程序312，其結果係以IC結構412例示，顯示於圖4F中)。IC結構412例示出，由於退火，鍺自第二鰭片104-2之頂部及側壁上方所設置之富含Ge之SiGe包覆物430擴散至第二鰭片104-2之矽材料202中，藉此以Ge原子替換矽材料202中之Si原子(因此有用語「矽替換」)，有效地轉換矽材料202成一SiGe半導體材料。因為Ge原子在程序310之退火期間離開富含Ge之SiGe包覆物430，所以富含Ge之SiGe包覆物430可轉化成氧化物材料432。在一些實施例中，該程序312可包括使用具濕式及/或電漿輔助氧化反應之約450攝氏度、高達約1200攝氏度、可能具一緩慢冷卻斜坡的溫度，在氧化條件下(例如，在氧環境中)執行該IC結構410的一退火。在一些具體例中，該程序312可包括在諸如氮的一惰性環境中執行IC結構410的退火。退火時間可經選擇來提供一所要的第二鰭片104-2之矽材料202中的鍺之組成輪廓。例如，在一些實施例中，可選擇退火時間來將由富含Ge之SiGe的包覆物430所囊封之第二鰭片104-2的矽材料202部分地轉化至矽鍺材料。例如，在約800攝氏度下退火時間可小於一小時(例如，從數秒至約10-15分鐘)以將第二鰭片104-2之矽材料202部分地轉化為SiGe。將第二鰭片104-2之矽材料202部分地轉化為SiGe的退火可相對於第二鰭片104-2之中心部分在第二鰭片104-2上提供一富含Ge之表面，如圖4F中所示，如上所述有SiGe材料208之較高Ge濃度介面部分206及SiGe材料208之較低Ge濃度內部部分。由於執行退火，第二鰭片104-2未由富含Ge之SiGe的包覆物430包封但靠近富含Ge之SiGe包覆物430的部分可亦轉化為SiGe材料。此展示於圖4F中，於接近第二鰭片104-2之側壁就在富含Ge之SiGe的包覆物430下方有SiGe材料208的尾部部分，其位於第二鰭片104-2之部分204-1內，位於圖4F中以虛線輪廓434識別的區域中。
在其他實施例中，可選擇程序312之退火時間來完全或實質完全地將藉由富含Ge之SiGe包覆物430所囊封之第二鰭片104-2之矽材料202轉化為矽鍺材料，其結果在圖4I中展示為IC結構418。在一些實施例中，第二鰭片104-2可藉由在約800攝氏度退火約一小時完全地從矽轉化為SiGe。如圖4I中所展示，在此狀況下，可將第二鰭片104-2之所有矽材料202轉化為SiGe材料208，例如，如參看圖2C所描述者。進行退火較久的結果，第二鰭片104-2之未由富含Ge之SiGe的包覆物430所包封但接近富含Ge之SiGe的包覆物430之另一部分亦可轉化為SiGe材料。此展示於圖4I中，在圖4I中以虛線輪廓436識別的區域中有SiGe材料208之尾部部分。如虛線輪廓436中所展示，相較於圖4F中所描繪之較短退火，鰭片104-2中之SiGe材料現在朝向基部202進一步向下延伸。
程序312之退火不限於上述範例時間、溫度及條件，且在本揭示內容之其他實施例中可包括其他適合的溫度、退火時間及退火條件。舉例而言，取決於一選定的溫度及所要的第二鰭片104-2中的SiGe組成，退火時間之範圍可從數秒至數日。
接著，方法300可繼續自N鰭片移除保護材料(圖3所示之程序314，其結果係以IC結構414例示，顯示於圖4G中)。IC結構414例示保護材料424已自第一鰭片104-1移除。在一些實施例中，程序314可包括使用一蝕刻程序(例如，等向蝕刻)以適合的蝕刻劑用以移除保護材料424。
方法300可亦包括從P鰭片移除氧化物材料(圖3所示程序316，其結果係以圖4H所示的IC結構416例示)。IC結構416例示氧化物材料426已自第二鰭片104-2移除。在一些實施例中，程序316可包括使用一蝕刻程序(例如，一等向蝕刻)以合適的蝕刻劑用以移除該氧化物材料426。在一些實施例中，該程序316可在該程序314之前執行。
圖4J例示顯示執行程序314與316的一範例結果的一IC結構420，其係在致使生成圖4I所示之IC結構418的程序312之退火程序之後。
方法300可亦包括於執行程序302-316所得之IC結構之鰭片104-1及104-2中提供源極、汲極，及閘極端子(圖3中所示程序318，其結果未在圖4中展示但可為圖2A-2D中所示實施例中之任一者)。程序318可包括就電晶體中之每一者，如上所述，提供鰭片104中之S/D區114、S/D接點及閘極堆疊108。用於形成這些電晶體元件之程序係為此技術領域中所已知，因此本文中未詳細說明。 範例奈米帶電晶體
圖5係根據本揭示內容之一些實施例之範例奈米帶電晶體500的透視圖。奈米帶電晶體500針對如本文所描述之使用矽替換所製造的一非平面SiGe電晶體例示一範例結構。例如具有諸如奈米帶電晶體500之電晶體的複數個鰭片可用來提供一具有使用矽替換在一單個支撐結構上整合有矽奈米帶電晶體500及矽鍺奈米帶電晶體500的IC結構，如參照圖6及圖7A-7F所描述者。圖5中所示奈米帶電晶體500意欲展示其中之一些組件之相對布置。在各種實施例中，該奈米帶電晶體500、或其部分可包括未例示的其他組件(例如，任何另外的材料，諸如例如間隔件材料，其包圍該奈米帶電晶體500的閘極堆疊、對該奈米帶電晶體500之S/D區域的電氣接觸等)。
如所示，圖5之奈米帶電晶體500可包括一支撐結構502、設置於該支撐結構502上方的一奈米帶504、以及包含一閘極電極材料512及任擇地一閘極介電質510的一閘極堆疊508。以上關於基部102、鰭片104之材料、閘極電極材料112、及閘極介電質110所提供之論述係分別可適用於支撐結構502、奈米帶504之材料、閘極電極材料512、及閘極介電質510，且因此為了簡潔起見，不再重複。
不同於圖1中所示延伸遠離電晶體中之基部102的鰭片104，奈米帶電晶體500包括設置於支撐結構502上方的奈米帶504。在各種實施例中，奈米帶504可採例如一奈米線或奈米線之形式。閘極堆疊508可完全或幾乎完全包繞奈米帶504，如所示，奈米帶504之通道部分對應於由閘極堆疊508包繞之奈米帶504之部分。特別是，閘極電介質510可包繞奈米帶504之通道材料，且閘極電極材料512可包繞閘極電介質510。奈米帶504可包括在閘極堆疊508之任一側上的S/D區514，相似於圖1中所示之S/D區114，因而實現一電晶體。該等源極及汲極區514-1、514-2可接觸S/D接點，未特別顯示於圖5中。該電晶體500可具有一閘極長度(即，在該等S/D區514-1與514-2之間的一距離)、沿著該奈米帶504在圖6中所示之一範例參考座標系統x-y-z之x軸方向上所測量的一尺寸，其在一些實施例中，可為約5與40奈米之間，包括其中的所有的值及範圍(例如，約22與35奈米之間、或約15與25奈米之間)。
雖然圖5中所例示之奈米帶504在圖5中所示之參考座標系統的一z-y平面中顯示為具有一矩形橫截面，但該奈米帶504可換成具有圓形化或另外的不規則構形之一橫截面，並且該閘極堆疊508可與該奈米帶504之形狀相符。使用時，該奈米帶電晶體500可在該奈米帶504之多於三「側」上形成傳導性通道，潛在地相對於FinFET提高效能。在該奈米帶電晶體500之又進一步實施例中，該閘極堆疊508可設置於圖5中所示奈米帶504的4側之只有3側上方，因此形成一奈米梳電晶體(其可視為奈米帶電晶體500的一種類型)。
雖然圖5例示一單個奈米帶電晶體500，但在一些實施例中，複數個奈米帶電晶體500可沿著奈米帶504彼此相鄰地(其間有一些間隔)配置。 具有SiGe電晶體之範例奈米帶電晶體配置
圖6為根據本揭示內容之一些實施例的製造具有使用矽替換之整合於一單個支撐結構上方的矽奈米帶及矽鍺奈米帶的IC結構之範例方法600的流程圖。
雖然方法600之操作每一者以一特定次序例示一次，但操作可以任何合適的次序執行且視需要重複。舉例而言，可並行地執行一或多個操作，以實質上同時製造如本文所描述之多個IC結構及/或多個SiGe奈米帶電晶體。在另一範例中，操作可以不同次序執行以反映特定裝置總成之結構，其中將包括如本文描述之使用矽替換所製造的一或多個非平面SiGe電晶體。此外，範例製造方法600可包括圖6中未具體展示之其他操作，諸如該項技術中已知之各種清潔或平面化操作，例如參考方法300所描述者。
方法600的各種操作可參照圖7A-7F所示例示了根據上文所述各種實施例製造具有矽鍺奈米帶電晶體之IC結構的範例實施例，但方法600可用於製造具有根據本揭示內容的任何實施例之使用矽替換所製造之一或多個非平面SiGe電晶體的任何適宜的IC結構。圖7A-7F根據本揭示內容之一些實施例例示相似於圖2A-2D中所示視圖(亦即，沿著y-z平面之橫截面)、於使用圖6之方法製造具有在一單個支撐結構上方整合有矽奈米帶電晶體及矽鍺奈米帶電晶體之IC結構的各種範例階段中的橫截面側視圖。
方法600可開始於在一基部上方提供至少兩堆疊，每一堆疊包括複數個具一矽材料之奈米帶，其藉由富含Ge之矽鍺材料彼此分開(圖6中所示程序602，其結果係以IC結構702例示，顯示於圖7A中)。IC結構702例示支撐結構502及自該支撐結構502延伸遠離之兩堆疊734(亦即，第一堆疊734-1及第二堆疊734-2)。每一堆疊734包括為富含Ge之矽鍺材料730所分開的具矽材料714之奈米帶744。相似於上述STI 106，介電材料716可提供來包封該堆疊734之下部部分。矽材料714可包括以上參考矽材料202描述的材料中之任一者。富含Ge之矽鍺材料730可包括以上參考富含Ge之矽鍺材料430所描述之材料中的任一者。如圖7A中所示，支撐結構502可亦包括矽材料202。奈米帶744之堆疊734可提供於程序602中，使用任何合適沉積及圖案化技術，諸如矽材料714之層與富含Ge之矽鍺材料730之層交替的磊晶沉積，接著任何此項技術領域中所已知的圖案化技術(其中一此係如上所描述)，以形成堆疊734。圖7A中所示之兩堆疊734中之一者可指定為N堆疊(亦即，將提供N型奈米帶電晶體於其中之一堆疊)，例如第一堆疊734-1，而另一堆疊可指定為P堆疊(亦即，將提供P型奈米帶電晶體於其中之一堆疊)，例如第二堆疊734-2。
方法600可接著進行，在N堆疊上方提供一保護材料(圖6所示之程序604，其結果係以圖7B所示之IC結構704例示)。IC結構704例示提供為N堆疊734-1上方之一層的保護材料724。該保護材料724可包括以上參考該保護材料424所描述之該等材料的任一者，並且可使用若干程序及中間材料(例如，相似於上述程序304、306、及程序308之一部分)被提供在該N堆疊734-1上方。
接下來，在一些實施例中，方法600可包括一任擇程序，蝕刻回程序604中所形成的IC結構之P型堆疊中的SiGe材料(圖6所示程序606，其結果係以一IC結構706例示，顯示於圖7C)。IC結構706例示了，作為程序606之SiGe回蝕的結果，富含Ge之矽鍺材料730中之一些可相對於矽材料714之奈米帶744被側向地凹陷化(在圖7C所示凹陷部分為部分746)。在一些實施例中，部分746中已凹陷化的富含Ge之矽鍺材料730之寬度(沿著所示範例座標系統之y軸所量測的一尺寸)可為比奈米帶744之寬度更小約20%，例如約2-10奈米。在一些實施例中，程序606可包括執行富含Ge之矽鍺材料730相對於矽材料714之選擇性蝕刻。在程序606中執行回蝕可有助於在退火程序608中提供一更均勻且更完整的Ge擴散。
方法600可接著繼續，執行對程序606中所形成或程序604中所形成之IC結構的退火，在程序606未執行的情況下，氧化P型堆疊734-2中暴露的富含Ge之矽鍺材料730(圖6中所示之程序608，其結果係以圖7D中所示之IC結構708例示)。IC結構708例示了，作為退火之結果，P型堆疊734-2中鍺自富含Ge之矽鍺材料730擴散至該堆疊之奈米帶744的矽材料714中，藉此，堆疊734-2之奈米帶744之矽材料714轉化成一SiGe材料718、且富含Ge之矽鍺材料730轉化為一氧化物材料732。在一些實施例中，程序608可包括如參照程序312描述之退火。該退火時間可選擇來在第二堆疊734-2中提供一所要的該等奈米帶744之矽材料714中的鍺之組成輪廓。舉例而言，在一些實施例中，可選擇退火時間以將第二堆疊734-2中的奈米帶744之矽材料714部分地轉化為SiGe材料718。舉例而言，在約800攝氏度下，退火時間可小於一小時(例如，從數秒至約10-15分鐘)以將第二堆疊734-2中之奈米帶744之矽材料714部分地轉化為SiGe。將第二堆疊734-2中奈米帶744之矽材料714部分轉化為SiGe的退火可相對於奈米帶744之中心部分在奈米帶744上提供一富含Ge之表面，如圖7D中所示，在該第二堆疊734-2之奈米帶744的每一者中有SiGe材料718之較高Ge濃度介面部分706及SiGe材料718之較低Ge濃度內部部分。部分706及SiGe材料718係類似於上述部分206及SiGe材料206。
由於在程序608中執行退火，第二堆疊734-2之矽材料714非擬定為於其中用於提供電晶體但與富含Ge之矽鍺材料730接觸的一部分，亦可轉化為SiGe材料。此以SiGe材料718之部分748顯示於圖7D中。
在其他實施例中，程序708的退火時間可經選擇以完全或實質完全地將第二堆疊734-2的矽材料714轉化為一矽鍺材料，其結果在圖7E中展示為IC結構710。此較長之退火程序可類似於參照圖4I所述之退火程序。
程序708之退火不限於上述範例時間、溫度及條件，且在本揭示內容之其他實施例中可包括其他適合的溫度、退火時間及退火條件。舉例而言，取決於一選定的溫度及所要的第二堆疊734-2中的SiGe組成，退火時間之範圍可從數秒至數日。
接下來，方法600可繼續，自P堆疊移除氧化物材料732且自N堆疊移除富含Ge之SiGe材料730(圖6所示程序610，其結果係以IC結構712例示，顯示於圖7F中)。IC結構712例示了矽材料714之奈米帶744可保留在第一堆疊734-1原本之處，且SiGe材料718之奈米帶754可在第二堆疊734-2之矽材料714的奈米帶744原本之處。因此，執行方法600之結果，矽奈米帶744可與SiGe奈米帶754對準，例如，在底部處(如圖7F中針對一對Si及SiGe奈米帶以一線750所示)及在頂部處(如圖7F中針對該對Si及SiGe奈米帶以一線752所示)兩者均對準。在一些實施例中，程序610可包括使用利用用於自P堆疊移除氧化物材料732及自N堆疊移除富含Ge之SiGe材料730之合適的蝕刻劑之各種蝕刻程序。雖然圖7F中未具體展示，但奈米帶744及754可由一介電質材料包圍，例如參考STI 106描述的材料中之任一者。
方法600可亦包括於執行程序602-610所得之IC結構之奈米帶744及754中提供源極、汲極，及閘極端子，因此形成奈米帶電晶體(圖6中所示程序612，其結果未在圖7中展示，但可為圖5中所示奈米帶電晶體之實施例中之任一者)。程序612可包括就電晶體中之每一者，如上所述，提供奈米帶744及754中之S/D區514、S/D接點、及閘極堆疊508。用於形成這些電晶體元件之程序係為此技術領域中所已知，因此本文中未詳細說明。 變化例及實行方式
圖1-7中所例示之IC結構並不代表如本文所述之使用矽替換所製造之一或多個非平面SiGe電晶體可被整合於其中之總成的一窮舉性集合，但僅提供此等結構之範例。舉例而言，雖然參看圖1-7論述材料之特定配置，但在這些圖式之各種部分中可包括中間材料。此外，雖然圖1-7中該等配置之一些元件被例示為平面矩形或由矩形實體所形成，但此係單純為了易於說明，且這些元件中之各種元件的實施例，如由用於製造半導體裝置總成之製造程序所指定且有時因此而無可避免者，可為彎曲化、圓形化或另外的不規則構形。舉例而言，雖圖1-7可例示各種元件，例如鰭片104、奈米帶504等，為具有完美筆直的側壁輪廓，即，側壁垂直於基部102延伸的輪廓，但這些理想化輪廓可並非總在真實世界製造程序中為可達成的。因此，如本文所提供之使用矽替換所製造之非平面SiGe電晶體的各種實施例之描述，係同樣可適用於此等整合結構之各種元件因為用以形成它們的製造程序而看起來不同於圖式中所顯示者的實施例。
使用例如光學顯微術、TEM或SEM來進行布局及遮蔽資料之檢驗以及用以重建電路之一裝置之部件的還原工程，及/或使用例如實體故障分析(PFA)來進行一裝置之橫截面之檢驗以檢測本文中所述各種裝置元件之形狀及位置，將允許判定出在IC結構內整合有如本文所述之使用矽替換所製造的一或多個非平面SiGe電晶體。在一些實行方式中，矽替換技術可在介面處留下較高Ge之標誌，且可例如在FinFET之鰭片的邊緣處藉由高解析度TEM橫截面被檢測到。在部分或完全取代之SiGe奈米帶、奈米線、及/或奈米梳的情況下，NMOS與PMOS的高度可實質相同，奈米帶、奈米線、及/或奈米梳在高度上之位置可實質相同，主要差異係NMOS為Si且PMOS為SiGe。TEM橫截面之檢驗可允許更詳細查看高度上之匹配，且諸如能量散布X射線(EDX)光譜學或電子能量損失(EEL)光譜學之特性化技術可檢測SiGe材料中Ge濃度上的任何輪廓。 範例電子裝置
具有如本文所揭示之使用矽替換所製造之一或多個非平面SiGe電晶體的IC結構可被包括在任何適合的電子裝置中。圖8-11例示可包括一或多個IC結構的裝置及組件之各種範例，該一或多個IC結構具有如本文所揭示之使用矽替換所製造的非平面SiGe電晶體。
圖8A-8B為一晶圓2000及晶粒2002的俯視圖，其可包括根據本文揭示之實施例中任一者使用矽替換所製造的非平面SiGe電晶體的一或多個IC結構。在一些實施例中，根據本文揭示之實施例中任一者，晶粒2002可包括於IC封裝體中。舉例而言，晶粒2002中之任一者可作為圖9所示IC封裝體2200中之晶粒2256的任一者。晶圓2000可由半導體材料構成且可包括一或多個具有形成於晶圓2000之表面上之IC結構的晶粒2002。晶粒2002中每一者可為一半導體產品之一重複單元，該半導體產品包括任何適合之IC(例如，包括具有如本文所描述之使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構之IC)。在該半導體產品製造完成後(例如在製造具有如本文所述之使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構之後)，該晶圓2000可進行一單粒化程序，該等晶粒2002中每一者彼此分開以提供該半導體產品之分離的「晶片」。特別是，包括具有如本文所示使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構之裝置可採晶圓2000之形式(例如未經單粒化)或晶粒2002之形式(例如經單粒化)。晶粒2002可包括支援電路系統以就電氣信號安排路由至各種記憶體單元、電晶體、電容器、以及任何其他IC組件。在一些實施例中，晶圓2000或晶粒2002可實行或包括一記憶體裝置(例如DRAM或SRAM裝置)、邏輯裝置(例如AND、OR、NAND或NOR閘)、或任何其他合適的電路元件。這些裝置中之多個裝置可組合於一單個晶粒2002上。
圖9為可包括具有根據本文揭示之任何實施例使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構之一範例IC封裝體2200之側視的橫截面圖。在一些實施例中，IC封裝體2200可為一系統級封裝體(system-in-package, SiP)。
封裝體基體2252可由一介電材料(例如陶瓷、堆建膜、具有填料顆粒於其中之環氧樹脂膜等)形成，且可具有延伸穿過位在面2272與面2274之間、或面2272上之不同位置之間、及/或面2274上之不同位置之間的介電材料之傳導性路徑。
封裝體基體2252可包括傳導接點2263，其通過封裝體基體2252耦接至傳導路徑2262，允許晶粒2256及/或中介件2257內之電路系統電氣耦接至傳導接點2264中之不同傳導接點(或耦接至包括於封裝體基體2252中之其他裝置，未展示)。
IC封裝體2200可包括一中介件2257，其經由該中介件2257之傳導接點2261、第一層級互連件2265、及封裝體基體2252之傳導接點2263耦接至封裝體基體2252。圖9中所例示之第一層級互連件2265為焊料凸塊，但可使用任何合適的第一層級互連件2265。在一些實施例中，可無中介件2257包括於IC封裝2200中；替代地，晶粒2256可藉由第一層級互連件2265在面2272處直接耦接至傳導接點2263。
IC封裝體2200可包括一或多個晶粒2256，其經由該等晶粒2256之傳導接點2254、第一層級互連件2258、及中介件2257之傳導接點2260耦接至該中介件2257。傳導接點2260可通過中介件2257耦接至傳導路徑(未顯示)，允許晶粒2256內之電路系統電氣耦接至傳導接點2261中之不同傳導接點(或耦接至包括於中介件2257中之其他裝置，未展示)。圖9中所例示之第一層級互連件2258為焊料凸塊，但可使用任何合適的第一層級互連件2258。如本文中所使用，「傳導接點」可指作為不同組件間之介面的導電材料(例如金屬)之一部分；傳導接點可凹陷於組件之表面中、與組件之表面齊平、或延伸遠離組件之表面，且可呈任何合適的形式(例如，傳導襯墊或插座)。
在一些實施例中，底填材料2266可於封裝體基體2252與中介件2257間、在第一層級互連件2265周圍設置，且一模製化合物2268可設置在晶粒2256及中介件2257周圍且與封裝體基體2252接觸。在一些實施例中，底填材料2266可與模製化合物2268相同。可用於底填材料2266及模製化合物2268之範例材料為合適的環氧樹脂模製材料。第二層級互連件2270可耦接至傳導接點2264。圖9中所例示之第二層級互連件2270為焊球(例如，用於球柵陣列配置)，但可使用任何合適的第二層級互連件2270 (例如，銷針柵格陣列配置中之銷針或焊盤柵格陣列配置中之焊盤)。第二層級互連件2270可用於將IC封裝體2200耦接至另一組件，諸如一電路板(例如一主機板)、中介件、或另一IC封裝體，如此項技術領域中所已知且如下文參照圖10所論述。
晶粒2256可採本文所論述之晶粒2002之任何實施例的形式(例如，可包括具有如本文描述之使用矽替換所製造之非平面SiGe電晶體的IC結構之任何實施例)。在IC封裝體2200包括多個晶粒2256之實施例中，IC封裝體2200可被稱為一多晶片封裝體(MCP)。晶粒2256可包括用以執行任何所要功能性之電路系統。例如，晶粒2256中之一或多者可為邏輯晶粒(例如，以矽為基之晶粒)，且晶粒2256中之一或多者可為記憶體晶粒(例如，高帶寬記憶體)，包括如本文描述之嵌入式記憶體晶粒。在一些實施例中，晶粒2256中之任一者可包括具有使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構，例如，如以上所論述者；在一些實施例中，晶粒2256中之至少一些可不包括具有使用矽替換所製造之非平面SiGe電晶體的任何IC結構。
圖9中所例示之IC封裝體2200可為一覆晶封裝體，雖然可使用其他封裝架構。舉例而言，IC封裝體2200可為一球柵陣列(BGA)封裝體，諸如一嵌入式晶圓級球柵陣列(eWLB)封裝體。在另一範例中，IC封裝體2200可為一晶圓級晶片尺度封裝體(WLCSP)或一面板扇出(FO)封裝體。雖然圖9之IC封裝體2200中例示兩個晶粒2256，但IC封裝體2200可包括任何所要數目之晶粒2256。IC封裝體2200可包括額外被動組件，諸如設置於封裝體基體2252之第一面2272或第二面2274上或中介件2257之任一面上的表面安裝電阻器、電容器及電感器。更一般而言，IC封裝體2200可包括此項技術領域中已知之任何其他主動或被動組件。
圖10為一IC裝置總成2300之橫截面側視圖，其可包括具有根據本文揭示之任何實施例之使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構之組件。IC裝置總成2300包括設置於一電路板2302 (其可為例如一主機板)上的數個組件。IC裝置總成2300包括設置於電路板2302之第一面2340及電路板2302之相對的第二面2342上的組件；一般而言，組件可設置於面2340及2342之一或兩者上。特別是，IC裝置總成2300之組件中之任何合適組件可包括具有根據本文所揭示之實施例中任一者之使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構中的任一者；例如，以下參考IC裝置總成2300所論述之IC封裝體中之任一者可採以上參照圖9所論述之IC封裝2200之任何實施例的形式(例如，可包括設置於晶粒2256上具有使用矽替換所製造之非平面SiGe電晶體之一或多個IC結構)。
在一些實施例中，電路板2302可為包括藉由介電材料之層彼此分開且藉由導電通孔互連之多個金屬層的一PCB。該等金屬層中之任何一或多者可以一所要的電路圖案形成，以在耦接至電路板2302之組件之間就電氣信號安排路由(任擇地結合其他金屬層)。在其他實施例中，電路板2302可為一非PCB基體。
圖10中所例示之IC裝置總成2300包括一中介件上封裝結構2336，其藉由耦接組件2316而耦接至電路板2302之第一面2340。該等耦接組件2316可把該中介件上封裝結構2336電氣及機械耦接到該電路板2302，並可包括焊球(如圖10所示)、一插座的公及母部分、一黏著劑、一底填材料、及/或任何其他合適的電氣及/或機械耦接結構。
該中介件上封裝結構2336可包括藉由耦接組件2318耦接到一中介件2304的一IC封裝體2320。該等耦接組件2318可採任何合適於應用的形式，諸如提及該等耦接組件2316之以上所論述的形式。IC封裝體2320可為或可包括例如一晶粒(圖8B之晶粒2002)、一IC裝置、或任何其他合適組件。特別是，IC封裝體2320可包括具有如本文描述之使用矽替換所製造之非平面SiGe電晶體的一或多個IC結構。雖然圖10中展示了一單個IC封裝體2320，但多個IC封裝體可耦接至中介件2304；確實地，額外之中介件可與該中介件2304耦接。該中介件2304可提供用於橋接該電路板2302及該IC封裝體2320的一居間基體。通常，該中介件2304可把一連接擴展成一更寬的間距或把一連接重新路由到一不同的連接。例如，該中介件2304可把該IC封裝體2320(例如一晶粒)耦接到耦接組件2316之一BGA，以供耦接到電路板2302。在圖10所例示之實施例中，IC封裝體2320及電路板2302附接至中介件2304之相對側；在其他實施例中，IC封裝體2320及電路板2302可附接至中介件2304之同一側。在一些實施例中，三個或更多個組件可藉由中介層2304互連。
中介件2304可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在一些實行方式中，中介件2304可由其他替代的剛性或可撓性材料形成，其可包括與上述用於一半導體基體者相同的材料，諸如矽、鍺、以及其他III-V族及IV族材料。中介件2304可包括金屬互連件2308及通孔2310，包括但不限於穿矽通孔(TSV)2306。中介件2304可進一步包括嵌入裝置2314，包括被動及主動裝置兩者。此類裝置可包括但不限於電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、靜電放電(ESD)保護裝置、及記憶體裝置。較複雜裝置，諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置，亦可形成於中介件2304上。中介件上封裝結構2336可採本技術領域中已知的任何中介件上封裝結構的形式。
IC裝置總成2300可包括藉由耦接組件2322耦接至電路板2302之第一面2340的IC封裝體2324。該等耦接組件2322可採上文提及該等耦接組件2316所論述之任何實施例的形式，且該IC封裝體2324可採上文提及該IC封裝體2320所論述之任何實施例的形式。
圖10中例示之IC裝置總成2300包括一堆疊式封裝結構2334，其係藉由耦接組件2328而耦接到電路板2302的第二面2342。該堆疊式封裝結構2334可包括一IC封裝體2326及一IC封裝體2332，其藉由耦接組件2330耦接在一起，使得IC封裝體2326設置於電路板2302與IC封裝體2332之間。該等耦接組件2328及2330可採上文論述之該等耦接組件2316之任何實施例的形式，且該等IC封裝體2326及2332可採上文所論述之該IC封裝體2320之任何實施例的形式。該堆疊式封裝結構2334可根據本技術領域中已知的該堆疊式封裝結構中之任一者而組配。
圖11為範例運算裝置2400的方塊圖，該範例運算裝置可包括具有根據本文所揭示之實施例中之任一者的使用矽替換製造之非平面SiGe電晶體的一或多個IC結構之組件。舉例來說，運算裝置2400之組件中任何合適組件可包括一晶粒(例如晶粒2002 (圖8B))，該晶粒包括具有根據本文所揭示之實施例中之任一者的使用矽替換製造之非平面SiGe電晶體的一或多個IC結構。運算裝置2400之組件中任一者可包括IC封裝2200 (圖9)。運算裝置2400之組件中任一者可包括一IC裝置總成2300 (圖10)。
數個組件在圖11中例示為包括於計算裝置2400中，但這些組件中之任何一或多者如可適合於應用者，可省略或重複。在一些實施例中，包括於運算裝置2400中之組件中之一些或全部可附接至一或多個主機板。在一些實施例中，此等組件中之一些或全部製造於單個SoC晶粒上。
此外，在各種實施例中，該運算裝置2400可不包括圖11中所例示之一或多個組件，但是該運算裝置2400可包括用以耦接到該一或多個組件之介面電路系統。例如，該運算裝置2400可不包括一顯示裝置2406，但是可包括一顯示裝置2406所可耦接之顯示裝置介面電路系統(例如一連接器及驅動器電路系統)。在另一組範例中，該運算裝置2400可不包括一音訊輸入裝置2418或一音訊輸出裝置2408，但可包括可耦接有一音訊輸入裝置2418或一音訊輸出裝置2408的音訊輸入或輸出裝置介面電路系統(例如，連接器及支援電路系統)。
該運算裝置2400可包括一處理裝置2402(例如，一或多個處理裝置)。在此使用之用語「處理裝置」或「處理器」可表示處理來自暫存器及/或記憶體之電子資料以便將該電子資料轉變成可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置之一部分。該處理裝置2402可包括：一或多個數位信號處理器(DSP)、特殊應用IC(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、密碼處理器(執行硬體內之密碼演算法的專門處理器)、伺服器處理器或任何其他適當處理裝置。該運算裝置2400可包括一記憶體2404，其本身可包括一或多個記憶體裝置，諸如依電性記憶體(例如DRAM)、非依電性記憶體(例如唯讀記憶體(ROM))、快閃記憶體、固態記憶體及/或一硬式驅動機。在一些實施例中，記憶體2404可包括與處理裝置2402共享一晶粒之記憶體。
在一些實施例中，該運算裝置2400可包括一通訊晶片2412(例如，一個或多個通訊晶片)。例如，通訊晶片2412可以被組配以管理用於該運算裝置2400之資料往來傳輸的無線通訊。用語「無線」及其衍生詞可用以描述可透過非固態媒體經由使用調變電磁輻射來傳達資料之電路、裝置、系統、方法、技術、通訊頻道等。該用語並未暗示該等相關連裝置不含任何導線，儘管在一些實施例中其可能不含導線。
通訊晶片2412可以實行若干無線標準或協定中之任一者，其包括但不限於電機電子工程師(IEEE)協會標準，包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如IEEE 802.16-2005修訂版)、長期演進(LTE)計劃與任何修正、更新、及/或修訂版(例如，先進LTE計劃、超級行動寬頻(UMB)計劃(也稱為「3GPP2」)等)。IEEE 802.16相容寬頻無線存取(BWA)網路通常稱為WiMAX網路，即代表全球互通微波存取的縮寫，其係通過IEEE 802.16標準之一致性與互通性測試之產品的認證標記。通訊晶片2412可根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進型HSPA(E-HSPA)或LTE網路來操作。通訊晶片2412可根據增強型資料GSM演進技術(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)或演進型UTRAN(E-UTRAN)來操作。通訊晶片2412可根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強型無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生物以及命名為3G、4G、5G、及往後者之任何其他無線協定而操作。通訊晶片2412可根據其他實施例中之其他無線協定來操作。運算裝置2400可包括天線2422以利於無線通訊及/或接收其他的無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片2412可管理有線通訊，諸如電氣、光學或任何其他合適的通訊協定(例如，乙太網路)。如上所述，通訊晶片2412可包括多個通訊晶片。例如，一第一通訊晶片2412可專用於較短範圍無線通訊，諸如Wi-Fi及藍牙，且一第二‎通訊晶片2412可專用於較長範圍無線通訊，諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他。在一些實施例中，第一通訊晶片2412可專用於無線通訊，而第二通訊晶片2412可專用於有線通訊。
運算裝置2400可包括電池/電力電路系統2414。電池/電力電路系統2414可包括一個或多個能量儲存裝置(例如電池或電容器)及/或用以將運算裝置2400之組件耦接至與運算裝置2400分離之能量源(例如AC線路電力)的電路系統。
運算裝置2400可包括一顯示裝置2406(或如上文論及之相對應的介面電路系統)。顯示裝置2406可包括任何的視覺指示器，舉例而言，諸如一抬頭顯示器、一電腦監視器、一投影機、一觸控螢幕顯示器、一液晶顯示器(LCD)、一發光二極體顯示器、或一平面顯示器。
運算裝置2400可包括一音訊輸出裝置2408(或如上文論及之相對應的介面電路系統)。舉例而言，音訊輸出裝置2408可包括產生一可聽指示符之任何裝置，諸如揚聲器、頭戴式耳機或耳塞式耳機。
運算裝置2400可包括音訊輸入裝置2418(或如上文論及之相對應的介面電路系統)。音訊輸入裝置2418可包括產生一表示聲音之信號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如具有樂器數位介面(MIDI)輸出之儀器)。
運算裝置2400可包括一GPS裝置2416(或如上文論及之相對應的介面電路系統)。GPS裝置2416可與一衛星為基之系統通訊並可接收運算裝置2400之位置，如本技術領域中已知者。
該運算裝置2400可包括其他輸出裝置2410(或如上文論及之相對應的介面電路系統)。其他輸出裝置2410之範例可以包括一音訊編解碼器、一視訊編解碼器、一印表機、用以提供資訊至其他裝置之有線或無線發射機、或一額外之儲存裝置。
運算裝置2400可包括一其他輸入裝置2420(或如上文論及之相對應的介面電路系統)。其他輸入裝置2420之範例可包括一加速計、一陀螺儀、一羅盤、一影像擷取裝置、一鍵盤、一諸如滑鼠等游標控制裝置、一電筆、一觸控板、一條碼讀取器、一快速回應(QR)碼讀取器、任何感測器或一無線射頻識別(RFID)讀取器。
運算裝置2400可以具有任何所欲的形狀因子，諸如一手持或行動運算裝置(例如，一蜂巢式電話、一智慧型電話、一行動網際網路裝置、一音樂播放器、一平板電腦、一膝上型電腦、一輕省筆電、一超輕薄筆電、一個人數位助理(PDA)、一超行動個人電腦等)、一桌上型運算裝置、一伺服器或其他網路運算組件、一印表機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一車輛控制單元、一數位相機、一數位視訊記錄器、或一可穿戴式運算裝置。在一些實施例中，運算裝置2400可以是處理資料之任何其他的電子裝置。 選擇的範例
下列段落提供本文所揭實施例的各種範例。
範例1提供一IC結構，該IC結構包括一鰭片，其延伸遠離一基部(例如，基體、晶圓、晶片、或晶粒)，其中在靠近該鰭片之一部分之側壁的鍺(Ge)濃度，相比於在該鰭片之該部分之一中間部中的Ge濃度，係至少約2倍更高，包括其中之所有的值及範圍，例如，至少約3倍更高或約5倍更高。
範例2提供如範例1的IC結構，其更包括：一閘極堆疊，該閘極堆疊包繞該鰭片之最遠離該基部的一部分，其中被該閘極堆疊所包繞之該鰭片的該部分包括Ge及矽(Si)，而Ge的一原子百分比係在約20%與50%之間。
範例3提供如範例2的IC結構，其中在由該閘極堆疊所包繞的該鰭片之該部分中之Si的一原子百分比係低於約80%，例如低於約70%或低於約60%。
範例4提供如範例2或3的IC結構，其中該基部中之Si的一濃度，相比於由該閘極堆疊所包繞之該鰭片之該部分中者，至少約2倍更高，包括其中所有的值及範圍。
範例5提供如範例2-4中任一者的IC結構，其中在該鰭片之該部分(亦即，先前範例中所述之該部分)為一第一部分(例如，圖2A-2B中所示之部分204-1)，該鰭片進一步包括一第二部分(例如，圖2A-2B中所示之部分204-2)及一第三部分(例如，圖2A-2B中所示之部分204-3)，該第一部分係在該第二部分與該第三部分之間，該第二部分係比該第三部分更接近於該基部，且該第二部分中之Si的濃度係與該基部中之Si的濃度實質上相同。
範例6提供如範例5的IC結構，其中該第三部分之至少一部分中的Ge濃度係與靠近該第一部分之側壁的Ge濃度實質上相同。
範例7提供如範例6的IC結構，其中該第三部分之該部分係靠近該鰭片之該第三部分之側壁。
範例8提供如範例6的IC結構，其中該第三部分之該部分係位在該鰭片之該第三部分之一中間部中。
範例9提供如範例3或4之IC結構，其中該鰭片為一第一鰭片，該IC結構進一步包括一延伸遠離該基部的一第二鰭片，且該第二鰭片中之Si的濃度係與該基部中之Si的濃度實質上相同。
範例10提供如範例9的IC結構，其中該IC結構進一步包括一第一電晶體及一第二電晶體，該第一電晶體之一通道材料係該第一鰭片之一部分，該第二電晶體之一通道材料係該第二鰭片之一部分，該第一電晶體係一P型電晶體，且該第二電晶體係一N型電晶體。
範例11提供一種IC結構，其包括一單個支撐結構(例如一基體、一晶圓、一晶片、或一晶粒)，例如一單個Si支撐結構；設置於該支撐結構之一第一部分上方的一第一奈米帶，其中該第一奈米帶中之矽(Si)原子的一原子百分比為至少約80%；以及設置於該支撐結構之一第二部分上方的一第二奈米帶，其中在該第二奈米帶中之鍺(Ge)原子的一原子百分比為至少約25%。在此一IC結構中，該第一奈米帶及該第二奈米帶中之每一者具有平行於該支撐結構的一第一側以及平行於該支撐結構的一第二側，該第二側係比該第一側更遠離該支撐結構，並且該支撐結構與該第一奈米帶之該第一側之間的一距離實質上等於該支撐結構與該第二奈米帶之該第一側之間的一距離(換言之，該第一奈米帶及該第二奈米帶之該等第一側係在該支撐結構上方相對於彼此對準、或係等效地在平行於該支撐結構之一單一平面中)。
範例12提供如範例11的IC結構，其中該支撐結構與該第一奈米帶之該第二側之間的一距離實質上等於該支撐結構與該第二奈米帶之該第二側之間的一距離(換言之，該等第一及第二奈米帶之該等第二側係在該支撐結構上方相對於彼此對齊、或係等效地在平行於該支撐結構之一單一平面中)。
範例13提供如範例11或12的IC結構，其中該第一奈米帶係為彼此堆疊在該支撐結構之該第一部分上方的複數個第一奈米帶中之一奈米帶，該第二奈米帶係為彼此堆疊在該支撐結構之該第二部分上方的複數個第二奈米帶中之一奈米帶，並且該等複數個第一奈米帶中之每一者在垂直於該支撐結構之一方向上係與該等複數個第二奈米帶中之一不同者對準。
範例14提供如前述範例中任一者之IC結構，其中該第一奈米帶中之Si原子的原子百分比為至少約90%，及/或在該第二奈米帶中之Ge原子的原子百分比為至少約35%。
範例15提供如前述範例中任一者之IC結構，其中在該第二奈米帶之相鄰於該第二奈米帶該第一側的一部分中、或在該第二奈米帶之相鄰於該第二奈米帶該第二側的一部分中，Ge原子的原子濃度係高於在該第二奈米帶之介於該第二奈米帶該第一側與該第二側之間的一部分中之Ge原子的原子濃度。
範例16提供如前述範例中任一者之IC結構，其中該IC結構進一步包括一第一電晶體及一第二電晶體，該第一電晶體的一通道材料係該第一奈米帶的一部分，且該第二電晶體的一通道材料係該第二奈米帶的一部分。
範例17提供如範例16之IC結構，其中該第一電晶體係一N型電晶體，以及該第二電晶體係一P型電晶體。
範例18提供一種製造一IC結構的方法，該方法包括：提供具交替的第一奈米帶及第二奈米帶之一第一堆疊於一支撐結構(例如一基體、一晶圓、一晶片、或一晶粒)之一第一部分上方；提供具交替的第一奈米帶及第二奈米帶之一第二堆疊於該支撐結構之一第二部分上方，其中該第一堆疊及該第二堆疊中之各者的每一第一奈米帶之至少約90%的原子(例如至少約95%)為矽(Si)原子，且其中該第一堆疊及該第二堆疊中之各者的每一第二奈米帶之至少約30%的原子(例如至少約35%)為鍺(Ge)原子，且其中該第一堆疊之每一第一奈米帶係相對於該支撐結構與該第二堆疊之一對應不同的第一奈米帶對準，並且該第一堆疊之每一第二奈米帶係相對於該支撐結構與該第二堆疊之一對應不同的第二奈米帶對準；以經配置來防止該第一堆疊之該第一奈米帶及該第二奈米帶氧化的一保護材料來包封該第一堆疊；以及在該第一堆疊以該保護材料包封時執行該第二堆疊之該等第二奈米帶之一退火，使得在該退火之後，該堆疊之每一第一奈米帶之至少約20百分比(%)的原子(例如至少約25%)為Ge原子。
範例19提供如範例18之方法，其進一步包括，在退火之後，自該第一堆疊移除該保護材料且移除該第一堆疊及該第二堆疊之該等第二奈米帶。
範例20提供如範例18或19之方法，其進一步包括，在退火之後，形成一第一電晶體及一第二電晶體，使得該第一電晶體之一通道材料係該第一堆疊之該等第一奈米帶中之一者的一部分，且該第二電晶體之一通道材料係該第二堆疊之該等第一奈米帶中之一者的一部分。
範例21提供一種IC封裝體，其包括一IC晶粒，該IC晶粒包括如前述範例(譬如，範例1-18中之任一者)中任一者的IC結構、以及耦接至該IC晶粒的一另外的IC組件。
範例22提供如範例21之IC封裝體，其中該另外的IC組件包括一封裝體基體、一中介件、或一另外的IC晶粒中之一者。
範例23提供一種電子裝置，其包括一載體基體及耦接至該載體基體之一IC晶粒。該IC晶粒包括如範例1-18中任一者的IC結構、且/或被包括在如範例21-22中任一者的IC封裝體中。
範例24提供如範例23之電子裝置，其中該運算裝置為一可穿戴或手持式電子裝置。
範例25提供如範例23或24之電子裝置，其中該電子裝置進一步包括一或多個通訊晶片及一天線。
範例26提供如範例23-25中任一者之電子裝置，其中該載體基體為一主機板。
本揭示內容之例示性實行方式的以上說明，包括在摘要中所描述的內容，並非意為窮舉性或欲將本揭示內容限制為所揭示之確切形式。雖然本文中為了例示之目的描述了本揭示之具體的實行方式以及範例，惟如相關領域的習知技藝者將認知到的，在本揭示內容之範圍內各種等效的修改是有可能的。可按照上述詳細說明而對本揭示內容做出這些修改。
100:FinFET 102:基部 104:鰭片 104-1:(第一)鰭片 104-1:N鰭片 104-2:(第二)鰭片 106:絕緣體材料,STI(材料) 108,508:閘極堆疊 110,510:閘極介電質 112:電極材料,閘極電極 114,514,514-1,514-2:S/D區 114-1:第一S/D區 114-2:第二S/D區 200:IC結構,晶粒 200A,200B,200C,200D,402,404,406,408,410,412,414,416,418,420,702,704,708,710,712:IC結構 202:矽材料,基部 204-1:(第一)部分 204-2:(第二)部分 204-3:(第三)部分 206:部分,SiGe材料 208,718:SiGe材料 300,600:方法 302,304,306,308,310,312,314,316,318,602,604,606,608,610,612:程序 324,424,724:保護材料 426:蝕刻阻擋材料,氧化物材料 430:包覆物,富含Ge之矽鍺材料 432,732:氧化物材料 434436:虛線輪廓 500:(奈米帶)電晶體 502:支撐結構 504,744,754:奈米帶 512:電極材料 706:IC結構,部分 714:矽材料 716:介電材料 730:富含Ge之矽鍺(SiGe)材料 734:堆疊 746748:部分 750752:線 2000:晶圓 2002,2256:晶粒 2200,2320,2324,2326,2332:IC封裝體 2252:封裝體基體 2254,2260,2261,2263,2264:傳導接點 2257,2304:中介件 2258,2265:第一層級互連件 2262:傳導路徑 2266:底填材料 2268:模製複合物 2270:第二層級互連件 2272:(第一)面 2274:(第二)面 2300:IC裝置總成 2302:電路板 2306:穿矽通孔(TSV) 2308:金屬互連件 2310:通孔 2314:嵌入式裝置 2316,2318,2322,2328,2330:耦接組件 2334:堆疊式封裝結構 2336:中介件結構 2340:第一面 2342:第二面 2400:運算裝置 2402:處理裝置 2404:記憶體 2406:顯示裝置 2408:音訊輸出裝置 2410:其他輸出裝置 2412:通訊晶片 2414:電池/電力電路系統 2416:GPS裝置 2418:音訊輸入裝置 2420:其他輸入裝置 2422:天線
實施例將藉由以下結合隨附之圖式之詳細說明而易於理解。為了利於此說明，類似的數字表示類似的結構元件。於隨附圖式之各圖中的實施例係以範例之方式而非限制之方式說明。
圖1為根據本揭示內容之一些實施例的範例FinFET的透視圖。
圖2A-2D根據本揭示內容之各種實施例，提供具有使用矽替換之整合在一單個支撐結構上方的如圖1中所示之第一FinFET之矽鰭片、及如圖1中所示之第二FinFET之矽鍺鰭片的IC結構之橫截面側視圖。
圖3為根據本揭示內容之一些實施例，製造具有使用矽替換之整合於一單個支撐結構上方的矽FinFET及矽鍺FinFET的IC結構之範例方法的流程圖。
圖4A-4J為例示根據本揭示內容之一些實施例，在使用圖3之方法製造具有整合在一單個支撐結構上方的矽FinFET、及矽鍺FinFET的IC結構之不同範例階段的各種視圖。
圖5為根據本揭示內容之一些實施例的範例奈米帶電晶體的透視圖。
圖6為根據本揭示內容之一些實施例，製造具有使用矽替換之整合於一單個支撐結構上方的矽奈米帶、及矽鍺奈米帶的IC結構之範例方法的流程圖。
圖7A-7F為例示根據本揭示內容之一些實施例，在使用圖6之方法製造具有整合在一單個支撐結構上方的矽奈米帶及矽鍺奈米帶的IC結構之不同範例階段的各種視圖。
圖8A及8B分別為根據各種實施例、使用矽替換製造的可包括具有非對稱閘極包圍之一或多個非平面矽鍺(SiGe)電晶體之晶圓及晶粒之俯視圖。
圖9為根據本文揭示的任何實施例包括使用矽替換製造的具一或多個非平面SiGe電晶體的一或多個IC結構之IC封裝體的橫截面側視圖。
圖10為根據本文揭示的任何實施例包括使用矽替換製造的具一或多個非平面矽鍺電晶體的一或多個IC結構之IC結構總成的橫截面側視圖。
圖11為根據本文揭示的任何實施例可包括具有使用矽替換製造的一或多個非平面SiGe電晶體的一或多個IC結構之一範例運算裝置的方塊圖。
2200:IC封裝體
2252:封裝體基體
2254,2260,2261,2263,2264:傳導接點
2256:晶粒
2257:中介件
2258,2265:第一層級互連件
2262:傳導路徑
2266:底填材料
2268:模製複合物
2270:第二層級互連件
2272:(第一)面
2274:(第二)面

Claims (20)

  1. 一種積體電路(IC)結構，其包含： 一鰭片，其延伸遠離一基部， 其中在靠近該鰭片之一部分的側壁之鍺(Ge)的濃度係至少2倍高於在該鰭片之該部分的一中間部中之Ge的濃度。
  2. 如請求項1的IC結構，其進一步包含一閘極堆疊，該閘極堆疊包繞該鰭片之最遠離該基部的一部分，其中被該閘極堆疊所包繞之該鰭片的該部分包括Ge及矽(Si)，而Ge的一原子百分比係在20%與50%之間。
  3. 如請求項2的IC結構，其中被該閘極堆疊所包繞之該鰭片的該部分中之Si的一原子百分比係低於80%。
  4. 如請求項2的IC結構，其中該基部中之Si的一濃度係至少2倍高於在被該閘極堆疊所包繞之該鰭片的該部分中者。
  5. 如請求項2的IC結構，其中： 該鰭片的該部分為一第一部分， 該鰭片進一步包括一第二部分及一第三部分， 該第一部分係介於該第二部分與該第三部分之間， 該第二部分比該第三部分更接近該基部，且 該第二部分中之Si的濃度係與該基部中之Si的濃度實質相同。
  6. 如請求項5的IC結構，其中該第三部分之至少一部分中之Ge的濃度係與靠近該第一部分之該等側壁之Ge的濃度實質相同。
  7. 如請求項6的IC結構，其中該第三部分的該部分係靠近該鰭片之該第三部分之側壁。
  8. 如請求項6的IC結構，其中該第三部分之該部分係位在該鰭片之該第三部分之一中間部。
  9. 如請求項3的IC結構，其中： 該鰭片為一第一鰭片， 該IC結構進一步包括一第二鰭片，其延伸遠離該基部，且 該第二鰭片中之Si的濃度係與該基部中之Si的濃度實質相同。
  10. 如請求項9的IC結構，其中： 該IC結構進一步包括一第一電晶體及一第二電晶體， 該第一電晶體之一通道材料為該第一鰭片之一部分， 該第二電晶體之一通道材料為該第二鰭片之一部分， 該第一電晶體係一P型電晶體，且 該第二電晶體係一N型電晶體。
  11. 一種積體電路(IC)結構，其包含： 一支撐結構； 一第一奈米帶，其在該支撐結構之一第一部分上方，其中該第一奈米帶中之矽(Si)原子的一原子百分比至少為80%；以及 一第二奈米帶，其在該支撐結構之一第二部分上方，其中該第二奈米帶中之鍺(Ge)原子的一原子百分比至少為25%；其中： 該第一奈米帶及該第二奈米帶中之每一者具有平行於該支撐結構的一第一側及平行於該支撐結構的一第二側，該第二側係比該第一側更遠離該支撐結構，並且 該支撐結構與該第一奈米帶之該第一側之間的一距離實質上等於該支撐結構與該第二奈米帶之該第一側之間的一距離。
  12. 如請求項11的IC結構，其中該支撐結構與該第一奈米帶之該第二側之間的一距離實質上等於該支撐結構與該第二奈米帶之該第二側之間的一距離。
  13. 如請求項11的IC結構，其中： 該第一奈米帶係為在該支撐結構之該第一部分上方彼此堆疊的複數個第一奈米帶中之一奈米帶， 該第二奈米帶係為在該支撐結構之該第二部分上方彼此堆疊的複數個第二奈米帶中之一奈米帶，並且 該等複數個第一奈米帶中之每一者在垂直於該支撐結構之一方向上係與該等複數個第二奈米帶中之一不同者對準。
  14. 如請求項11的IC結構，其中： 該第一奈米帶中之Si原子的原子百分比至少為90%，且 該第二奈米帶中之Ge原子的原子百分比至少為35%。
  15. 如請求項11的IC結構，其中： 在該第二奈米帶之相鄰於該第二奈米帶該第一側的一部分中、或在該第二奈米帶之相鄰於該第二奈米帶該第二側的一部分中之Ge原子的原子濃度，係高於在該第二奈米帶之介於該第二奈米帶該第一側與該第二側之間的一部分中之Ge原子的原子濃度。
  16. 如請求項11的IC結構，其中： 該IC結構進一步包括一第一電晶體及一第二電晶體， 該第一電晶體之一通道材料係該第一奈米帶之一部分，並且 該第二電晶體之一通道材料係該第二奈米帶之一部分。
  17. 如請求項16的IC結構，其中： 該第一電晶體係一N型電晶體，且 該第二電晶體係一P型電晶體。
  18. 一種製造一積體電路(IC)結構之方法，該方法包含： 提供具交替的第一奈米帶與第二奈米帶之一第一堆疊於一支撐結構之一第一部分上方； 提供具交替的第一奈米帶與第二奈米帶之一第二堆疊於該支撐結構之一第二部分上方，其中該第一堆疊及該第二堆疊中之每一者的每一第一奈米帶之至少90百分比(%)的原子為矽(Si)原子，且其中該第一堆疊及該第二堆疊中之每一者的每一第二奈米帶之至少30百分比(%)的原子為鍺(Ge)原子，且其中該第一堆疊之每一第一奈米帶相對於該支撐結構係與該第二堆疊之一對應的第一奈米帶對準，且該第一堆疊之每一第二奈米帶相對於該支撐結構係與該第二堆疊之一對應的第二奈米帶對準； 以配置來防止該第一堆疊之該第一奈米帶及該第二奈米帶氧化的一保護材料來包封該第一堆疊；以及 在該第一堆疊被以該保護材料包封時執行該第二堆疊之該等第二奈米帶之一退火，使得在該退火之後，該堆疊之每一第一奈米帶之至少20百分比的原子為Ge原子。
  19. 如請求項18之方法，其進一步包含： 在該退火之後，自該第一堆疊移除該保護材料且移除該第一堆疊及該第二堆疊之該等第二奈米帶。
  20. 如請求項18之方法，其進一步包含： 在該退火之後，形成一第一電晶體及一第二電晶體，使得該第一電晶體之一通道材料係該第一堆疊之該等第一奈米帶中之一者的一部分，且該第二電晶體之一通道材料係該第二堆疊之該等第一奈米帶中之一者的一部分。
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