TWI713632B - 使用交叉點溝槽設計獲得超低缺陷密度氮化鎵（ＧａＮ）的方法 - Google Patents

使用交叉點溝槽設計獲得超低缺陷密度氮化鎵（ＧａＮ）的方法 Download PDF

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Abstract

本發明之實施例包含一種半導體結構以及製造該結構的方法。根據一實施例，該結構可包含一半導體基板以及在半導體基板之上形成的一第一淺溝槽隔離(STI)層。可在一列中對齊複數個第一溝槽，且係通過該第一STI層而形成該複數個第一溝槽。在一實施例中，可在該複數個第一溝槽中且在該第一STI層的一頂面之上形成一第一III族氮化物(III-N)層。此外，各實施例包含在該第一III族氮化物層之上且在該第一STI層的該頂面之上形成的一第二STI層。通過該第二STI層形成的一第二溝槽可被定向成垂直於該列的第一溝槽。各實施例包含填滿該第二溝槽的一第二III族氮化物層。

Description

使用交叉點溝槽設計獲得超低缺陷密度氮化鎵(GaN)的方法
本發明之實施例是在半導體裝置及處理之領域，且尤係在矽晶圓上形成低缺陷密度氮化鎵用於氮化鎵(GaN)電晶體與矽互補金屬氧化物半導體(CMOS)裝置共同整合以及形成此種裝置之領域。
基於III族氮化物材料之電晶體適用於高電壓及高頻率的應用。因此，基於III族氮化物材料之電晶體是諸如電源管理積體電路(Power Management Integrated Circuit；簡稱PMIC)以及射頻(Radio Frequency；簡稱RF)功率放大器等的系統單晶片(System-on-Chip；簡稱SoC)應用之有前途的候選者。
100、200‧‧‧半導體基板
115、215、315‧‧‧第一淺溝槽隔離層
120、127、220、227‧‧‧溝槽
141‧‧‧氮化鎵材料
142‧‧‧位錯缺陷
140、240、340‧‧‧第一氮化鎵層
143、243‧‧‧低缺陷密度部分
141、241‧‧‧高缺陷密度部分
145、245、345、445、545‧‧‧第二氮化鎵層
125、225‧‧‧第二淺溝槽隔離層
221‧‧‧列
280、281‧‧‧方向
247、447、547‧‧‧導電層
360‧‧‧金屬氧化物半導體場效電晶體
362、462‧‧‧源極接點
364、464‧‧‧汲極接點
366、376‧‧‧閘極電極
370‧‧‧金屬氧化物半導體電容
372‧‧‧歐姆接觸
374‧‧‧高K值介電質
460‧‧‧非平面金屬氧化物半導體場效電晶體裝置
468‧‧‧通道
448‧‧‧第二導電層
530‧‧‧懸臂樑
600‧‧‧基板
682‧‧‧晶粒
684‧‧‧矽部分
686‧‧‧III族氮化物區
700‧‧‧轉接板
702‧‧‧第一基板
704‧‧‧第二基板
706‧‧‧銲球柵陣列
708‧‧‧金屬互連
710‧‧‧通孔
712‧‧‧穿透矽通孔
714‧‧‧嵌入式裝置
800‧‧‧計算裝置
802‧‧‧積體電路晶粒
808‧‧‧通訊晶片
804‧‧‧中央處理單元
806‧‧‧晶粒內置記憶體
810‧‧‧揮發性記憶體
812‧‧‧非揮發性記憶體
814‧‧‧圖形處理單元
816‧‧‧數位信號處理器
842‧‧‧密碼處理器
820‧‧‧晶片組
822‧‧‧天線
824‧‧‧觸控式螢幕顯示器
826‧‧‧觸控式螢幕控制器
828‧‧‧電池
844‧‧‧全球衛星定位系統裝置
830‧‧‧羅盤
832‧‧‧移動感測器
834‧‧‧喇叭
836‧‧‧相機
838‧‧‧使用者輸入裝置
840‧‧‧大量儲存裝置
第1A圖是根據本發明的一實施例而以磊晶方式生長 到不高於在一第一STI層中形成的溝槽的頂面的厚度之一第一氮化鎵層之一橫斷面圖。
第1B圖是根據本發明的一實施例而以磊晶方式生長到一半導體基板上形成的一溝槽型樣之上的一第一氮化鎵層之一橫斷面圖。
第1C圖是根據本發明的一實施例而以磊晶方式生長到一第一磊晶生長氮化鎵層之上的一第二氮化鎵層之一橫斷面圖。
第2A圖是根據本發明的一實施例而在一半導體基板之上形成的一第一淺溝槽隔離(STI)層中形成之一溝槽型樣之一透視圖。
第2B圖是根據本發明的一實施例而在該等溝槽中以及在該第一STI層之上以磊晶方式生長的一第一氮化鎵層之一透視圖。
第2C圖是根據本發明的一額外實施例而在該等溝槽中以及在該第一STI層之上以磊晶方式生長的一第一氮化鎵層之一透視圖。
第2D圖是根據本發明的一實施例的被定向成垂直於該第一STI層中之該溝槽型樣的一第二STI層中之一溝槽型樣之一透視圖。
第2E圖是根據本發明的一實施例而在該溝槽中且在該第二STI層之上以磊晶方式生長的一第二氮化鎵層之一透視圖。
第2F圖是根據本發明的一實施例而在該溝槽中且在 一導電層之上以磊晶方式生長的一第二氮化鎵層之一透視圖。
第3圖是根據本發明的一實施例而包含在一第一氮化鎵層中形成的一第一裝置以及在一第二氮化鎵層中形成的一第二裝置之一半導體基板之一透視圖。
第4圖是根據本發明的一實施例而包含一非平面氮化鎵電晶體裝置之一半導體基板之一透視圖。
第5圖是根據本發明的一實施例而包含一懸置氮化鎵層之一半導體基板之一透視圖。
第6圖是根據本發明的一實施例而包含一第一矽部分以及在基板的一第二部分之上形成的一III族氮化物層之一基板之一平面圖。
第7圖是實施本發明的一或多個實施例的一轉接板之一橫斷面圖。
第8圖是包含根據本發明的一實施例而建構的一或多個電晶體的一計算裝置之一示意圖。
【發明內容與實施方式】
本發明說明了包含一半導體裝置之系統以及形成該半導體裝置之方法。在下文的說明中，將使用熟悉此項技術者普遍用於將其工作之內容傳遞給其他熟悉此項技術者的術語說明各實施例之各種觀點。然而，熟悉此項技術者顯然理解：可以只利用所說明的該等觀點中之某些觀點實施實施例。為了便於解說，述及了一些特定的數字、材料、 及組態，以便提供對該等實施例之徹底了解。然而，熟悉此項技術者顯然理解：可在沒有該等特定細節之情形下實施實施例。在其他的情形中，省略或簡化了習知的特徵，以便不會模糊了該等說明性實施例。
將以一種最有助於了解本發明之方式，而以依次進行的多個分立式操作之形式說明各操作，然而，不應將說明的順序詮釋為意味著這些操作必然是與順序相依的。尤其，不需要按照呈現的順序執行這些操作。
雖然基於III族氮化物材料之電晶體是SoC應用之有前途的候選者，但是將基於III族氮化物材料之電晶體共同整合在一半導體基板上也是很大的挑戰。一個挑戰是該等材料之間的重大晶格失配(lattice mismatch)。例如，氮化鎵(GaN)與(100)晶向((100)oriented)之矽(Si)之間的晶格失配是大約41%。此種重大晶格失配產生了在一矽層上以磊晶方式生長的氮化鎵中之高缺陷密度。此外，矽與氮化鎵之間的熱膨脹係數(thermal expansion coefficient)失配可能導致在矽上以磊晶方式生長的氮化鎵上之表面裂紋(surface crack)。例如，該等兩種材料之間的熱膨脹係數差異可以是大約116%。
可藉由使用緩衝層較徐緩地自第一半導體材料的晶格間距(lattice spacing)改變到第二半導體材料的晶格間距，而適應晶格失配。此外，可藉由使用寬高比捕獲(aspect ratio trapping)寬而減少晶格缺陷。寬高比捕獲可利用沿著各滑移面(slip plane)的位錯(例如，穿透位 錯(threading dislocation))之傳播。當該缺陷抵達該寬高比捕獲溝槽的側壁時，可阻止該缺陷進一步延伸。因此，可在該寬高比捕獲溝槽的頂部上形成具有較低缺陷密度的一材料。然而，該機制在因該等滑移面的方向而以磊晶方式生長氮化鎵時可能不那麼有效。在氮化鎵中，該等缺陷可能沿著實質上垂直的一滑移面而擴展。因此，該等缺陷可能永遠不會抵達該溝槽的該等側壁。因此，寬高比捕獲可能無法單獨顯著地減少氮化鎵的缺陷密度。
在氮化鎵系統中，由於晶格失配而產生穿透位錯。在一矽基板上以磊晶方式生長的氮化鎵層中之晶格失配特別明顯。如前文所述，氮化鎵與(100)晶向的矽之間的晶格失配是大約41%。因此，以磊晶方式生長的氮化鎵層通常將有高缺陷密度。該高缺陷密度產生了使基於氮化鎵之電晶體無法在峰值理論效率下工作的陷阱及塊材陷阱(bulk trap)。因此，雖然氮化鎵電晶體對高電壓應用(例如，PMIC及RF應用)是理論上理想的，但是實際上，氮化鎵的高電壓效益不如預期那麼大。
因此，本發明之實施例將穿透位錯的傳播方向用於形成低缺陷密度氮化鎵層。在氮化鎵中，穿透位錯可沿著兩個不同的面而傳播。可傳播穿透位錯的第一面是(1100)。在本申請案的各實施例中，該面被定向成使位錯沿著垂直方向(亦即，平行於生長方向)而傳播。可傳播穿透位錯的第二面是(0001)面。在本申請案的各實施例中，該面被定向成使位錯沿著水平方向(亦即，垂直於生 長方向)而傳播。
在以磊晶方式生長的氮化鎵層中，溝槽的定向以及磊晶生長的製程條件(process condition)被用於決定將發生何種缺陷傳播方式。第1A-1C圖示出本發明之實施例如何可將一交叉點溝槽設計用於最小化或消除第二氮化鎵層中之缺陷。雖然本發明中將詳細說明氮化鎵層，但是應當理解：用於減少氮化鎵層中之缺陷密度的製程同樣適用於許多不同的半導體材料。例如，本發明之實施例可以任何III族氮化物(III-N)層取代一氮化鎵層。
現在請參閱第1A圖，根據本發明的一實施例而示出一半導體基板100之一橫斷面圖。可在半導體基板100的一頂面之上形成一第一STI層115。在一實施例中，可形成通過第一STI層115之複數個溝槽120。該等溝槽120可以是適於寬高比捕獲製程之高寬高比溝槽。然後可在半導體基板100中沿著該等溝槽120的底部而露出之該等部分之上以磊晶方式生長一氮化鎵材料141。根據一實施例，可在氮化鎵材料141與半導體基板100之間形成一成核層(nucleation layer)(圖中未示出)。例如，一成核層可包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化銦(InN)、或氮化鋁銦(AlInN)等的材料。在某些實施例中，可以只在該等溝槽120中形成該成核層，或者可在STI層115及半導體基板100之上以保形方式沈積該成核層。根據一實施例，該成核層之總厚度小於STI層115之厚度。例如，該成核層可具有大約15奈米與200奈米之 間的厚度。
如前文所述，當在一矽基板100之上以磊晶方式生長氮化鎵時，該等兩層之間可能有顯著的晶格失配。因此，可能有在該以磊晶方式生長的氮化鎵141中形成之高密度的位錯缺陷142。此外，寬高比捕獲可能無法單獨對位錯密度提供顯著的改善，這是因為該等位錯缺陷142沿著平行於生長方向以及溝槽120的壁之一滑移面而傳播。
現在請參閱第1B圖，根據本發明的一實施例而示出在一第一氮化鎵層140的進一步生長之後的基板100之一橫斷面圖。根據一實施例，氮化鎵層140可延伸到第一STI層115的頂面之上。氮化鎵層140一旦延伸到第一STI層115之上之後，就不再被該等溝槽120限制，且除了垂直地生長外，也開始橫向地生長。因此，氮化鎵層140可合併在一起，而形成一單一連續層。如圖所示，該等位錯缺陷142繼續沿著垂直方向延伸。然而，因為該等位錯缺陷142只沿著垂直方向(亦即，沿著在115面)傳播，所以在沒有缺陷的情形下形成橫向生長。因此，第一氮化鎵層140可包含在第一STI層115的頂面之上的橫向生長中形成之低缺陷密度部分143、以及在第一STI層115的該等溝槽120中形成的以及在該等溝槽120之上形成的高缺陷密度部分141。
現在請參閱第1C圖，根據本發明的一實施例而示出在形成了一第二氮化鎵層145之後的基板100之一橫斷面圖。在一實施例中，可將低缺陷密度部分143用來作為一 晶種層(seed layer)，以便可選擇性地沿著垂直方向在低缺陷密度部分143之上生長，而形成第二氮化鎵層145。在一實施例中，藉由形成其中包含一或多個溝槽127的一第二STI層125，而可選擇性地生長低缺陷密度部分143，其中該一或多個溝槽127被定位在第一STI層115的頂面之上，且該一或多個溝槽127被垂直地定向(亦即，自該圖的面離開)。因此，第一氮化鎵層140的高缺陷密度部分141中之位錯缺陷142被第二STI層125的底面阻擋，且容許第一氮化鎵層140的低缺陷密度部分143延伸通過第二STI層125中形成的溝槽127。在第二氮化鎵層145延伸到溝槽127之上之後，該第二氮化鎵層145可接著開始沿著第二STI層125的頂面而橫向地延伸，用以形成一平面區的低缺陷密度氮化鎵。因此，整個第二氮化鎵層145可具有低缺陷密度。
根據一實施例，第二氮化鎵層145的低缺陷密度適用於需要高性能及高電壓的氮化鎵電晶體之應用(例如，PMIC或RF應用)。此外，應當理解：第一氮化鎵層140不是該等處理操作的無使用之副產品。例如，第一氮化鎵層140亦可被用於不依賴低缺陷密度之組件(例如，電容、肖特基二極體(Schottky diode)、或RF濾波器等的組件)。此外，應當理解：可在任何尺寸的基板(例如，100毫米、150毫米、200毫米、300毫米、450毫米等的尺寸的基板)之上生長低缺陷密度氮化鎵層140。如此一來，本發明之實施例可容許大量製造(High Volume Manufacturing；簡稱HVM)低缺陷密度氮化鎵。
現在請參閱第2A-2F圖，以透視圖示出用於形成一低缺陷密度氮化鎵層的一製程，以便更完整地解說本發明的觀點。
現在請參閱第2A圖，根據本發明的一實施例而示出包含一半導體基板200以及一第一STI層215的一裝置之一透視圖。根據一實施例，可在任何適當的結晶半導體基板200上形成該裝置。在一特定實施例中，該半導體基板是具有一{111}晶向的一塊狀矽(bulk silicon)或一絕緣層上覆矽(silicon-on-insulator)基板200。在其他實施例中，可使用與後續處理操作中生長的氮化鎵層有晶格失配的替代材料形成半導體基板200，其中該等替代材料可與或可不與矽結合。根據一實施例，該等額外的材料可包括但不限於鍺、銻化銦(indium antimonide)、碲化鉛(lead telluride)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、砷化鎵(gallium arsenide)、砷化銦鎵(indium gallium arsenide)、銻化鎵(gallium antimonide)、碳化矽(SiC)、藍寶石、或III-V族材料或IV族材料的其他組合。雖然本說明書說明了可用於形成該基板的材料之一些例子，但是可被用來作為可在其上建造一半導體裝置的基礎之任何材料都在本發明的精神及範圍內。
根據一實施例，第一STI層215可以是任何適當的介電材料。例如，第一STI層215可以是氧化物。本發明之 實施例可包含通過該第一STI層而形成之複數個溝槽220。在一實施例中，該等溝槽220可被定向在各溝槽列221中，其中沿著基於下方半導體基板200的晶向之一預定方向(如箭頭280所示)對齊該等溝槽列221。例如，當下方半導體基板200是具有{111}晶向的一矽基板時，該等溝槽列221可被定向成係為<110>方向的一方向280。根據本發明的一實施例，該等溝槽220可以是任何適於形成高寬高比溝槽的尺寸。在一實施例中，該等溝槽的形狀可以是矩形或正方形，但是各實施例不限於此類組態。例如，該等溝槽可具有大約50-300奈米x 50-300奈米的尺寸。
在一實施例中，可選擇該等溝槽220之間的間隔，以便提供後續形成的氮化鎵層之受控制的生長。例如，相同列221中之各溝槽220之間的間隔S1可小於不同列221中之各溝槽220之間的間隔S2。提供較小的間隔S1時，可使後續形成的氮化鎵層沿著該等列221中之每一列而合併在一起，而不會使該等列221合併在一起。例如，S2可比S1大了大約一倍半。
現在請參閱第2B圖，根據本發明的一實施例而示出在以磊晶方式生長第一氮化鎵層240之後的該裝置之一透視圖。在一實施例中，可利用諸如金屬有機化學氣相沈積(Metalorganic Chemical Vapor Deposition；簡稱MOCVD)或分子束磊晶(Molecular Beam Epitaxy；簡稱MBE)等的任何適當之磊晶沈積製程生長該氮化鎵。此 外，在該等溝槽中生長第一氮化鎵層240時，將減少該第一氮化鎵層的填充因數(fill factor)。例如，可以只在大約10%或更小的表面積之上生長該氮化鎵。因此，可增加生長速率，因而減少製程時間。因此，本發明之實施例適於大量製造(HVM)。
在一實施例中，可將半導體基板200的該等露出部分用來作為晶種層，而生長第一氮化鎵層240。額外的實施例可包含：在生長該氮化鎵層之前，先在半導體基板200的該等露出部分之上形成一或多個緩衝層(圖中未示出)。例如，在生長第一氮化鎵層240之前，可先在半導體基板200之上形成一氮化鋁(AlN)層。
如圖所示，一旦生長不再被限制之後，第一氮化鎵層240可生長到該等溝槽220之上，且開始沿著橫向方向而伸展。第一氮化鎵層240的橫向生長可讓氮化鎵合併，而在第一STI層215之上形成一些氮化鎵條。除了控制間隔S1及S2而使第一氮化鎵層240不會在各列之間合併之外，可將磊晶生長的製程條件修改成使沿著該等列的方向之生長以比沿著各列間之方向之生長快之方式進行。例如，磊晶生長期間之較高的溫度及較低的壓力將導致沿著該等列的方向之橫向生長速率比沿著該等列之間的方向之橫向生長速率快。
與第1B圖所示的橫斷面圖以及前文中參照該圖所述的類似，第一氮化鎵層240中之位錯與該等溝槽220內及正上方的區域隔離，這是因為穿透位錯只沿著垂直方向傳 播。因此，第一氮化鎵層240可包含低缺陷密度區243以及高缺陷密度區241。在第2B圖中，該等高缺陷密度區241位於指示在第一氮化鎵層240之下形成該等溝槽220的該等虛線內。
在第2B圖中，該等條的第一氮化鎵層240具有垂直側壁(亦即，也被稱為m面之(101 0)面)。然而，本發明之實施例不限於此類組態。例如，第2C圖示出包含三角形小面(facet)(亦即，(101 2)面)之一實質上類似的第一氮化鎵層240。然而，應當理解：在任一實施例中之第一氮化鎵層240的頂面是用於電晶體製造及其他裝置的較佳定向之c面(亦即，(0001)面)。當在磊晶生長製程期間使用較高的壓力時，可產生第一氮化鎵層240中之(101 2)面的形成。
現在請參閱第2D圖，根據本發明的一實施例而示出在形成了第二STI層225之後的一單一條之一透視圖。在該所示之實施例中，第二STI層225是一介電材料。例如，第二STI層225可以是與第一STI層215相同的材料。根據一額外的實施例，可以一導電層取代第二STI層225。此種實施例可形成不同的電晶體類型，且將於後文中更詳細地說明此種實施例。根據一實施例，可在第二STI層225中產生圖案，以便形成第二複數個溝槽227。該等第二溝槽227可被定向在垂直於第一氮化鎵層240的該等條的氮化鎵的方向280之第二方向281。例如，當半導體基板200是一{111}矽基板時，該等第二溝槽227可 被定向在<112>方向。此外，本發明之實施例包含：對齊該等第二溝槽227，使該等溝槽227不露出第一氮化鎵層240的高缺陷密度部分241。為了有助於了解該等第二溝槽227的位置，該複數個第一溝槽220的位置被示出為在第二STI層225之上的虛線。因此，第一氮化鎵層240的唯一露出部分是低缺陷密度區243。
現在請參閱第2E圖，根據本發明的一實施例而示出在生長了第二氮化鎵層245之後的該裝置之一透視圖。根據一實施例，可利用諸如MOCVD或MBE等的任何適當之磊晶生長製程生長第二氮化鎵層245。與第一氮化鎵層240的生長製程類似，在該等第二溝槽227中生長第二氮化鎵層245時，將減少第二氮化鎵層245的填充因數。因此，可增加生長速率，因而減少製程時間，且允許可進行大量製造。
可藉由將低缺陷密度部分243用來作為一晶種層，以便可選擇性地沿著垂直方向在低缺陷密度部分243之上生長，而形成第二氮化鎵層245。在一實施例中，只容許生長低缺陷密度部分243，這是因為第二STI層225覆蓋了第一氮化鎵層240的高缺陷密度部分241之頂面。因此，第二STI層225的底面阻擋了第一氮化鎵層240的高缺陷密度部分241中存在的位錯缺陷。第二氮化鎵層245延伸到該等第二溝槽227之上之後，可開始沿著第二STI層225的頂面而橫向延伸，而形成低缺陷密度氮化鎵的一平面區。因此，整個第二氮化鎵層245可具有低缺陷密度。
如前文所述，本發明的某些實施例可包含：以一導電層247取代第二STI層225。第2F圖所示之透視圖示出此種實施例。在一實施例中，可在前文所述的沈積第二STI層225且在第二STI層225中產生圖案的流程中之相同點上沈積導電層247且在導電層247中產生圖案。或者，可以前文所述之方式形成第二STI層225，然後在形成了第二STI層225之後，利用一蝕刻製程移除第二STI層225。然後可在第二氮化鎵層245周圍回填(back fill)導電層247。進一步的實施例可包含：在導電層247與第一及第二氮化鎵層240、245之間形成一介電層(圖中未示出)。如將於下文中更詳細說明的，當該導電層被用來作為一非平面電晶體(non-planar transistor)的一閘極電極時，此類實施例可能是有利的。
應當理解：前文所述之流程包含形成兩個不同的氮化鎵層。第一氮化鎵層240包含高缺陷密度區241及低缺陷密度區243，而完全由一低缺陷密度材料形成第二氮化鎵層245。因此，第二氮化鎵層245適於需要高性能及高電壓的氮化鎵電晶體之應用(例如，PMIC或RF應用)。然而，這並不排除將第一氮化鎵層240用於不需要高性能特性的其他應用。因此，本發明之實施例可藉由在兩層上製造組件，而增加該裝置的表面積之利用率。以與第3圖有關之方式示出且說明根據此種實施例的一裝置。
現在請參閱第3圖，根據本發明的一實施例而示出包含在一第一氮化鎵層340以及一第二氮化鎵層345上形成 的組件的一裝置之一透視圖。如前文所述，第二氮化鎵層345將是有最低的缺陷密度且因而有較少的陷阱以及塊材陷阱狀態之層。可將該層用於形成PMIC及RF應用之高性能及高電壓氮化鎵裝置。例如，可在第二氮化鎵層345上形成一金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；簡稱MOSFET)360。在一實施例中，氮化鎵MOSFET 360可包含在第二氮化鎵層345的頂面上形成之一源極接點362、一汲極接點364、以及一閘極電極366。雖然圖中未示出，但是應當理解：可在閘極電極366與第二氮化鎵層345的面之間形成一閘極介電層(gate dielectric layer)。此外，第二氮化鎵層345可包含在源極及汲極接點362/364之下及/或在閘極電極366之下的源極及汲極區中之摻雜劑，以便將所需的電性提供給氮化鎵MOSFET 360。例如，可在第二氮化鎵層345的磊晶生長期間以原處摻雜方式摻雜該等摻雜劑，且/或可在形成第二氮化鎵層345之後植入(例如，離子植入及/或擴散)該等摻雜劑。
此外，可在第一氮化鎵層340上製造具有較少的缺陷密度要求之一第二組件。例如，可在第一氮化鎵層340上形成一氮化鎵金屬氧化物半導體(Metal Oxide Semiconductor；簡稱MOS)電容370。在該所示實施例中，MOS電容370可包含在第一氮化鎵層340之上形成的一歐姆接觸372、一高K值介電質374、以及一閘極電極376。當該裝置包含PMIC或RF功率放大(Power Amplification；簡稱PA)電路時，包含一MOS電容370以及一高電壓MOSFET可能特別有利。
額外的實施例可包括在第一及第二氮化鎵層340/345上形成的各組件之任何組合。例如，第二氮化鎵層345可被用於RF PA中所需的組件，且第一氮化鎵層340可被用於氮化鎵RF開關裝置。將一RF開關設置在第一氮化鎵層340上可能是有利的，這是因為RF開關需要被妥善地隔離。因為是在第一STI層315之上形成第一氮化鎵層340，所以已有這些類型的組件所需之足夠隔離。
除了形成平面MOSFET裝置之外，本發明之實施例也可將該雙氮化鎵層結構用於形成非平面MOSFET裝置。將以與第4圖有關之方式示出且說明根據此種實施例的一裝置。
現在請參閱第4圖，示出將第二氮化鎵層445用於形成非平面MOSFET的一裝置之一透視圖。當以類似於前文中以與第2F圖有關之方式所述的結構之一導電層447取代該第二STI層時，可製造此類實施例。如圖所示，導電層447可充當一閘極電極，且提供一個雙閘極或環繞式閘極(Gate All Around；簡稱GAA)MOSFET裝置460。除了形成導電層447(圖中未示出的一閘極介電質可將導電層447與第二氮化鎵層445隔離)之外，非平面MOSFET裝置460可包含源極接點462及汲極接點464。該等源極接點462及汲極接點464的位置界定了一對通道468。例如，根據第二氮化鎵層445之尺寸，該等通道可 以是奈米帶(nano-ribbon)或奈米線(nano-wire)通道。可在第二氮化鎵層445的T頂面之上形成一第二導電層448(為了不模糊該圖而只示出一面)，以便充當非平面MOSFET 460的閘極電極之一部分。熟悉此項技術者當可了解：該組態可形成不需要對氮化鎵使用濕式蝕刻(wet etch)或任何蝕刻的奈米帶或奈米線結構。此種方式因將適於蝕刻氮化鎵系統的蝕刻劑化學品顯影的難度而是特別有利的。
除了主動及被動電組件之外，本發明之實施例也可將該第一及第二氮化鎵層形成的交叉點結構用於形成機械裝置。例如，機械裝置可被用於形成RF濾波應用之感測器等的組件。在一實施例中，該交叉點結構能夠形成可被用於RF濾波應用之一懸臂樑。將以與第5圖有關之方式示出且說明根據此種實施例的一裝置。
現在請參閱第5圖，根據本發明的一實施例而示出包含一懸臂樑530的一裝置之一透視圖。在一實施例中，可藉由將該第二STI層濕式蝕刻掉，而自第二氮化鎵層545形成懸臂樑530。然後可在該裝置的一部分周圍回填一導電層547。根據一實施例，可藉由調整第二氮化鎵層545的厚度及/或調整懸臂樑530的長度L，而控制懸臂樑530的共振頻率(resonant frequency)。
現在請參閱第6圖，示出可根據本發明的一實施例而形成的一基板600之一平面圖。根據一實施例，基板600可以是任何適當的結晶半導體基板600。在一特定實施例 中，該半導體基板是一塊狀矽或一絕緣層上覆矽基板600。在一實施例中，可在基板600之上形成複數個晶粒682。在一或多個晶粒682上，可以有係為矽之一第一部分684、以及包含在基板600之上形成的一III族氮化物層之一第二部分。在一實施例中，可利用包含諸如前文所述的那些交叉點溝槽設計等的一交叉點溝槽設計之一磊晶生長製程形成晶粒682的該III族氮化物部分。
在相同晶粒上的一矽部分及一III族氮化物部分之整合可提高SoC裝置之性能。例如，每一晶粒682可包含諸如邏輯、記憶體、以及電源管理等的積體電路。如前文所述，該等基於III族氮化物之電晶體適用於諸如電源管理等的高電壓及高頻應用。因此，本發明之實施例包含：在III族氮化物區686上形成一或多個III族氮化物類型的電晶體，且一或多個邏輯互補金屬氧化物半導體(CMOS)可被包含在矽部分684上。
第7圖示出包含本發明的一或多個實施例之一轉接板700。轉接板700是被用於將一第一基板702橋接到一第二基板704的一中間基板。第一基板702可以是諸如一積體電路晶粒。第二基板704可以是諸如一記憶體模組、一電腦主機板、或另一積體電路晶粒。一般而言，轉接板700之用途在於使一連接伸展到一較寬的間距或使一連接重新佈線到一不同的連接。例如，一轉接板700可將一積體電路晶粒耦合到一銲球柵陣列(Ball Grid Array；簡稱BGA)706，而該BGA 706然後可被耦合到第二基板 704。在某些實施例中，第一及第二基板702/704被連接到轉接板700的相反面。在其他實施例中，第一及第二基板702/704被連接到轉接板700的相同面。且在進一步的實施例中，藉由利用轉接板700將三個或更多個基板互連。
可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺等的聚合物材料形成轉接板700。在進一步的實施例中，可由諸如矽、鍺、以及其他的III-V族及IV族材料等的可包括與前文所述的用於半導體基板之相同材料等的替代的剛性或軟性材料形成該轉接板。
該轉接板可包含一些金屬互連708、以及其中包括但不限於一些穿透矽通孔(Through-Silicon Via；簡稱TSV)712的一些通孔710。轉接板700可進一步包含嵌入式裝置714，其中包括被動及主動裝置。此類裝置包括但不限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、以及靜電放電(Electrostatic Discharge；簡稱ESD)裝置。亦可在轉接板700上形成諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及微機電系統(MEMS)裝置等的更複雜的裝置。
根據本發明之實施例，包含在一交叉點組態中形成的一或多個雙層氮化鎵結構之設備或用於形成本發明揭露的此類電晶體之製程可被用於轉接板700的製造。
第8圖示出根據本發明的一實施例之一計算裝置 800。計算裝置800可包含一些組件。在一實施例中，這些組件被連接到一或多個主機板。在一替代實施例中，這些組件被製造到一單一系統單晶片(SoC)中，而不是被製造到一主機板上。計算裝置800中之該等組件包括但不限於一積體電路晶粒802以及至少一通訊晶片808。在某些實施例中，通訊晶片808被製造為積體電路晶粒802的一部分。積體電路晶粒802可包含一CPU 804、以及通常被用來作為快取記憶體之晶粒內置記憶體806，且可以諸如嵌入式動態隨機存取記憶體(embedded DRAM；簡稱eDRAM)或自旋轉移力矩記憶體(Spin-Transfer Torque Memory；簡稱STTM或STTM-RAM)等的技術提供該晶粒內置記憶體806。
計算裝置800可包含可在或可不在實體上及電氣上被耦合到主機板的(或一SoC晶粒內製造的)其他組件。這些其他的組件包括但不限於揮發性記憶體810(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體812(例如，唯讀記憶體(ROM)或快閃記憶體)、一圖形處理單元(Graphics Processing Unit；簡稱GPU)814、一數位信號處理器816、一密碼處理器842(一種執行硬體內的密碼演算法之專用處理器)、一晶片組820、一天線822、一顯示器或一觸控式螢幕顯示器824、一觸控式螢幕控制器826、一電池828或或其他電源、一功率放大器(圖中未示出)、一全球衛星定位系統(Global Positioning System；簡稱GPS)裝置844、一羅盤830、 一移動共處理器或感測器832(可包括一加速度計(accelerometer)、一陀螺儀(gyroscope)、及一羅盤)、一喇叭834、一相機836、使用者輸入裝置838(例如，鍵盤、滑鼠、觸控筆、及觸控板)、以及一大量儲存裝置840(例如，硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片808能夠執行無線通訊，而將資料傳輸進出計算裝置800。術語"無線"及其派生詞可被用於描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片808可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置800可包含複數個通訊晶片808。例如，一第一通訊晶片808可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片808可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、 Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置800之處理器804包含諸如根據本發明的一實施例而在一交叉點組態中形成的雙層氮化鎵結構等的一或多個裝置。術語"處理器"可意指用於處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片808亦可包含諸如根據本發明的一實施例而在一交叉點組態中形成的一或多個雙層氮化鎵結構等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置800內之另一組件可包含諸如根據本發明的一實施例而在一交叉點組態中形成的一或多個雙層氮化鎵結構等的一或多個裝置。
在各實施例中，計算裝置800可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記本電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置800可以是用於處理資料之任何其他電子裝置。
其中包括在"發明摘要"中所述者的前文中對本發明的所示實施例之說明之用意不是詳盡無遺的，也不是將本發明限制在所揭露之確切形式。雖然為了例示之目的而在本 說明書中說明了本發明的特定實施例及例子，但是如熟悉此項技術者將可了解的，可在本發明的範圍內作出各種等效的修改。
可根據上述之詳細說明而作出本發明的這些修改。不應將隨後申請專利範圍中使用的術語詮釋為將本發明限制在本說明書及申請專利範圍中揭露的特定實施例。而是將完全由將根據申請專利範圍詮釋的公認信條而詮釋之隨後申請專利範圍決定本發明之範圍。
本發明之實施例包含一種半導體結構，該半導體結構包含：具有一第一晶格常數(lattice constant)之一半導體基板；在半導體基板之上形成的一第一淺溝槽隔離(STI)層，其中通過該第一STI層而形成在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中且在該第一STI層的一頂面之上形成的具有一第二晶格常數之一第一III族氮化物(III-N)層，其中該第一III族氮化物層跨越該複數個第一溝槽之間；在該第一III族氮化物層之上且在該第一STI層的該頂面之上形成的一第二STI層，其中通過該第二STI層而形成一第二溝槽，且其中該第二溝槽被定向成垂直於該列的第一溝槽；以及填滿該第二溝槽的一第二III族氮化物層。
本發明之額外的實施例包含一半導體結構，其中該第一晶格常數及該第二晶格常數是不同的。
本發明之額外的實施例包含一半導體結構，其中該第一III族氮化物層包含位於該複數個第一溝槽的每一第一 溝槽中及正上方之一高缺陷密度部分、以及在該第一STI層的該頂面之上形成的一低缺陷密度部分。
本發明之額外的實施例包含一半導體結構，其中以與該低缺陷密度部分接觸之方式形成該第二III族氮化物層。
本發明之額外的實施例包含一半導體結構，其中該半導體基板是一{111}晶向的矽基板，且該第一III族氮化物層是氮化鎵。
本發明之額外的實施例包含一半導體結構，其中沿著<110>方向對齊該列的第一溝槽。
本發明之額外的實施例包含一半導體結構，其中該第一III族氮化物層之一頂面是(0001)面，且該第一III族氮化物層之各小面是(101 0)面或(101 2)面。
本發明之額外的實施例包含一半導體結構，其中沿著<112>方向對齊該第二溝槽。
本發明之額外的實施例包含一半導體結構，其中在該第二III族氮化物層上形成一電晶體。
本發明之額外的實施例包含一半導體結構，其中該電晶體是一非平面電晶體。
本發明之額外的實施例包含一半導體結構，其中在該第一III族氮化物層上形成一組件。
本發明之額外的實施例包含一半導體結構，其中該組件是一金屬氧化物半導體電容。
本發明之額外的實施例包含一半導體結構，其中該第 二III族氮化物層是一懸臂樑。
本發明之實施例包含一種形成低缺陷密度半導體裝置之方法，該方法包含下列步驟：在一半導體基板之上形成一第一STI層，其中該第一STI層包含在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中生長一第一III族氮化物層，其中該第一III族氮化物層橫向延伸到該第一STI層的一頂面之上，且其中該第一III族氮化物層跨越該複數個第一溝槽之間；在該第一STI層之上且在該第一III族氮化物層之上形成一第二STI層，其中通過該第二STI層而形成一溝槽，且該溝槽被定向成垂直於該列的第一溝槽，且其中不在一第一溝槽正上方形成該第二溝槽；以及在該第二溝槽中生長一第二III族氮化物層。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，其中利用一MOCVD或MBE製程而以磊晶方式生長第一及第二III族氮化物層。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，其中該第一III族氮化物層中之位錯終止於該第二STI層之底面，且其中該第一III族氮化物層包含在該第一STI層的表面之上形成的低缺陷密度區、以及在該第一複數個溝槽中及正上方形成的高缺陷密度區。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，其中生長該第二III族氮化物層之該步驟包含下列步驟：只在該第一III族氮化物層的該等低缺陷密度區之上選擇性地生長該第二III族氮化物層。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，進一步包含下列步驟：移除該第二STI層。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，進一步包含下列步驟：在該第二III族氮化物層周圍沈積一導電層；以及在該第二III族氮化物層上形成一非平面電晶體。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，其中該第二III族氮化物層的一部分以沒有來自下方的支承之方式延伸，而形成一懸臂樑。
本發明之額外的實施例包含形成低缺陷密度半導體裝置之一方法，其中該第一及第二III族氮化物層是氮化鎵。
本發明之實施例包含一種半導體結構，該半導體結構包含：具有一第一晶格常數之一半導體基板；在半導體基板之上形成的一第一淺溝槽隔離(STI)層，其中通過該第一STI層而形成在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中且在該第一STI層的一頂面之上形成的具有不同於該第一晶格常數的一第二晶格常數之一第一氮化鎵層，其中該第一氮化鎵層跨越該複數個第一溝槽之間，且其中該第一氮化鎵包含位於該複數個第一溝槽的每一第一溝槽中及正上方之一高缺陷密度部分、以及在該第一STI層的該頂面之上形成之一低缺陷密度部分；在該第一氮化鎵層之上且在該第一STI層的該頂面之上形成的一第二STI層，其中通過該第二STI層而形成一第二溝槽， 且其中該第二溝槽被定向成垂直於該列的第一溝槽；以及填滿該第二溝槽的一第二氮化鎵層，其中以與該低缺陷密度部分接觸之方式形成該第二III族氮化物層。
本發明之額外的實施例包含一半導體結構，其中該半導體基板是一{111}晶向的矽基板，其中沿著<110>方向對齊該列的第一溝槽，且其中沿著<112>方向對齊該第二溝槽。
本發明之額外的實施例包含一半導體結構，其中在該第一氮化鎵層上形成一第一組件，且在該第二氮化鎵層上形成一第二組件。
本發明之額外的實施例包含一半導體結構，其中該第二氮化鎵層是一懸臂樑。
100‧‧‧半導體基板
115‧‧‧第一淺溝槽隔離層
120、127‧‧‧溝槽
125‧‧‧第二淺溝槽隔離層
140‧‧‧第一氮化鎵層
142‧‧‧位錯缺陷
145‧‧‧第二氮化鎵層

Claims (25)

  1. 一種半導體結構，包含：具有一第一晶格常數之一半導體基板；在該半導體基板之上形成的一第一淺溝槽隔離(STI)層，其中通過該第一STI層而形成在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中且在該第一STI層的一頂面之上形成的具有一第二晶格常數之一第一III族氮化物(III-N)層，其中該第一III族氮化物層跨越該複數個第一溝槽之間；在該第一III族氮化物層之上且在該第一STI層的該頂面之上形成的一第二STI層，其中通過該第二STI層而形成一第二溝槽，且其中該第二溝槽被定向成垂直於該列的第一溝槽；以及填滿該第二溝槽的一第二III族氮化物層。
  2. 如申請專利範圍第1項之半導體結構，其中該第一晶格常數及該第二晶格常數是不同的。
  3. 如申請專利範圍第2項之半導體結構，其中該第一III族氮化物層包含位於該複數個第一溝槽的每一第一溝槽中及正上方之一高缺陷密度部分、以及在該第一STI層的該頂面之上形成的一低缺陷密度部分。
  4. 如申請專利範圍第3項之半導體結構，其中以與該低缺陷密度部分接觸之方式形成該第二III族氮化物層。
  5. 如申請專利範圍第2項之半導體結構，其中該半導體基板是一{111}晶向的矽基板，且該第一III族氮化物層是氮化鎵(GaN)。
  6. 如申請專利範圍第2項之半導體結構，其中沿著<110>方向對齊該列的第一溝槽。
  7. 如申請專利範圍第6項之半導體結構，其中該第一III族氮化物層之一頂面是(0001)面，且該第一III族氮化物層之各小面是(101 0)面或(101 2)面。
  8. 如申請專利範圍第6項之半導體結構，其中沿著<112>方向對齊該第二溝槽。
  9. 如申請專利範圍第1項之半導體結構，其中在該第二III族氮化物層上形成一電晶體。
  10. 如申請專利範圍第9項之半導體結構，其中該電晶體是一非平面電晶體。
  11. 如申請專利範圍第9項之半導體結構，其中在該第一III族氮化物層上形成一組件。
  12. 如申請專利範圍第11項之半導體結構，其中該組件是一金屬氧化物半導體電容。
  13. 如申請專利範圍第1項之半導體結構，其中該第二III族氮化物層是一懸臂樑。
  14. 一種形成低缺陷密度半導體裝置之方法，包含：在一半導體基板之上形成一第一STI層，其中該第一STI層包含在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中生長一第一III族氮化物層， 其中該第一III族氮化物層橫向延伸到該第一STI層的一頂面之上，且其中該第一III族氮化物層跨越該複數個第一溝槽之間；在該第一STI層之上且在該第一III族氮化物層之上形成一第二STI層，其中通過該第二STI層而形成一溝槽，且該溝槽被定向成垂直於該列的第一溝槽，且其中不在一第一溝槽正上方形成該第二溝槽；以及在該第二溝槽中生長一第二III族氮化物層。
  15. 如申請專利範圍第14項之方法，其中利用一金屬有機化學氣相沈積(MOCVD)或分子束磊晶(MBE)製程而以磊晶方式生長第一及第二III族氮化物層。
  16. 如申請專利範圍第14項之方法，其中該第一III族氮化物層中之位錯終止於該第二STI層之底面，且其中該第一III族氮化物層包含在該第一STI層的表面之上形成的低缺陷密度區、以及在該第一複數個溝槽中及正上方形成的高缺陷密度區。
  17. 如申請專利範圍第16項之方法，其中生長該第二III族氮化物層包含：只在該第一III族氮化物層的該等低缺陷密度區之上選擇性地生長該第二III族氮化物層。
  18. 如申請專利範圍第14項之方法，進一步包含：移除該第二STI層。
  19. 如申請專利範圍第18項之方法，進一步包含：在該第二III族氮化物層周圍沈積一導電層；以及 在該第二III族氮化物層上形成一非平面電晶體。
  20. 如申請專利範圍第18項之方法，其中該第二III族氮化物層的一部分以沒有來自下方的支承之方式延伸，而形成一懸臂樑。
  21. 如申請專利範圍第14項之方法，其中該第一及第二III族氮化物層是氮化鎵。
  22. 一種半導體結構，包含：具有一第一晶格常數之一半導體基板；在該半導體基板之上形成的一第一淺溝槽隔離(STI)層，其中通過該第一STI層而形成在一列中對齊的複數個第一溝槽；在該複數個第一溝槽中且在該第一STI層的一頂面之上形成的具有不同於該第一晶格常數的一第二晶格常數之一第一氮化鎵層，其中該第一氮化鎵層跨越該複數個第一溝槽之間，且其中該第一氮化鎵包含位於該複數個第一溝槽的每一第一溝槽中及正上方之一高缺陷密度部分、以及在該第一STI層的該頂面之上形成之一低缺陷密度部分；在該第一氮化鎵層之上且在該第一STI層的該頂面之上形成的一第二STI層，其中通過該第二STI層而形成一第二溝槽，且其中該第二溝槽被定向成垂直於該列的第一溝槽；以及填滿該第二溝槽的一第二氮化鎵層，其中以與該低缺陷密度部分接觸之方式形成該第二III族氮化物層。
  23. 如申請專利範圍第22項之半導體結構，其中該 半導體基板是一{111}晶向的矽基板，其中沿著<110>方向對齊該列的第一溝槽，且其中沿著<112>方向對齊該第二溝槽。
  24. 如申請專利範圍第22項之半導體結構，其中在該第一氮化鎵層上形成一第一組件，且在該第二氮化鎵層上形成一第二組件。
  25. 如申請專利範圍第22項之半導體結構，其中該第二氮化鎵層是一懸臂樑。
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