KR101011945B1 - 질화물 반도체 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

표면에 넓은 저결함 영역을 갖는 질화물 반도체와 이것을 사용한 반도체 소자가 제공된다. 또한, 가로 방향 성장 기술을 사용한 층 형성 공정에서 간편하게 표면 결함을 저감시킬 수 있는 질화물 반도체의 제조 방법과, 이것을 사용하여 제조되는 반도체 소자의 제조 방법을 제공한다. 기판의 위에, 버퍼층을 개재하여 종 결정부를 스트라이프 패턴(stripe pattern)으로 형성한다. 다음에, 2단계의 성장 조건으로 종 결정부로부터 결정을 성장시키고, 질화물 반도체층을 형성한다. 그 제 1 단계에서는 성장 온도 1030℃에서 층 두께 방향의 단면이 사다리꼴형인 저온 성장부를 형성하고, 제 2 단계에서는 성장 온도 1070℃에서 가로 방향 성장을 지배적으로 진행시켜, 저온 성장부 간에 고온 성장부를 형성한다. 이로써, 질화물 반도체층의 표면은 저온 성장부의 상방에 있어서 힐로크(hillock)들 및 통상의 격자 결함들이 저감된다.

Description

질화물 반도체 및 반도체 소자의 제조 방법{MANUFACTURING METHODS FOR NITRIDE SEMICONDUCTOR AND SEMICONDUCTOR DEVICE}
본 발명은 예를 들면 반도체 레이저 소자 등의 제조에 사용되는 질화물 반도체와, 이것을 사용한 반도체 소자, 및 이들의 제조 방법에 관한 것이다.
최근에는 III-V족 화합물 반도체가 그 여러 가지의 특징에 의해서 소자 재료로서 주목되고 있다. 특히, 이 재료계는 직접 천이형인 동시에 금제대폭(band gap width)이 1.9eV 내지 6.2eV에나 미치기 때문에, 이 재료만으로 가시영역으로부터 자외영역까지의 넓은 범위에서 발광시킬 수 있고, 반도체 레이저나 발광 다이오드(LED) 등의 반도체 발광 소자의 재료로서 개발이 성황리에 진행되고 있다. 더욱이, 금제대폭이 큰 것에 더하여, 포화 전자 속도나 절연 파괴 전계가 높은 것을 기대할 수 있기 때문에, 고온 동작, 고속 스위칭 동작, 대전류 동작 등의 점에서 종래 소자의 Si계 혹은 GaAs계 재료로서는 원리적으로 동작 불능인 조건에서 동작하는 소자로서의 응용도 연구되고 있다.
이러한 III-V족 화합물 반도체 중, GaN, AlGaN 및 GaInN 등의 질화갈륨계 반도체는 소자로의 응용이 진행되고 있는 재료계이고, 그러한 반도체 소자는 결정 기판 혹은 결정막의 표면에 질화 갈륨계 반도체막을 적층하여 제조되어 왔다. 이 결정 기판(혹은 결정막)은 질화갈륨계 화합물의 벌크 결정인 것이 바람직하지만, 이 종류의 벌크 결정은 제조가 곤란하기 때문에, 사파이어(α-Al2O3)나 탄화규소(SiC) 등의 기판 위에 질화갈륨계 화합물을 에피텍셜 성장시키는 경우가 대부분이다.
그런데, 사파이어 등의 기판 재료와 질화갈륨계 화합물 사이에는 격자부정이나 열팽창 계수의 차가 크고, 질화갈륨계 화합물의 일그러짐(distortion)을 완화하기 위해서 질화갈륨계 화합물의 층 중에 전위 등의 격자 결함이 발생한다. 격자 결함 부분은 전자와 정공이 재결합하더라도 발광하지 않는 비발광 재결합의 중심 혹은 전류의 누설 개소가 되어, 반도체 소자의 특성을 손상시키는 원인이 된다.
그래서, 질화갈륨계 화합물로부터 결함을 없애기 위한 결정 성장 방법이 검토되고 있고, 성장의 기초가 되는 종 결정에 대하여 가로 방향, 즉 형성되는 층면에 대하여 수평 방향으로 성장하는 결정에는 종 결정에 유래하는 전위가 적은 것을 이용한 성장 기술이 현재, GaAs계, GaN계 결정에 대하여 적용되기 시작하고 있다.
예를 들면, 일본 특개평 제 10-312971호 공보에 따르면, 사파이어 기판 상에 GaN 층을 형성하고, GaN층의 표면에 SiO2(이산화규소)로 이루어지는 성장 억제층을 형성하고, 이 성장 억제층을 개재하여 표출하는 GaN면을 기초로 하여 GaN의 결정을 성장시키는 방법이 채용되고 있다. 이 방법에 의하면, 전위의 성장이 성장 억제층에 의해서 저지되고, 결정을 관통하여 그 표면으로까지 도달하는 전위(소위 관통 전위)의 수가 감소된다. 그러나, 성장 억제층의 개구 부분을 통과하여 결정을 관통하는 전위가 존재하고, 질화갈륨계 반도체층의 개구 부분의 위에 해당하는 영역에서 국소적으로 전위나 결함이 많아진다.
그 밖의 방법은 예를 들면, GaN 층상에 패턴 형성에 의해서 다수의 종 결정부를 형성하고, 이 종 결정부를 기초로 하여 가로 방향으로 결정 성장을 행하고 가로 방향으로 성장한 결정끼리를 종 결정부의 사이에서 연결시키는 방법을 포함한다. 그러나, 이 방법에 있어서도, 종 결정부의 상면에는 전위가 전파되기 때문에, 종 결정부의 바로 위에 해당하는 영역은 국소적으로 전위나 결함이 많은 영역이 된다. 따라서, 이러한 방법을 사용하였다고 해도, 기판 상의 질화갈륨계 반도체의 표면 결함을 충분히 저감시킬 수 없다는 문제가 있었다.
더욱이, 이러한 방법에 있어서의 가로 방향 성장은 완전한 선택 성장이 아니고, 가로 방향으로 성장하는 동시에 상측 방향으로도 성장하게 되고, 따라서 충분하게 가로 방향으로 성장시키는 동안에 점점 두께가 늘어, 형성한 질화갈륨계 반도체층에 휘어짐이 발생하는 경우가 있었다. 그래서, 본 발명과 동일한 발명자들은 먼저, 층 두께를 얇게 하기 위해서 가로 방향 성장을 지배적으로 진행시키도록, 종래보다도 고온에서 질화갈륨계 반도체를 성장시키는 것을 시도하고 있다. 성장 온도가 높을수록 성장 방향의 지향성은 강해지고, 가로 방향 성장이 촉진되지만, 이번은, 층 표면에 힐로크라고 불리는 결함이 발생하는 일이 있었다. 힐로크는 직경 70μm 내지 100μm이고, 높이 0.7μm 정도의 크레이터(crater) 모양의 돌출물이고, 주로 종 결정부(또는 성장 억제층의 개구부)의 바로 위에 생기는 경향이 있는 것이 실험에 의해 판명되고 있다. 힐로크의 위에 성장시키는 반도체층에는 결함이 생겨, 제작한 반도체 소자의 특성을 손상시킬 우려가 있다. 반도체 레이저의 경우에는 힐로크 상에 레이저 스트라이프(laser stripe)를 형성함으로써, 레이저 정(static) 특성의 저하나, 레이저의 수명이 짧아지는 등 신뢰성의 저하가 문제가 된다.
본 발명은 이러한 문제점을 감안하여 이루어진 것이다. 그 제 1 목적은 표면에 넓은 저결함 영역을 갖는 질화물 반도체, 및, 이것을 사용한 반도체 소자를 제공하는 것에 있다.
본 발명의 제 2 목적은 가로 방향 성장 기술을 사용한 층 형성 공정에서 간편하게 표면 결함을 저감시킬 수 있는 질화물 반도체의 제조 방법, 및, 이것을 사용하여 제조되는 반도체 소자의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 질화물 반도체 및 반도체 소자의 제조 방법은 III-V족계 질화물 반도체를 성장시켜 종 결정부를 형성하는 공정과, 종 결정부를 기초로 하여, III-V족계 질화물 반도체를 성장시켜, 성장 조건 중 적어도 1개를 2 이상의 단계에서 변화시켜 반도체층을 형성하는 공정을 포함하는 것이다.
본 발명에 따른 질화물 반도체 및 반도체 소자는 III-V족계 질화물 반도체로 이루어지는 제 1 종 결정부와, III-V족계 질화물 반도체로 이루어지고, 삼각형상 또는 사다리꼴형 단면을 갖도록 제 1 종 결정부로부터 성장한 제 2 종 결정부와, III-V족계 질화물 반도체로 이루어지고, 제 2 종 결정부를 기초로 하여 성장한 반도체층을 구비하고 있다.
본 발명에 따른 질화물 반도체 및 반도체 소자의 제조 방법에서는 III-V족계 질화물 반도체는 종 결정부를 기초로 하여 성장 조건 중의 적어도 1개가 2 이상의 단계에서 변화하는 조건하에서 성장하고, 종 결정부보다 상방에서는 전위가 전파하는 방향이 변화하는 동시에 힐로크가 저감된 반도체층이 형성된다.
본 발명에 따른 질화물 반도체 및 반도체 소자에서는 삼각형상 또는 사다리꼴형 단면을 갖도록 상기 제 1 종 결정부로부터 성장한 제 2 종 결정부와, 제 2 종 결정부를 기초로 하여 성장한 반도체층을 구비하도록 하였기 때문에, 결정 중의 전위는 제 2 종 결정부와 반도체층의 계면에서 굴곡하여, 반도체층의 표면까지 관통하는 전위가 적어지고 있다.
본 발명의 이외의 및 다른 목적, 특징 및 장점들이 다음 설명에 의해 완전하게 자명해질 것이다.
본 발명의 질화물 반도체, 및 반도체 소자에 의하면, 삼각형 또는 사다리꼴형 단면을 갖는 제 2 종 결정부와, 제 2 종 결정부를 기초로 하여 성장한 반도체층을 구비하도록 하였기 때문에, 결정 중의 전위는 제 2 종 결정부와 반도체층의 계면에서 굴곡하여, 그 표면의 저결함 영역을 확대하고, 힐로크를 감소시키는 것이 가능해진다. 따라서, 이 질화물 반도체를 사용하여 형성되는 반도체 소자는 반도체층의 내부의 결함이 저감하여, 신뢰성, 안정성을 향상시킬 수 있다.
본 발명의 한 양상의 반도체 소자에 의하면, 제 1 종 결정부와 전류 협착부의 간격과 전류 협착부와 회합부의 간격의 합을 4μm 이상으로 하고, 전류 협착부의 폭을 1μm 이상 3μm 이하로 하도록 하였기 때문에, 전류 협착부가 저결함 영역에 형성되어, 임계치 전압 및 임계치 전류가 작아지고, 킹크 레벨이 커진다. 따라서, 반도체 소자의 신뢰성, 안정성을 더욱 향상시킬 수 있다.
본 발명의 다른 양상의 반도체 소자에 의하면, 제 1 종 결정부와 전류 협착부의 간격과 전류 협착부와 회합부의 간격의 합을 5μm 이상으로 하고, 전류 협착부의 폭을 1.3μm 이상 2.5μm 이하로 하도록 하였기 때문에, 전류 협착부가 저결함 영역에 형성되어, 임계치 전압 및 임계치 전류가 더욱 작아지고, 킹크 레벨이 더욱 커진다. 따라서, 반도체 소자의 신뢰성, 안정성을 더욱 향상시킬 수 있다.
본 발명의 질화물 반도체의 제조 방법 및 반도체 소자의 제조 방법에 의하면, 종 결정부를 기초로 하여, III-V족계 질화물 반도체를 성장시켜, 성장 조건 중 적어도 1개를 2 이상의 단계에서 변화시켜 반도체층을 형성하는 공정을 포함하도록 하였기 때문에, 종 결정부 근방과 종 결정부의 사이의 각각 다른 조건으로 결정이 성장하여, 결정 중의 전위가 제 2 종 결정부와 반도체층의 계면에서 굴곡한다. 따라서, 반도체층의 표면에 넓은 저결함 영역을 형성하는 것, 힐로크의 발생을 방지하는 것이 가능해지고, 이 질화물 반도체를 사용하여 형성되는 반도체 소자의 신뢰성, 안정성을 향상시킬 수 있다. 또한, 층의 두께가 제어되어 반도체층을 얇게 형성하는 것이 가능해지고, 이 질화물 반도체를 사용하여 형성되는 반도체 소자의 휘어짐을 해소할 수 있다.
도 1a 내지 도 1d는 각각 본 발명의 제 1 실시예에 따른 질화물 반도체의 제조 방법을 설명하기 위한 공정마다의 단면도.
도 2는 본 발명의 제 1 실시예에 따른 질화물 반도체의 성장 온도의 조정 방법을 설명하기 위한 도면.
도 3a 및 도 3b는 각각 도 1d의 공정에 계속되는 공정마다의 단면도.
도 4는 도 3b의 공정에 계속되는 공정의 단면도.
도 5a 및 도 5b는 전위(dislocation) 밀도의 발생을, 온도 조건을 2단계에서 변화시키며 질화물 반도체를 제작한 경우(도 5a)와 일정한 온도 하에서 질화물 반도체를 제작한 경우(도 5b)를 비교하여 설명하기 위한 도면.
도 6은 본 발명의 실시예에 있어서의 제 1 단계의 성장 온도에 대한 힐로크 상대 밀도를 도시하는 도면.
도 7은 본 발명의 실시예에 있어서의 제 1 단계의 성장 시간에 대한 힐로크 상대 밀도를 도시하는 도면
도 8은 실시예에 있어서의 질화물 반도체층의 현미경 사진.
도 9는 비교예에 있어서의 질화물 반도체층의 현미경 사진.
도 10a 내지 도 10d는 각각 제 1 실시예의 변형예에 따른 질화물 반도체의 제조 방법을 설명하기 위한 공정마다의 단면도.
도 11a 내지 도 11c는 각각 본 발명의 제 2 실시예에 따른 질화물 반도체의 제조 방법을 설명하기 위한 공정마다의 단면도.
도 12a 내지 도 12c는 각각 전위 밀도의 발생을 질화물 반도체의 제조 공정에 대응시켜서 설명하기 위한 도면.
도 13a 내지 도 13d는 각각 제 2 실시예의 변형예에 따른 질화물 반도체의 제조 방법을 설명하기 위한 공정마다의 단면도.
도 14는 본 발명의 제 3 실시예에 따른 반도체 레이저 소자의 단면도.
도 15는 본 발명의 제 4 실시예에 따른 반도체 레이저 소자의 단면도.
도 16a 및 도 16b는 종 결정부간에서 전류 협착부의 위치를 설명하기 위한 도면들.
도 17a 및 도 17b는 종 결정부간에서 전류 협착부의 위치를 설명하기 위한 도면들.
도 18a 및 도 18b는 종 결정부간에서 전류 협착부의 위치를 설명하기 위한 도면들.
도 19는 본 발명의 그 밖의 반도체 레이저 소자의 단면도.
도 20은 본 발명의 그 밖의 반도체 레이저 소자의 단면도.
도 21은 본 발명의 그 밖의 반도체 레이저 소자의 단면도.
발명의 실시예
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다.
[제 1 실시예]
도 1a 내지 도 5b는 본 발명의 제 1 실시예에 따른 질화물 반도체의 제조 방법을 차례로 설명하기 위한 것이다. 본 실시예에서는 이들의 도면을 바탕으로, 우선 질화물 반도체의 제조 방법으로부터 설명하기로 한다. 여기서 말하는 질화물 반도체란, 갈륨(Ga)과 질소(N)를 포함한 질화갈륨계 화합물이며, 예를 들면 GaN, AlGaN(질화알루미늄·갈륨) 혼정, 및 AlGaInN(질화알루미늄·갈륨·인듐) 혼정 등을 들 수 있다. 이들은 필요에 따라서 Si(실리콘), Ge(게르마늄), O(산소), Se(셀렌) 등의 IV족 및 VI족 원소로 이루어지는 n형 불순물, 또는, Mg(마그네슘), Zn(아연), C(탄소) 등의 II족 및 IV족 원소로 이루어지는 p형 불순물을 함유하고 있다.
우선, 도 1a에 도시하는 바와 같이 Al2O3(사파이어)로 이루어지는 기판(100)을 준비한다. 기판(100)으로서는 그 외에도 Si(규소), SiC(탄화규소), GaAs(비화갈륨), MgAl2O4(마그네슘·알루미늄 복합 산화물), LiGaO2(리튬·갈륨 복합 산화물) 및 GaN 등을 사용할 수 있다. 이 기판(100)의 위(예를 들면 (0001)면)에, GaN, AlN, AlGaN 등으로 이루어지는 버퍼층(100a)을 형성한다. 다음에, 버퍼층(100a)의 위에 GaN:Si를 성장시키고, 예를 들면 두께 2μm의 종 결정층(101)을 형성하고, 또한 그 위에, 예를 들면 두께 0.9μm의 SiO2(이산화규소)막(102), 두께 1.3μm의 포토레지스트막(103)을 순차 형성한다. 또, SiO2막(102)은 SiO2 및 SiXNY의 적층막으로서 형성하는 대신에 SiXNY(질화규소, x, y는 임의의 값)에 의해 형성하여도 된다.
그런데, 본 실시예에 있어서는 질화물 반도체의 결정층의 성장은 예를 들면 MOCVD(Metal 0rganic Chemical Vapor Deposition: 유기 금속 화학 기상 증착)법을 사용하여 행한다. 그 때는 예를 들면, Ga(갈륨)의 원료 가스로서는 (CH3)3Ga(트리메틸갈륨, TMG), 알루미늄의 원료 가스로서는 (CH3)3Al(트리메틸알루미늄), 인듐의 원료 가스로서는 (CH3)3In(트리메틸인듐), 질소의 원료 가스로서는 암모니아를 각각 사용한다. 또한, Si(규소)의 원료 가스로서는 모노실란을 사용하여, Mg(마그네슘)의 원료 가스로서는 (C5H5)2Mg(비스=사이클로펜타디에닐마그네슘)을 사용한다.
다음에, 포토레지스트막(103)을 포토리소그래피 기술을 사용하여 스트라이프 패턴을 갖도록 패터닝한다. 이 패턴은 예를 들면
Figure 112010010544470-pat00001
의 방향으로 전개(spreading)하는 폭 2μm, 주기 13.5μm 정도의 사이즈로 형성된다.
다음에, 도 1b에 도시한 바와 같이, 포토레지스트막(103)을 마스크로 하여 SiO2막(102)에 에칭을 실시하고, SiO2막(102)을 부분적으로 제거하여 마스크 패턴(104)을 형성한다. 또한, 마스크 패턴(104)을 형성한 후, 포토레지스트막(103)은 산소 에싱(ashing), 아세톤에 의한 처리 등에 의해 제거된다.
다음에, 도 1c에 도시한 바와 같이, 예를 들면 RIE(Reactive Ion Etching: 반응성 이온 에칭) 등의 드라이 에칭을 행하여, 종 결정층(101) 및 버퍼층(100a)의 마스크 패턴(104)에 덮여 있지 않는 부분을 제거함으로써, 스트라이프들이 서로 사이가 떨어진 스트라이프형의 종 결정부(105)가 형성된다.
계속해서, 동일하게 마스크 패턴(104)을 사용하여 드라이 에칭을 하고, 기판(100)의 표면도 약간, 예를 들면 200nm 정도 제거함으로써, 도 1d에 도시하는 바와 같은 홈부(106)를 형성한다. 홈부(106)가 형성되어 있지 않는 경우에는 후술하는 종 결정부(105)로부터의 가로 방향 성장 시에 성장층이 기판(100)의 표면에 접촉하여, 응력 일그러짐에 의한 결함이 층 내에 발생할 우려가 있다. 계속해서, 예를 들면 불화수소수를 사용하여, SiO2로 이루어지는 마스크 패턴(104)을 제거한다.
다음에, 종 결정부(105)를 기초로 하여 GaN:Si를 성장시킴으로써, 질화물 반도체층(107)을 형성한다. 그 때는 성장 조건을 2회 이상 바꾸어 결정을 성장시키지만, 본 실시예에서는 도 2에 도시하는 바와 같이 성장 온도를 2단계에서 변화시켜 성장을 행한다.
제 1 단계에서는 성장 온도를 1040℃ 이하, 예를 들면 1030℃로 한다. 또, 성장 온도는 사용하는 서셉터(susceptor)나 히터선(heater line)의 종류, 열전대(熱電對)의 상대 위치에 의해서 변화하므로 일률적으로 규정되는 것이 아니라, 본 명세서에 있어서도 측정계의 차이에 의한 오차를 허용하기로 한다. 종 결정을 기초로 하여 가로 방향 성장을 할 때의 일반적인 성장 온도는 1060℃ 전후이지만, 본 실시예에서는 거의 1040℃ 이하의 비교적 저온인 것이 바람직한 조건이다. 이 때, GaN:Si의 결정은 종 결정부(105)의 상면 및 측면으로부터 상측 방향 및 가로 방향에 대하여 비교적 저속으로 등방적으로 성장한다. 또한, 본 명세서에 있어서의 가로 방향이란, 질화물 반도체층(107) 자체의 상면에 거의 평행한 방향을 가리키고 있다.
이로써, 도 3a에 도시한 바와 같이, 사다리꼴형 단면을 갖는 저온 성장부(107a)가 형성된다. 저온 성장부(107a)의 종 결정부(105)의 상면으로부터의 높이(H) 및 종 결정부(105)로부터 저온 성장부(107a)의 외부 에지(edge)까지의 폭(W)은 특히 제한되지 않지만, 후술하는 바와 같이 높이(H)는 질화물 반도체층(107)의 표면 결함 밀도에 관계하고 있고, 예를 들면 0.5μm 이상의 소정치에 높이(H)가 도달할 때까지 성장시키는 것이 바람직하다. 성장 온도 1030℃의 경우에는 성장 속도의(상측 방향의 속도:가로 방향의 속도)의 비가 거의 1:2가 되고, 예를 들면 10분 후에는 저온 성장부(107a)의 단면은 높이(H)가 0.5μm, 폭(W)이 1.0μm인 사다리꼴형이 된다. 또, 그 경사면은 가로 방향 성장의 성장면에 해당하고, 이 면이
Figure 112010010544470-pat00002
의 결정면으로 이루어지는 파세트(faset)로 되어 있다.
계속되는 제 2 단계에서는 성장 온도를 1070℃ 이상이고, 또한, 제 1 단계의 성장 온도보다도 고온에 설정한다. 여기서는 예를 들면 1070℃로 승온하여 결정 성장을 한다. GaN:Si 결정의 성장은 전반적으로 제 1 단계보다도 빠른 속도로 진행하지만, 종 결정부(105)의 상측 방향보다도 가로 방향쪽이 성장 속도가 빠르기 때문 주로 가로 방향으로 성장한다. 여기서는 (상측 방향의 성장 속도: 가로 방향의 성장 속도)의 비가 거의 1:10이다. 이로써, 고온 성장부(107b)가 형성된다. 따라서, 도 3b에 도시한 바와 같이, 고온 성장부(107b)에서는 높이(H)는 제 1 단계에서 특히 증가하지 않고, 폭(W)이 급속하게 증대한다. 더욱 성장을 계속하면, 종 결정부(105)의 사이에 대응하는 영역의 거의 중앙에서 고온 성장부(107b)들이 회합하여, 연속된 1개의 층이 형성된다. 층의 상면이 평탄해질 때까지 결정을 성장시키면, 도 4에 도시한 질화물 반도체층(107)이 완성된다.
도 5a는 질화물 반도체층(107)에 결정부(105)로부터 전위가 전파하는 모양을 도시하고 있다. 본 실시예의 질화물 반도체층(107)에 있어서는 종 결정부(105)의 바로 위의 영역(A)은 주로 저온 성장부(107a)로 이루어지고, 여기서는 도시하지 않지만, 그 표면에 힐로크는 거의 발생하지 않는다. 또한, 이 영역에서의 관통 전위는 종 결정부(105)의 상면을 확대하도록 하여 성장한 질화물 반도체층(107)의 상면에 분산하는 결과, 그 밀도는 저감한다. 한편, 저온 성장부(107a)의 형성 시에 가로 방향 성장의 파세트에 도달한 관통 전위는 결정의 성장에 따라서 그대로 가로 방향으로 굴곡된다. 따라서, 영역(A)에 종 결정부(105)로부터 전파하는 전위는 극히 적은 것으로 된다.
종 결정부(105)의 사이에 성장하는 가로 방향 성장 영역(B)은 주로 고온 성장부(107b)로 이루어진다. 영역(B)에서는 회합에 의한 관통 전위가 회합부(connection parts; M1)에 발생하지만, 종 결정부(105)로부터의 전위는 가로 방향으로 전파되기 어렵고, 전위 밀도는 대단히 낮아진다. 따라서, 질화물 반도체층(107)은 그 표면에 회합부(M1)를 제외하면 결함이 많은 부분이 거의 생기지 않기 때문에, 상면의 저결함 영역이 넓어진다. 또한, 고온 성장부(107b)는 빠르게 성장하기 때문에, 영역(B)의 간격을 예를 들면 16μm 정도까지 넓히고, 저결함 영역을 확대하는 것이 가능하다. 비교를 위해, 종래와 같이 성장 온도를 일정으로서 종 결정부(405)보다 가로 방향 성장시킨 결정층(407)을 도 5b에 도시한다. 가로 방향 성장 영역(D)의 전위 밀도는 도 5a의 가로 방향 성장 영역(B)과 같은 정도이다. 그러나, 종 결정부(405)의 바로 위의 영역(C)은 종 결정부(405)로부터 관통 전위가 전파하여 종 결정부(405)와 같은 정도로 전위 밀도가 높은 영역이 된다.
또한, 이 경우의 질화물 반도체층(107)은 제 2 단계의 성장에서는 거의 상방에 성장하지 않기 때문에, 두께(H)가 약 3μm로 얇은 것으로 된다. 한편, 결정층(407)은 위와 가로의 양 방향으로 일관해서 동일한 비율로 성장시켜, 질화물 반도체층(107)보다도 층 두께가 커지고, 이것이 결정층(407)의 휘어짐의 원인이다. 바꿔 말하면, 질화물 반도체층(107)의 경우에는 층 두께가 얇기 때문에 휘어짐이 방지된다.
실시예
다음에, 이러한 질화물 반도체층(107)의 예를 구체적으로 나타낸다.
상기 실시예와 동일하게 하여 종 결정부(105)를 형성하여, 도 2의 열 곡선(heat curve)에 따라서 성장 온도를 조절하면서 GaN을 성장시켜 질화물 반도체층(107)을 형성하였다. 그 때에, 제 1 단계의 온도를 1030℃ 내지 1070℃의 범위로 변화시키고, 제 2 단계의 온도는 1070℃로 일정하게 하여, 형성된 질화물 반도체층(107)의 힐로크 밀도를 어림잡았다.
도 6에 제 1 단계의 성장 온도에 대한 힐로크 상대 밀도를 도시한다. 도 6에 도시된 바와 같이, 힐로크의 발생 상황은 제 1 단계의 성장 온도에 상관이 있고, 힐로크가 거의 발생하지 않는 저온 영역(힐로크 밀도의 상대비가 0)과, 힐로크가 대부분 발생한 고온영역(힐로크 밀도의 상대비가 1)이 존재한다. 2개의 상태간은 격렬한(drastic) 변이가 아니며, 산 상태는 힐로크 밀도 변화 영역에 의해서 도 6에 도시된 다른 상태로 완만하게 천이하고 있고, 본 실시예에서는 그 변화 영역의 중심은 약 1040℃ 이었다. 따라서, 제 1 단계의 성장 온도는 1040℃ 이하가 바람직한 것을 알 수 있다.
또한, 상기 실시예와 동일하게, 도 2에 도시한 열 곡선에 따라서 제 1 단계의 온도를 1030℃, 제 2 단계의 온도를 1070℃에 설정하여, GaN으로 이루어지는 질화물 반도체층(107)을 형성하였다. 그 때에, 제 1 단계의 성장 시간(도 2의 기간 t)을 0, 3, 5, 10, 20(단위; 분)으로 변화시켜, 각각의 경우에 형성된 질화물 반도체층(107)의 표면을 관찰하여, 그 힐로크 밀도를 어림잡았다.
도 7에, 제 1 단계의 성장 시간에 대한 힐로크의 상대 밀도치의 관계를 도시한다. 이 온도 조건에서는 제 1 단계에서의 소요 시간에 대해서는 10분이 경계치가 되고 있고, 10분에서 시간에 비례하여 감소하는 힐로크 상대 밀도가 0이 된다. 더 이상 시간을 소비하여 저온 성장부(107a)를 성장시키더라도, 힐로크 상대 밀도는 여전히 0이다. 또, 제 1 단계에서 10분간 성장시킨 저온 성장부(107a)의 형상은 도 3a에 있어서의 높이(H)가 0.5μm이고, 폭(W)이 1.0μm이다. 따라서, 상기의 조건하에서는 높이(H)가 적어도 0.5μm 이상의 저온 성장부(107a)를 형성하는 것이 질화물 반도체층(107)에 힐로크를 발생시키지 않는 조건이라고 생각된다.
도 8은 이렇게 하여 2단계에서 성장시킨 질화물 반도체층(107)의 표면 사진이고, 도 9는 비교예로서 종래 방법으로 형성한 질화물 반도체층의 표면 사진이다. 도 9에서는 많은 힐로크가 발생하고 있음을 알 수 있지만, 이것에 대하여, 도 8에는 힐로크는 보이지 않았다. 또, 도 8의 질화물 반도체층(107)에서는 표면에 전위가 보이지 않는 무전위 영역은 종 결정부(105)의 상부로까지 넓어지고(도 5a 참조),그 폭이 13.5μm나 되었다. 한편, 도 9의 질화물 반도체층에서는 무전위 영역은 종 결정부의 사이에 부분적으로 존재하고 있고, 그 폭은 9μm 이었다.
따라서, 본 실시예로부터, 질화물 반도체층(107)은 그 표면의 종래와 비교하여 넓은 저결함 영역 균질하고 평탄한 표면이 되는 것을 알 수 있다. 또한, 제 1 단계의 성장 온도가 1040℃ 이하로 하면, 그와 같은 질화물 반도체층(107)을 효과적으로 얻을 수 있음을 안다.
이와 같이 본 실시예에서는 질화물 반도체층(107)의 성장 과정을 성장 온도의 변화에 의해서 2단계로 나눠, 저온에서 성장시키는 제 1 단계에서 종 결정부(105)의 상방의 영역을 대부분 형성하도록 하였다. 때문에, 그 표면에 있어서의 힐로크의 발생을 방지할 수 있는 동시에, 층의 두께가 더 이상 증가하지 않기 때문에 얇게 형성할 수 있다. 또한, 제 1 단계에서 형성되는 저온 성장부(107a)가 사다리꼴형 단면을 갖도록 하였기 때문에, 종 결정부(105)의 상방의 결함 밀도를 저감시킬 수 있다. 제 1 단계 후에, 제 2 단계에서 제 1 단계보다도 고온에서 가로 방향 성장을 선택적으로 행하도록 하였기 때문에, 성장 온도가 높더라도 결함이 발생할 우려가 없고, 보다 빠르게 고온 성장부(107b)를 형성할 수가 있다.
또한, 본 실시예에서는 성장 온도를 변화시킴으로써 2단계에서 성장 방향을 변화시키도록 하였기 때문에, 종 결정부(105) 근방과 종 결정부(105) 사이의 각각의 영역에서 적절한 조건으로 결정이 성장한다. 따라서, 질화물 반도체층(107)의 표면에는 회합부(M1)를 제외하면 대개 결함이 존재하지 않고, 넓은 저결함 영역을 형성할 수 있다. 동시에, 질화물 반도체층(107)을 저결함이면서 얇게 형성할 수 있고, 휘어짐의 발생을 방지할 수 있다.
따라서, 이렇게 하여 제조되는 질화물 반도체층(107)은, 힐로크가 거의 없는 표면에 넓은 저결함 영역을 갖고 있고, 두께가 얇다는 특징을 더불어 가질 수 있다.
[변형예]
이 변형예는 제 1 실시예의 종 결정부(105)와 다른 형상의 종 결정부 및 제 1 실시예와 다른 질화물 반도체층(117) 형성 공정을 포함하는 제조 방법을 제공한다. 이하, 그 제조 방법을 구체적으로 설명한다.
도 10a 내지 도 10d는 이 경우의 질화물 반도체층(117)의 제조 방법을 공정순으로 나타내고 있다. 우선, 도 10a에 도시한 바와 같이, 상기 제 1 실시예와 유사한 기판(100)의 위에 예를 들면 GaN, AlN, AlGaN 등으로 이루어지는 버퍼층(100a), GaN:Si로 이루어지는 종 결정층(101)을 차례로 성장시킨다.
다음에, 도 10b에 도시한 바와 같이, SiO2(산화규소)로 이루어지는 성장 억제층(116)을 종 결정층(101)의 표면에 성장시킨다. 이 성장 억제층(116)은 예를 들면 스퍼터링(spattering)에 의해 성막되어, 포토리소그래피 기술 및 드라이 에칭에 의해 개구를 갖는 소망의 형상, 예를 들면 소정의 스트라이프 폭과 주기를 가지는 스트라이프 패턴을 갖도록 형성된다. 이 때, 종 결정층(101)의 개구로부터 표출하는 부분이, 종 결정부(115)가 된다.
다음에, 종 결정부(115)를 기초로 하여 GaN:Si를 성장시켜 질화물 반도체층(117)을 형성한다. 이 경우도, 성장 조건을 2회 이상 바꾸어 결정을 성장시키지만, 여기서는 상기 실시예와 동일하게 성장 온도를 2단계에서 변화시킨다.
우선 제 1 단계에서는 성장 온도를 1040℃ 이하, 예를 들면 1030℃로 한다. 이 때, GaN:Si의 결정은 종 결정부(115)의 상면으로부터 상측 방향 및 가로 방향에 대하여 비교적 저속으로 등방적으로 성장하여, 도 10c에 도시한 바와 같이 사다리꼴형 단면을 갖는 저온 성장부(117a)가 형성된다. 저온 성장부(117a)의 종 결정부(115)의 상면으로부터의 높이(H) 및 폭(W)은 특히 제한되지 않지만, 높이(H)는 후술하는 질화물 반도체층(117)의 표면 결함 밀도에 관계하고 있고, 예를 들면 0.5μm 이상의 소정치에 높이(H)가 도달할 때까지 성장시키는 것이 바람직하다. 여기서, 저온 성장부(117a)의 경사면은 가로 방향 성장의 성장면에 해당하고, 이 면이
Figure 112010010544470-pat00003
결정면으로 이루어지는 파세트로 되어 있다.
제 2 단계에서는 성장 온도를 1070℃ 이상 및 제 1 단계의 성장 온도보다도 고온에 설정한다. 여기서는 예를 들면 1070℃로 승온하여 결정 성장을 하고 고온 성장부(117b)를 형성한다. 이로써, GaN:Si 결정의 성장은 전반적으로 제 1 단계보다도 빠른 속도로 진행하지만, 종 결정부(115)의 상측 방향보다도 가로 방향쪽이 성장 속도가 빠르기 때문에 주로 가로 방향으로 성장한다. 따라서, 고온성장부(117b)에서는 높이(H)는 제 1 단계에서 특히 증가하지 않고, 그 폭(W)이 급속하게 증대한다. 더욱 성장을 계속하면, 종 결정부(115)의 사이 영역에 대응하는 영역의 거의 중앙에서 결정들이 회합하여, 연속된 1개의 층이 형성된다. 층의 상면이 평탄하게 될 때까지 결정을 성장시키면, 도 10d에 도시한 바와 같은 질화물 반도체층(107)이 완성된다.
이 때의 질화물 반도체층(117)의 내부에 있어서의 전위의 전파 상태는 제 1 실시예에 있어서의 질화물 반도체층(107)과 동일한 것이 된다. 따라서, 가로 방향 성장에 의해서 형성되는 영역뿐만 아니라, 종 결정부(115)의 상부 영역의 전위도 극히 적어져, 질화물 반도체층(117)의 표면의 저결함 영역이 넓어진다. 또한, 종 결정부(115)의 상부 영역은 주로 저온 성장부(117a)로 이루어지기 때문에, 질화물 반도체층(117)의 표면에 힐로크는 거의 발생하지 않는다. 또, 이 변형예에 있어서도 성장 온도를 단계적으로 변화시켜 질화물 반도체층(117)을 형성하도록 하였지만, 예를 들면 성장 압력 등의 다른 성장 조건을 단계적으로 바꾸도록 하여도 좋다.
이와 같이, 본 변형예에 있어서도 질화물 반도체층(117)의 성장 과정을 성장 온도를 변화시키면서 2단계로 나누도록 하였기 때문에, 상기 제 1 실시예와 동일한 효과를 얻을 수 있다.
[제 2 실시예]
도 11a 내지 도 11c는 제 2 실시예에 따른 질화물 반도체의 제조 공정을 차례로 도시하고 있고, 도 12a 내지 도 12c는 제조 공정에 대응하는 결정의 성장 과정에서 전위가 전파하는 모양을 도시하고 있다. 본 실시예에서는 종 결정부(105)로부터 질화물 반도체층(207)을 형성하지만, 결정 성장은 그 성장 온도 변화에 의해서 2개의 단계에서 나눠 행한다. 여기서, 종 결정부(105)의 형성까지의 공정은 제 1 실시예와 동일하기 때문에(도 1a 내지 도 1d 참조), 동일한 구성 요소에는 동일한 부호를 붙여, 그 설명을 생략한다.
제 1 실시예와 동일하게 하여, 기판(1OO) 위인 버퍼층(100a)의 위에 미리 종 결정부(105)를 형성한다. 종 결정부(105)는 예를 들면, 서로 이간한 스트라이프 형상이고, 그 전개 방향을 <11-00> 방향으로 한다. 우선, 도 11a에 도시한 바와 같이, 이 종 결정부(105)를 기초로 하여 GaN:Si를 성장시키고, 제 2 종 결정부(207a)를 형성한다. 이 때의 성장 온도는 1000℃ 이하, 예를 들면 970℃로 한다. 이로써,
Figure 112010010544470-pat00004
면으로 이루어지는 파세트가 나타나고, 제 2 종 결정부(207a)는 파세트로 둘러싸이고 삼각형 단면을 갖는다. 또, 도 12a에 도시한 바와 같이, 결정부(105)로부터의 관통 전위가 제 2 종 결정부(207a)의 상부에 수직으로 신장하고 있다.
다음에, 도 11b, 도 11c에 도시한 바와 같이, 제 2 종 결정부(207a)를 기초로 하여 고온 성장부(207b)를 성장시킨다. 이 때의 성장 온도는 1050℃ 이상이고, 기판에 수직인 세로 방향과 함께 가로 방향으로도 결정 성장이 진행한다. 그 성장 과정에서는 도 11b와 같이, 가로 방향에 대하여
Figure 112010010544470-pat00005
의 결정면으로 이루어지는 파세트가 출현하고, 고온 성장부(207b)는 사각형 단면을 갖는다.
또한, 결정 내부에서는 도 12b에 도시한 바와 같이, 전위가
Figure 112010010544470-pat00006
파세트에 있어서 굴곡되고, 제 2 종 결정부(207a)의 바로 위의 2개의
Figure 112010010544470-pat00007
파세트로부터 제 2 종 결정부(207a)의 양편으로 분리되어 가도록 고온 성장부(207b)로 전파된다. 이로써, 제 2 종 결정부(207a)의 바로 위에는 거의 전위나 결정 결함이 존재하지 않게 된다.
더욱 성장시키면, 고온 성장부(207b)는 종 결정부(105) 사이 영역에 대응하는 영역의 거의 중앙에서 주로 가로 방향 성장한 영역끼리에 의해서 회합하여, 연속한 1개의 층이 형성된다. 그것의 상면이 평탄하게 될 때까지 결정을 성장시키면, 도 11c에 도시한 바와 같은 질화물 반도체층(207)이 완성된다. 이 때, 도 12c에 도시한 바와 같이, 먼저 고온 성장부(207b)로 전파한 전위는 결정의 성장과 함께 가로 방향으로 굴곡되어 가고, 회합부(M3) 이외의 영역에서는 거의 표면까지 도달하지 않는다. 이로써, 질화물 반도체층(207)은 표면의 저결함 영역이 넓어진다.
이렇게 하여 제조되는 질화물 반도체층(207)에는 삼각형 단면을 갖는 종 결정부(207a)가 종 결정부(105)를 덮도록 설치되어 있다. 그 층 내의 전위는 제 2 종 결정부(207a)와 고온 성장부(207b)의 경계에서 굴곡하여, 질화물 반도체층(207)은 표면의 전위가 적게 발생한다.
또한, 본 실시예에서도 성장 온도를 단계적으로 변화시키도록 하였지만, 성장 압력을 바꾸는 것에 의해서도 질화물 반도체층(207)과 같은 질화물 반도체층을 얻을 수 있다. 구체적으로는 제 2 종 결정부(207a)의 형성 공정에서는 성장 압력을 예를 들면 67kPa(500torr) 이상의 고압으로 하고, 이후의 고온 성장부(207b)의 성장 공정에서는 성장 압력은 예를 들면 40kPa(300torr) 이하의 저압으로 하면, 상술한 온도 변화와 동일한 효과가 얻어지기 때문에 바람직하다. 또, 온도와 압력의 쌍방을 동시에 변화시켜도 좋고, 이들과 동일한 작용을 결정 성장에 미치게 하는 그 밖의 성장 조건(대기 가스 유형 등)에 대하여 동일하게 취급하도록 하는 것도 또한 가능하다.
본 실시예에서는 질화물 반도체층(207)의 성장 과정을 성장 온도 변화에 의해서 2단계에서 나누고, 저온(또는 고압)의 조건하에서 성장의 제 1 단계에서, 제 2 종 결정부(207a)를 삼각형 단면을 갖도록 형성하도록 하였기 때문에, 그 위의 영역에서는 제 2 단계의 성장에 있어서 제 2 종 결정부(207a)에서 전위가 전파하지 않고, 질화물 반도체층(207)의 표면에 넓은 저결함 영역을 용이하게 형성할 수 있다.
또한, 질화물 반도체층(207)은 삼각형 단면을 갖는 제 2 종 결정부(207a)를 성장의 기초로 하도록 하였기 때문에, 회합부(M3)를 제외하면 전위는 층의 표면에는 거의 전파하지 않고, 표면에 넓은 저결함 영역을 제공한다.
[변형예]
이 변형예는 제 2 실시예의 종 결정부(105)와 다른 형상의 종 결정부 및 제 2 실시예와 다른 질화물 반도체층(217) 형성 공정을 포함하는 제조 방법을 제공한다. 이하, 그 제조 방법을 구체적으로 설명한다.
도 13a 내지 도 13d는 이 경우의 질화물 반도체(217)의 제조 방법을 공정순으로 도시하고 있다. 우선, 도 13a에 도시한 바와 같이, 상기 제 2 실시예와 동일하게 하여 기판(100)의 위에 예를 들면 GaN, AlN, AlGaN 등으로 이루어지는 버퍼층(100a), GaN:Si로 이루어지는 종 결정층(201)을 차례로 성장시킨다.
다음에, 도 13b에 도시한 바와 같이, SiO2(산화규소)로 이루어지는 성장 억제층(216)을 종 결정층(201)의 표면에 성장시킨다. 이 성장 억제층(216)은 예를 들면, 스퍼터링법에 의해 성막되고, 포토리소그래피 기술 및 드라이 에칭에 의해 개구를 갖는 소망의 형상, 예를 들면 소정의 스트라이프 폭과 주기 폭을 가지는 스트라이프 패턴을 갖도록 형성된다. 여기서, 종 결정층(201)의 개구로부터 표출하는 부분이 종 결정부(215)가 된다. 종 결정부(215)는 예를 들면, 서로 사이가 떨어진 스트라이프 형상이고, 그 전개 방향을 <11-00> 방향으로 한다.
다음에, 도 13c에 도시한 바와 같이, 종 결정부(215)를 기초로 하여 GaN:Si를 성장시켜, 제 2 종 결정부(217a)를 형성한다. 이 때의 성장 온도는 1000℃ 이하, 예를 들면 970℃로 한다. 이로써,
Figure 112010010544470-pat00008
면으로 이루어지는 파세트가 나타나고, 제 2 종 결정부(217a)는 파세트로 둘러싸이고 삼각형 단면을 갖도록 형성된다. 이 때, 제 2 종 결정부(217a)에는 종 결정부(215)로부터의 관통 전위가 그 상부에 수직으로 신장하고 있다.
다음에, 제 2 종 결정부(217a)를 기초로 하여 고온 성장부(217b)를 성장시킨다. 이 때의 성장 온도는 1050℃ 이상이고, 기판에 수직인 세로 방향과 함께 가로 방향으로도 결정 성장이 진행한다. 더욱 성장시키면, 고온 성장부(217b)는 종 결정부(215)의 사이 영역에 대응하는 영역의 거의 중앙에서 주로 가로 방향 성장한 영역끼리에 의해서 회합하고, 연속된 1개의 층이 형성된다. 상면이 평탄해질 때까지 결정을 성장시키면, 도 13d에 도시한 바와 같은 질화물 반도체층(217)이 완성된다. 그 성장 과정에서의 전위의 전파 상태는 제 2 실시예에 있어서의 질화물 반도체층(207)과 동일한 것이 된다. 이로써, 제 2 종 결정부(217a)의 바로 위 영역에는 거의 전위나 결정 결함이 존재하지 않고, 질화물 반도체층(217)은 표면의 저결함 영역이 넓어진다.
또한, 이 변형예에 있어서도 성장 온도를 단계적으로 변화시켜 질화물 반도체층(117)을 형성하도록 하였지만, 상기 제 2 실시예로 설명한 바와 같이, 예를 들면 성장 압력 등의 다른 성장 조건을 단계적으로 바꾸도록 하여도 좋다.
이와 같이, 본 변형예에 있어서도 질화물 반도체층(217)의 성장 과정을 성장 온도의 변화에 의해서 2단계에서 나누도록 하였기 때문에, 상기 제 2 실시예와 동일한 효과를 얻을 수 있다.
이상과 같이 하여 질화물 반도체층(207 내지 217)을 성장시킨 후, 그 위에 반도체층을 성장시켜 반도체 소자를 제조할 수 있다. 다음에, 그와 같은 반도체 소자의 예로서, 반도체 레이저와 그 제조 방법에 관해서 설명한다.
[제 3 실시예]
도 14는 제 3 실시예에 따른 반도체 레이저의 단면 구성을 도시하고 있다. 이 반도체 레이저에서는 제 1 실시예에 따른 질화물 반도체층(107)의 위에 반도체층(300; 308 내지 315)이 형성되어 있다.
반도체층(300)은 질화물 반도체로 이루어지고, 예를 들면 질화물 반도체층(107)의 측에서 차례로 n측 콘택트층(308), n형 클래드층(309), n형 가이드층(310), 활성층(311), 결정 열화 방지층(312), p형 가이드층(313), p형 클래드층(314) 및 p측 콘택트층(315)이 적층되어 구성된다. 그 중, n측 콘택트층(308)은 예를 들면, 두께 1.5μm이고, GaN:Si에 의해 구성되고, n형 클래드층(309)은 예를 들면, 두께 1.0μm의 n형 Al0 .08Ga0 .92N에 의해 구성되고, n형 가이드층(310)은 예를 들면, 두께 0.1μm의 n형 GaN으로 구성되어 있다. 그런데, 레이저의 n측 콘택트층은 통상, 층 내에 흐르는 전류의 방향 내의 충분한 두께를 필요로 한다. 본 실시예에서는 n측 콘택트층(308)뿐만 아니라 동일한 n형 GaN인 질화물 반도체층(107)도 또한 실질적인 n측 콘택트층으로서 기능하게 되고 있다.
활성층(311)은 두께가 30nm이고, Ga0 .98In0 .02N/Ga0 .92In0 .08N 다층막으로 이루어지는 다중 양자 우물 구조로 되어 있다. 이 활성층(311)은 전류가 주입되는 전류 주입 영역을 갖고 있고, 전류 주입 영역은 발광 영역으로서 기능한다.
결정 열화 방지층(312)은 예를 들면, 두께가 5nm 내지 20nm이고, n형 Al0.18Ga0.82N으로 구성되어 있다. p형 가이드층(313)은 예를 들면, 두께 0.1μm이고, p형 GaN으로 구성되어 있다. p형 클래드층(314)은, 예를 들면, 두께 0.8μm이고, p형 Al0 .14Ga0 .86N/GaN으로 구성되어 있다. p측 콘택트층(315)은 예를 들면, 두께 0.5μm이고, p형 GaN으로 구성되어 있다.
이들 p측 콘택트층(315)으로부터 n측 콘택트층(308)의 일부까지의 층은 띠형의 볼록부(도 14에 있어서는 지면에 대하여 수직 방향으로 연장되어 있다)로서 성형되어 소정의 영역에 설치되어 있다. 이것이 소위 레이저 스트라이프이다. n측 콘택트층(308)이 표출한 영역은 후술하는 n측 전극(318)을 설치하기 위한 영역으로 되어 있다.
또한, 여기서는 p측 콘택트층(315), 및 p형 클래드층(314)의 일부는 레이저스트라이프와 동일한 방향으로 전개하는 가는 띠형의 볼록부로 가공되고, 전류 협착부를 구성하고 있다. 이 전류 협착부는 활성층(311)에 있어서 국소적으로 전류가 주입되도록, 전류 주입 영역을 제한하기 위한 것이다. 따라서, 전류 주입 영역은 전류 협착부와 대응한 위치에 설치되게 된다. 그래서, 소자 특성의 열화를 방지시키기 위해서, 전류 주입 영역의 기초가 되는 전류 협착부를 반도체층의 저결함 영역에 설치하는 것이 바람직하다. 이 경우, 저결함 영역은 회합부(M1)의 사이의 영역에 대응하지만, 종 결정부(105)의 상부 영역에 결함이 발생하는 것이 있으면, 저결함 영역을 종 결정부(105)와 회합부(M1)의 사이의 영역에 대응할 것이다.
반도체층(300)의 위에는 이산화규소(SiO2)로 이루어지는 절연층(317)이 설치되어 있다. 이 절연층(317)에는 전류 협착부에 대응하는 부분 및 n측 콘택트층(308)에 대응하는 부분의 일부에서 개구가 형성되어 있고, 개구 위에, p측 전극(316), n측 전극(318)이 형성되어 있다. p측 전극(316)은 Ni(니켈), Pt 및 Au가 순차 적층된 구조를 이루고 있고, p측 콘택트층(315)과 도통하고 있다. n측 전극(318)은 Ti(티타늄), Al(알루미늄), Pt(백금) 및 Au(금)가 순차 적층된 구조를 이루고 있어, n측 콘택트층(308)과 도통하고 있다.
또한, 이 레이저에서는 레이저 스트라이프의 연장 방향에서 서로 대향하는 한 쌍의 측면이 공진기 단면으로 되어 있고, 공진기 단면에는 도시하지 않는 한 쌍의 반사경막 쌍이 부설되어 있다. 이들의 반사경막은 반사율이 다르게 설계되어 있다. 이로써, 활성층(311)에 있어서 발생한 빛은 반사경간을 왕복하여 증폭되고, 저반사율측의 반사경막으로부터 레이저 빔으로서 출사하도록 되어 있다.
이 반도체 레이저는 예를 들면 다음과 같이 제조할 수 있다.
우선, 제 1 실시예 방법에 의해 형성된 질화물 반도체층(107)이 평탄한 표면에 MOCVD 법 등을 사용하여 반도체층(300; 308 내지 315)을 성장시킨다. 즉, GaN:Si로 이루어지는 두께 1.5μm의 n측 콘택트층(308), n형 Al0 .08Ga0 .92N으로 이루어지는 두께 1.0μm의 n형 클래드층(309), 계속해서, n형 GaN으로 이루어지는 두께 0.1μm의 가이드층(310)을 성장시킨다. 그 위에, Ga0 .98 In0 .02N/Ga0 .92In0 .08N 다층막에 의해 다중 양자 우물 구조의 활성층(311)을 형성한다. 더욱이 그 위에, n형 Al0.18Ga0.82N으로 이루어지는 결정 열화 방지층(312), p형 GaN으로 이루어지는 두께 0.1μm의 가이드층(313), p형 Al0 .14Ga0 .86N/GaN으로 이루어지는 두께 0.5μm의 p형 클래드층(314), p형 GaN으로 이루어지는 두께 0.1μm의 p측 콘택트층(315)을 성장시킨다. 여기서는 반도체층(300)은, 힐로크 등의 결함이나 전위가 적은 질화물 반도체층(107)의 평탄면 상에 성장하기 때문에, 각 층에 있어서의 결정 기판 유래의 전위나 결함이 저감된다. 또한, 질화물 반도체층(107)은 얇기 때문에, 그 내부 응력이 증대하기 어렵고, 휘어짐의 발생이 억제된다.
다음에, p측 콘택트층(315) 및 p형 클래드층(314)을 예를 들면 드라이에칭법에 의해 미세한 띠형으로 패터닝되어, 전류 협착부를 형성한다. 상술한 바와 같이, 전류 협착부는 특히 회합부 M1(도 5a)의 사이의 저결함 영역에 대응하도록, 그 상부에 형성되는 것이 바람직하다. 전류 협착부의 위치에 따라서 결정되는 발광 영역의 위치를 활성층(311)의 저결함 부분에 맞추는 것에 의해서, 소자 특성의 열화를 방지할 수 있기 때문이다. 또한, 발광 영역을 보다 확실하게 저전위 밀도의 영역에 설치하기 위해서는 이 전류 협착부가 종 결정부(105)와 회합부(M1)의 사이의 영역에 대응하여 형성되는 것이 바람직하다. 반도체층(300)에서는 결함은 회합부(M1) 부근에 집중하여 발생하고 있고, 회합부(M1)간은 실질적으로 넓은 저결함 영역으로 되어 있다. 따라서, 회합부(M1)로부터의 마진을 크게 잡을 필요가 없고, 비교적 용이하게 전류 협착부의 위치맞춤을 행할 수 있다. 또는, 전류 주입 영역의 형성 위치를 강하게 제한할 필요가 없기 때문에, 정밀도로부터 초래되는 제작 프로세스 상의 곤란을 피할 수 있다.
계속해서, p형 클래드층(314) 내지 n측 콘택트층(308)의 소정 부분을 포토리소그래피법 등에 의해 제거하여 n측 콘택트층(308)을 표출시키고, n측 전극(318)의 형성 영역을 설치한다. 계속해서, n측 콘택트층(308)으로부터 p측 콘택트층(315)까지의 표출 부분 전체를 절연막(317)으로 덮고, n측 콘택트층(308)상에 n측 전극(318)을 형성하고, p측 콘택트층(315)상에 p측 전극(316)을 형성한다. 여기서, n측 전극(318)은 예를 들면, Ti(티타늄), Al(알루미늄), Pt(백금) 및 Au(금)를 순차 증착하여 형성한다. 또한, p측 전극(316)은 예를 들면, Ni(니켈), Pt 및 Au를 순차 증착하여 형성한다. 이렇게 하여, 도 14에 도시한 반도체 레이저가 얻어진다.
이 반도체 레이저에서는 p측 전극(316)과 n측 전극(318)의 사이에 소정의 전압이 인가되면, 활성층(311)에 전류가 주입되고, 전자-정공 재결합에 의해서 발광이 일어난다. 이 빛은 도시하지 않는 반사경막에 의해서 반사되어 레이저 발진하고, 빔이 되어 외부로 사출된다. 여기서는 반도체층(300)이 질화물 반도체층(107)의 위에 성장한 것이기 때문에, 반도체층(300)의 결함 밀도는 낮아지게 되어 있다. 특히, 회합부(M1) 사이 영역에 대응하여 활성층(311)의 전류 주입 영역이 설치되면, 전류 주입 영역의 결함 밀도는 낮아진다. 따라서, 소자의 열화가 일어나기 어렵고, 수명이 길어진다.
이와 같이 본 실시예에 따르면, 표면에 넓은 저결함 영역을 갖는 질화물 반도체층(107)의 위에 반도체층(300)을 성장시키도록 하였기 때문에, 반도체층(300)의 결함을 저감하고, 그 결정성을 향상시킬 수 있다. 따라서, 전압의 인가에 의한 열화가 일어나기 어렵고, 반도체 레이저의 수명을 연장시킬 수 있다. 또한, 관통 전위 등에 기인하는 비발광 재결합의 확률을 낮게 할 수 있고, 발광 효율을 향상시킬 수 있다.
또한, 회합부(M1) 사이의 영역에 대응하여 활성층(311)의 전류 주입 영역을 설치하도록 하면, 발광 효율을 보다 향상시킬 수 있다. 더욱이, 회합부(M1) 사이의 영역은 통상의 전류 주입 영역의 폭과 비교하여 충분히 크기 때문에, 전류 주입 영역의 설계 마진을 넓힐 수 있고, 이러한 반도체 레이저를 용이하게 제조하는 것이 가능해진다.
더욱이, 반도체층(300)을 얇게 형성된 질화물 반도체층(107)의 위에 성장시키도록 하였기 때문에, 질화물 반도체층(107)에 생기는 응력이 경감하여, 소자의 휘어짐을 방지할 수 있다.
[제 4 실시예]
도 15는 제 4 실시예에 따른 반도체 레이저의 단면 구성을 도시하고 있다. 이 반도체 레이저는 종 결정부들(105) 사이의 영역에 대응하여 전류 협착부(314A)가 설치되는 위치가 더욱 특정되는 것을 제외하고, 제 3 실시예와 동일한 구성을 갖고 있다. 따라서, 여기서는 동일 구성 요소에는 동일한 부호를 붙이고 그 설명은 생략하고, 다른 부분을 상세하게 기술한다.
전류 협착부(314A)는 종 결정부(105)와 전류 협착부(314A)의 간격(L1)과 전류 협착부(314A)와 회합부(M1)의 간격(L3)의 합이 4μm 이상이고, 전류 협착부(314A)의 폭(L2)이 1μm 이상 3μm 이하라는 조건을 만족하도록 설치된다. 혹은, 전류 협착부(314A)는 간격(L1)과 간격(L3)의 합이 5μm 이상이고, 전류 협착부(314A)의 폭(L2)이 1.3μm 이상 2.5μm 이하라는 조건을 만족하도록 설치된다. 여기서, 간격(L1)과 간격(L3)은 동일하다. 또한, 간격(L1)과 간격(L3)은 거의 동일하다. 왜냐하면, 전류 협착부(314A)가 반도체층의 저결함 영역에 대응하도록 설치하면 좋기 때문에, 간격(L1)과 간격(L3)이 완전하게 일치하지 않아도 좋기 때문이다.
이러한 구성을 갖는 반도체 레이저는 다음과 같이 제조할 수 있다.
우선, 제 3 실시예와 동일하게, 제 1 실시예 방법에 의해 형성된 질화물 반도체층(107)의 평탄한 표면에 MOCVD 법 등을 사용하여 반도체층(300(308 내지 315))을 성장시킨다.
다음에, p측 콘택트층(315) 및 p형 클래드층(314)을 예를 들면 드라이에칭법에 의해 가는 띠형으로 패터닝하여, 전류 협착부(314A)를 형성한다. 이 때, 발광 영역을 보다 확실하게 저전위 밀도의 영역에 설치하기 위해서는 이 전류 협착부(314A)가 종 결정부(105)와 회합부(M1)의 사이의 영역에 대응하여 형성되는 것이 바람직하다.
구체적으로는, 종 결정부(105)와 회합부(M1)의 사이의 영역에서 상방에 전류 협착부(314A)에 대응하는 부분 이외, 즉, 종 결정부(105)와 전류 협착부(314A)의 사이의 영역의 간격(L1)과 전류 협착부(314A)와 회합부(M1)의 사이의 영역의 간격(L3)의 합(L1+L3)을 4μm 이상으로 한다(L2≤L/2-4). 왜냐하면, 간격(L1)과 간격(L3)의 합을 4μm보다 작게 하면, 전류 협착부(314A)가 결함 영역에 들어갈 위험성이 높아지기 되기 때문이다. 또한, 종 결정부들(105)의 사이의 간격을 L(μm)로 한다.
전류 협착부(314A)의 폭(L2)을 1μm 이상 3μm 이하로 한다(1≤L2≤3). 왜냐하면, 전류 협착부(314A)의 폭(L2)에 관해서, 1μm보다 작게 하면, 전류 협착부(314A)는 결함 영역에 형성되지 않지만, 반도체 레이저의 임계치 전압(Vop)이 상승하여 버리기 때문이다. 한편, 폭(L2)을 3μm보다 크게 하면 임계치 전압(Vop)은 저하하지만, 임계치 전류 Iop가 상승하여, 킹크(kink) 레벨이 저하하고, 더구나, 전류 협착부(314A)가 결함 영역에 형성될 위험성이 높아져 버리기 때문이다. 여기서, 종 결정부(105)와 전류 협착부(314A)의 간격(L1)과 전류 협착부(314A)와 회합부(M1)의 간격(L3)을 동일하게 한다. 또한, 간격(L1)과 간격(L3)을 거의 동일하게 하여도 좋다. 왜냐하면, 전류 협착부(314A)를 반도체층의 저결함 영역에 대응하도록 설치하도록 하면 좋기 때문에, 간격(L1)과 간격(L3)을 완전하게 동일하게 하지 않아도 좋기 때문이다.
도 15에서, 회합부(M1)로부터 좌측의 종 결정부(105)와 회합부(M1)의 사이의 영역에 대응하여 전류 협착부(314A)를 설치하도록 하였지만, 회합부(M1)를 중심으로 한 저결함 영역의 대칭성으로부터, 우측의 종 결정부(105)와 회합부(M1)의 사이의 영역에 전류 협착부(314A)를 설치할 수 있음은 명백하다.
이상으로부터, 도 16a에 도시하는 바와 같이, 반도체층의 저결함 영역 내에서, 종 결정부들(105)의 간격(L), 종 결정부(105)와 전류 협착부(314A)의 간격(L1), 전류 협착부(314A)의 폭(L2), 및 전류 협착부(314A)와 회합부(M1)의 간격(L3)의 관계가, L2≤L/2-4, 및, 1≤L2≤3을 만족하도록, 전류 협착부(314A)를 설치하면, 전류 협착부(314A)가 저결함 영역에 형성되고, 킹크 레벨이 커지고, 임계치 전압(Vop) 및 임계치 전류(Iop)가 작아진다.
여기서, 도 17a에 도시하는 바와 같이, L=13의 경우, L2≤2.5 및 1≤L2≤3을, 즉 1≤L2≤2.5를 만족하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되는 것이 확실하게 되었다. 또한, 도 17b에 도시하는 바와 같이, L=18의 경우, L2≤5 및 1≤L2≤3을, 즉 1≤L2≤3을 만족하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되는 것이 확실하게 되었다.
또한, 반도체층의 저결함 영역 내에서, 종 결정부들(105)의 간격(L), 종 결정부(105)와 전류 협착부(314A)의 간격(L1), 전류 협착부(314A)의 폭(L2), 및 전류 협착부(314A)와 회합부(M1)의 간격(L3)의 관계가, L2≤L/2-5, 및, 1.3≤L2≤2.5를 만족하도록 전류 협착부(314A)를 설치하는 것이 보다 적합하다. 이것은, 이들의 관계식을 만족하도록 하면, 전류 협착부(314A)가 보다 저결함 영역에 형성될 가능성이 더욱 높아지기 때문이다.
여기서, 도 18a에 도시한 바와 같이, L=13의 경우, L2≤1.5 및 1.3≤L2≤3을, 즉 1.3≤L2≤1.5를 만족하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되는 것이 확실하게 되었다. 또한, 도 18b에 도시한 바와 같이, L=18의 경우, L2≤4 및 1.3≤L2≤2.5를, 즉 1.3≤L2≤2.5를 만족하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되는 것이 확실하게 되었다.
계속해서, p형 클래드층(314) 내지 n측 콘택트층(308)의 소정 부분을 포토리소그래피법 등에 의해 제거하여 n측 콘택트층(308)을 표출시키고, n측 전극(318)의 형성 영역을 설치한다. 계속해서, n측 콘택트층(308)으로부터 p측 콘택트층(315)까지의 표출 부분 전체를 절연막(317)으로 덮고, n측 콘택트층(308)상에 n측 전극(318)을 형성하고, p측 콘택트층(315)상에 p측 전극(316)을 형성한다. 이렇게 하여, 도 15에 도시한 반도체 레이저가 얻어진다.
이와 같이 본 실시예에 따르면, L2≤L/2-4, 및, 1≤L2≤3을 만족하도록, 전류 협착부(314A)를 설치하도록 하였기 때문에, 전류 협착부(314A)가 저결함 영역에 형성되고, 임계치 전압(Vop) 및 임계치 전류(Iop)가 작아져, 킹크 레벨이 커진다.
더욱이, L2≤L/2-5 및 1.3≤L2≤2.5를 만족하도록, 전류 협착부(314A)를 설치하도록 하였기 때문에, 전류 협착부(314A)가 보다 확실하게 저결함 영역에 형성되고, 임계치 전압(Vop) 및 임계치 전류(Iop)가 더욱 작아지고, 킹크 레벨이 더욱 커진다.
이상 실시예 및 예시를 들어 본 발명을 설명하였지만, 본 발명은 상기 실시예 및 예시에 한정되는 것은 아니며, 여러가지 변형이 가능하다. 예를 들면, 제 3 실시예에서는 제 1 실시예 방법으로 형성한 질화물 반도체층(107)을 사용하여 반도체 레이저를 제조하도록 하였지만, 본 발명의 그 밖의 질화물 반도체를 사용하여도 좋고, 그 경우에도 제 3 실시예와 동일한 효과를 얻을 수 있다. 예를 들면, 도 19는 제 1 실시예의 변형예에 따라서 질화물 반도체층(117)을 형성하고, 그 위에 반도체층(300)을 형성하여 제조한 반도체 레이저의 단면 구성을 도시한 것이다. 이 경우도, 전류 협착부가, 회합부(M1) 사이 영역에 대응하도록 설치되어 있다. 또한, 제 2 실시예 및 그 변형예에 있어서의 질화물 반도체층(207, 217)을 사용하도록 하면, 종 결정부의 위의 영역의 결함을 보다 효과적으로 감소시킬 수 있고, 반도체층(300)의 결정성이 향상되는 동시에 전류 협착부를 설치하는 영역의 마진을 보다 크게 잡는 것이 가능해진다.
또한, 예를 들면, 제 4 실시예에서는 제 1 실시예 방법으로 형성한 질화물 반도체층(107)을 사용하여 반도체 레이저를 제조하도록 하였지만, 본 발명의 그 밖의 질화물 반도체를 사용하여도 좋고, 그 경우에도 제 4 실시예와 동일한 효과를 얻을 수 있다. 예를 들면, 도 20은 제 1 실시예의 변형예에 따라서 질화물 반도체층(117)을 형성하고, 그 위에 반도체층(300)을 형성하여 제조한 반도체 레이저의 단면 구성을 도시한 것이다. 이 경우도, L2≤L/2-4 및 1≤L2≤3을 만족하도록 전류 협착부(314A)를 설치하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되고, 임계치 전압(Vop) 및 임계치 전류(Iop)가 작아지고, 킹크 레벨이 커진다. 더욱이, L2≤L/2-5 및 1.3≤L2≤2.5를 만족하도록, 전류 협착부(314A)를 설치하도록 하면, 전류 협착부(314A)가 저결함 영역에 형성되고, 임계치 전압(Vop) 및 임계치 전류(Iop)가 더욱 작아지고, 킹크 레벨이 더욱 커진다.
더욱이, 상기 실시예에서는 사파이어 등으로 이루어지는 기판(100)을 사용하는 경우에 관해서 설명하였지만, 본 발명은 다른 물질의 기판을 사용하는 경우에 관해서도 동일하게 적용할 수 있다. 특히, GaN 기판을 사용하는 경우에는 기판이후면에 n측 전극을 설치하도록 하면, 기판 표면을 가공하여 n측 전극을 설치할 필요가 없고, n측 콘택트층을 설치하지 않아도 된다. 따라서, 제조 공정을 간략화하는 동시에 레이저를 소형화할 수 있다. 그 경우에, 도 21에 도시한 바와 같이, GaN 기판(100)의 전체면에 종 결정부(10Oc)를 직접 형성하여도 좋고, 종 결정부(10Oc)에서 성장시킨 질화물 반도체층(107)의 위에 반도체층(300)을 형성하여 레이저를 제조할 수도 있다.
또한 더욱이, 본 발명은 상기 실시예에서 설명된 것과 동일하게 하여 사파이어 기판 등의 위에 제작한 질화물 반도체층(107 내지 217)을 기판으로부터 분리하여, 그 위에 레이저 등의 반도체 소자를 제조하는 경우에도 동일하게 적용할 수 있다.
또한, 상기 실시예에서는 기판의 표면을 {0001}면으로 하였지만, 다른 면으로 하여도 좋다. 동일하게, 상기 실시예에 있어서 종 결정부를
Figure 112010010544470-pat00009
방향으로 연장시켜 형성하도록 하였지만, 다른 방향으로 연장시켜 형성하도록 하여도 좋다. 또한, 제 2 종 결정부의 경사면은 반드시
Figure 112010010544470-pat00010
면 혹은
Figure 112010010544470-pat00011
면일 필요는 없다. 또, 종 결정부의 형상은 스트라이프 패턴으로 한정되는 것이 아니라, 예를 들면 격자형 혹은 아일랜드형(island) 등이라도 좋다.
또한, 상기 실시예에는 반도체 소자로서 반도체 레이저를 들어, 그 구성에 관해서 구체적으로 예시하고 설명하였지만, 본 발명은, 다른 구조를 갖는 반도체 레이저에 관해서도 동일하게 적용할 수 있다. 예를 들면, n형 가이드층(110) 및 p형 가이드층(113), 혹은 열화 방지층(112)을 구비하고 있지 않아도 좋다. 더욱이, 상기 실시예에서는 이득 도파형(gain waveguide type)과 굴절율 도파형(refraction waveguide type)을 조합한 리지 도파형(ridge waveguide type)의 반도체 레이저를 예로 들어 설명하였지만, 이득 도파형의 반도체 레이저 및 굴절율 도파형의 반도체 레이저에 관해서도 동일하게 적용할 수 있다.
또한, 상기 실시예에서는 반도체 소자로서 반도체 레이저를 구체예에 들고 설명하였지만, 본 발명은 발광 다이오드 혹은 전계 효과 트랜지스터 등의 다른 반도체 소자에 관해서도 적용할 수 있다.
분명히 본 발명의 많은 수정들 및 변형들이 상기의 개시내에서 가능하다. 따라서 첨부된 청구항들의 범위내에서, 본 발명은 구체적으로 기술된 것과는 다르게 실시될 수 있음을 알 수 있다.
100: 기판 100a: 버퍼층
100c, 101, 201: 종 결정층 102: SiO2막
103: 포토레지스트막 104: 마스크 패턴,
105, 115, 215: 종 결정부 106: 홈부
207a, 217a: 제 2 종 결정부 107a, 117a: 저온 성장부
107b, 117b, 207b, 227b: 고온 성장부 107, 117, 207, 217: 질화물 반도체층
300: 반도체층 308: n측 콘택트층
309: n형 클래드층 310: n형 가이드층
311: 활성층 312: 결정 열화 방지층
313: p형 가이드층 314: p형 클래드층
315: p측 콘택트층 316: p측 전극
317: 절연막 318: n측 전극
M1, M2, M3: 회합부

Claims (30)

  1. III-V족계 질화물 반도체를 성장시켜 종 결정부를 형성하는 공정과,
    상기 종 결정부를 기초로 하여, III-V족계 질화물 반도체를 성장시켜, 성장 조건 중 적어도 1개를 2 이상의 단계에서 변화시켜 반도체층을 형성하는 공정을 포함하고,
    상기 반도체층을 형성하는 공정은 적어도 성장 온도 또는 성장 압력을 변화시켜 행하고,
    상기 반도체층을 형성하는 공정은 제 1 온도 또는 제 1 압력을 사용하는 제 1 공정과, 상기 제 1 온도보다 고온의 제 2 온도 또는 상기 제 1 압력보다 저압의 제 2 압력을 사용하는 제 2 공정을 포함하고,
    상기 제 1 공정에서, 상기 반도체층을 성장시켜 제 2 종 결정부를 형성하고,
    상기 제 2 공정에서, 상기 제 2 종 결정부를 기초로 하여 상기 반도체층을 기판에 평행하게 성장시키고,
    상기 반도체층을 소망의 두께까지 성장시켜, 상기 제 2 종 결정부를 형성하고,
    상기 제 2 종 결정부를 사다리꼴형 단면을 갖도록 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 공정에서, 상기 반도체층을 1040℃ 이하의 온도에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 공정에서, 상기 반도체층을 1070℃ 이상의 온도에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 공정에서, 상기 반도체층을 (층 두께 방향의 속도: 층 평행 방향의 속도)의 비가 1:2가 되는 속도로 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 2 공정에서, 상기 반도체층을 (층의 층 두께 방향의 속도: 층 평행 방향의 속도)의 비가 1:10이 되는 속도로 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 2 종 결정부를 상기 반도체층의 층 두께 방향의 단면이 사다리꼴이 되도록 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 종 결정부를 파세트들(facets)에 의해 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 공정에서, 상기 반도체층을 1000℃ 이하의 온도에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 공정에서, 상기 반도체층을 67kPa 이상의 압력에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 2 공정에서, 상기 반도체층을 1050℃ 이상의 온도에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제 2 공정에서, 상기 반도체층을 40kPa 이하의 압력에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  17. 제 1 항에 있어서,
    상기 제 2 공정의 뒤에, 상기 반도체층을 상기 제 2 공정보다도 저온에서 성장시키는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  18. 제 1 항에 있어서,
    기판상에 결정을 성장시켜 III-V족계 질화물 반도체층을 형성하고 그 표면에 개구부를 갖는 성장 억제층을 설치함으로써, 상기 종 결정부를 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  19. 제 1 항에 있어서,
    기판상에 결정을 성장시켜 III-V족계 질화물 반도체층을 형성한 후에, 상기 III-V족계 질화물 반도체층을 부분적으로 제거함으로써, 상기 종 결정부를 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  20. 제 1 항에 있어서,
    상기 종 결정부를
    Figure 112010010544470-pat00012
    의 방향으로 전개하여 스트라이프 패턴(stripe pattern)을 갖도록 형성하는 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  21. 제 1 항에 있어서,
    상기 III-V족계 질화물 반도체는 질화갈륨 화합물 반도체인 것을 특징으로 하는, 질화물 반도체의 제조 방법.
  22. III-V족계 질화물 반도체를 성장시켜 종 결정부를 형성하는 공정과,
    상기 종 결정부를 기초로 하여 III-V족계 질화물 반도체를 성장시켜, 성장 조건 중 적어도 1개를 2 이상의 단계에서 변화시켜 반도체층을 형성하는 공정을 포함하고,
    상기 반도체층을 형성하는 공정은,
    제 1 온도 또는 제 1 압력에서 제 2 종 결정부를 형성하는 제 1 공정과,
    상기 제 1 온도보다 고온의 제 2 온도 또는 상기 제 1 압력보다 저압의 제 2 압력에서 상기 제 2 종 결정부를 기초로 하여 상기 반도체층을 기판에 평행하게 성장시키는 제 2 공정을 포함하고,
    상기 제 2 공정은,
    상기 제 2 종 결정부를 기초로 하여 상기 반도체 층의 두께 방향과 다른 방향으로 상기 반도체층을 성장시킴으로써 복수의 회합부를 형성하는 공정과,
    상기 복수의 회합부의 상방에, 전류 주입 영역을 갖는 활성층을 형성하는 공정과,
    상기 회합부의 사이의 영역에 대응하여 위치하고 상기 활성층의 전류 주입 영역을 제한하는 전류 협착부를 형성하는 공정을 포함하고,
    상기 전류 협착부를 상기 종 결정부와 상기 회합부의 사이의 영역에 대응시켜 형성하고,
    상기 종 결정부와 상기 전류 협착부의 간격과 상기 전류 협착부와 상기 회합부의 간격의 합을 4μm 이상으로 하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 22 항에 있어서,
    상기 전류 협착부의 폭을 1μm 이상 3μm 이하로 하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  28. 제 22 항에 있어서,
    상기 종 결정부와 상기 전류 협착부의 간격과 상기 전류 협착부와 상기 회합부의 간격의 합을 5μm 이상으로 하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 전류 협착부의 폭을 1.3μm 이상 2.5μm 이하로 하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
  30. 제 22 항에 있어서,
    상기 종 결정부와 상기 전류 협착부의 간격과 상기 전류 협착부와 상기 회합부의 간격을 동일하게 하는 것을 특징으로 하는, 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056637A (ko) * 2012-12-06 2015-05-26 인텔 코포레이션 Iii-n 반도체-온-실리콘 구조 및 기술

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581526A (zh) * 2003-08-07 2005-02-16 松下电器产业株式会社 半导体装置及其制造方法
CN100454693C (zh) * 2004-10-15 2009-01-21 松下电器产业株式会社 氮化物半导体元件及其制造方法
CN100438109C (zh) * 2005-05-16 2008-11-26 索尼株式会社 发光二极管、集成发光二极管、其制法、生长方法、光源单元装置、背光装置、显示器和电子器件
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US9406505B2 (en) * 2006-02-23 2016-08-02 Allos Semiconductors Gmbh Nitride semiconductor component and process for its production
KR100773555B1 (ko) * 2006-07-21 2007-11-06 삼성전자주식회사 저결함 반도체 기판 및 그 제조방법
JP5903714B2 (ja) * 2007-07-26 2016-04-13 ソイテックＳｏｉｔｅｃ エピタキシャル方法およびこの方法によって成長させられたテンプレート
JP5489117B2 (ja) * 2009-09-01 2014-05-14 シャープ株式会社 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子
JP4850960B2 (ja) * 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
CN103429800B (zh) * 2011-03-22 2015-07-08 日本碍子株式会社 氮化镓层的制造方法及该方法中使用的晶种基板
JP5904421B2 (ja) * 2012-01-11 2016-04-13 国立大学法人大阪大学 Ｉｉｉ族窒化物結晶および半導体装置の製造方法
KR101963227B1 (ko) 2012-09-28 2019-03-28 삼성전자주식회사 파워 스위칭 소자 및 그 제조방법
KR102071019B1 (ko) * 2013-05-10 2020-01-29 서울반도체 주식회사 노멀리 오프 타입 트랜지스터 및 그 제조방법
CN104638068B (zh) * 2013-11-07 2018-08-24 上海蓝光科技有限公司 一种用于ⅲ-ⅴ族氮化物生长的衬底结构及其制备方法
EP3159984B1 (en) * 2014-06-20 2022-01-12 Sony Group Corporation Light emitting element
JP6663259B2 (ja) * 2016-03-15 2020-03-11 エイブリック株式会社 半導体装置とその製造方法
CN106067492B (zh) * 2016-08-04 2018-06-19 东莞市中镓半导体科技有限公司 在图形化氮化镓单晶衬底上制备氮化镓发光二极管的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000056002A (ko) * 1999-02-12 2000-09-15 윤종용 변형된 선택 성장 공정을 이용한 ＧａＮ 단결정 성장 방법
KR20010100375A (ko) * 2000-05-01 2001-11-14 구자홍 질화물 반도체막 성장 방법
JP2002050580A (ja) * 2000-08-01 2002-02-15 Sony Corp 窒化物半導体の気相成長方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
US6184144B1 (en) * 1997-10-10 2001-02-06 Cornell Research Foundation, Inc. Methods for growing defect-free heteroepitaxial layers
FR2769924B1 (fr) * 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
JP4005701B2 (ja) * 1998-06-24 2007-11-14 シャープ株式会社 窒素化合物半導体膜の形成方法および窒素化合物半導体素子
US6319742B1 (en) * 1998-07-29 2001-11-20 Sanyo Electric Co., Ltd. Method of forming nitride based semiconductor layer
US6335546B1 (en) * 1998-07-31 2002-01-01 Sharp Kabushiki Kaisha Nitride semiconductor structure, method for producing a nitride semiconductor structure, and light emitting device
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
JP4145437B2 (ja) * 1999-09-28 2008-09-03 住友電気工業株式会社 単結晶ＧａＮの結晶成長方法及び単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
US6812053B1 (en) 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP3438674B2 (ja) 1999-10-21 2003-08-18 松下電器産業株式会社 窒化物半導体素子の製造方法
JP2001267691A (ja) 2000-01-13 2001-09-28 Sony Corp 半導体素子およびその製造方法
US6403451B1 (en) 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
TW504754B (en) * 2000-03-24 2002-10-01 Sumitomo Chemical Co Group III-V compound semiconductor and method of producing the same
TW518767B (en) * 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
JP3863720B2 (ja) * 2000-10-04 2006-12-27 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
US6599362B2 (en) 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000056002A (ko) * 1999-02-12 2000-09-15 윤종용 변형된 선택 성장 공정을 이용한 ＧａＮ 단결정 성장 방법
KR20010100375A (ko) * 2000-05-01 2001-11-14 구자홍 질화물 반도체막 성장 방법
JP2002050580A (ja) * 2000-08-01 2002-02-15 Sony Corp 窒化物半導体の気相成長方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056637A (ko) * 2012-12-06 2015-05-26 인텔 코포레이션 Iii-n 반도체-온-실리콘 구조 및 기술
KR101908769B1 (ko) * 2012-12-06 2018-10-16 인텔 코포레이션 Iii-n 반도체-온-실리콘 구조 및 기술

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US20050098791A1 (en) 2005-05-12
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