JP4618261B2

JP4618261B2 - 窒化物半導体素子及びその製造方法

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Publication number: JP4618261B2
Application number: JP2007068285A
Authority: JP
Inventors: 章法米田
Original assignee: Nichia Corp
Current assignee: Nichia Corp
Priority date: 2007-03-16
Filing date: 2007-03-16
Publication date: 2011-01-26
Anticipated expiration: 2024-06-04
Also published as: JP2007150373A

Description

本発明は、窒化物半導体素子及びその製造方法に関し、より詳細には、簡便な製造工程
を実現しながら、窒化物半導体素子自体の精度及び安定性を向上させることができる窒化
物半導体素子及びその製造方法に関する。

従来から、化合物半導体素子におけるｐ型半導体層の表面に、ストライプ状のリッジを
形成し、その下方の活性層を導波路領域とする化合物半導体素子が提案されている。この
ような化合物半導体素子は、通常、ストライプ状のリッジを基板の上に形成された活性層
を含む化合物半導体層に形成し、このストライプ状のリッジに電極をオーミックコンタク
トさせている。

このような化合物半導体素子の製造方法として、例えば、以下のような方法が提案され
ている。

まず、図４（ａ）に示すように、基板上にｎ型化合物半導体層、活性層及びｐ型化合物
半導体層３０を形成し、その上にＳｉＯ_２膜３１を形成する。さらにＳｉＯ_２膜３１上に
、リッジを形成する位置に開口を有するレジストパターン３２を形成する。このレジスト
パターン３２をマスクにして、図４（ｂ）に示すように、ＳｉＯ_２膜３１に開口を形成し
、レジストパターンを除去した後、さらに、ＳｉＯ_２膜３１をマスクとして用いて、リッ
ジを形成する位置のｐ型化合物半導体層３０表面を露出させる。得られた基板上全面に電
極材料を蒸着法により成膜した後、リフトオフ法によって、電極材料を除去して、図４（
ｃ）に示すように、リッジ形成位置にｐ電極３３を形成する。

次いで、図４（ｄ）に示すように、ｐ電極３３をマスクとして用いて、ＳｉＯ_２膜３１
及びｐ型化合物半導体層３０をエッチングし、ｐ型化合物半導体層３０表面にリッジ３０
ａを形成する。

続いて、図４（ｅ）に示すように、得られた基板上全面にＳｉＯ_２膜による埋め込み膜
３４を形成し、さらにその上にレジスト層を形成する。図４（ｆ）に示すように、レジス
ト層３５を、ｐ電極３３上に形成された埋め込み膜３４が露出するまでエッチバックし、
図４（ｇ）に示すように、このレジスト層３５をマスクとして用いて、ｐ電極３３上に形
成された埋め込み膜３４を除去し、図４（ｈ）に示すように、ｐ型化合物半導体３０表面
にのみ埋め込み膜３４を形成する。

また、別の方法として、以下のような方法が提案されている（例えば、特許文献１）。

まず、図５（ａ）に示すように、基板上にｎ型化合物半導体層、活性層及びｐ型化合物
半導体層４０を形成し、その上に所定形状のレジスト層４１を形成し、このレジスト層４
１をマスクとしてｐ型化合物半導体層４０をエッチングし、図５（ｂ）に示すように、リ
ッジ４０ａを形成する。

次いで、レジスト層４１を除去した後、図５（ｃ）に示すように、ｐ型化合物半導体層
４０表面のリッジ４０ａと同一形状のレジスト層４５を再度形成し、この上全面に絶縁膜
による埋め込み膜４２を形成し、リフトオフ法によりリッジ４０ａ上の埋め込み膜４２を
除去する。これにより、図５（ｄ）に示すように、リッジ４０ａ上以外の領域が埋め込み
膜４２で被覆される。

続いて、図５（ｅ）に示すように、リッジ４０ａ上面以外の領域を被覆する所定形状の
レジスト層４３を形成し、図５（ｆ）に示すように、この上全面に電極材料膜４４を蒸着
法により成膜し、リフトオフ法によってリッジ４０ａ上面以外の領域に形成された電極材
料膜４４を除去し、図５（ｇ）リッジ上面にｐ電極４４ａを形成する。
特開平８−７０１５７号公報

しかし、これらの方法では、化合物半導体の種類、特に窒化物半導体を用いた場合に、
電極材料の種類等によって、埋め込み膜の材料に制約が生じ、埋め込み膜として最も適切
な材料を選択することが困難となる。また、リッジの形成、埋め込み膜の形成、電極の形
成において、プロセスに起因する材料等の劣化が生じ、そのため、リッジ幅等の面内での
ばらつき、電極の剥がれ、埋め込み膜の劣化による屈折率差の増大など、得られる半導体
素子の性能を十分に発揮させることができないという課題があった。

本発明は上記課題に鑑みなされたものであり、簡便な製造工程を実現しながら、プロセ
スの安定化を図り、よって、得られる半導体素子の精度及び安定性を向上させ、高性能で
高信頼性、かつ高寿命を実現することができる窒化物半導体素子及びその製造方法を提供
することを目的とする。

本発明の窒化物半導体素子の製造方法は、（ａ）基板上に、ｎ型窒化物半導体層、活性
層及びｐ型窒化物半導体層をこの順に形成し、さらに該ｐ型窒化物半導体層上に所定形状
のマスク層を形成し、
（ｂ）該マスク層を用いて前記ｐ型窒化物半導体層の一部を除去してリッジを形成し、
（ｃ）該リッジに対応する位置に開口を有するレジストパターンを形成し、
（ｄ）得られたレジストパターンを含む基板上全面に電極材料膜を形成し、
（ｅ）リフトオフ法により該電極材料膜の一部を除去して前記リッジ上に電極を形成し、
（ｆ）該電極を含む前記基板上全面に埋め込み膜を形成し、
（ｇ）該埋め込み膜を前記電極の表面から除去する
ことからなることを特徴とする。

工程（ａ）において形成するマスク層を絶縁膜により形成することが好ましい。

また、工程（ａ）において形成するマスク層は、ｐ型窒化物半導体層上に絶縁膜及びレ
ジスト層を形成し、該レジスト層を所定形状にパターニングし、さらに該レジスト層をマ
スクとして用いて絶縁膜を同一形状にパターニングすることにより形成することができる
。

工程（ｃ）において、リッジを含むｐ型窒化物半導体層上にレジスト層を形成し、エッ
チバックすることによりレジストパターンを形成してもよい。

特に、工程（ｃ）においては、レジストパターンの上面が前記リッジ上面よりも高く設
定するか、あるいはその上面が前記リッジ上面よりも低く設定することができる。

工程（ｆ）において形成する埋め込み膜は、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、Ｚｒ、Ｓ
ｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物ならびにフッ化物から
なる群から選択される単層膜又は積層膜により形成することができる。

特に、埋め込み膜が酸化ケイ素からなる単層膜又は酸化ケイ素を含む積層膜であること
が好ましい。

また、工程（ｇ）においては、該埋め込み膜を含むｐ型窒化物半導体層上にレジスト層
を形成し、電極に対応する位置に開口を有し、その上面が前記電極の最下部よりも高くな
るようにレジスト層をパターンニングし、得られたレジスト層をマスクとして用いて埋め
込み膜を除去することができる。

特に、工程（ｇ）において、レジスト層のパターニングをエッチバックにより行うこと
が好ましい。

さらに、本発明の窒化物半導体素子は、基板上に、ｎ型窒化物半導体層、活性層及びｐ
型窒化物半導体層をこの順に有し、かつ該ｐ型窒化物半導体層の表面にリッジストライプ
が形成され、該リッジストライプ上に電極が形成されてなる窒化物半導体素子であって、
前記電極が、（１）前記リッジ上面にのみ接触し、端部に凸部を有するか、（２）少なく
とも前記リッジ上面と該リッジの上側面とを被覆してなる。

これらの窒化物半導体素子は、上述した工程により形成されてなる。

本発明の窒化物半導体素子の製造方法によれば、リッジの形成、電極の形成、埋め込み
膜の形成という一連の工程において、リッジを形成するためのマスク合わせの工程を１回
行うだけで、あとは電極及び埋め込み膜を自己整合的に形成することができ、非常に簡便
な方法とすることができる。しかも、このような簡便な方法を実現しながら、従来技術に
おけるような、電極をマスクとして用いることはないため、電極の膜質の劣化等を招くこ
とがなく、電極の窒化物半導体層への密着性を確保することができ、その結果、電極剥が
れ等を防止することができる。また、埋め込み膜を、電極を形成した後に形成することが
できるため、埋め込み膜の材料による制約が解消されるとともに、埋め込み膜の膜質を安
定化、均一化、さらには膜厚の均一化を図ることができ、埋め込み膜の材料変更に伴う窒
化物半導体層との屈折率差の増加を期待することができ、効率的に半導体素子を動作させ
ることが可能となる。

工程（ａ）において形成するマスク層を絶縁膜により形成する場合には、マスク層と非
除去物（窒化物半導体層）との間に適切な選択比を適用することができ、加工精度がより
向上し、膜厚や幅などの安定したリッジを形成することが可能となる。

さらに、工程（ａ）において形成するマスク層は、ｐ型窒化物半導体層上に絶縁膜及び
レジスト層を形成し、該レジスト層を所定形状にパターニングし、さらに該レジスト層を
マスクとして用いて絶縁膜を同一形状にパターニングすることにより形成する場合には、
加工中にマスク層が変形することを確実に防止することができ、より精度よくリッジを形
成することができる。

また、工程（ｃ）において、リッジを含むｐ型窒化物半導体層上にレジスト層を形成し
、エッチバックすることによりレジストパターンを形成する場合には、マスク合わせをす
ることを要さず、非常に簡便な製造方法を実現することができる。

特に、工程（ｃ）においては、レジストパターンの上面を前記リッジ上面よりも高く設
定するか、あるいはその上面を前記リッジ上面よりも低く設定する場合には、電極の形状
を変化させることができ、得られる窒化物半導体素子の性能を制御することができる。

さらに、工程（ｆ）において形成する埋め込み膜は、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、
Ｚｒ、Ｓｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物ならびにフッ
化物からなる群から選択される単層膜又は積層膜、特に、酸化ケイ素からなる単層膜又は
酸化ケイ素を含む積層膜により形成される場合には、窒化物半導体との屈折率差を確保す
ることが可能となり、より高効率的に半導体素子を動作させることが可能となる。

また、工程（ｇ）において、該埋め込み膜を含むｐ型窒化物半導体層上にレジスト層を
形成し、電極に対応する位置に開口を有し、その上面が前記電極の最下部よりも高くなる
ようにレジスト層をパターンニングし、得られたレジスト層をマスクとして用いて埋め込
み膜を除去する場合、特に、レジスト層のパターニングをエッチバックにより行う場合に
は、マスク合わせをすることを要さず、非常に簡便な製造方法を実現することができる。

さらに、本発明の窒化物半導体素子によれば、ｐ側の電極が、リッジ上面にのみ接触
し、端部に凸部を有するために、電極膜厚の薄い低抵抗領域（中央部）への電流注入を促
進することができるため、電流注入の選択性を付与することが可能となる。例えば、リッ
ジ上面の両側はエッチングによるダメージにより、キャリア濃度が不均一になっているこ
ともあるが、電極をその部分上において高抵抗化させることにより、中心部分において電
流注入を行わせ、効率的に電流注入することが可能となり、これによって、効率的なレー
ザ発振を行わせることが可能となる。

あるいは、ｐ側の電極が、少なくともリッジ上面と該リッジの上側面とを被覆してなる
場合には、エッチングダメージにより、リッジ上面の両側においてキャリア濃度が不均一
になっていたとしても、リッジの両側面の一部において電極との接触を行うことができる
ため、つまり、リッジ幅を増加させることなく、電極との接触面積を広げることができる
ため、電流注入領域を拡大することができ、より安定した窒化物半導体素子の動作を図る
ことができる。

特に、これらの窒化物半導体素子が、上述した工程により形成されてなる場合には、よ
り簡便かつ精度よく素子構造を実現することができ、閾値及びＶｆの低下、キンク効果の
発生の防止、電極の剥がれの防止、寿命の長期化等のすべてにおいて向上させることがで
き、高性能及び高信頼性の窒化物半導体素子を得ることができる。

本発明の窒化物半導体素子の製造方法では、工程（ａ）において、まず、基板上に、ｎ
型窒化物半導体層、活性層及びｐ型窒化物半導体層をこの順に形成する。

ここで使用される基板としては、窒化物半導体と異なる異種基板を用いてもよいし、窒
化物半導体基板を用いてもよい。異種基板としては、例えば、Ｃ面、Ｒ面及びＡ面のいず
れかを主面とするサファイア、スピネル（ＭｇＡ１_２Ｏ_４）のような絶縁性基板、ＳｉＣ
（６Ｈ、４Ｈ、３Ｃを含む）、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉ及び窒化物半導体と格子
整合する酸化物基板等、窒化物半導体を成長させることが可能で、従来から知られている
基板材料を用いることができる。なかでも、サファイア、スピネルが挙げられる。

異種基板を用いる場合には、窒化物半導体（例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、Ｉ
ｎＧａＮ等、好ましくはＧａＮ）からなるバッファ層（低温成長層）及び下地層、ＥＬＯ
Ｇ(Epitaxially Laterally Overgrowth)成長させた窒化物半導体層、及び／又は異種基板
上に成長させた窒化物半導体層に開口部を設け、その開口部側面から横方向へ成長させた
窒化物半導体層等を介して、上述したｎ型窒化物半導体層等の積層構造を形成することが
好ましい。これにより、その上に形成される窒化物半導体層の結晶性が良好となる。

ＥＬＯＧ成長させた窒化物半導体層としては、例えば、異種基板上に、窒化物半導体層
を成長させ、その表面に窒化物半導体の成長が困難な保護膜によるマスク領域と、窒化物
半導体を成長させる非マスク領域とを、ストライプ状、島状、格子状等で設け、その非マ
スク領域から窒化物半導体を成長させることで、膜厚方向への成長に加えて、横方向へも
成長し、マスク領域上に窒化物半導体が成長した層等が挙げられる。この場合に用いる保
護膜としては、例えば、酸化ケイ素（ＳｉＯ_X）、酸化チタン（ＴｉＯ_X）、酸化ジルコニ
ウム（ＺｒＯ_X）等の酸化物、窒化ケイ素（Ｓｉ_XＮ_Y）、窒化チタン等の窒化物、窒化酸
化ケイ素、またはこれらの多層膜の他、タングステン、チタン、タンタル等の１２００℃
以上の融点を有する高融点金属等が挙げられる。

なお、異種基板を用いる場合には、異種基板上に素子構造形成前の下地層となる窒化物
半導体を成長させた後、異種基板を研磨などの方法により除去して、窒化物半導体の単体
基板として素子構造を形成してもよく、また、素子構造形成中又は後に、異種基板を除去
してもよい。窒化物半導体基板としては、上述した窒化物半導体からなる基板が挙げられ
る。

また、基板は、少なくともその表面部分において、結晶欠陥が、例えば、１×１０⁷ｃ
ｍ^-2程度以下、好ましくは１×１０⁶ｃｍ^-2程度と少ないか、部分的に少ない領域を有し
ているものが適当である。さらに、０．０１〜０．３°程度のオフアングル角、さらにス
テップ状のオフアングル角を有しているものであってもよい。これにより、素子を構成す
るｎ型及びｐ型窒化物半導体層、活性層の内部において、微細なクラックの発生を防止す
ることができる。さらに、基板又はその上に形成されるバッファ層等の窒化物半導体層は
、例えば、１×１０^１６〜５×１０^２１ｃｍ^−３程度の範囲でｎ型不純物（例えば、Ｓｉ
、Ｓｎ、Ｇｅ、Ｓｅ、Ｃ、Ｔｉ等）が含有されていてもよい。

基板上に形成されるｎ型窒化物半導体層、活性層及びｐ型窒化物半導体層のうち、ｎ型
及びｐ型窒化物半導体層は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、Ｉ
ｎＮ等のIII−Ｖ族窒化物半導体層が挙げられる。なかでも、Ａｌを含む窒化物半導体層
が適当である。具体的にはＩｎ_ｙＡｌ_ｚＧａ_{１−ｙ−ｚ}Ｎ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１
）、特に、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１）等の窒化ガリウム系化合物半導体層が好ま
しい。これらの半導体層は、単層でもよいし、積層構造でもよいし、超格子構造でもよい
。例えば、Ａｌを含む窒化物半導体層と、Ａｌを含む窒化物半導体層とは組成の異なる窒
化物半導体層との超格子構造、具体的には、Ａｌ_ａＧａ_１−ａＮ（０＜ａ≦１）とＡｌ_ｂ
Ｇａ_１−ｂＮ（０≦ｂ＜１）との超格子構造が挙げられる。超格子構造を構成する場合に
は、例えば２種類の組成の異なる層が交互に積層される構造でもよいが、一方の層又は両
方の層においてその組成及び／又は膜厚を変化させながら交互に積層される構造でもよい
。

ｎ型窒化物半導体層は、通常、クラッド層、このクラッド層と後述する活性層との間あ
るいはクラッド層の活性層とは反対側に、光ガイド層、クラック防止層、コンタクト層、
キャップ層等が、ｐ型窒化物半導体層は、クラッド層、後述する活性層とクラッド層との
間あるいはクラッド層の活性層とは反対側に、電子閉じ込め層、光ガイド層、キャップ層
、コンタクト層等が、１種又は２種以上組み合わせられて構成されている。

ｎ型及びｐ型窒化物半導体層は、ＭＯＶＰＥ、ＭＯＣＶＤ（有機金属化学気相成長法）
、ＨＶＰＥ（ハライド気相成長法）、ＭＢＥ（分子線気相成長法）等、当該分野で公知の
方法のいずれによっても形成することができる。窒化物半導体層は、ｐ型不純物（例えば
、Ｍｇ、Ｚｎ、Ｃｄ、Ｂｅ、Ｃａ、Ｂａ等）又は上述したｎ型不純物がドーピングされる
ことにより、ｎ型又はｐ型の導電性を有する。ドーピング濃度は、例えば、１×１０^１６
〜５×１０^２０ｃｍ^−３程度が挙げられる。

活性層は、Ｉｎを含有する窒化物半導体層により形成されるものが適当であり、特に、
Ｉｎ_ｓＧａ_1-ｓＮ（０＜ｓ≦１）で表される窒化物半導体からなるものが好ましい。窒化
物半導体層は、ノンドープ、ｎ型不純物ドープ、ｐ型不純物ドープのいずれでもよいが、
ノンドープ又はｎ型不純物ドープであることが好ましい。これにより、窒化物半導体素子
において高出力化を図ることができる。

活性層は、単層、多層又は量子井戸構造のいずれで形成されていてもよい。量子井戸構
造の場合には、Ｉｎを含む窒化物半導体が少なくとも井戸層に用いられる。ここで、量子
井戸構造としては、多重量子井戸構造、単一量子井戸構造のいずれでもよい。多重量子井
戸構造とすることで、出力の向上、発振閾値の低下などを図ることが可能となる。活性層
の量子井戸構造としては、井戸層、障壁層を交互に積層したものを用いることができる。
また、井戸層に挟まれた障壁層は、特に１層であるもの（井戸層／障壁層／井戸層）に限
られず、２層又はそれ以上の層の障壁層を、「井戸層／障壁層（１）／障壁層（２）／障
壁層（３）／・・・／井戸層」と、組成及び／又は不純物量等の異なる層として複数設け
てもよい。また、活性層は、井戸層及び障壁層のいずれが最外層に配置されてもよい。

活性層の膜厚は、例えば、１００〜３０００Å程度が適当である。特に、量子井戸構造
とする場合には、井戸層の膜厚及び井戸層の数は特に限定されないが、例えば、膜厚とし
ては、１０〜３００Å程度の範囲とすることで、Ｖ_ｆ、閾値電流密度を低減させることが
できる。井戸層数は１以上であることが適当である。井戸層の数が４以上である場合には
、活性層を構成する各層の膜厚が厚くなると、活性層全体の膜厚が厚くなって、Ｖ_ｆの上
昇を招くこととなるため、井戸層の膜厚を１００Å以下の範囲として、活性層の膜厚を低
く抑えることが好ましい。特に井戸層数を２とすることにより、閾値電流密度の低下、寿
命特性の向上が認められる。障壁層の膜厚及び組成等は特に限定されないが、井戸層との
間にバンドギャップエネルギー差が設けられ、井戸層よりもバンドギャップエネルギーが
大きくなるように、井戸層よりＩｎ混晶比の低いＩｎを含む窒化物半導体又はＧａＮ、Ａ
ｌを含む窒化物半導体などを用いることが好ましい。障壁層の膜厚としては、例えば、５
００Å以下、好ましくは、１０〜３００Å程度の範囲が挙げられる。

次いで、ｐ型窒化物半導体層上に所定形状のマスク層を形成する。

所定形状のマスク層とは、ｐ型窒化物半導体層の表面に形成されるストライプ状のリッ
ジに対応する領域を被覆する形状のマスク層を意味する。リッジは、通常、活性層の内部
において電流を狭窄するための領域、いわゆる導波路を規定するために設けられるもので
あり、リッジに対応するマスク層の大きさは、得ようとする半導体素子の特性、活性層の
材料等を考慮して適宜設定することができる。例えば、０．１〜１０μｍ程度、さらに１
〜７μｍ程度が適当である。なお、リッジの幅は、長手方向（共振器方向）においてすべ
て同じでなくてもよい。

マスク層は、レジストにより形成してもよいし、絶縁膜等によって形成してもよいし、
これらの積層構造として形成してもよい。

例えば、ｐ型窒化物半導体層上全面にレジスト層（例えば、膜厚０．３〜３μｍ）を形
成し、フォトリソグラフィ工程及びエッチング工程等を利用するなど、当該分野で公知の
方法によって、所定の形状のマスク層を形成することができる。

また、マスク層をｐ型窒化物半導体層上に形成する際に、ｐ型窒化物半導体層上に、予
め、絶縁膜（好ましくは、レジスト層と選択比が異なる材料）による薄膜（以下、単に「
薄膜」と記す）を形成してもよい。この薄膜は、窒化物半導体層に対して、選択エッチン
グ性が大きい、つまり、窒化物半導体層に比較してエッチングされにくい膜であることが
好ましい。なお、この場合のエッチング選択比は、窒化物半導体層よりも大きい、つまり
窒化物半導体層に対して１〜１０程度であることが適当である。具体的には、酸化シリコ
ン、窒化シリコン、酸化アルミニウム等の単層膜又はこれらの積層膜が挙げられる。なか
でも、酸化シリコン、窒化シリコンの単層膜又は積層膜が好ましい。この薄膜の膜厚は特
に限定されるものではないが、例えば、１００〜１０００ｎｍ程度、好ましくは２００〜
６００ｎｍ程度である。この膜は、当該分野で公知の方法によって形成することができる
。薄膜を形成した後、その上にレジスト層を形成し、まず、上述したようにレジスト層を
所定形状にパターニングし、得られたレジストパターンをマスクとして用いて薄膜をパタ
ーニングすることにより、この薄膜をレジスト層と同じ形状にすることができ、これをマ
スク層として用いることができる。

なお、マスク層は、レジスト層のみでもよいし、レジスト層を残存させたままその下に
薄膜が存在するものであってもよいし、レジスト層を除去して薄膜の単層としたものでも
よい。

工程（ｂ）において、マスク層を用いてｐ型窒化物半導体層の一部を除去してリッジを
形成する。ｐ型窒化物半導体層の一部を除去する方法は、ウェットエッチング又はドライ
エッチングのいずれを利用してもよい。具体的には、窒化物半導体層の材料を考慮して、
マスク層との選択比が大きくなるエッチャントを選択して、除去することが好ましい。リ
ッジの大きさは、マスク層の大きさにほぼ対応するが、その底面側の幅が広く上面に近づ
くにつれてストライプ幅が小さくなる順メサ形状、逆にリッジの底面に近づくにつれてス
トライプの幅が小さくなる逆メサ形状、積層面に垂直な側面を有する形状であってもよい
し、これらが組み合わされた形状でもよい。リッジの高さは、ｐ型窒化物半導体層の膜厚
によって適宜調整することができ、例えば、０．１〜２μｍ程度、さらに０．２〜１μｍ
程度が挙げられる。

工程（ｃ）において、レジストパターンを形成する。レジストパターンの形成方法は、
例えば、リッジが形成されたｐ型窒化物半導体層上全面に、リッジの高さよりも厚膜のレ
ジスト層を形成し、レジスト層表面から、ウェットエッチング法又はドライエッチング法
等により適当なエッチャントを用いて、レジストを溶解、一部除去又は薄膜化させるなど
して、平坦化する、つまり、エッチバックする方法が簡便で好適である。これにより、リ
ッジが形成された位置にリッジと同じ形状の開口を有するレジストパターンを形成するこ
とができる。なお、このようなエッチバックによっては、通常、レジストパターンの上面
は、リッジ上面とほぼ面一になるように制御される。

また、エッチバックの時間、エッチャントの種類等を適宜選択することにより、レジス
トパターンの上面がリッジの上面よりも高くなるように、あるいはレジストパターンの上
面がリッジの上面よりも低くなるように、所定のレジストパターンを形成することができ
る。ここで、レジストパターンの上面がリッジの上面よりも高いとは、レジストパターン
の上面が、マスク層又は上述した薄膜の上面と同じ高さ（面一）か、リッジ上面とマスク
層又は薄膜の上面との間に位置することを意味する。具体的には、レジストパターンの膜
厚が０．１μｍよりも厚く、６μｍ以下、４μｍ以下、３μｍ以下とすることができる。
また、レジストパターンの上面がリッジの上面よりも低い場合、例えば、リッジが０．１
〜２μｍのとき、レジストパターンの膜厚が０．１μｍよりも薄いか、１μｍよりも薄い
か、あるいは２μｍよりも薄い程度が適当である。また、例えば、リッジストライプの高
さが２μｍの場合には、レジストパターンの膜厚は１０００Å程度〜２μｍ程度までとす
ることができる。

なお、レジストパターンを形成した後、先の工程で得られたマスク層及び／又は薄膜を
完全に除去することが好ましい。これらは、レジスト層及び薄膜の材料を考慮して、適当
なエッチャントを選択して、ウェットエッチング又はドライエッチングのいずれでも除去
することができる。

また、レジストパターンを形成した後、後述する工程（ｄ）の電極材料形成前に、リッ
ジの上方、つまりマスク層又は上述した薄膜の上であって、後述する工程（ｇ）の後、窒
化物半導体素子をチップ化する際に劈開又は分割する位置及びその近傍を含む領域を覆う
レジストパターンを形成してもよい。このようなレジストパターンを形成することにより
、チップ化の際の劈開又は分割を、電極材料に接触しないように行うことができるととも
に、チップ化した後において、劈開面又は分割面への電極材料の回り込み、垂れ、かぶり
を防止することができる。

工程（ｄ）において、得られたレジストパターンを含む基板上全面に電極材料膜を形成
する。電極材料としては、通常電極として使用されるものの全てを用いることができる。
例えば、Ｃｏ、Ｎｉ、Ｆｅ、Ｒｈ、Ｒｕ、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔ
ａ、Ｗ、Ｒｅ、Ｍｎ、Ａｌ、Ｚｎ、Ｐｔ、Ａｕ、Ｒｕ、Ｐｄ、Ｒｈ等の金属又は合金、Ｚ
ｎＯ、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＩＴＯ（ＩｎとＳｎとの複合酸化物）、ＭｇＯ等の
導電性酸化物膜等の単層膜又は積層膜（例えば、Ｎｉ／Ａｕ、Ｎｉ／Ａｕ／Ｐｔ、Ｐｄ／
Ｐｔ、Ｒｈ／Ｉｒ／Ｐｔ、Ｎｉ／ＩＴＯ、Ｐｔ／ＩＴＯ、Ｒｈ／ＩＴＯ等）が挙げられる
。これら電極材料膜はＣＶＤ法、スパッタ法、蒸着法等の公知の方法により形成すること
ができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、５０ｎｍ程度以上
とすることで、シート抵抗を低くすることができる。

工程（ｅ）において、リフトオフ法により電極材料膜の一部を除去する。つまり、レジ
ストパターンを溶解し得るエッチャントを用いて除去することにより、レジストパターン
上に配置した電極材料膜の一部を、レジストパターンとともに除去する。なお、除去の際
には、超音波を印加するなどして、レジストパターン上にのみ配置する電極材料膜を精度
よく除去することが好ましい。これにより、工程（ｃ）で形成したレジストパターンの上
面がリッジ上面とほぼ面一の場合には、その表面が平坦で、全面に渡って均一な膜厚を有
する電極を形成することができる。また、工程（ｃ）で形成したレジストパターンの上面
がリッジ上面よりも高い場合には、リッジ上面にのみ接触し、その端部に凸部を有する電
極を形成することができ、工程（ｃ）で形成したレジストパターンの上面がリッジ上面よ
りも低い場合には、リッジ上面及びこのリッジの上側面を覆う電極を形成することができ
る。

ここで、端部に凸部を有する電極とは、図２（ｇ）に示したように、電極を形成するま
でのプロセスに起因する形状であり、工程（ｃ）で形成するレジストパターンの上面とリ
ッジ上面との高低差にほぼ対応する高さの凸部が、リッジの両側面の延長線上に位置する
ように形成される。また、リッジ上面及び上側面を覆う電極とは、図３（ｇ）に示したよ
うに、電極を形成するまでのプロセスに起因する形状であり、工程（ｃ）で形成するレジ
ストパターンの上面とリッジ上面との高低差にほぼ対応する長さで、リッジの上側面を覆
う電極、あるいは、さらに電極の端部に上方に向かう凸部が形成された形状（例えば、断
面形状がＨ字状）の電極である。なお、端部の凸部の高さ（図２（ｇ）中、矢印Ｈ）及び
リッジ上側面を覆う電極の長さ（図３（ｇ）中、矢印Ｌ）、さらにＨ字状の上又は下に延
びる凸部の長さは、電極の厚み等を考慮して、電極の膜厚の０％より大きく〜２００％程
度以下の高さ又は長さ、言い換えると１〜３０００Å程度が挙げられる。例えば、リッ
ジ上側面を覆う電極では、リッジの側面の全部を覆う形状でもよく、ｐ型窒化物半導体層
の一部（例えば、通常最上に形成するｐ型コンタクト層の全部）を覆う形状でもよい。

なお、工程（ｄ）の前に、上述したように、劈開又は分割する位置及びその近傍を含む
領域を覆うレジストパターンを形成した場合には、ここで形成される電極は、ストライプ
方向、つまり、導波路方向に、各チップごとに、あるいは複数のチップごとに、電極が分
離された形状で形成される。

工程（ｆ）において、電極を含む基板上全面に埋め込み膜を形成する。埋め込み膜は、
リッジの側面やｐ型窒化物半導体層上面の絶縁性を確保するとともに、ｐ型窒化物半導体
層に対する屈折率差を確保して、活性層からの光のもれを制御し得る機能を有する膜であ
れば、どのような材料を用いてもよい。例えば、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、Ｚｒ、
Ｓｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物（例えば、ＡｌＮ、
ＡｌＧａＮ、ＢＮ等）、フッ化物等の化合物（これらは単独で用いてもよいし、複数を組
み合わせた化合物又は複数を組み合わせた多層膜であってもよい。）が挙げられる。なか
でも、酸化ケイ素膜が好ましい。これらの膜は、例えば、スパッタ法、真空蒸着法、気相
成長法等の当該分野で公知の方法により形成することができる。膜厚は、例えば、２００
〜５０００Å程度、２００〜３０００Å程度が挙げられ、５００〜１０００Å程度、例え
ば７５０Åが適当である。

工程（ｇ）において、埋め込み膜を電極の表面から除去する。この除去方法は、特に限
定されるものではなく、例えば、工程（ｃ）におけるレジストパターンの形成と同様の方
法を利用することが適当である。まず、リッジ、電極等を含むｐ型窒化物半導体層上全面
に、電極が覆われる程度の厚膜のレジスト層を形成する。次いで、レジスト層表面から、
ウェットエッチング法により適当なエッチャントを用いて、レジストを溶解させ、平坦化
する、言い換えるとエッチバックする。これにより、電極が形成された位置に電極とほぼ
同じ形状の開口を有し、レジスト層上面が、電極の最も下に位置する端部と同程度の高さ
又は、この端部よりも若干高く位置するように、レジストパターンを形成することができ
る。このようなレジストパターンを用いて、適当なエッチャントを選択してエッチングす
ることにより、レジストパターンの上に形成された埋め込み膜を除去することができると
ともに、レジストパターンの上面又はそれよりも若干下側の埋め込み膜も除去され、結果
的に、電極表面を覆わず、ｐ型窒化物半導体層の全表面をほぼ完全に被覆し得る埋め込み
膜を得ることができる。

なお、本発明においては、基板として窒化物半導体基板を用いる場合には、上記工程の
間又は後に、基板側にｎ電極を形成してもよい。また、ｎ電極をｐ電極と同じ側に形成す
る場合には、上記工程の間又は後に、ｐ型窒化物半導体表面からｎ型窒化物半導体の表面
を露出させ、ｎ電極を形成してもよい。

また、窒化物半導体素子を形成するために、熱処理等の任意の工程は、上記工程の前、
間又は後に行ってもよい。

以下に、本発明の窒化物半導体素子及びその製造方法の実施例を図面に基づいて詳細に
説明する。
実施例１
（基板）
まず、２インチφ、Ｃ面を主面とするサファイア基板の上全面に、膜厚０．１μｍのＳ
ｉＯ_２膜を形成し、フォトリソグラフィ及びエッチング工程によって、幅が５〜５０μｍ
、ピッチが１０〜１００μｍのストライプ状の窓を形成した。得られたサファイア基板を
ＭＯＶＰＥ反応容器内にセットし、温度を５００℃にして、トリメチルガリウム（ＴＭＧ
）、アンモニア（ＮＨ_３）を用い、ＧａＮからなるバッファ層を２００Åの膜厚で成長さ
せ、その後、温度を上げて、アンドープのＧａＮ層(図示せず）を１．５μｍの膜厚で成
長させて、窒化物半導体基板を得た。
（バッファ層）
次に、窒化物半導体基板の上に、温度を１０５０℃にして、ＴＭＧ（トリメチルガリウ
ム）、ＴＭＡ（トリメチルアルミニウム）、アンモニアを用い、Ａｌ_０．０５Ｇａ_０．９
_５Ｎからなるバッファ層（図示せず）を４μｍの膜厚で成長させた。横方向成長を用いて
形成した窒化物半導体基板がＧａＮである場合に、それよりも熱膨張係数の小さい窒化物
半導体のＡｌ_ａＧａ_１−ａＮ（０＜ａ≦１）からなるバッファ層を用いることで、転位や
ピットを低減させることができる。
（ｎ型窒化物半導体層）
得られたバッファ層上にＴＭＧ、ＴＭＡ、アンモニア、不純物ガスとしてシランガスを
用い、１０５０℃でＳｉドープしたＡｌ_０．０５Ｇａ_０．９５Ｎからなるｎ型コンタクト
層を４μｍの膜厚で成長させた。

次に、ＴＭＧ、ＴＭＩ（トリメチルインジウム）、アンモニアを用い、温度を８００℃
にしてＩｎ_０．０６Ｇａ_０．９４Ｎからなるクラック防止層を０．１５μｍの膜厚で成長
させた。

続いて、温度を１０５０℃にして、原料ガスにＴＭＡ、ＴＭＧ及びアンモニアを用い、
アンドープのＡｌ_０．０８Ｇａ_０．９２ＮからなるＡ層を２５Åの膜厚で成長させ、続い
て、ＴＭＡを止め、不純物ガスとしてシランガスを用い、Ｓｉを５×１０^１８／ｃｍ^３ド
ープしたＧａＮからなるＢ層を２５Åの膜厚で成長させた。この操作をそれぞれ２２０回
繰り返してＡ層とＢ層の積層し、総膜厚１．１μｍの多層膜（超格子構造）を成長させた
。

次に、同温で、原料ガスにＴＭＧ及びアンモニアを用い、アンドープのＧａＮからなる
ｎ型光ガイド層を１７００Åの膜厚で成長させた。これによって、ｎ型窒化物半導体層を
得た。
（活性層）
次いで、温度を８００℃にして、原料ガスにＴＭＩ（トリメチルインジウム）、ＴＭＧ
及びアンモニアを用い、不純物ガスとしてシランガスを用い、Ｓｉを５×１０^１８／ｃｍ
^３ドープしたＩｎ_０．０５Ｇａ_０．９５Ｎからなる障壁層（Ｂ）を１４０Åの膜厚で、シ
ランガスを止め、アンドープのＩｎ_０．１Ｇａ_０．９Ｎからなる井戸層（Ｗ）を７０Åの
膜厚で、この障壁層（Ｂ）、井戸層（Ｗ）を、（Ｂ）／（Ｗ）／（Ｂ）／（Ｗ）の順に積
層した。最後に、最上部の障壁層として、原料ガスにＴＭＩ（トリメチルインジウム）、
ＴＭＧ及びアンモニアを用い、アンドープのＩｎ_０．０５Ｇａ_０．９５Ｎを３００Åの膜
厚で成長させた。活性層は、総膜厚約７２０Åの多重量子井戸構造（ＭＱＷ）とした。
（ｐ型窒化物半導体層）
次に、同温で、原料ガスにＴＭＡ、ＴＭＧ及びアンモニアを用い、不純物ガスとしてＣ
ｐ_２Ｍｇ（シクロペンタジエニルマグネシウム）を用い、Ｍｇを１×１０^１９／ｃｍ^３ド
ープしたＡｌ_０．３Ｇａ_０．７Ｎからなるｐ型電子閉じ込め層（図示せず）を１００Åの
膜厚で成長させた。この層は、特に設けられていなくてもよいが、設けることで電子閉じ
込めとして機能し、閾値の低下に寄与するものとなる。また、ここでは、ｐ型電子閉じ込
め層からｐ型不純物のＭｇが、それに隣接する最上部の障壁層に拡散して、最上部の障壁
層にＭｇが５〜１０×１０^１６／ｃｍ^３程度ドープされた状態となる。

さらに、温度を１０５０℃にして、原料ガスにＴＭＧ及びアンモニアを用い、ＧａＮか
らなるｐ型光ガイド層を１５００Åの膜厚で成長させた。このｐ型光ガイド層は、アンド
ープとして成長させるが、ｐ型電子閉じ込め層、後述するｐ型クラッド層等の隣接層から
のＭｇの拡散により、Ｍｇ濃度が５×１０^１６／ｃｍ^３となってｐ型を示す。また、この
層は成長時に意図的にＭｇをドープしてもよい。

続いて、１０５０℃でアンドープＡｌ_０．１Ｇａ_０．９Ｎからなる層を２５Åの膜厚で
成長させ、続いてＴＭＡを止め、Ｃｐ_２Ｍｇを用いて、ＭｇドープＧａＮからなる層を２
５Åの膜厚で成長させ、それを９０回繰り返して総膜厚４５００Åの超格子層を成長させ
た。

次に、１０５０℃で、超格子層の上に、Ｍｇを１×１０^２０／ｃｍ^３ドープしたｐ型Ｇ
ａＮからなるｐ型コンタクト層を１５０Åの膜厚で成長させた。ｐ型コンタクト層はｐ型
のＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）で構成することができ
る。これによって、ｐ型窒化物半導体層を得た。

反応終了後、反応容器内において、ウェハを窒素雰囲気中、７００℃でアニーリングを
行い、ｐ型窒化物半導体層をさらに低抵抗化した。
（リッジの形成）
その後、図１（ａ）に示すように、ｐ型窒化物半導体層１０の最上層のｐ型コンタクト
層のほぼ全面に、ＰＶＤ装置により、ＳｉＯ_２膜１１を０．５μｍの膜厚で形成し、その
上に、レジスト層を１．５μｍの膜厚で形成した。レジスト層に対して、マスクパターン
（図示せず）を通して露光し、レジスト層を現像して所定形状のレジストパターン１２を
形成した。この場合のレジストパターン１２の幅は２．０μｍとした。

続いて、図１（ｂ）に示したように、このレジストパターン１２をマスクとして用いて
、ＳｉＯ_２膜１１をエッチングした。エッチングは、ＲＩＥ（反応性イオンエッチング）
装置を用い、エッチングガスはＣＨＦ_３を用いて行った。その後、レジストパターン１２
は除去した。

続いて、図１（ｃ）に示したように、ＳｉＯ_２膜１１をマスクとして、ＲＩＥ（反応性
イオンエッチング）装置にて、エッチングガスとしてＣｌ_２＋ＳｉＣｌ_４を用いて、ｐ型
窒化物半導体層１０をエッチングすることにより、幅２．０μｍ程度、高さ０．５μｍ程
度のストライプ状のリッジ１０ａを形成した。
（電極の形成）
リッジ１０ａが形成されたｐ型窒化物半導体層１０上全面に、膜厚１．５μｍの膜厚で
レジスト層３を形成した。図１（ｄ）に示したように、このレジスト層３を、酸素を用い
たエッチバックにより、表面の平坦化を行った。これにより、レジスト層３は、リッジ１
０ａに対応する位置に開口が形成されるとともに、レジスト層３の上面がリッジ１０ａ上
面とほぼ面一になるような形状とした。その後、図１（ｅ）に示したように、ＳｉＯ_２膜
１１を除去した。

図１（ｆ）に示したように、得られたリッジ１０ａ上及びレジスト層３上の全面に、電
極材料としてＡｕ膜４を、１５００Å程度の膜厚で形成した。

続いて、図１（ｇ）に示したように、得られた基板に対して、剥離液を用いたリフトオ
フ法によりレジスト層３を除去するとともに、レジスト層３上に配置するＡｕ膜４を除去
して、ｐ電極５を形成した。このｐ電極５は、リッジ１０ａ上面にのみ接触し、さらに、
その膜厚はほぼ均一である。
（埋め込み膜の形成）
図１（ｈ）に示したように、得られた基板全面に、埋め込み膜として、例えば、膜厚３
０００ÅのＳｉＯ_２膜１６を形成した。そして、ＳｉＯ_２膜１６の上全面に、膜厚１．５
μｍの膜厚でレジスト層１７を形成した。図１（ｉ）に示したように、このレジスト層１
７を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト
層１７は、ｐ電極１５及びＳｉＯ_２膜１６に対応する位置に開口が形成されるとともに、
レジスト層１７の上面がリッジ１０ａ上面とＳｉＯ_２膜１６上面との間に位置するような
形状とした。

その後、図１（ｊ）に示したように、ＣＦ_４、ＣＦＨ_３、ＣＦ_３Ｈ、アルゴン及び／又
は酸素からなる混合ガス用いたドライエッチングにより、ｐ電極１５の表面に被覆された
ＳｉＯ_２膜１６を除去した。これにより、図１（ｋ）に示したように、得られたリッジ１
０ａの全側面及びｐ型窒化物半導体層１０の上面を被覆するＳｉＯ_２膜１６を形成するこ
とができた。

このような方法により、自己整合的にリッジ、埋め込み膜及び電極等を形成するため、
以下のような利点がある。

まず、リッジを形成するためのマスク層として、一般的な絶縁材料、特にＳｉＯ_２を用
いることができるため、リッジ幅等を安定して形成することができるとともに、得られた
素子において、絶縁性を確保することができる。また、従来技術のように、電極をマスク
として用いるものではないため、エッチングにさらされることによる電極の部分的な薄膜
化や膜質の劣化を招くことがない。

また、埋め込み膜として、窒化物半導体に対して十分な選択比を有する材料、例えば一
般的な絶縁材料、特にＳｉＯ_２を用いることができるため、埋め込み膜を形成した後に熱
処理を行う必要がない。しかも、ＳｉＯ_２を用いる場合には、他の材料に比較して、屈折
率差をかせぐことができるため、光のもれ等を防止して、効率的にレーザ発振を行わせる
ことができる。

さらに、電極を劣化させることなく、リッジ上にのみ形成することができるため、レー
ザ素子に劈開する際に電極の影響を最小限にとどめることができる。また、埋め込み膜と
の接触がほとんどないために、埋め込み膜との密着性を考慮することなく、電極剥がれを
防止することができるとともに、最適な材料を選択することができる。

また、上記方法によって得られたレーザ素子について、従来技術に記載の方法で作製し
たレーザ素子と、特性を比較した。その結果、閾値電流及びＶｆを低減させることができ
るとともに、１つのウェハで得られる素子についてＶｆの面内ばらつきを低減させること
ができ、リッジ形成を面内において安定に行うことができた。さらに、キンク効果の発生
及び電極の剥がれを防止し、高信頼性の素子を得ることができた。
実施例２
実施例１と同様に、基板上にｎ型窒化物半導体層、活性層及びｐ型窒化物半導体層を形
成した。
（リッジの形成）
その後、実施例１と同様に、図２（ａ）〜（ｃ）に示すように、ｐ型窒化物半導体層１
０の最上層のｐ型コンタクト層のほぼ全面に、ＳｉＯ_２膜１１、レジスト層を形成し、こ
れらを所定形状のパターニングし、さらに、ＳｉＯ_２膜１１をマスクとして用いて、スト
ライプ状のリッジ１０ａを形成した。
（電極の形成）
リッジ１０ａが形成されたｐ型窒化物半導体層１０上全面に、膜厚１．５μｍの膜厚で
レジスト層１３を形成し、図２（ｄ）に示したように、このレジスト層１３を、酸素を用
いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層１３は、リッ
ジ１０ａに対応する位置に開口が形成されるとともに、レジスト層１３の上面がリッジ１
０ａ上面よりも１５００Å程度上に配置するような形状とした。その後、図２（ｅ）に示
したように、ＳｉＯ_２膜１１を除去した。

図２（ｆ）に示したように、得られたリッジ１０ａ上及びレジスト層１３上の全面に、
電極材料としてＡｕ膜１４を、１５００Å程度の膜厚で形成した。

続いて、図２（ｇ）に示したように、得られた基板に対して、剥離液を用いたリフトオ
フ法によりレジスト層１３を除去するとともに、レジスト層１３上に配置するＡｕ膜１４
を除去して、ｐ電極１５を形成した。このｐ電極１５は、リッジ１０ａ上面にのみ接触し
、さらに、その端部に、高さＨが３０００Å程度、幅が２μｍ程度の凸部１５ａを有して
いた。
（埋め込み膜の形成）
図２（ｈ）に示したように、得られた基板全面に、埋め込み膜として、膜厚３０００Å
のＳｉＯ_２膜１６を形成した。そして、実施例１と同様に、図２（ｉ）〜（ｋ）に示した
ように、ＳｉＯ_２膜１６を、得られたリッジ１０ａの全側面及びｐ型窒化物半導体層１０
の上面を被覆する形状に加工した。

このような方法によって窒化物半導体素子を形成することにより、実施例１と同様の効
果を得ることができる。

さらに、図２（ｇ）に示したように、端部において上に凸の電極を有しているため、電
極膜厚の薄い低抵抗領域（中央部）への電流注入を促進することができるため、電流注入
の選択性を付与することが可能となる。例えば、リッジの両側面はエッチングによるダメ
ージにより、キャリア濃度が不均一になっているが、電極をその部分上において高抵抗化
させることにより、中心部分において電流注入を行わせることが可能となり、効率的にレ
ーザ発振を行わせることが可能であった。
実施例３
実施例１と同様に、基板上にｎ型窒化物半導体層、活性層及びｐ型窒化物半導体層を形
成した。
（リッジの形成）
その後、実施例１と同様に、図３（ａ）〜（ｃ）に示すように、ｐ型窒化物半導体層１
０の最上層のｐ型コンタクト層のほぼ全面に、ＳｉＯ_２膜１１、レジスト層を形成し、こ
れらを所定形状のパターニングし、さらに、ＳｉＯ_２膜１１をマスクとして用いて、スト
ライプ状のリッジ１０ａを形成した。
（電極の形成）
リッジ１０ａが形成されたｐ型窒化物半導体層１０上全面に、膜厚１．５μｍの膜厚で
レジスト層２３を形成し、図３（ｄ）に示したように、このレジスト層２３を、酸素を用
いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層２３は、リッ
ジ１０ａに対応する位置に開口が形成されるとともに、レジスト層２３の上面がリッジ１
０ａ上面よりも１５００Å程度下に配置するような形状とした。その後、図３（ｅ）に示
したように、ＳｉＯ_２膜１１を除去した。

図３（ｆ）に示したように、得られたリッジ１０ａ上及びレジスト層２３上の全面に、
電極材料としてＡｕ膜２４を、１５００Å程度の膜厚で形成した。

続いて、図３（ｇ）に示したように、得られた基板に対して、剥離液を用いたリフトオ
フ法によりレジスト層２３を除去するとともに、レジスト層２３上に配置するＡｕ膜２４
を除去して、ｐ電極２５を形成した。このｐ電極２５は、リッジ１０ａ上面に接触すると
ともに、長さＬが３０００Å程度、リッジ１０ａの上側面を被覆する端部していた。
（埋め込み膜の形成）
図３（ｈ）に示したように、得られた基板全面に、埋め込み膜として、膜厚３０００Å
のＳｉＯ_２膜２６を形成した。そして、実施例１と同様に、図３（ｉ）〜（ｊ）に示した
ように、ＳｉＯ_２膜２６を、得られたリッジ１０ａの中及び下側面及びｐ型窒化物半導体
層１０の上面を被覆する形状に加工した。

さらに、図３（ｇ）に示したように、リッジ上面と、リッジの上側面とを被覆してな
る電極が形成されてなる場合には、エッチングダメージにより、リッジ上面の両側におい
てキャリア濃度が不均一になっていたとしても、リッジの両側面の一部において電極との
接触を行うことができるため、つまり、素子サイズを増加させることなく、電極との接触
面積を広げることができる。これにより、電流注入領域を拡大することができ、より安定
した窒化物半導体素子の動作が可能であった。

本発明の窒化物半導体素子の製造方法は、特に、リッジストライプのような微細加工を
必要とするプロセスに好適に利用することができる。

本発明の窒化物半導体素子の製造方法を説明するための要部の概略断面工程図である。本発明の別の窒化物半導体素子の製造方法を説明するための要部の概略断面工程図である。本発明のさらに別の窒化物半導体素子の製造方法を説明するための要部の概略断面工程図である。従来の窒化物半導体素子の製造方法を説明するための概略断面工程図である。従来の別の窒化物半導体素子の製造方法を説明するための概略断面工程図である。

符号の説明

１０ｐ型窒化物半導体層
１０ａリッジ
１１ＳｉＯ_２膜（マスク層）
１２レジストパターン
３、１３、２３レジスト層（レジストパターン）
４、１４、２４Ａｕ膜（電極材料膜）
５、１５、２５ｐ電極
１５ａ凸部
１６、２６ＳｉＯ_２膜
１７、２７レジスト層
２５ａ端部

Claims

ｐ型窒化物半導体層にリッジを有し、該リッジ上に形成された電極と、前記ｐ型窒化物半導体層表面に形成された埋め込み層と、を有する窒化物半導体素子の製造方法であって、
（ａ）基板上に、ｎ型窒化物半導体層、活性層及びｐ型窒化物半導体層をこの順に形成し、さらに該ｐ型窒化物半導体層上に所定形状のマスク層を形成し、
（ｂ）該マスク層を用いて前記ｐ型窒化物半導体層の一部を除去してリッジを形成し、
（ｃ）前記マスク層を残存させたまま、前記リッジに対応する位置に開口を有するレジストパターンを形成し、
（ｄ）前記マスク層を除去した後、得られたレジストパターンを含む基板上全面に電極材料膜を形成し、
（ｅ）リフトオフ法により該電極材料膜の一部を除去して前記リッジ上に、該リッジに対応する幅で、その上面が略平坦な電極を形成し、（ｆ）リッジ側面及びｐ型半導体層表面に埋め込み膜を形成する工程を備えた窒化物半導体素子の製造方法。
工程（ａ）において形成するマスク層を絶縁膜により形成する請求項１に記載の方法。
工程（ａ）において形成するマスク層を、ｐ型窒化物半導体層上に絶縁膜及びレジスト層を形成し、該レジスト層を所定形状にパターニングし、さらに該レジスト層をマスクとして用いて絶縁膜を同一形状にパターニングすることにより形成する請求項２に記載の方法。
工程（ｃ）において、リッジを含むｐ型窒化物半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成する請求項１〜３のいずれか１つに記載の方法。
工程（ｆ）において、前記電極を含む前記基板上全面に埋め込み膜を形成し、その後、該埋め込み膜を前記電極の表面から除去する請求項１〜４のいずれか１つに記載の方法。
工程（ｆ）において形成する埋め込み膜を、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、Ｚｒ、Ｓｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物ならびにフッ化物からなる群から選択される単層膜又は積層膜により形成する請求項１〜５のいずれか１つに記載の方法。
埋め込み膜が酸化ケイ素からなる単層膜又は酸化ケイ素を含む積層膜である請求項６に記載の方法。
工程（ｆ）において、該埋め込み膜を含むｐ型窒化物半導体層上にレジスト層を形成し、電極に対応する位置に開口を有し、その上面が前記電極の最下部よりも高くなるようにレジスト層をパターンニングし、得られたレジスト層をマスクとして用いて埋め込み膜を除去する請求項５〜７のいずれか１つに記載の方法。
工程（ｆ）において、レジスト層のパターニングをエッチバックにより行う請求項８に記載の方法。