JP2005347630A - 窒化物半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】基板上に、n型半導体層、活性層及びp型半導体層10を形成し、さらにp型半導体層10上に所定形状のマスク層11を形成し、マスク層11を用いてp型半導体層10の一部を除去してリッジ10aを形成し、リッジ10aに対応する位置に開口を有するレジストパターン3を形成し、レジストパターン3を含む基板上全面に電極材料膜4を形成し、リフトオフ法により電極材料膜4の一部を除去してリッジ10a上に電極5を形成し、電極5を含む基板上全面に埋め込み膜16を形成し、埋め込み膜16を電極5の表面から除去することからなる窒化物半導体素子の製造方法。
【選択図】 図1
Description
(b)該マスク層を用いて前記p型窒化物半導体層の一部を除去してリッジを形成し、
(c)該リッジに対応する位置に開口を有するレジストパターンを形成し、
(d)得られたレジストパターンを含む基板上全面に電極材料膜を形成し、
(e)リフトオフ法により該電極材料膜の一部を除去して前記リッジ上に電極を形成し、
(f)該電極を含む前記基板上全面に埋め込み膜を形成し、
(g)該埋め込み膜を前記電極の表面から除去する
ことからなることを特徴とする。
導電性酸化物膜等の単層膜又は積層膜(例えば、Ni/Au、Ni/Au/Pt、Pd/Pt、Rh/Ir/Pt、Ni/ITO、Pt/ITO、Rh/ITO等)が挙げられる。これら電極材料膜はCVD法、スパッタ法、蒸着法等の公知の方法により形成することができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、50nm程度以上とすることで、シート抵抗を低くすることができる。
実施例1
(基板)
まず、2インチφ、C面を主面とするサファイア基板の上全面に、膜厚0.1μmのSiO2膜を形成し、フォトリソグラフィ及びエッチング工程によって、幅が5〜50μm、ピッチが10〜100μmのストライプ状の窓を形成した。得られたサファイア基板をMOVPE反応容器内にセットし、温度を500℃にして、トリメチルガリウム(TMG)、アンモニア(NH3)を用い、GaNからなるバッファ層を200Åの膜厚で成長させ、その後、温度を上げて、アンドープのGaN層(図示せず)を1.5μmの膜厚で成長させて、窒化物半導体基板を得た。
(バッファ層)
次に、窒化物半導体基板の上に、温度を1050℃にして、TMG(トリメチルガリウム)、TMA(トリメチルアルミニウム)、アンモニアを用い、Al0.05Ga0.95Nからなるバッファ層(図示せず)を4μmの膜厚で成長させた。横方向成長を用いて形成した窒化物半導体基板がGaNである場合に、それよりも熱膨張係数の小さい窒化物半導体のAlaGa1−aN(0<a≦1)からなるバッファ層を用いることで、転位やピットを低減させることができる。
(n型窒化物半導体層)
得られたバッファ層上にTMG、TMA、アンモニア、不純物ガスとしてシランガスを用い、1050℃でSiドープしたAl0.05Ga0.95Nからなるn型コンタクト層を4μmの膜厚で成長させた。
(活性層)
次いで、温度を800℃にして、原料ガスにTMI(トリメチルインジウム)、TMG及びアンモニアを用い、不純物ガスとしてシランガスを用い、Siを5×1018/cm3ドープしたIn0.05Ga0.95Nからなる障壁層(B)を140Åの膜厚で、シランガスを止め、アンドープのIn0.1Ga0.9Nからなる井戸層(W)を70Åの膜厚で、この障壁層(B)、井戸層(W)を、(B)/(W)/(B)/(W)の順に積層した。最後に、最上部の障壁層として、原料ガスにTMI(トリメチルインジウム)、TMG及びアンモニアを用い、アンドープのIn0.05Ga0.95Nを300Åの膜厚で成長させた。活性層は、総膜厚約720Åの多重量子井戸構造(MQW)とした。
(p型窒化物半導体層)
次に、同温で、原料ガスにTMA、TMG及びアンモニアを用い、不純物ガスとしてCp2Mg(シクロペンタジエニルマグネシウム)を用い、Mgを1×1019/cm3ドープしたAl0.3Ga0.7Nからなるp型電子閉じ込め層(図示せず)を100Åの膜厚で成長させた。この層は、特に設けられていなくてもよいが、設けることで電子閉じ込めとして機能し、閾値の低下に寄与するものとなる。また、ここでは、p型電子閉じ込め層からp型不純物のMgが、それに隣接する最上部の障壁層に拡散して、最上部の障壁層にMgが5〜10×1016/cm3程度ドープされた状態となる。
(リッジの形成)
その後、図1(a)に示すように、p型窒化物半導体層10の最上層のp型コンタクト層のほぼ全面に、PVD装置により、SiO2膜11を0.5μmの膜厚で形成し、その上に、レジスト層を1.5μmの膜厚で形成した。レジスト層に対して、マスクパターン(図示せず)を通して露光し、レジスト層を現像して所定形状のレジストパターン12を形成した。この場合のレジストパターン12の幅は2.0μmとした。
(電極の形成)
リッジ10aが形成されたp型窒化物半導体層10上全面に、膜厚1.5μmの膜厚でレジスト層3を形成した。図1(d)に示したように、このレジスト層3を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層3は、リッジ10aに対応する位置に開口が形成されるとともに、レジスト層3の上面がリッジ10a上面とほぼ面一になるような形状とした。その後、図1(e)に示したように、SiO2膜11を除去した。
(埋め込み膜の形成)
図1(h)に示したように、得られた基板全面に、埋め込み膜として、例えば、膜厚3000ÅのSiO2膜16を形成した。そして、SiO2膜16の上全面に、膜厚1.5μmの膜厚でレジスト層17を形成した。図1(i)に示したように、このレジスト層17を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層17は、p電極15及びSiO2膜16に対応する位置に開口が形成されるとともに、レジスト層17の上面がリッジ10a上面とSiO2膜16上面との間に位置するような形状とした。
実施例2
実施例1と同様に、基板上にn型窒化物半導体層、活性層及びp型窒化物半導体層を形成した。
(リッジの形成)
その後、実施例1と同様に、図2(a)〜(c)に示すように、p型窒化物半導体層10の最上層のp型コンタクト層のほぼ全面に、SiO2膜11、レジスト層を形成し、これらを所定形状のパターニングし、さらに、SiO2膜11をマスクとして用いて、ストライプ状のリッジ10aを形成した。
(電極の形成)
リッジ10aが形成されたp型窒化物半導体層10上全面に、膜厚1.5μmの膜厚でレジスト層13を形成し、図2(d)に示したように、このレジスト層13を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層13は、リッジ10aに対応する位置に開口が形成されるとともに、レジスト層13の上面がリッジ10a上面よりも1500Å程度上に配置するような形状とした。その後、図2(e)に示したように、SiO2膜11を除去した。
(埋め込み膜の形成)
図2(h)に示したように、得られた基板全面に、埋め込み膜として、膜厚3000ÅのSiO2膜16を形成した。そして、実施例1と同様に、図2(i)〜(k)に示したように、SiO2膜16を、得られたリッジ10aの全側面及びp型窒化物半導体層10の上面を被覆する形状に加工した。
実施例3
実施例1と同様に、基板上にn型窒化物半導体層、活性層及びp型窒化物半導体層を形成した。
(リッジの形成)
その後、実施例1と同様に、図3(a)〜(c)に示すように、p型窒化物半導体層10の最上層のp型コンタクト層のほぼ全面に、SiO2膜11、レジスト層を形成し、これらを所定形状のパターニングし、さらに、SiO2膜11をマスクとして用いて、ストライプ状のリッジ10aを形成した。
(電極の形成)
リッジ10aが形成されたp型窒化物半導体層10上全面に、膜厚1.5μmの膜厚でレジスト層23を形成し、図3(d)に示したように、このレジスト層23を、酸素を用いたエッチバックにより、表面の平坦化を行った。これにより、レジスト層23は、リッジ10aに対応する位置に開口が形成されるとともに、レジスト層23の上面がリッジ10a上面よりも1500Å程度下に配置するような形状とした。その後、図3(e)に示したように、SiO2膜11を除去した。
(埋め込み膜の形成)
図3(h)に示したように、得られた基板全面に、埋め込み膜として、膜厚3000ÅのSiO2膜26を形成した。そして、実施例1と同様に、図3(i)〜(j)に示したように、SiO2膜26を、得られたリッジ10aの中及び下側面及びp型窒化物半導体層10の上面を被覆する形状に加工した。
10a リッジ
11 SiO2膜(マスク層)
12 レジストパターン
3、13、23 レジスト層(レジストパターン)
4、14、24 Au膜(電極材料膜)
5、15、25 p電極
15a 凸部
16、26 SiO2膜
17、27 レジスト層
25a 端部
Claims (14)
- (a)基板上に、n型窒化物半導体層、活性層及びp型窒化物半導体層をこの順に形成し、さらに該p型窒化物半導体層上に所定形状のマスク層を形成し、
(b)該マスク層を用いて前記p型窒化物半導体層の一部を除去してリッジを形成し、
(c)該リッジに対応する位置に開口を有するレジストパターンを形成し、
(d)得られたレジストパターンを含む基板上全面に電極材料膜を形成し、
(e)リフトオフ法により該電極材料膜の一部を除去して前記リッジ上に電極を形成し、
(f)該電極を含む前記基板上全面に埋め込み膜を形成し、
(g)該埋め込み膜を前記電極の表面から除去する
ことからなることを特徴とする窒化物半導体素子の製造方法。 - 工程(a)において形成するマスク層を絶縁膜により形成する請求項1に記載の方法。
- 工程(a)において形成するマスク層を、p型窒化物半導体層上に絶縁膜及びレジスト層を形成し、該レジスト層を所定形状にパターニングし、さらに該レジスト層をマスクとして用いて絶縁膜を同一形状にパターニングすることにより形成する請求項2に記載の方法。
- 工程(c)において、リッジを含むp型窒化物半導体層上にレジスト層を形成し、エッチバックすることによりレジストパターンを形成する請求項1〜3のいずれか1つに記載の方法。
- 工程(c)におけるレジストパターンの上面が前記リッジ上面よりも高く設定されてなる請求項1〜4のいずれか1つに記載の方法。
- 工程(c)におけるレジストパターンの上面が前記リッジ上面よりも低く設定されてなる請求項1〜4のいずれか1つに記載の方法。
- 工程(f)において形成する埋め込み膜を、Si、Mg、Al、Hf、Nb、Zr、Sc、Ta、Ga、Zn、Y、B、Ti及びこれらの酸化物、窒化物ならびにフッ化物からなる群から選択される単層膜又は積層膜により形成する請求項1〜6のいずれか1つに記載の方法。
- 埋め込み膜が酸化ケイ素からなる単層膜又は酸化ケイ素を含む積層膜である請求項7に記載の方法。
- 工程(g)において、該埋め込み膜を含むp型窒化物半導体層上にレジスト層を形成し、電極に対応する位置に開口を有し、その上面が前記電極の最下部よりも高くなるようにレジスト層をパターンニングし、得られたレジスト層をマスクとして用いて埋め込み膜を除去する請求項1〜8のいずれか1つに記載の方法。
- 工程(g)において、レジスト層のパターニングをエッチバックにより行う請求項9に記載の方法。
- 基板上に、n型窒化物半導体層、活性層及びp型窒化物半導体層をこの順に有し、かつ該p型窒化物半導体層の表面にリッジストライプが形成され、該リッジストライプ上に電極が形成されてなる窒化物半導体素子であって、
前記電極が、前記リッジ上面にのみ接触し、端部に凸部を有することを特徴とする窒化物半導体素子。 - 請求項2に記載の方法により形成されてなる請求項11に記載の窒化物半導体素子。
- 基板上に、n型窒化物半導体層、活性層及びp型窒化物半導体層をこの順に有し、かつ該p型窒化物半導体層の表面にリッジストライプが形成され、該リッジストライプ上に電極が形成されてなる窒化物半導体素子であって、
前記電極が、少なくとも前記リッジ上面と該リッジの上側面とを被覆してなることを特徴とする窒化物半導体素子。 - 請求項3に記載の方法により形成されてなる請求項13に記載の窒化物半導体素子。
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