JP2005109291A - 半導体レーザ素子 - Google Patents

Abstract

【課題】光閉じ込め効果を損ねず、フェイスダウン実装でも、埋め込み膜と保護膜との密着性を確保し、高性能及び高信頼性の半導体レーザ素子を提供することを目的とする。
【解決手段】第１導電型半導体層１２、活性層１５及び第２導電型半導体層１６が積層された積層半導体層と、第１導電型半導体層１２に接続された第１電極１３、１４と、第２導電型半導体層１６に接続された第２電極１９ｂ、２１ｂと、第２導電型半導体層１６の上面であって、第２電極１９ｂとの接続領域以外の領域に形成された埋め込み膜１８と、積層半導体層の側面を被覆し、埋め込み膜１８よりも実質的に厚膜の保護膜１７ｂとを備える半導体レーザ素子であって、保護膜１７ｂが、埋め込み膜１８と同一材質の膜を含んで形成され、かつ積層半導体層の側面から第２導電型半導体層１６上に配置する埋め込み膜１８の端部を被覆するように形成されてなる半導体レーザ素子。
【選択図】 図１

Description

本発明は、密着性に優れた埋め込み膜及び保護膜を有する半導体レーザ素子に関する。

近年、半導体装置、特に半導体レーザ素子は、小型、軽量、高信頼性及び高出力化が進み、パーソナルコンピュータ、ＤＶＤ等の電子機器や医療機器等の光源に利用されている。なかでも、III−Ｖ族窒化物半導体は、比較的短波長の発光が可能であるため、盛んに研究されている。

例えば、窒化物半導体を用いた半導体レーザは、図５に示すように、サファイア基板３０上に、中間層３１を介して、ｎ型ＧａＮ層等からなるｎ型半導体層３２、ＩｎＧａＮ多重量子井戸からなる活性層３５及び表面にリッジが形成されたｐ型ＡｌＧａＮ層等からなるｐ型半導体層３６がこの順に積層されて構成されている。ｎ型半導体層３２上にはｎ型オーミック電極３３及びｎ型パッド電極３４が形成されている。ｐ型半導体層３６上にはリッジ上面以外の表面がＺｒＯ_２からなる埋め込み膜３８で覆われ、リッジ上面においてｐ型半導体層３６にオーミック接続されたｐ型オーミック電極３９が形成されている。さらに、ｐ型オーミック電極３９上の一部の領域を除いて、ｎ型半導体層３２、活性層３５及びｐ型半導体層３６の表面には、ＳｉＯ_２とＴｉＯ_２とからなる多層誘電体膜による保護膜３７が形成されており、この保護膜３７上に、ｐ型オーミック電極３９と電気的に接続されたｐ型パッド電極４０が配置している（例えば、特許文献１）。
特開２００１−５７４６１号公報

近年、半導体レーザ素子の高出力化に伴って発生する熱を効率よく放散するために、半導体レーザ素子を、フェイスダウンで実装することが行われている。
しかし、従来からフェイスアップで実装されていた半導体レーザ素子をそのままフェイスダウンで実装すると、埋め込み膜３８と保護膜３７との熱膨張係数等の違いに起因して、両者の界面において剥がれが生じる。これにより、パッド電極の接続等に問題が生じ、素子の安定な動作、ひいては素子自体の信頼性を確保することが困難となる。
本発明は、上記課題に鑑みなされたものであり、光閉じ込め効果を損ねることなく、フェイスダウン実装においても埋め込み膜と保護膜との密着性を確保し、高性能及び高信頼性の半導体レーザ素子を提供することを目的とする。

本発明の半導体レーザ素子は、第１導電型半導体層、活性層及び第２導電型半導体層が積層された積層半導体層と、前記第１導電型半導体層に接続された第１電極と、前記第２導電型半導体層に接続された第２電極と、前記第２導電型半導体層の上面であって、前記第２電極との接続領域以外の領域に形成された埋め込み膜と、前記積層半導体層の側面を被覆し、前記埋め込み膜よりも実質的に厚膜の保護膜とを備える半導体レーザ素子であって、前記保護膜が、埋め込み膜と同一材質の膜を含んで形成され、かつ前記積層半導体層の側面から第２導電型半導体層上に配置する埋め込み膜の端部を被覆するように形成されてなることを特徴とする。

本発明の半導体レーザ素子によれば、フェイスダウン実装においても埋め込み膜と保護膜との密着性を確保することができ、しかも、光閉じ込め効果等を損ねることがない。したがって、高信頼性及び高性能の半導体レーザ素子を得ることが可能となる。
特に、埋め込み膜及び保護膜が、酸化ジルコニウムを含んでなる場合には、両者の熱膨張係数の違いをなくして密着性を強固にすることができ、信頼性を確保することができる。また、光閉じ込め特性等の半導体レーザ素子の特性に悪影響を与えることがない。

また、保護膜が、埋め込み膜の２倍以上の膜厚を有する場合には、半導体レーザ素子の特性に悪影響を与えることなく、保護膜及び埋め込み膜の双方についての機能を十分に発揮させることが可能となる。
さらに、フェイスダウン実装用である場合には、埋め込み膜と保護膜との強固な密着性に起因して、実装時の応力を十分に吸収し、両者の剥がれを有効に防止することができ、特に有用である。

また、第２電極が、埋め込み膜及び／又は保護膜上に、密着膜を介して配置されてなる場合、さらに、密着膜が白金族系金属からなる場合には、埋め込み膜と保護膜との間の密着性のみならず、埋め込み膜及び／又は保護膜と第２電極との間の密着性をも確保することができ、膜界面での剥がれを防止することが可能となり、高信頼性、高性能の半導体レーザ素子を得ることができる。
特に、第２導電型半導体層の上面にリッジが形成されており、リッジの上面が第２電極と、側面が埋め込み膜と接触している場合には、より光の閉じ込め効果を発揮させることができ、高性能の半導体レーザ素子を得ることができる。

また、リッジ上面よりも保護膜上面の方が高い位置に形成されている場合、保護膜が多層膜によって形成されている場合には、フェイスダウン実装を行った場合においても、保護膜によるクッション作用により、リッジやリッジ周辺の膜の損傷や剥がれ等を有効に防止することができる。
さらに、第２電極が、第２導電型半導体層の上方であって、埋め込み膜及び／又は保護膜上全面に形成されてなる場合には、第２電極が、オーミック電極の役割と、それ以外の領域において、押圧時のクッションの役割とを果たすことが可能となり、高信頼性、高性能の半導体レーザ素子を得ることができる。

本発明の半導体レーザ素子は、主として、積層半導体層と、第１及び第２電極と、埋め込み膜と保護膜とからなる。なお、本発明においては、積層半導体層は、通常、基板上に積層されて構成される。

積層半導体層は、第１導電型半導体層、活性層及び第２導電型半導体層が積層されて構成される。ここで第１導電型とは、ｎ型又はｐ型を意味し、第２導電型とは、第１導電型と異なる導電型、つまりｐ型又はｎ型を意味する。なお、半導体層に、ｎ型の不純物（例えば、Ｓｉ、Ｇｅ、Ｓｎ等）又はｐ型の不純物（例えば、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ等）をドープすることにより、それぞれｎ導電型半導体層又はｐ導電型半導体層とすることができる。これらの半導体層は、特にその種類が限定されるものではなく、少なくとも１層が、あるいは第１導電型半導体層、活性層及び第２導電型半導体層の全てが窒化物半導体からなるものが適当である。さらに、III−Ｖ族窒化物半導体からなるもの、特にＧａＮ、ＡｌＮ、ＩｎＮ又はこれらの混晶（例えば、Ｉｎ_xＡｌ_yＧａ_1-x-yＮ、０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）等が好ましい。これらの半導体層は、ＭＯＶＰＥ、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハライド気相成長法）、ＭＢＥ（分子線気相成長法）等によって形成することができる。

積層半導体層を形成するための基板としては、積層半導体層と同種の半導体基板であってもよいし、異種基板であってもよい。例えば、Ｃ面、Ｒ面及びＡ面のいずれかを主面とするサファイア、スピネル（ＭｇＡｌ_２Ｏ_４）のような絶縁性基板、窒化物半導体と格子整合する酸化物基板、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉ、ＳｉＣ、ＡｌＮ等の導電性基板等が挙げられる。好ましくは、異種基板上に結晶欠陥の少ない下地層（例えば、転位数が１×１０^７個／ｃｍ^２以下、好ましくは１×１０^６個／ｃｍ^２以下）を成長させた擬似半導体基板、さらに擬似窒化物半導体基板である。

また、基板は、積層半導体層の内部に微細なクラックの発生を防止するために、０．０１〜０．３°程度のオフアングル角で、ステップ状にオフアングルしたものを用いることが好ましい。オフアングル角をこのような角度にすることにより、横方向に成長する半導体層の内部の微細なクラックの発生を防止することができる。また、選択成長する半導体層の面状態がステップ状にならず、その上に素子構造を形成しても、ステップが強調されることなく、素子自体のショートや閾値の上昇を招くことがなく、よって、寿命特性を向上させることが可能となる。

基板上には、第１導電型半導体層等を形成する前に、バッファ層、下地層等の半導体層を成長させてもよい。また、これらの層を形成した後、基板を研磨などの方法により薄膜化又は除去してもよいし、素子構造を形成した後に薄膜化又は除去してもよい。
特に、バッファ層を介することにより、基板と積層半導体層との間の格子定数の不正を緩和して、その上に形成される積層半導体層の転位を効率よく低減させることができる。バッファ層としては、低温、例えば２００〜９００℃程度で成長させたものが好ましく、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ及びＩｎＧａＮ等が挙げられる。バッファ層の膜厚は、数十〜数百オングストローム程度が適当である。

バッファ層上に、ラテラル成長による下地層を形成する場合には、さらに転位を低減させることができる。この下地層は、バッファ層表面に周期的なストライプ状、格子状、網目状又は島状等の半導体層による成長核を形成し、さらに成長核を起点として、半導体層を、互いに接合するまで横方向に成長させることにより形成することができる。
また、基板上にパターン化された保護膜を成長させ、保護膜上に半導体層を成長させた後、横方向成長を停止することにより周期配列されたＴ字状断面を有する半導体層を形成する。なお、この半導体層には横方向に成長した領域に低欠陥領域が形成される。さらに、この半導体層の上面又は上面及び横方向成長した側面を成長核として、再度半導体層を、互いに接合するまで成長させ、基板の全面を被覆する半導体層を形成する。これにより、半導体層が互いに接合した部分の直下は空洞が形成され、接合部には転位が集中することなく低転位領域が広範囲で形成される。

ここでの保護膜としては、この膜の表面に半導体層が成長しないか、成長しにくい性質を有する膜であることが適当であり、例えば、酸化ケイ素、窒化ケイ素、酸化チタン、酸化ジルコニウム等の酸化物；窒化チタン等の窒化物；これらの積層膜；タングステン、チタン、タンタル等の１２００℃以上の融点を有する高融点金属等の膜が挙げられる。なかでも、酸化ケイ素及び窒化ケイ素が好ましい。これらの膜をパターン化して形成する方法として、フォトリソグラフィ技術を用いて所定形状のマスクを形成し、そのマスクを介して、例えば、蒸着、スパッタ法、ＣＶＤ法等の気相成膜技術を用いて成膜する方法が挙げられる。保護膜のパターン化形状は、例えば、ドット状、ストライプ状、碁盤面状、メッシュ状等が挙げられ、なかでもフトライプ状が好ましく、さらに、ストライプがオリエンテーションフラット面（例えば、サファイア面のＡ面）に垂直に配置する形状がより好ましい。

保護膜が形成された基板上の面積は、保護膜が形成されていない面積よりも大きい方が、転位を防止して良好な結晶性を有する基板を得るために、より好ましい。例えば、保護膜がストライプ状である場合のストライプ幅と保護膜が形成されていない領域(窓領域）の幅とは、１０：２以上であることが適当である。また、保護膜のストライプ幅は、例えば、２〜２００μｍ程度、好ましくは１５〜１００μｍ程度であり、窓領域の幅は、例えば、２〜２００μｍ程度、好ましくは２〜１００μｍ程度である。これにより、その上に形成される半導体層が保護膜を覆い易くなり、転位を良好に防止することができる。

活性層は、例えば、第１導電型半導体層と第２導電型半導体層との接合面に平行な面内であって、その内部においてストライプ状に電流が狭窄された領域、いわゆる導波路を有している。活性層は、単一の材料（元素又は化合物等、以下同義）での単層又は多層構造であってもよいが、異なる材料（組成元素が異なる化合物、組成元素の種類が同じで組成比が異なる化合物等、以下同義）での多層構造、特に量子井戸構造（単一量子又は多重量子井戸）であることが好ましい。なお、半導体層が下地層の上に形成されている場合には、導波路領域の下方の領域における下地層は、上述したような低転位領域が配置していることが好ましい。

第１導電型半導体層及び第２導電型半導体層は、活性層をサンドイッチするように配置しており、例えば、それぞれｎ型及びｐ型のクラッド層として形成されていることが適当である。また、クラッド層の他に、第１導電型半導体層としては、クラッド層と活性層との間あるいはクラッド層の活性層とは反対側に、光ガイド層、クラック防止層、コンタクト層、キャップ層等が、第２導電型半導体層としては、活性層とクラッド層との間あるいはクラッド層の活性層とは反対側に、電子閉じ込め層、光ガイド層、キャップ層、コンタクト層等が、１種又は２種以上組み合わせられて設けられていてもよい。

具体的には、基板上に、下地層、ｎ型不純物ドープ窒化物半導体層からなるｎ型コンタクト層、ｎ型不純物ドープＩｎ_ａＧａ_１−ａＮ（０．０５≦ａ≦０．２）からなるクラック防止層、Ａｌ_ｂＧａ_１−ｂＮ（０．０５≦ｂ＜０．３）を含んでなる超格子多層膜構造のｎ型クラッド層、クラッド層よりもバンドギャップエネルギーの小さい窒化物半導体層（ＩｎＡｌＧａＮ）からなるｎ型ガイド層、Ｉｎ_ｃＧａ_１−ｃＮ（０≦ｃ＜１）からなる多重量子井戸構造の活性層、ｐ型不純物ドープＡｌ_ｄＧａ_１−ｄＮ（０＜ｄ≦１）からなる少なくとも１層以上のｐ型電子閉じ込め層（省略可能）、クラッド層よりもバンドギャップエネルギーの小さい窒化物半導体層（ＩｎＡｌＧａＮ）からなるｐ型ガイド層、Ａｌ_ｅＧａ_１−ｅＮ（０．０５≦ｅ＜０．３）を含んでなる超格子多層膜構造のｐ型クラッド層、ｐ型不純物ドープ窒化物半導体層からなるｐ型コンタクト層からなるストライプ形状のリッジを有する窒化物半導体層の積層構造が挙げられる。

第２導電型半導体層の表面には、ストライプ状のリッジが形成されていることが好ましい。リッジの幅は特に限定されるものではないが、０．１〜１０μｍ程度、さらに０．５〜５μｍ程度が適当であり、１．５〜５μｍ程度がより好ましい。リッジの高さは、第２導電型半導体層の膜厚に依存して適宜調整することができ、例えば、０．２〜３μｍ程度が挙げられ、０．３〜０．５μｍ程度が好ましい。

また、第２導電型半導体層、活性層及び第１導電型半導体層の一部は、例えば、リッジの一方向側において、通常、膜厚方向に一部除去されることにより第１導電型半導体層の上面の一部が露出されているが、これとは反対側、つまりリッジの他方側において、第２導電型半導体層の一部又は全部が、第２導電型半導体層と活性層の一部又は全部とが、第２導電型半導体層と活性層と第１導電型半導体層の一部又は全部とが膜厚方向に除去されていてもよい。これにより、活性層−第２導電型半導体層間（あるいは、さらに活性層−第１導電型半導体層間）の容量を小さくすることができ、ひいては、駆動初期のインピーダンスを安定化させ、より迅速にレーザ光を発振させることができるとともに、ウォーミングアップを短くし、タイムロスなく応答速度の速い装置を得ることが可能となる。

第１電極及び第２電極は、通常、第１導電型半導体層及び第２導電型半導体層上に、少なくともその一部が電気的に接続されるように形成されている。なお、電気的に接続される領域以外においては、第１電極及び第２電極は、それぞれ絶縁膜、誘電体膜、埋め込み膜、保護膜等を介して、積層半導体層上に配置していてもよい。これらの電極は、導電性材料により形成されているのであればその材料は特に限定されるものではなく、第１導電型半導体層及び第２導電型半導体層に対してオーミック接触が得られる材料であることが好ましい。例えば、アルミニウム、ニッケル、金、銀、銅、クロム、モリブデン、チタン、インジウム、ガリウム、タングステン、白金族系材料（例えば、Ｐｔ、Ｒｈ、Ｐｄ、Ｉｒ、Ｒｕ、Ｏｓ等）等の金属及びＩＴＯ、ＺｎＯ、ＳｎＯ_２等の導電性酸化物等の単層又は積層層により形成することができる。より具体的には、第２電極は、Ｎｉ−Ａｕ系、Ｎｉ−Ａｕ−Ｐｔ系、Ｐｄ−Ｐｔ系、Ｎｉ−Ｐｔ系等の電極材料、第１電極は、Ｔｉ−Ａｌ系、Ｖ−Ｐｔ系、Ｔｉ−Ａｌ−Ｔｉ−Ｐｔ系、Ｗ−Ａｌ−Ｗ系、Ｔｉ−Ｍｏ−Ｔｉ−Ｐｔ系等の電極材料が挙げられる。これら電極は、例えば、１００ｎｍ〜１０μｍ程度の膜厚で形成することができる。
第１電極及び第２電極は、いずれも、オーミック電極とパッド電極とから構成されていることが好ましい。オーミック電極は、通常、上述したように、半導体層と直接接触しているものであり、パッド電極は、半導体層とは接触せずに、その一部においてオーミック電極に電気的に接続されているものである。

埋め込み膜は、少なくとも、第２導電型半導体層の上面であって、第２導電型半導体層と第２電極との接続領域以外の領域に形成されている。第２導電型半導体層にリッジが形成されている場合には、通常、リッジの上面が第２電極と接続されるため、それ以外の領域上に埋め込み膜が形成される。
埋め込み膜は、種々の材料で形成することができるが、光の閉じ込め効果、半導体層への密着性等を考慮すると、酸化ジルコニウム（Ｚｒ酸化物）からなる膜が好ましい。

この埋め込み膜は、例えば、スパッタリング法、ＥＣＲスパッタリング法、ＣＶＤ法、ＥＣＲ−ＣＶＤ法、ＥＣＲ−プラズマＣＶＤ法、蒸着法、ＥＢ法等の公知の方法で形成することができる。なかでも、ＥＣＲスパッタリング法、ＥＣＲ−ＣＶＤ法、ＥＣＲ−プラズマＣＶＤ法等が好ましい。
第２導電型半導体層の上面における第２電極との接続領域以外の領域に、埋め込み膜を形成する方法は、例えば、積層半導体層上全面に、埋め込み膜を上述した方法を利用して積層した後、当該分野で公知の方法、例えば、フォトリソグラフィ及びエッチング工程により所望の形状のマスクを形成し、このマスクを用いて埋め込み膜をエッチング除去する方法、あるいは、リフトオフ法等により除去する方法等が挙げられる。

埋め込み膜の膜厚は、例えば、光の閉じ込め効果を考慮して、４００〜２５００オングストローム程度、好ましくは５００〜１０００オングストローム程度が挙げられる。
なお、埋め込み膜の成膜方法によっては、リッジの側面における膜厚が第２導電型半導体層の上面における膜厚よりも薄膜となったり、第２導電型半導体層の側面に若干回りこむこともあり得るが、いずれの側面においても、後述する保護膜で被覆されるため、密着性及び光の閉じ込め効果等において影響はない。

保護膜は、少なくとも積層半導体層の側面全面を被覆し、さらに積層半導体層の側面から第２導電型半導体層上に配置する埋め込み膜の端部を被覆するように形成されてなる。つまり、保護膜は、積層半導体層の上に形成された埋め込み膜を、その両側において押さえる作用を有する。これにより、埋め込み膜の剥がれ、特に積層半導体層の端部及び縁部における剥がれを防止することができる。この保護膜は、任意に電気的な接続をする領域以外、例えば、上述したように、オーミック電極とパッド電極との接続領域を除いて、第２導電型半導体層の上面全面を被覆することが好ましい。

また、第２導電型半導体層上ではない領域において半導体層が露出している場合には、その表面をも被覆していることが好ましく、例えば、第１電極が形成される第１導電型半導体層表面等の一部が被覆されていてもよい。埋め込み膜の端部を被覆する程度は、特に限定されるものではないが、積層半導体層上面、つまり、活性層における導波路領域の上方における光の閉じ込め効果を損ねずに十分な制御を確保することができることが必要である。例えば、リッジが形成されている場合に、そのリッジの端部から５〜１５μｍ程度離れたところまで、また別の観点から、第２導電型半導体層の幅にかかわらず、第２導電型半導体層上面の６０％程度以上、好ましくは８０％程度以上が挙げられる。これにより、特にフェイスダウン実装時の保護膜／埋め込み膜の界面におけるはがれを有効に防止することができる。

保護膜は、埋め込み膜と同一材料（材質）の膜を含んで形成されていることが必要である。ここで同一材質とは、例えば、埋め込み膜がＺｒ酸化物によって形成されているのであれば、保護膜もＺｒ酸化物によって形成されていることを意味し、その製造方法等によって、組成に若干の差異が生じることがあってもよい。また、埋め込み膜がＺｒ酸化物により単層で形成されている場合に、保護膜としては、Ｚｒ酸化物の単層であってもよく、少なくともＺｒ酸化物をその中に含む積層膜であってもよい。例えば、埋め込み膜と接触する側においてＺｒ酸化物からなる膜が配置した積層層が好ましく、Ｚｒ酸化物を下層のみに含むＳｉ酸化物膜との２層構造積層膜（Ｚｒ酸化物／Ｓｉ酸化物膜等）、Ｚｒ酸化物膜をＳｉ酸化物膜の上下に配置した３層構造膜（Ｚｒ酸化物／Ｓｉ酸化物／Ｚｒ酸化物等）等が挙げられる。

保護膜は、実質的に埋め込み膜よりも厚膜、つまり、少なくとも積層半導体膜の側面を種々のダメージ、作用等から保護するのに十分な膜厚を有していることが必要である。ここで、実質的に埋め込み膜よりも厚膜とは、その成膜方法等により、保護膜の側面の一部等において部分的に薄く形成される場合があるが、このような部分的に薄膜状になる場合を除いて、その大部分が埋め込み膜よりも厚膜であることを意味する。具体的には、２０００オングストロームより厚く、７０００オングストローム程度より薄い膜厚が挙げられ、４０００〜５０００オングストローム程度が適当である。特にＳｉ酸化物との積層膜ではＺｒ酸化物／Ｓｉ酸化物の膜厚が、２００〜１３００／１０００〜４００００オングストローム程度、Ｚｒ酸化物／Ｓｉ酸化物／Ｚｒ酸化物の膜厚が、２００〜１３００／１０００〜４０００／２００〜１３００オングストローム程度、総膜厚が４０００〜５０００オングストローム程度が挙げられる。

なお、半導体レーザ素子は、上述したように、第１電極及び第２電極として、オーミック電極上にパッド電極が形成される。パッド電極は、オーミック電極上のみならず、通常、上述した埋め込み膜及び／又は保護膜上にわたって形成されている。この場合、パッド電極と、埋め込み膜及び／又は保護膜との密着性を確保するために、両者の間に、密着膜が配置していることが好ましい。つまり、埋め込み膜及び保護膜とパッド電極とが直接接触することなく、密着膜にのみ接触するように、密着膜を配置することが好ましい。また、埋め込み膜及び／又は保護膜と、オーミック電極とが直接接触することなく、又は一部接触するのみで、密着膜とも接触するように配置していてもよい。
密着膜としては、例えば、白金族系金属等の単層又は積層層が挙げられる。白金族系金属としては、長周期律表及び短周期律表のいずれかにおけるVIII族の金属、例えば、Ｒｈ、Ｒｕ、Ｐｄ、Ｐｔ、Ｏｓ、Ｉｒ、Ｈｆ等が挙げられる。なかでも、Ｒｈを含有する単層膜又は後述する電極側にＲｈを含有する層が配置する積層膜が好ましい。

密着膜は、上述した埋め込み膜と同様に、当該分野で公知の方法によって形成することができ、所定の形状にパターニングする場合には、上述したように、フォトリソグラフィ及びエッチング法、リフトオフ法等を利用することができる。パターニングは密着膜の形状によっては、上述した埋め込み膜と同時に行ってもよい。密着膜の膜厚は、用いる材料等により適宜調整することができ、例えば、５０〜５００オングストローム程度、好ましくは１００〜３００オングストローム程度が挙げられる。
なお、密着膜を形成した後、熱処理することが好ましい。ここでの熱処理は、密着膜が形成された半導体層を、例えば、４００〜７００℃程度の温度範囲で、１〜３０分間加熱することにより行うことができる。熱処理は、電気炉を利用したファーネスアニール法によって行ってもよいし、ハロゲンランプ、電子ビーム、エキシマレーザ等を利用したＲＴＡ法によって行ってもよい。熱処理は、大気雰囲気下又は酸素雰囲気下で行うことが好ましい。このような熱処理によって、パッド電極との密着性をより向上させることができる。

以下に本発明の半導体レーザ素子の実施例を詳細に説明する。

（実施例１）
まず、図１に示す半導体レーザ素子を製造するために、サファイア基板１０上に、ＧａＮからなるバッファ層を介して、アンドープＧａＮからなる窒化物半導体層をラテラル成長させることにより、下地層１１を形成する。 次に、下地層１１上に、ＳｉドープＧａＮからなるｎ型コンタクト層、Ｉｎ_０．０６Ｇａ_０．９４Ｎからなるクラック防止層、アンドープＡｌＧａＮからなるＡ層とＳｉドープＧａＮからなるＢ層とを交互積層させたｎ型クラッド層、ｎ型光ガイド層を成長させる。これにより、ｎ型半導体層１２を形成する。

続いて、ＳｉドープＩｎ_０．０５Ｇａ_０．９５Ｎからなる障壁層とアンドープＩｎ_０．１Ｇａ_０．９Ｎからなる井戸層とを交互３回積層させ、その上に障壁層を積層させた多重量子井戸構造（ＭＱＷ）の活性層１５を成長させる。 次いで、ＭｇドープＡｌＧａＮからなるｐ型電子閉じ込め層、アンドープＧａＮからなるｐ型光ガイド層、アンドープＡｌ_０．１６Ｇａ_０．８４Ｎからなる層とＭｇドープＧａＮからなる層とを交互積層させた超格子層からなるｐ型クラッド層、Ｍｇドープｐ型ＧａＮからなるｐ型コンタクト層を成長させる。これによりｐ型半導体層１６を形成する。その後、窒素雰囲気中でウェハを７００℃でアニーリングして、ｐ型半導体層１６をさらに低抵抗化する。

このようにして窒化物半導体を積層した後、所望の形状のマスクを用いて、ｐ型半導体層１６、活性層１５、ｎ型半導体層１２の一部を順次エッチングし、ｎ電極を形成するｎ型コンタクト層の表面を露出させる。 その後、最上層のｐ型コンタクト層上に、ＳｉＯ_２膜及びレジスト膜を形成し、フォトリソグラフィ及びエッチング工程によって、レジスト膜を所定形状にパターニングし、さらにこのレジスト膜をマスクとしてＳｉＯ_２膜をパターニングする。このようにして得られたマスクを用いて、ｐ型コンタクト層に、幅１．８μｍ、高さ０．４８μｍ程度のストライプ状のリッジを形成する。

続いて、先に形成したＳｉＯ_２膜によるマスクを残したまま、ｐ型層表面に、ＥＣＲスパッタリング法によって、埋め込み膜１８としてＺｒＯ_２膜を、膜厚５５０オングストロームで形成する。その後、ＢＨＦ液に２０分間浸漬して、水洗、超音波洗浄及びリンスを行い、ストライプ状のリッジの上面に形成したＳｉＯ_２膜と、埋め込み膜１８とをリフトオフ法によって溶解除去する。

次に、リッジ上及びｎ型コンタクト層上に、スパッタ法と、フォトリソグラフィ及びエッチング工程とによって、Ｎｉ−Ａｕからなるｐ型オーミック電極１９ａ及びＴｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕからなるｎ型オーミック電極１３を、それぞれ形成する。その後、６０〜２００℃にて約５〜３０分間アッシャーする。なお、さらにアニール処理を行ってもよい。

次いで、積層半導体層の側面とｎ型オーミック電極１３との一部を被覆する保護膜１７ａを、ＥＣＲスパッタ法によって、ＺｒＯ_２膜により、膜厚４０００オングストロームで形成し、リフトオフ法により、リッジ上及びその周辺の保護膜１７ａを除去する。なお、この保護膜１７ａは、ｎ型半導体層１２が露出している側のｐ型半導体層１６端部から５０〜００μｍ程度まで、反対側のｐ型半導体層１６端部から１０〜６０μｍ程度まで、ｐ型半導体層１６上の端部を被覆するように形成する。その上に、Ｔｉ／Ｐｔからなる密着膜２０ａを形成し、所望の形状にパターニングする。

その後、ｐ型オーミック電極１９ａに接続されるように、所定の形状のＰｔ／Ａｕからなるｐ型パッド電極２１ａを、ｐ型オーミック電極１９ａ上及び密着膜２０ａ上に形成し、６０〜２００℃にて約５〜３０分間アッシャーする。
このような工程により、フェイスダウン実装用の半導体レーザ素子を得る。

また、比較例として、保護膜を、ＳｉＯ_２とＴｉＯ_２との交互２回積層膜とする以外、上記と同様の半導体レーザ素子を形成した。

得られた各半導体レーザ素子について、サブマウント基板上にフェイスダウン実装し、強制的に半導体レーザ素子を基板上から引き剥がすことにより、埋め込み膜と保護膜との間の密着性を評価した。
その結果、従来の半導体レーザ素子においては８０％以上の確率で、埋め込み膜と保護膜との間で剥がれが生じていることが確認された。一方、埋め込み膜と保護膜とがともにＺｒＯ_２膜で形成された半導体レーザ素子では、埋め込み膜と保護膜との間での剥がれが１５％程度であり、その大半がサブマウント基板とパッド電極との間で生じていることが確認された。これは、埋め込み膜と保護膜とが同じ材質で形成されているため、フェイスダウン実装工程での加熱時における熱膨張係数の差異がなくなり密着性が向上したものであると考えられる。

また、通常、フェイスダウン実装すると、レーザ素子を構成するサファイヤ基板及び半導体層等の重量や、実装時の応力が、リッジやｐ型オーミック電極、あるいは電極の両側に配置する埋め込み膜等に集中する。さらに、熱処理や押圧等により、その応力は増大する。したがって、従来のような埋め込み膜／保護膜の構成では、本来密着性が強固でないことに加え、これらの応力に耐えきれずに、埋め込み膜／保護膜の界面で剥離が生じることとなる。
しかし、上記実施例においては、フェイスダウン実装においても、埋め込み膜／保護膜が、集中した応力に十分に耐え、両者の間の剥離を防止することができる。

さらに、上記実施例においては、リッジ及びｐ型オーミック電極の総膜厚に比較して、埋め込み膜及び保護膜の総膜厚が厚い場合、あるいは、各膜厚にかかわらず、リッジの上面が、保護膜の上面よりも低い位置に配置されている場合には、フェイスダウン実装時に上から押圧がかかったとしても、リッジ部分のみに応力が集中せずに、その両側に配置する埋め込み膜／保護膜がクッションの役割を果たして、リッジ付近の保護膜、電極等のスパッタ膜のはがれや割れ等の物理的な損傷を回避することが可能となる。しかも、基板として異種基板を用いた場合でも、フェイスダウン実装時に、保護幕がクッションとなって、基板と積層半導体層との界面にかかる応力を緩和することができるため、これらの界面におけるダメージをも緩和することができ、より歩留まりを向上させることができる。

また、埋め込み膜及び保護膜を同じ材質により形成する場合には、通常、積層半導体層の側面から上面にわたって、一層構造で形成することが考えられる。しかし、両者の機能に起因して、それらの膜厚はそれぞれ相当に異なっている。つまり、積層半導体層の上面の埋め込み膜は、光閉じ込め効果を制御する必要があり、膜厚の増加にしたがって光吸収効果が増大するために、比較的薄膜で形成することを要する。一方、その側面に位置する保護膜は、側面保護等の機能のために、比較的厚膜で形成することを要する。したがって、両者を一層構造で形成することは適切な膜厚を選択することができず、さらに、エッチング等によってその膜厚を制御しようとすると、埋め込み膜／保護膜に不要なダメージを与えることとなり、光閉じ込め効果等に悪影響を及ぼすこととなる。また、エッチングの程度をμｍオーダーで制御することは困難である。

一方、上記実施例においては、埋め込み膜／保護膜を同じ材質により形成する場合であっても、２層構造として、それぞれの機能に応じた膜厚に設定することができるために、光閉じ込め効果等を適切に確保することができる。しかも、２層目の保護膜が埋め込み膜の端部及び縁部を抑える役割を果たすために、その密着性が確保され、フェイスダウン実装を行っても埋め込み膜／保護膜の界面での密着性を強固なものとし、剥がれを防止することができる。
したがって、高性能の半導体レーザ素子を、歩留まりよく、かつ高い信頼性で、安価に得ることが可能となる。

（実施例２）
この実施例は、図２に示すように、保護膜１７ｂを、下層から順に、膜厚１０００オングストロームのＺｒＯ_２膜２２、膜厚３０００オングストロームのＳｉＯ_２膜２３、膜厚１０００オングストロームのＺｒＯ_２膜２４の積層膜とした以外、実施例１と同様に半導体レーザ素子を形成した。
また、得られた半導体レーザ素子について、実施例１と同様に、埋め込み膜と保護膜との間の密着性を評価した。
その結果、実施例１とほぼ同様の結果が得られた。また、保護膜の絶縁耐圧を測定したところ、実施例１の半導体レーザ素子と比較して、耐圧特性が向上していることが確認された。

（実施例３）
この実施例は、図３に示すように、保護膜１７ａを、膜厚４０００オングストロームのＺｒＯ_２膜とし、膜厚１００オングストロームのＲｈ膜からなる密着膜２０ｂをリッジ上部を除くｐ型半導体層１６上方に形成し、その上面及びリッジ上部にｐ型オーミック電極１９ｂを形成した以外、実施例１と同様に半導体レーザ素子を形成した。
また、得られた半導体レーザ素子について、実施例１と同様に、埋め込み膜と保護膜との間の密着性を評価した。
その結果、実施例１とほぼ同様の結果が得られた。また、保護膜の絶縁耐圧を測定したところ、実施例１の半導体レーザ素子と比較して、耐圧特性が向上していることが確認された。

（実施例４）
この実施例は、図４に示すように、密着膜を形成せず、さらに、リッジに対して、第１電極が形成された側と反対側において、ｐ型半導体層１６の端部から１５０μｍ程度の長さで、ｎ型半導体層１２の途中までエッチング除去することにより、保護膜１７ｃを側面において階段状に形成した以外、実施例１と同様に半導体レーザ素子を形成した。
また、得られた半導体レーザ素子について、実施例１と同様に、埋め込み膜と保護膜との間の密着性を評価した。
その結果、実施例１とほぼ同様の結果が得られた。
なお、このような形状の半導体レーザ素子においては、フェイスダウン実装時におけるサブマウント側の膜の半導体層側面への回り込みを、階段形状によって防止することができる。

本発明は、レーザ素子を応用することができる全てのデバイス、例えば、ＣＤプレーヤ、ＭＤプレーヤ、各種ゲーム機器、ＤＶＤプレーヤ、電話回線や海底ケーブル等の基幹ライン・光通信システム、レーザメス、レーザ治療機、レーザ指圧機等の医療機器、レーザビームプリンタ、ディスプレイ等の印刷機、各種測定装置、レーザ水準器、レーザ測長機、レーザスピードガン、レーザ温度系等の光センシング機器、レーザ電力輸送等の種々の分野において利用することができる。

本発明の半導体装置の一実施形態を示す概略断面図である。 本発明の半導体装置の別の実施形態を示す概略断面図である。 本発明の半導体装置のさらに別の実施形態を示す概略断面図である。 本発明の半導体装置のさらに別の実施形態を示す概略断面図である。 従来の半導体装置である半導体レーザを示す概略断面図である。

符号の説明

１０ サファイア基板
１１ 下地層
１２ ｎ型半導体層（第１導電型半導体層）
１３ ｎ型オーミック電極（第１電極）
１４ ｎ型パッド電極（第１電極）
１５ 活性層
１６ ｐ型半導体層（第２導電型半導体層）
１７ａ、１７ｂ、１７ｃ 保護膜
１８ 埋め込み膜
１９ａ、１９ｂ ｐ型オーミック電極（第２電極）
２０ａ、２０ｂ 密着膜
２１ａ、２１ｂ、２１ｃ ｐ型パッド電極（第２電極）
２２、２４ Ｚｒ酸化物膜
２３ Ｓｉ酸化物膜

Claims (10)

1. 第１導電型半導体層、活性層及び第２導電型半導体層が積層された積層半導体層と、
   前記第１導電型半導体層に接続された第１電極と、
   前記第２導電型半導体層に接続された第２電極と、
   前記第２導電型半導体層の上面であって、前記第２電極との接続領域以外の領域に形成された埋め込み膜と、
   前記積層半導体層の側面を被覆し、前記埋め込み膜よりも実質的に厚膜の保護膜とを備える半導体レーザ素子であって、
   前記保護膜が、埋め込み膜と同一材質の膜を含んで形成され、かつ前記積層半導体層の側面から第２導電型半導体層上に配置する埋め込み膜の端部を被覆するように形成されてなることを特徴とする半導体レーザ素子。
2. 埋め込み膜及び保護膜が、酸化ジルコニウムを含んでなる請求項１に記載の半導体レーザ素子。
3. 保護膜が、埋め込み膜の２倍以上の膜厚を有する請求項１又は２に記載の半導体レーザ素子。
4. フェイスダウン実装用である請求項１〜３のいずれか１つに記載の半導体レーザ素子。
5. 第２電極が、埋め込み膜及び／又は保護膜上に、密着膜を介して配置されてなる請求項１〜４のいずれか１つに記載の半導体レーザ素子。
6. 密着膜が、白金族系金属からなる請求項５に記載の半導体レーザ素子。
7. 第２導電型半導体層にストライプ状のリッジが形成されており、該リッジの上面が第２電極と接続され、前記リッジの側面が埋め込み膜で被覆されてなる請求項１〜６のいずれか１つに記載の半導体レーザ素子。
8. 第２電極が形成された領域において、リッジ上面よりも保護膜の上面が高い位置に配置される請求項７に記載の半導体レーザ素子。
9. 第２電極が形成された領域において、保護膜が多層構造で形成されてなる請求項１〜７のいずれか１つに記載の半導体レーザ素子。
10. 第２電極が、第２導電型半導体層の上方であって、埋め込み膜及び／又は保護膜上全面に形成されてなる請求項１〜９のいずれか１つに記載の半導体レーザ素子。
    
    

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