CN104781917A - 硅上ⅲ-n半导体结构和技术 - Google Patents

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Abstract

本发明公开了硅上Ⅲ-N半导体集成电路结构和技术。在一些情况下，所述结构包括形成在成核层上的第一半导体层，所述第一半导体层包括位于所述成核层上并且具有多个3-D半导体结构的3-D GaN层、以及位于所述3-D GaN层上的2-D GaN层。所述结构还可以包括形成在所述第一半导体层上或内的第二半导体层，其中，所述第二半导体层包括位于所述2-D GaN层上的AlGaN层以及位于所述AlGaN层上的GaN层。另一种结构包括形成在成核层上的第一半导体层以及形成在所述第一半导体层上或内的第二半导体层，其中，所述第一半导体层包括位于所述成核层上的2-D GaN层，所述第二半导体层包括位于所述2-D GaN层上的ALGaN层和位于所述ALGaN层上的GaN层。

Description

硅上Ⅲ-N半导体结构和技术
背景技术
在深亚微米工艺节点(例如，32nm及以后)中的集成电路(IC)设计包含若干重大挑战，并且硅(Si)上氮化镓(GaN)器件已经面临特定复杂情况。持续的工艺缩放将趋于加剧这种问题。
附图说明
图1A是根据本发明的实施例配置的集成电路(IC)的侧截面图。
图1B是根据本发明的另一个实施例配置的IC的侧截面图。
图1C是根据本发明的另一个实施例配置的IC的侧截面图。
图1D是根据本发明的另一个实施例配置的IC的侧截面图。
图2A是根据本发明的实施例配置的IC的截面图。
图2B是根据本发明的另一个实施例配置的IC的截面图。
图3A是根据本发明的实施例配置的IC的截面图。
图3B是根据本发明的另一个实施例配置的IC的截面图。
图4示出了根据本发明的示例性实施例的计算系统，该计算系统是利用由本文中所公开的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的集成电路结构或器件来实施的。
如将领会的，附图不一定是按比例绘制的，也不是要将所要求保护的本发明限制为所示具体构造。例如，虽然一些附图总体上指示直线、直角和平滑表面，但是给定实施例的实际实施方式可以具有不那么完美的直线、直角等，并且鉴于集成电路(IC)制备的真实世界限制，一些特征可以具有表面拓扑结构或者在其它情况下是非平滑表面。简而言之，附图仅被提供用于示出示例性结构。在附图中，各图中示出的每个相同或近似相同的部件可以用相同的附图标记表示。出于清楚的目的，可以不在每个附图中标出每一个部件。本实施例的这些和其它特征将通过结合本文所描述的附图来阅读以下具体实施方式而得到更好的理解。
具体实施方式
公开了硅上Ⅲ-N半导体集成电路结构和技术。在一些情况下，结构包括形成在成核层上的第一半导体层，第一半导体层包括位于成核层上并且具有多个三维半导体结构的三维GaN层、以及三维GaN层上的二维GaN层。结构还可以包括形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的AlGaN和位于AlGaN层上的GaN层。另一种结构包括：形成在成核层上的第一半导体层，第一半导体层包括位于成核层上的二维GaN层；以及形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的ALGaN和位于ALGaN层上的GaN层。可以使用所公开的技术形成的一些示例性结构可以包括但不限于：硅上氮化镓(Si上GaN)、硅上氮化铝镓(Si上AlGaN)、硅上氮化铝铟(Si上AlInN)等。在一些情况下，使用所公开的技术提供的给定结构可以呈现例如：(1)减小的缺陷密度；(2)减小的表面裂纹密度；和/或(3)提高的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。在一些情况下，可以减小缺陷密度，并且在同时消除表面裂纹时提高或保持表面平滑度。鉴于本公开内容，多种构造和变型将是显而易见的。
概述
如前所示，存在可以使硅(Si)上氮化镓(GaN)器件变复杂的若干重大问题。例如，一个重大问题涉及在GaN与Si(100)(即，具有[100]的晶体取向的硅)之间存在大约42％的晶格失配的事实。这些材料的不同晶格产生线位错缺陷，其抑制了低缺陷密度Ⅲ-N材料在硅(100)上的外延生长。另一重大问题涉及在GaN与Si之间存在大约116％的热失配的事实。该大的热失配结合GaN的高生长温度造成了顶部外延层/有源外延层的不期望的高表面裂纹密度，使这些层不适用于器件制备。这些示例性复杂情况已经妨碍了Si(100)上GaN在例如片上系统(SoC)高电压和射频(RF)器件以及互补金属氧化物半导体(CMOS)晶体管、以及其它应用中的使用。
解决这些重大问题的一种可能的方法是：利用插入在Si(100)上的GaN生长之间的多个氮化铝(AlN)层。然而，如根据本公开内容要领会的，该方法不能成功防止诸如线位错之类的缺陷迁移至所产生的堆叠体的顶部(例如，器件的有源层)，并且可以产生3×1010/cm2或更大(例如，如由平面图透射电子显微镜或PVTEM所测量的)的范围内的缺陷密度。此外，通过使用这种AlN层可以严重损害表面平滑度，产生具有不期望的粗糙度的顶层/有源层和带坑的表面，它们通常不适用于器件制备。
因此，根据本发明的实施例，本文中公开了用于提供Ⅲ-N硅上半导体结构的技术。在一些情况下，所公开的技术可以用于提供包括Ⅲ-N半导体材料(例如，氮化镓或GaN；氮化铝镓或AlGaN；氮化铝铟或AlInN；等等)的三维层的集成电路(IC)结构，该三维层整体上由多个三维半导体结构(例如，岛状、纳米线等)形成。可以使用多种技术(例如，三维生长模式中的沉积或外延生长；原位图案化；非原位图案化；等等)中的任技术来形成三维半导体结构的该层，如下所述。之后，可以在三维半导体层之上逐层地生长半导体材料(例如，GaN、AlGaN、AlInN等)的二维层，例如以恢复期望的表面平滑程度。在一些情况下，可以在这种二维半导体层上设置相似和/或不同半导体材料的附加的层，例如以改变总体结构的应力状态。在一些其它实例中，如给定应用或最终用途(例如，电子设备、光电应用等)所需的，可以可选地包括相似和/或不同半导体材料的覆盖层。根据本公开内容，多种构造将是显而易见的。
在一些情况下，使用所公开的技术提供的结构可以呈现例如：(1)减小的缺陷密度；(2)减小的表面裂纹密度；和/或(3)提高的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。使用所公开的技术提供的一些结构可以呈现减小的缺陷密度和表面平滑度，同时大体上不具有表面裂纹(或具有最小数量的表面裂纹)。例如，在一个具体示例性实施例中，所公开的技术可以用于提供具有大约2-3×109/cm2或更小的范围内的缺陷密度的Si(100)上GaN结构(即，具有[100]的晶体取向的硅上GaN)。在一些这种情况下，可以在同时减小表面裂纹密度时实现缺陷密度的这种减小。例如，在一些示例性情况下，可以将这种Si(100)上GaN结构的表面裂纹密度减小至小于或等于大约200裂纹/mm2的范围(例如，大约150裂纹/mm2或更少；大约100裂纹/mm2或更少；大约50裂纹/mm2或更少；大约10裂纹/mm2或更少；大约5裂纹/mm2或更少；等等)内。然而，应该注意，所要求保护的本发明不限于此，如在一些其它情况下，可以消除所有表面裂纹(例如，表面裂纹密度可以近似或等于零)。从更普遍意义上讲，缺陷密度和表面裂纹密度对于不同的实施例可以不同，并且所要求保护的本发明并不是要限制于任何特定范围。
同样，如前所述，使用所公开的技术提供的结构的一些实施例可以呈现提高的(或保持的)表面平滑度。例如，在一个示例性实施例中，所公开的技术可以用于提供具有在小于或等于大约15nm(例如，大约12nm或更小；大约6nm或更小；大约3nm或更小；大约2nm或更小；大约1.5nm或更小；等等)的范围内的均方根(RMS)表面粗糙度的Si(100)上GaN结构，这可以提供例如适用于多种器件制备工艺中的任一种的Si(100)上GaN结构。可使用所公开的技术来实现的其它缺陷密度、表面裂纹密度、和/或表面粗糙度范围将取决于给定应用，并且根据本公开内容将是显而易见的。
如根据本公开内容将进一步领会的，本发明的一些实施例可以用于多种领域中的多种应用或最终用途中的任一种，例如但不限于：无线通信/传输；功率管理、转换和传输；电动车辆；发光二极管(LED)、激光器、和其它Ⅲ-N光电器件；和/或固态照明(SSL)。例如，一些实施例可以用于片上系统(SoC)电路，其可以用于较宽范围的电子设备中的任何电子设备，包括但不限于：智能手机；笔记本电脑；平板电脑；个人计算机(PC)等。同样，本发明的一些实施例可以用于例如利用直接电池高电压开关晶体管的电子设备(例如，功率管理IC；输出滤波器和驱动电路中的DC-DC转换；等等)。如根据本公开内容将进一步领会的，在一些情况下，所公开的技术可以用于在大面积硅(100)衬底上制备基于GaN的器件(例如，电子器件、LED/激光器等)，这可以减小生产成本和/或能够进行大批量制造。本发明的一个或多个实施例的其它适合用途将取决于给定应用，并且根据本公开内容将是显而易见的。
如根据本公开将领会的，并且根据实施例，例如，可以通过对给定IC或具有根据本文中所描述的进行配置的硅上Ⅲ-N半导体结构的其它器件的视觉或其它检查(例如，扫描电子显微镜或SEM；透射电子显微镜或TEM；等等)和/或材料分析(例如，能量色散X射线能谱法或EDX；二次离子质谱或SIMS；高分辨率TEM；等等)来检测所公开的技术/结构的使用。
三维和二维GaN结构
图1A是根据本发明的实施例配置的集成电路(IC)100的侧截面图。可以看出，IC 100可以包括衬底110、设置在衬底110上的成核层120、设置在成核层120上的三维半导体结构的层130、和设置在三维半导体层130上的二维半导体层140。如根据本公开内容将领会的，IC 100可以包括附加的、更少的元件或部件和/或与本文中描述的那些元件或部件不同的元件或部件，并且所要求保护的本发明并不是要限制于任何特定IC构造，而是可以与多种应用中的多种构造一起使用。
根据实施例，衬底110可以具有较宽范围的构造中的任何构造。例如，一些适合于衬底110的构造可以包括但不限于：(1)体衬底；(2)绝缘体上半导体(XOI，其中X是半导体材料，例如硅、锗、富锗硅等)；(3)晶片；(4)多层结构；和/或(5)任何其它适合的构造，如根据本公开内容将显而易见的构造。此外并且根据实施例，衬底110可以包括较宽范围的材料中的任何材料。适合于衬底110的一些示例性材料可以包括但不限于：(1)具有[100]的晶体取向并且可选地具有朝向高达大约11°或更少的[110]方向的斜边的硅(Si)(在下文中被称为Si(100))；(2)具有[110]的晶体取向并且可选地具有朝向高达大约6°或更少的[111]方向的斜边的硅(Si)(在下文中被称为Si(110))；和/或(3)具有[111]的晶体取向的硅(Si)(在下文中被称为Si(111))。然而，所要求保护的发明不限于此，并且用于衬底110的其它适合的材料、晶体取向、和/或构造将取决于给定应用并且根据本公开内容将是显而易见的。
如前所述并且根据实施例，成核层120可以设置在衬底110上，例如以有助于半导体材料(例如，一种或多种Ⅲ-N半导体材料，例如GaN、AlGaN、AlInN等，如下所述)的一个或多个层在IC 100上的开始生长。在衬底110包括Si(100)的一些情况下，例如，成核层120可以包括例如但不限于如下材料的半导体材料：氮化铝(AlN)、AlGaN、任何前述材料的合金、和/或任何前述材料的组合。然而，所要求保护的发明不限于此，并且用于成核层120的其它适合的材料将取决于衬底110和/或层130(如下所述)的给定材料成分并且根据本公开内容将是显而易见的。从更普遍意义上讲，层120可以是适合于向层130提供成核位置的任何材料。
根据实施例，成核层120可以使用较宽范围的技术中的任何技术形成(例如，沉积、生长等)在衬底110上。一些示例性的适合的形成技术可以包括但不限于分子束外延(MBE)、金属有机汽相外延(MOVPE)等。同样，根据实施例，成核层120可以设置有任何给定厚度，如给定应用或最终使用所需的厚度。在一些实施例中，成核层120可以具有处于大约单层到大约300nm或更大的范围内的厚度(例如，大约100-200nm或更大，或者大约1-300nm或更大的范围内的任何其它子范围)。在一些情况下，成核层120可以在由下层衬底110提供的拓扑结构上具有大体上均匀的厚度。然而，所要求保护的发明不限于此，如在一些其它实例中，成核层120在这种拓扑结构之上可以设置有非均匀或变化的厚度。例如，在一些情况下，成核层120的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同范围内的厚度。用于成核层120的其它适合的形成技术和/或厚度范围将取决于给定应用，并且根据本公开内容将是显而易见的。
如前所述并且根据实施例，三维半导体层130可以设置在成核层120上。在一些情况下，例如，半导体层130可以包括Ⅲ-N半导体材料，例如但不限于：(1)氮化镓(GaN)；(2)具有在大约0％至10％的范围内(例如，大约5％或更少)的Al浓度的氮化铝镓(AlGaN)；(3)具有在大约0％至10％的范围内(例如，大约5％或更少)的Al浓度的氮化铝铟(AlInN)；和/或(4)前述材料中的任何材料的组合。用于三维半导体层130的其它适合的材料将取决于成核层120的给定材料成分和/或IC 100的应用并且根据本公开内容将是显而易见的。
根据实施例，三维半导体层130可以具有较宽范围的构造中的任何构造。例如，根据实施例，三维半导体层130可以包括多个三维半导体结构(例如，岛状结构130a、纳米线130b等，如下所述)，这些三维半导体结构整体上在成核层120上限定了一种或多种半导体材料的三维层。此外并且根据实施例，三维半导体层130可以设置有任何厚度，如给定应用或最终用途所需的。例如，在一些示例性实施例中，三维半导体层130可以具有处于大约1-250nm或更大(例如，大约50-100nm或更大、大约100-150nm或更大；大约200-250nm或更大；或者大约1-250nm或更大的范围内的任何其它子范围)的范围内的厚度。如根据本公开内容将领会的并且根据实施例，三维半导体层130可以被设置为总体上不连续的层(例如，通过其成分结构130a、130b等，如下所述)。三维半导体层130的厚度可以在下层拓扑结构(例如，由下层成核层120提供的下层拓扑结构)上根据需要而变化。用于三维半导体层130的其它适合的结构构造和/或厚度范围将取决于给定应用并且根据本公开内容将是显而易见的。
从图1A可以看出，例如，在一些情况下，三维半导体层130可以包括多个岛状半导体结构130a。根据实施例，岛状结构130a可以被设置成彼此充分接近以便总体上彼此重叠或合并，同时大体上保持分立以便不在成核层120的下层拓扑结构上形成连续层。根据实施例，多个岛状结构130a可以使用较宽范围的技术中的任何技术来形成在成核层120上，如下所述。在一些实例中，给定岛状结构130a可以呈现总体上为多边形截面几何形状(例如，从自上而下的视角看时，近似为六边形截面几何形状)。然而，所要求保护的发明不限于此，并且一些其它实施例可以包括非多边形(例如，弯曲、铰接等)截面几何形状的岛状结构130a的三维半导体层130。同样，在一些情况下，例如，给定岛状结构130a可以具有处于大约1-200nm或更大的范围内的宽度(例如，在其最远顶点之间确定的宽度)或直径。如前所述，在一些示例性情况下，三维半导体层130可以具有处于大约1-250nm的范围内的厚度，并且因此在一些这种实例中，给定岛状结构130a可以具有处于大约1-250nm或更大(例如，大约100nm或更大)的范围内的高度/深度。用于岛状结构130a的其它适合的形成技术和/或厚度范围将取决于给定应用并且根据本公开内容将是显而易见的。
根据实施例，三维半导体层130的岛状结构130a可以使用较宽范围的技术中的任何技术来形成(例如，沉积、生长等)在成核层120上。例如，在一些实施例中(例如，诸如由图1A描绘的实施例)，可以通过使用例如但不限于分子束外延(MBE)、金属有机汽相外延(MOVPE)等的工艺按照三维生长模式进行沉积或外延生长来形成包括岛状半导体结构130a的三维半导体层130。根据实施例，可以通过调整一个或多个生长参数来部分或整体地控制使用这种工艺的三维半导体层130的形成。例如，在提供包括多个岛状GaN结构130a的三维半导体层130时，可能期望的是：(1)提供具有三甲基镓(Ga(CH3)3或TMGa)与氨气(NH3)的低Ⅴ/Ⅲ比的气流；(2)提供低生长温度(例如，在大约500-800℃或更低的范围内)；(3)提供高生长压力(例如，在大约100-200托或更大的范围内)。用于提供GaN或(多种)其它半导体材料的三维半导体层130的其它适合的参数范围将取决于给定应用并且根据本公开容纳将是显而易见的。
在一些其它示例性实施例中，通过原位图案化，可以通过按照三维模式进行被迫生长来形成包括岛状半导体结构130a的三维半导体层130。例如，考虑图1B，图1B是根据本发明的实施例的IC 100的侧截面图，IC 100包括由通过原位图案化形成的多个岛状结构130a所形成的三维半导体层130。可以看出，IC 100任选地可以包括设置在成核层120上的绝缘体层124。在成核层120包括AlN的一些情况下，例如，绝缘体层124可以包括例如但不限于如下材料的绝缘体材料：二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)等。用于绝缘体层124的其它适合的绝缘体材料将取决于成核层120的给定材料成分和/或IC 100的应用并且根据本公开内容将是显而易见的。
根据实施例，例如，绝缘体层124可以使用包括但不限于金属汽相外延(MOVPE)等的较宽范围的技术中的任何技术来形成(例如，沉积、生长等)在成核层120上。在一些情况下，根据实施例，绝缘体层124可以被形成为多个小特征(例如，原位岛、小块等)，其可以帮助确保随后形成的半导体层130是三维的(例如，由多个岛状半导体结构130a组成)。在一些示例性实例中，绝缘体层124的这些小的、零散的特征可以具有处于大约10nm或更小(例如，大约5-10nm或更小；大约1-5nm或更小；单层；等等)的范围内的厚度(例如，高度/深度)。通过提供这种任选的绝缘体层124，可以使岛状结构130a生长或形成在绝缘体层124的特征之间，如图1B可见。用于绝缘体层124的其它适合的构造、几何形状、和/或厚度将取决于给定应用并且根据本公开内容将是显而易见的。
然而，应该注意，所要求保护的本发明不仅限于包括多个岛状半导体结构130a的三维半导体层130。例如，在一些情况下，半导体层130替代地可以包括通过非原位图案化按照三维模式进行被迫生长所形成的多个纳米线结构130b，如下所述。例如，考虑图1C，图1C是根据本发明的实施例的IC 100的侧截面图，IC 100包括由通过非原位图案化形成的多个纳米线130b所形成的三维半导体层130。可以看出，在一些实施例中，IC 100任选地可以包括设置在成核层120上并且被图案化有一个或多个间隙特征126a的绝缘体层126。在成核层120包括AlN的一些情况下，例如，绝缘体层126可以包括例如但不限于如下材料的绝缘体材料：二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)等。用于绝缘体层126的其它适合的绝缘体材料将取决于成核层120的给定材料成分和/或IC 100的应用并且根据本公开内容将是显而易见的。
根据实施例，例如，绝缘体层126可以使用包括但不限于金属汽相外延(MOVPE)等的较宽范围的技术中的任何技术来形成(例如，沉积、生长等)在成核层120上。在一些情况下，根据实施例，绝缘体层126可以被图案化有一个或多个间隙特征126a，其可以帮助确保随后形成的半导体层130是三维的(例如，由多个纳米线130b组成)。如根据本公开内容将领会的并且根据实施例，给定间隙特征126a的尺寸可以按需要定制，并且在一些示例性实例中，可以具有处于大约1-250nm或更大的范围内的宽度。在一些实例中，给定间隙特征126a可以具有处于大约1-250nm或更大的范围内的高度/深度。通过提供这种任选的绝缘体层126，可以使纳米线130b生长或形成在间隙特征126a内并且从其中扩宽/扩展，如图1C可见。用于绝缘体126的其它适合的构造、几何形状、和/或厚度将取决于给定应用并且根据本公开内容将是显而易见的。
如根据本公开内容将领会的，给定纳米线130b的尺寸可以至少部分地取决于形成纳米线130b的给定间隙特征126a的尺寸。因此，在一些情况下，给定纳米线130b可以具有处于大约1-250nm或更大的范围内的宽度。同样，在一些实施例中，给定纳米线130b可以具有处于大约1-250nm或更大的范围内的高度/深度。用于给定纳米线130b的其它适合的尺寸将取决于给定应用并且根据本公开内容将是显而易见的。
通过其构造并且根据实施例，三维半导体层130(例如，具有其成分的多个岛状结构130a、纳米线130b等)可以用来帮助减小IC 100的缺陷密度。为了进行说明，考虑图1D，图1D是根据本发明的实施例配置的IC 100的侧截面图。可以看出，由于在半导体层130的三维半导体结构合并/重叠的多个界面中的任何界面处的位错相互作用，可以弯曲/终止(例如，消除或削减)线位错。因此，通过其构造，三维半导体层130可以用于捕获/捕捉衬底110附近(例如，在三维半导体层130的第一个20-200nm内)的线位错缺陷，由此防止或减小这种缺陷穿过IC 100迁移至其顶层/有源层的能力。如根据本公开内容将领会的，被允许迁移至IC 100的顶层/有源层的线错位的数量的减少可以产生IC 100的顶层/有源层处的表面裂纹的密度的减小，这又可以提高或增强器件性能、可靠性、和/或产量。此外，在一些实施例中，三维半导体层130可以帮助减少IC 100后冷却的拉伸应变状态。
如前所述，根据实施例，IC 100可以包括位于三维半导体层130上的二维半导体层140。在一些情况下，二维半导体层140可以包括例如Ⅲ-N半导体材料，例如但不限于：(1)氮化镓(GaN)；(2)具有在大约0％至20％(例如，大约10％或更小)的范围内的Al浓度的氮化铝镓(AlGaN)；和/或(3)前述材料中的任何材料的组合。然而，所要求保护的本发明不限于此，并且用于给定二维半导体层140的其它适合的材料将取决于三维半导体层130的给定材料成分和/或IC 100的应用并且根据本公开内容将是显而易见的。
根据实施例，二维半导体层140可以使用较宽范围的技术中的任何技术例如按照大体上二维的形式逐层地形成(例如，沉积、生长等)在由下层三维半导体层130提供的拓扑结构上。一些示例性的适合的形成技术包括但不限于分子束外延(MBE)、金属有机汽相外延(MOVPE)等。同样，并且根据实施例，二维半导体层140可以设置有任何给定厚度，如给定应用或最终用途所需的。例如，在一些实施例中二维半导体层140可以被设置为单层(例如，具有所利用的半导体材料的单个原子/分子的厚度)，而在一些其它实施例中层140可以具有处于大约5nm到5μm或更大(例如，处于大约1.2-1.5μm或更大、或在大约5nm到5μm范围内的任何其它子范围)的范围内的厚度。用于二维半导体层140的其它适合的形成技术和/或厚度范围将取决于给定应用并且根据本公开内容将是显而易见的。
根据实施例，可以通过调整一个或多个生长参数来部分或整体地控制使用这种工艺的二维半导体层140的形成。例如，在提供包括GaN的二维半导体层140时，可能期望的是：(1)提供具有三甲基镓(Ga(CH3)3或TMGa)与氨气(NH3)的高Ⅴ/Ⅲ比(例如，在例如形成包括多个岛状GaN结构130a的三维半导体层130时所利用的Ⅴ/Ⅲ比的大约一倍至十倍的范围内，如上所述)的气流；(2)提供高生长温度(例如，在大约800-1100℃或更低的范围内)；和/或(3)提供低生长压力(例如，在大约10-100托或更少的范围内)。用于提供GaN或(多种)其它半导体材料的二维半导体层140的其它适合的参数范围将取决于给定应用并且根据本公开内容将是显而易见的。
通过该构造，根据实施例，给定二维半导体层140可以帮助恢复IC 100的期望的表面平滑程度(例如，由于由三维半导体层130的岛状结构130a、纳米线结构130b等提供的相对粗糙的表面拓扑结构，可能已经失去期望的表面平滑程度)。与现有设计/结构相比，具有三维半导体层130和上覆二维半导体层140的IC 100的一些示例性实施例可以呈现：(1)减小的缺陷密度；(2)减小的表面裂纹密度；和/或(3)提高(或保持)的表面平滑度(例如，结构的顶层/有源层的表面平滑度)。例如，在一些情况下，IC 100可以呈现大约2-3×109/cm2的范围内的缺陷密度。同样，在一些情况下，IC100可以呈现小于或等于大约200裂纹/mm2(例如，大约150裂纹/mm2或更少；大约100裂纹/mm2或更少；大约50裂纹/mm2或更少；大约10裂纹/mm2或更少；大约5裂纹/mm2或更少；等等)的表面裂纹密度。此外，在一些情况下，IC 100可以呈现小于或等于大约5nm(例如，大约2nm或更小；大约1.8nm或更小；大约1.6nm或更小；等等)的均方根(RMS)表面粗糙度。
多个AlN中间层结构
图2A是根据本发明的实施例配置的集成电路(IC)200a的截面图。可以看出，IC 200a可以包括衬底110、设置在衬底110上的成核层120、以及设置在成核层120上的二维半导体层140。如根据本公开内容将领会的，上面参考图1A-1D所提供的对用于衬底110、成核层120和半导体层140的适合的材料、形成技术/工艺和构造的论述在此处也同样适用。可以进一步看出，并且根据实施例，一个或多个半导体层150(150a、150b等)可以设置(例如，按照相邻或邻近的方式堆叠在一起)在半导体层140上，并且最终半导体层160'(如下所述)可以设置在这种半导体层150的最后或最上方。如根据本公开内容将进一步领会的，IC 200a可以包括附加的、更少的元件或部件、和/或与此处描述的那些元件或部件不同的元件或部件(例如，在一些实施例中，IC 200a可以不包括任何半导体层150和/或最终半导体层160')，并且所要求保护的本发明并不是要限制于任何特定的IC构造，而是可以与多种应用中的多种构造一起使用。
根据实施例，给定半导体层150(150a、150b等)可以包括较宽范围的半导体材料中的任何半导体材料。一些示例性的适合的材料可以包括但不限于：(1)氮化铝镓(AlGaN)；(2)氮化铝铟(AlInN)；(3)氮化镓(GaN)；和/或(4)前述材料中的任何材料的组合。用于给定半导体层150(150a、150b等)的其它适合的材料将取决于下层和/或相邻层(例如，半导体层140、邻近半导体层150等)的给定材料成分和/或IC 200a的应用并且根据本公开内容将是显而易见的。
如根据本公开内容将领会的，随着IC 200a的温度降低(例如，在制备过程期间缓慢下降)，例如由于层140与衬底110的半导体材料的热失配(例如，在利用GaN和Si的一些情况下，其间的热失配可以为大约116％或更大，如前所述)，堆叠结构可能受拉伸应力的影响。然而，包括一个或多个半导体层150(150a、150b等)可以用来例如在二维半导体层140中引起压缩应力，并且因此协助在IC 200a的制备结束时(例如，在外延生长之后对其进行冷却期间)将结构的应力状态变为压缩应力。在一些情况下，通过拉伸与压缩应力之间的该平衡，可以全部消除或大体上减少IC 200a的顶层/有源层中的表面裂纹。
根据实施例，给定半导体层150(150a、150b等)可以使用较宽范围的技术中的任何技术来形成(例如，沉积、生长等)在下层的层上。例如，在一些情况下，给定半导体层150可以通过使用例如但不限于分子束外延(MBE)、金属有机汽相外延(MOVPW)等的工艺进行外延生长来形成。如根据本公开内容将领会的，并且根据实施例，可以通过调整生长参数中的一个或多个来部分或整体地控制使用这种工艺的给定半导体层150的形成，生长参数包括但不限于：(1)气流；(2)生长温度；和/或(3)压力。例如，为了协助减少表面裂纹，在一些情况下，可能期望的是在大约250-1000℃或更低(例如，大约500-600℃；大约600-700℃；大约700-800℃；或者在大约500-800℃的范围内的任何其它子范围)的范围内的生长温度下形成给定半导体层150。用于提供给定半导体层150的其它适合的技术将取决于给定应用并且根据本公开内容将是显而易见的。
根据实施例，给定半导体层150(150a、150b等)可以被设置有任何厚度，如给定应用或最终用途所需的。在一些实施例中，给定半导体层150可以具有例如在大约1-100nm或更大(例如，大约20nm或更小；大约50nm或更小；大约80nm或更小；或者在大约1-100nm或更大的范围内的任何其它子范围)的范围内的厚度。在给定半导体层150包括具有高浓度的Al(例如，大于大约5％)的AlGaN的一些示例性情况下，例如，这种半导体层150可以具有处于大约1-20nm或更小的范围内的厚度。在给定半导体层150包括具有低浓度的Al(例如，小于或等于大约5％)的AlGaN的一些示例性情况下，例如，这种半导体层150可以具有处于大约10-100nm或更小的范围内的厚度。如根据本公开内容将领会的，任何数量的半导体层150可以在IC 200a中被堆叠在一起。在一些情况下，给定半导体层150在由下层的层(例如，二维半导体层140、邻近半导体层150等)提供的拓扑结构上可以具有大体上均匀的厚度。然而，所要求保护的本发明不限于此，如在一些其它实例中，给定半导体层150在这种拓扑结构之上可以设置有非均匀或变化的厚度。例如，在一些情况下，半导体层150的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同范围内的厚度。用于给定单独半导体层150(150a、150b)或其堆叠体的其它适合的形成技术和/或厚度范围将取决于给定应用并且根据本公开内容将是显而易见的。
在一些情况下，并且根据实施例，一个或多个附加二维半导体层可以分散在如IC 200a的堆叠构造的堆叠构造中。例如，考虑图2B，图2B是根据本发明的实施例配置的集成电路(IC)200b的截面图。可以看出，IC 200b按照与IC 200a相同的方式进行配置，其中示例性不同之处在于：通过在邻近的半导体层150之间包括二维半导体层160(160a、160b等)，IC 200b的半导体层150(150a、150b等)可以被设置成分散的构造。例如，按需要，第一二维半导体层160a可以设置在邻近的半导体层150a与150b之间，第二半导体层160b可以设置在邻近的半导体层150b与150c之间，等等。可以进一步看出，最终半导体层160'可以设置在IC 200b的这种半导体层150(150a、150b)中的最后一个上。如根据本公开内容将领会的，IC 200b可以包括附加的、更少的元件或部件、和/或与在此描述的那些元件或部件不同的元件或部件，并且所要求保护的本发明并不是要限制于任何特定IC构造，而是可以与多种应用中的多种配置一起使用。
根据实施例，在一个或多个半导体层160(160a、160b、160'等)的上下文中，上面参考图1A-1D提供的对用于二维半导体层140的材料、形成技术/工艺和构造的论述在此也同样适用。同样，根据实施例，给定半导体层160可以设置有任何给定厚度，如给定应用或最终用途所需的。在一些实施例中，给定半导体层160可以具有在大约10-1000nm或更大的范围内的厚度。用于给定半导体层160(160a、160b、160'等)的其它适合的材料、形成技术/工艺、厚度、和/或构造将取决于给定应用并且根据本公开内容将是显而易见的。
具有多个AlN中间层结构的三维和二维GaN
在一些情况下，并且根据实施例，IC 100的结构可以与IC 200a/200b的结构集成，以提供IC 300a/300b(如下所述)，IC 300a/300b可以呈现例如：(1)减小的缺陷密度；(2)减小的表面裂纹密度(例如，无裂纹或存在最小数量的裂纹)；和/或(3)大体上平滑的顶层/有源层表面。
图3A是根据本发明的实施例配置的集成电路(IC)300a的截面图。可以看出，IC 300a可以包括衬底110、设置在衬底110上的成核层120、设置在成核层120上的三维半导体层130、以及设置在三维半导体层130上的二维半导体层140，与上面图1A-1D的上下文中论述的相似。如根据本公开内容将领会的，上面参考图1A-1D和图2A-2B所提供的对用于衬底110、成核层120、三维半导体层130、和二维半导体层140的材料、形成技术/工艺、和构造的论述在此也同样适用。
从图3A可以进一步看出，在一些实施例中，IC 300a可以包括设置在二维半导体层140上的一个或多个半导体层150(150a、150b等)。在一些实施例中，IC 300a可以包括设置在一个或多个半导体层150的最后一层或最上层上的最终半导体层160'。此外，在一些实施例中，IC 300a可以包括设置在最终半导体层160'上的任选的覆盖层170(如下所述)。如根据本公开内容将领会的，IC 300a可以包括附加的、更少的元件或部件、和/或与在此描述的那些元件或部件不同的元件或部件，并且所要求保护的本发明并不是要限制于任何特定IC构造，而是可以与多种应用中的多种构造一起使用。
图3B是根据本发明的实施例配置的集成电路(IC)300b的截面图。可以看出，IC 300b按照与IC 300a相同的方式进行配置，并且示例性不同之处在于：通过在邻近半导体层150之间包括二维半导体层160(160a、160b等)，IC 300b的半导体层150(150a、150b等)可以被设置成分散的构造。例如，按照需要，第一二维半导体层160a可以设置在邻近半导体层150a与150b之间，第二半导体层160b可以设置在邻近半导体层150b与150c之间，等等。可以进一步看出，最终半导体层160'可以设置在IC 300b的这种半导体层150(150a、150b)中的最后一层上。此外，在一些实施例中，IC 300b可以包括设置在最终半导体层160'上的任选的覆盖层170(如下所述)。如根据本公开内容将领会的，IC 300b可以包括附加的、更少的元件或部件、和/或与在此描述的那些元件或部件不同的元件或部件，并且所要求保护的本发明并不是要限制于任何特定IC构造，而是可以与多种应用中的多种构造一起使用。
如前所述，并且从图3A-3B可以看出，IC 300a/300b任选地可以包括设置在最终半导体层160'上的覆盖层170。如根据本公开内容将领会的，并且根据实施例，任选的覆盖层170可以按照需要被定制为用于给定应用或IC 300a/300b的最终用途。例如，在一些情况下(例如，在电子设备应用中)，可以提供包括氮化铝铟(AlInN)或AlGaN的覆盖层170。在一些情况下(例如，在光电应用中)，可以提供包括氮化铟镓(InGaN)或AlGaN的覆盖层170。用于给定任选覆盖层170的其它适合的材料将取决于给定应用并且根据本公开内容将是显而易见的。
根据实施例，任选的覆盖层170可以使用较宽范围的技术中的任何技术来形成(例如，沉积、生长等)在最终半导体层160'上。一些示例性的适合的形成技术可以包括但不限于分子束外延(MBE)、金属有机汽相外延(MOVPE)等。同样，并且根据实施例，任选的覆盖层170可以设置有任何给定厚度，如给定应用或最终用途所需的。在一些实施例中，任选的覆盖层170可以具有处于大约1-50nm或更大(例如，大约2-25nm或更大，或者在大约1-50nm的范围内的任何其它子范围)的范围内的厚度。在一些情况下，任选的覆盖层170在由下层最终半导体层160'提供的拓扑结构上可以具有大体上均匀的厚度。然而，所要求保护的本发明不限于此，如在一些其它实例中，任选的覆盖层170在这种拓扑结构之上可以具有非均匀或变化的厚度。例如，在一些情况下，任选的覆盖层170的第一部分可以具有在第一范围内的厚度，而其第二部分具有在第二不同范围内的厚度。用于任选的覆盖层170的其它适合的形成技术和/或厚度范围将取决于给定应用并且根据本公开内容将是显而易见的。
示例性系统
图4示出了根据本发明的示例性实施例的计算系统1000，计算系统1000利用由本文中公开的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的集成电路结构或器件来实施。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，这些部件包括但不限于处理器1004和至少一个通信芯片1006，它们中的每一个可以物理和电耦合到母板1002或者集成在母板1002中。如将领会的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、或仅是系统1000的板等。根据其应用，计算系统1000可以包括一个或多个其它部件，所述其它部件可以或可以不与母板1002物理和电耦合。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。包括在计算系统1000中的任何部件可以包括根据本发明的示例性实施例的由本文中公开的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者集成到处理器1004中)。
通信芯片1006可以实现用于来往于计算设备1000的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片1006可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G、4G、5G及更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括机载存储器电路，其可以利用由缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的一个或多个集成电路结构或器件来实施，如本文中所描述的。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括由缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的一个或多个集成电路结构或器件，如本文中所描述的。如根据本公开内容将领会的，注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中而非具有单独的通信芯片)。进一步要注意，处理器1004可以是具有这种无线能力的芯片集。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片集可以具有集成于其中的多种功能。
在各种实施方式中，计算设备1000可以是膝上型电脑、上网本、笔记本电脑、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频录像机、或者处理数据或采用由本文中所描述的缺陷密度和/或裂纹密度减小技术中的一种或多种技术所形成的一个或多个集成电路结构或器件的任何其它电子设备。
根据本公开内容，多个实施例将是显而易见的。本发明的一个示例性实施例提供了一种集成电路，其包括：晶体硅衬底、衬底上的成核层、以及形成在成核层上的第一半导体层，第一半导体层包括位于成核层上并且具有多个三维半导体结构的三维氮化镓(GaN)层、以及位于三维GaN层上的二维GaN层。在一些情况下，成核层包括氮化铝(AlN)、氮化铝镓(AlGaN)、和/或前述材料中的任何材料的组合的至少其中之一，并且集成电路还包括位于成核层上的图案化的绝缘体层，图案化的绝缘体层包括二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)、和/或前述材料中的任何材料的组合的至少其中之一。在一些情况下，集成电路还包括形成在第一半导体层上或内的第二半导体层，其中，第二半导体层包括位于二维GaN层上的氮化铝镓(AlGaN)和位于AlGaN层上的GaN层。在一些这种情况下，第二半导体层包括AlGaN和GaN的多个交替的层。在一些其它这种情况下，第二半导体层位于二维GaN层内。在一些实例中，三维GaN层包括多个岛状半导体结构和/或多个纳米线的至少其中之一。在一些实例中，衬底具有[100]的晶体取向。在一些情况下，集成电路还包括覆盖层，其包括AlGaN、氮化铝铟(AlInN)、和/或氮化铟镓(InGaN)的至少其中之一。在一些示例性实例中，集成电路呈现大约3×109/cm2或更小的缺陷密度、大约200裂纹/mm2或更小的表面裂纹密度、和/或大约5nm或更小的均方根(RMS)表面粗糙度的至少其中之一。在一些情况下，提供了包括集成电路的片上系统。在一些情况下，提供了包括集成电路的移动计算系统。
本发明的另一个示例性实施例提供了一种集成电路，其包括晶体硅衬底、衬底上的成核层、形成在成核层上的第一半导体层、以及形成在第一半导体层上或内的第二半导体层，其中，第一半导体层包括位于成核层上的二维氮化镓(GaN)层，第二半导体层包括位于二维GaN层上的氮化铝镓(AlGaN)层和位于AlGaN层上的GaN层。在一些情况下，成核层包括氮化铝(AlN)、氮化铝镓(AlGaN)、和/或前述材料中的任何材料的组合的至少其中之一。在一些情况下，第二半导体层包括AlGaN和GaN的多个交替的层。在一些实例中，第二半导体层位于二维GaN层内。在一些实例中，衬底具有[100]的晶体取向。在一些情况下，集成电路还包括覆盖层，其包括AlGaN、氮化铝铟(AlInN)、和/或氮化铟镓(InGaN)的至少其中之一。在一些示例性实例中，集成电路呈现大约3×109/cm2或更小的缺陷密度、大约200裂纹/mm2或更小的表面裂纹密度、和/或大约5nm或更小的均方根(RMS)表面粗糙度的至少其中之一。在一些情况下，提供了包括集成电路的片上系统。在一些情况下，提供了包括集成电路的移动计算系统。
本发明的另一个示例性实施例提供了形成集成电路的方法，方法包括在晶体硅衬底上形成成核层以及在成核层上形成第一半导体层，第一半导体层包括位于成核层上并且具有多个三维半导体结构的三维氮化镓(GaN)层以及位于三维GaN层上的二维GaN层或位于成核层上的二维GaN层，其中，响应于包括位于成核层上的二维GaN层的第一半导体层，方法还包括在第一半导体层上或内形成第二半导体层，其中，第二半导体层包括位于二维GaN层上的氮化铝镓(AlGaN)层以及位于AlGaN上的GaN层。在一些情况下，方法还包括在形成第一半导体层之前在成核层上形成图案化的绝缘体层，其中，图案化的绝缘体层包括二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)、和/或前述材料中的任何材料的组合的至少其中之一。在一些实例中，形成第一半导体层包括原位图案化过程。在一些其它实例中，形成第一半导体层包括非原位图案化过程。在一些情况下，使用原子束外延(MBE)工艺和/或金属有机汽相外延(MOVPE)工艺的至少其中之一来形成至少一个半导体层。
出于说明和描述的目的，已经提出了对本发明的实施例的前述说明。其并不是要穷尽的或是要将本发明限制于所公开的精确形式。根据本公开内容，许多修改和变型都是可能的。旨在使本发明的范围不由该具体实施方式来限制，而是由所附权利要求来限制。

Claims (25)

1.一种集成电路，包括：
晶体硅衬底；
所述衬底上的成核层；以及
形成在所述成核层上的第一半导体层，所述第一半导体层包括：
位于所述成核层上并且具有多个三维半导体结构的三维氮化镓(GaN)层；以及
位于所述三维GaN层上的二维GaN层。
2.根据权利要求1所述的集成电路，其中，所述成核层包括氮化铝(AlN)、氮化铝镓(AlGaN)、和/或前述材料中的任何材料的组合的至少其中之一，并且其中，所述集成电路还包括位于所述成核层上的图案化的绝缘体层，所述图案化的绝缘体层包括二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)、和/或前述材料中的任何材料的组合的至少其中之一。
3.根据权利要求1所述的集成电路，还包括形成在所述第一半导体层上或内的第二半导体层，其中，所述第二半导体层包括位于所述二维GaN上的氮化铝镓(AlGaN)层和位于所述AlGaN层上的GaN层。
4.根据权利要求3所述的集成电路，其中，所述第二半导体层包括AlGaN和GaN的多个交替的层。
5.根据权利要求3所述的集成电路，其中，所述第二半导体层位于所述二维GaN层内。
6.根据权利要求1所述的集成电路，其中，所述三维GaN层包括多个岛状半导体结构和/或多个纳米线的至少其中之一。
7.根据权利要求1所述的集成电路，其中，所述衬底具有[100]的晶体取向。
8.根据权利要求1所述的集成电路，还包括覆盖层，所述覆盖层包括AlGaN、氮化铝铟(AlInN)、和/或氮化铟镓(InGaN)的至少其中之一。
9.根据权利要求1所述的集成电路，其中，所述集成电路呈现大约3×109/cm2或更小的缺陷密度、大约200裂纹/mm2或更小的表面裂纹密度、和/或大约5nm或更小的均方根(RMS)表面粗糙度的至少其中之一。
10.一种片上系统，其包括根据权利要求1至9中的任一项所述的集成电路。
11.一种移动计算系统，其包括根据权利要求1至9中的任一项所述的集成电路。
12.一种集成电路，包括：
晶体硅衬底；
所述衬底上的成核层；
形成在所述成核层上的第一半导体层，所述第一半导体层包括位于所述成核层上的二维氮化镓(GaN)层；以及
形成在所述第一半导体层上或内的第二半导体层，其中，所述第二半导体层包括：
位于所述二维GaN层上的氮化铝镓(AlGaN)层；以及
位于所述AlGaN层上的GaN层。
13.根据权利要求12所述的集成电路，其中，所述成核层包括氮化铝(AlN)、氮化铝镓(AlGaN)、和/或前述材料中的任何材料的组合的至少其中之一。
14.根据权利要求12所述的集成电路，其中，所述第二半导体层包括AlGaN和GaN的多个交替的层。
15.根据权利要求12所述的集成电路，其中，所述第二半导体层位于所述二维GaN层内。
16.根据权利要求12所述的集成电路，其中，所述衬底具有[100]的晶体取向。
17.根据权利要求12所述的集成电路，还包括覆盖层，所述覆盖层包括AlGaN、氮化铝铟(AlInN)、和/或氮化铟镓(InGaN)的至少其中之一。
18.根据权利要求12所述的集成电路，其中，所述集成电路呈现大约3×109/cm2或更小的缺陷密度、大约200裂纹/mm2或更小的表面裂纹密度、和/或大约5nm或更小的均方根(RMS)表面粗糙度的至少其中之一。
19.一种片上系统，其包括根据权利要求12至18中的任一项所述的集成电路。
20.一种移动计算系统，其包括根据权利要求12至18中的任一项所述的集成电路。
21.一种形成集成电路的方法，所述方法包括：
在晶体硅衬底上形成成核层；以及
在所述成核层上形成第一半导体层，所述第一半导体层包括：
位于所述成核层上并且具有多个三维半导体结构的三维氮化镓(GaN)层以及位于所述三维GaN层上的二维GaN层；或者
位于所述成核层上的二维GaN层；
其中，响应于包括位于所述成核层上的二维GaN层的所述第一半导体层，所述方法还包括：在所述第一半导体层上或内形成第二半导体层，其中，所述第二半导体层包括位于所述二维GaN层上的氮化铝镓(AlGaN)层和位于所述AlGaN层上的GaN层。
22.根据权利要求21所述的方法，还包括：在形成所述第一半导体层之前在所述成核层上形成图案化的绝缘体层，其中，所述图案化的绝缘体层包括二氧化硅(SiO2)、氮化硅(SiNx)、二氮化钨(WN2)、氮化钨和氮化钛、氧化铝(AI2O3)、和/或前述材料中的任何材料的组合的至少其中之一。
23.根据权利要求21所述的方法，其中，形成所述第一半导体层包括原位图案化过程。
24.根据权利要求21所述的方法，其中，形成所述第一半导体层包括非原位图案化过程。
25.根据权利要求21所述的方法，其中，使用分子束外延(MBE)工艺和/或金属有机汽相外延(MOVPE)工艺的至少其中之一来形成至少一个半导体层。
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