KR20150042499A - 적층형 인덕터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 복수의 세라믹층이 적층된 본체; 상기 세라믹층에 형성된 복수의 도체 패턴; 및 상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 을 포함하며, 상기 각각의 도체 패턴은 하나의 세라믹층에 서로 이격되어 평행하게 형성된 복수의 단위 패턴을 포함하는 적층형 인덕터를 제공한다.

Description

적층형 인덕터 및 그 제조 방법{Laminated Inductor And Manufacturing Method Thereof}
본 발명은 적층형 인덕터 및 그 제조 방법에 관한 것이다.
인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.
이러한 인덕터는 그 구조에 따라 권선형 또는 박막형 인덕터와, 적층형 인덕터 등 여러 가지로 분류할 수 있다.
상기 권선형 또는 박막형 인덕터는 세라믹 코어에 코일을 감거나 박막 도금을 하거나 노광(Photolithography) 공법을 실시하고 양단에 전극을 형성하여 제조될 수 있다.
상기 적층형 인덕터는 자성체 또는 유전체 등의 세라믹으로 이루어진 복수의 시트에 도체 패턴을 노광(Photolithography) 공법 또는 인쇄한 후 두께 방향을 따라 적층하여 제조될 수 있다.
특히, 이러한 적층형 인덕터는 상기 권선형 인덕터에 비해 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류 저항에도 유리한 점이 있어서 소형화 및 고전류화가 필요한 전원 회로 등에 많이 사용될 수 있다.
상기 적층형 인덕터는 세라믹으로 된 시트에 도체 패턴을 노광 또는 인쇄한 후 이 시트들을 상하로 적층하여 형성하게 되는데, 이때 인덕턴스뿐만 아니라 기생 정전 용량(capacitance) 및 저항 성분(resistance)이 같이 제공되어 인덕턴스 특성이 저하되게 된다.
한편, 상기 적층형 인덕터의 인덕턴스, 기생 정전 용량 및 저항 성분의 상호 관계를 통한 품질 계수를 Q 특성(quality factor)이라 한다.
일반적으로 인덕터에서 Q 특성이 향상되면 적층형 인덕터의 층수를 절감하거나 공간 배치에 따른 설계 자유도를 높일 수 있다.
따라서, 최근 전자 제품의 사용 주파수가 고주파 대역으로 증가되고 소비 전력이 상승하는 추세에서 이러한 Q 특성이 우수한 적층형 인덕터에 대한 연구가 활발히 진행되고 있다.
하기 특허문헌 1은 반도체 공정에서 실리콘 기판 위에 산화막을 형성하고 그 위에 금속선을 형성하는 기술에 관한 것으로, 금속선의 길이를 길게 하는 것이 주요 특징이며, 본 발명의 인덕터의 인덕턴스, Q 특성 및 SRF를 개선하기 위한 내용은 개시하지 않는다.
한국특허공개공보 제2001-0011350호
당 기술 분야에서는, 동일 코어 면적에서 적층형 인덕터의 인덕턴스, Q 특성 및 SRF를 향상시킬 수 있는 새로운 방안이 요구된다.
본 발명의 일 측면은, 복수의 세라믹층이 적층된 본체; 상기 세라믹층에 형성된 복수의 도체 패턴; 및 상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 을 포함하며, 상기 각각의 도체 패턴은 하나의 세라믹층에 서로 이격되어 평행하게 형성된 복수의 단위 패턴을 포함하는 적층형 인덕터를 제공한다.
본 발명의 일 실시 예에서, 상기 도체 패턴은 루프의 1/2이 되는 형상, 루프의 3/4이 되는 형상 또는 루프의 5/6이 되는 형상을 갖거나, 루프 형상에 가깝게 형성될 수 있다.
상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함하는 것을 특징으로 하는 적층형 인덕터.
본 발명의 일 실시 예에서, 상기 본체의 양 단면에 형성되며, 상기 제1 및 제2 연결 패턴과 각각 연결된 제1 및 제2 외부 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 본체의 상하부에 적층된 상하부 커버층을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 세라믹 시트를 마련하는 단계; 상기 각각의 세라믹 시트 상에 도체 패턴을 형성하는 단계; 상기 각각의 세라믹 시트에 비아 전극을 형성하는 단계; 상하로 배치된 도체 패턴의 비아 전극이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 세라믹 시트들을 적층하고 가압하여 적층체를 형성하는 단계; 상기 적층체를 소성하여 본체를 형성하는 단계; 및 상기 본체의 양 단면에 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 도체 패턴은 하나의 세라믹 시트 상에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어지며, 상기 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함하는 적층형 인덕터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴을 상기 세라믹 시트 상에 박막 도금법, 감광성 페이스트 노광(Photolithography) 및 도전성 페이스트 인쇄 중 하나의 방법을 사용하여 형성할 수 있다.
본 발명의 일 실시 예에 따르면, 하나의 세라믹층에 복수의 단위 패턴으로 구성된 도체 패턴이 형성되도록 하여 하나의 본체 내부에 병렬로 2개 이상의 서로 다른 인덕턴스를 갖는 인덕터가 구현되도록 한 것으로서, 이러한 병렬화를 통해 동일 코어 면적에서 인덕터의 인덕턴스, Q 특성 및 SRF를 향상시킬 수 있으며, 이에 적층형 인덕터의 층수를 절감하거나 공간 배치에 따른 설계 자유도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 회로도이다.
도 4a 및 도 4b는 본 발명의 실시 형태들에 따른 적층형 인덕터의 리드부를 각각의 실시 형태 별로 나타낸 평면 투시도이다.
도 5는 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 인덕턴스를 비교하여 나타낸 그래프이다.
도 6은 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 Q 특성을 비교하여 나타낸 그래프이다.
도 7은 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 고 주파수에서의 인덕턴스와 SRF의 위치를 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 실시 형태에서는 설명의 편의를 위해 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 양 측면으로 설정하고, 본체의 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터를 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(100)는 세라믹 본체(110), 복수의 도체 패턴(121, 122, 123, 124, 125, 126), 상하로 배치된 도체 패턴(121, 122, 123, 124, 125, 126)을 연결하여 코일을 형성하는 복수의 비아 전극(140)을 포함한다.
또한, 각각의 도체 패턴(121, 122, 123, 124, 125, 126)은 자성체 또는 유전체 등을 포함하는 하나의 세라믹층에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어진다. 이에 대해서는 아래에서 더 자세하게 설명하기로 한다.
또한, 세라믹 본체(110)의 양 단면에는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있다.
이때, 세라믹 본체(110)의 상부 및 하부 면에는 세라믹 본체(110) 내부에 인쇄된 복수의 도체 패턴(121, 122, 123, 124, 125, 126)을 보호하기 위해 상부 및 하부 커버층(미도시)이 더 형성될 수 있다.
상기 상부 및 하부 커버층은 세라믹 시트로 형성된 단일 또는 복수 개의 세라믹층을 두께 방향으로 적층하여 형성될 수 있다.
세라믹 본체(110)는 세라믹 시트로 형성된 복수의 세라믹층(111, 112, 113)을 두께 방향으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 세라믹층(111, 112, 113)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
도체 패턴(121, 122, 123, 124, 125, 126)은 각각의 세라믹층(111, 112, 113) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된다.
예컨대, 도체 패턴(121, 122, 123, 124, 125, 126)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도체 패턴(121, 122, 123, 124, 125, 126)이 형성된 세라믹층(111, 112, 113)의 총 적층 수는 설계되는 적층형 인덕터(100)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.
또한, 본 실시 형태에서 도체 패턴(121, 122, 123, 124, 125, 126)은 루프의 3/4이 되는 형상을 갖도록 구성하고 있다. 그러나, 본 발명은 이에 한정되는 것이 아니며, 필요시 도체 패턴(121, 122, 123, 124, 125, 126)의 형상은 루프의 1/2이 되는 형상, 루프의 5/6이 되는 형상, 또는 루프에 최대한 가깝게 형성되는 형상 등 다양한 형상으로 변경하여 제작될 수 있다.
이때, 각각의 도체 패턴(121, 122, 123, 124, 125, 126)은 하나의 세라믹층(111, 112, 113)에 서로 이격되어 평행하게 형성된 복수의 단위 패턴(121a, 122a, 123a, 124a, 125a, 126a, 121b, 122b, 123b, 124b, 125b, 126b)으로 이루어진다.
도 3을 참조하면, 즉, 본 실시 형태는, 하나의 세라믹층에 복수의 단위 패턴으로 구성된 도체 패턴(121, 122, 123, 124, 125, 126)이 각각 형성되도록 하고, 각각의 단위 패턴은 엇갈림 없이 상하로 배치된 도체 패턴과 연결되도록 하여, 하나의 세라믹 본체(110) 내부에 병렬로 2개 이상의 서로 다른 인덕턴스를 갖는 인덕터가 구현되도록 한 것으로서, 이러한 병렬화를 통해 동일 코어 면적에서 인덕터의 인덕턴스 및 Q 특성을 향상시킬 수 있게 된다.
본 실시 형태에서는 각각의 도체 패턴(121, 122, 123, 124, 125, 126)이 한 쌍의 단위 패턴으로 이루어진 것으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것이 아니며, 각각의 도체 패턴(121, 122, 123, 124, 125, 126)은 필요시 3개 이상의 단위 패턴을 포함할 수 있다.
도 4a를 참조하면, 이러한 도체 패턴 중 적어도 2개는 본체(110)의 양 단면을 통해 각각 인출되는 리드부(121c, 122c)를 갖는 제1 및 제2 연결 패턴(121, 122)으로 구성될 수 있다.
리드부(121c, 122c)는 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)과 접촉되어 각각 전기적으로 연결될 수 있다.
도 4a에는 이러한 리드부(121c, 122c)가 도체 패턴 내에서 한 쌍의 코일을 서로 병합하는 형태로 도시되어 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명의 리드부는 본체(110)의 양 단면을 통해 각각 인출되는 부분을 지칭하는 것으로서, 예컨대 도 4b에서와 같이, 내부의 코일과 동일하게 서로 구분된 여러 개의 도체 패턴으로 구현된 리드부(121c', 122c')로 구성하는 등 다양한 형태로 변경될 수 있다.
또한, 본 실시 형태에서는 제1 및 제2 연결 패턴(121, 122)이 본체(110)의 상하 단에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
비아 전극(140)은 각각의 세라믹층(111, 112, 113) 사이에 배치되며, 상하로 배치된 도체 패턴(121, 122, 123, 124, 125, 126)을 연결하여 코일을 형성한다.
이러한 비아 전극(140)은 각각의 세라믹층(111, 112, 113)에 관통 구멍(미도시)을 형성한 후, 이 관통 구멍에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.
또한, 상기 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 본체(110)의 양 단면에 형성되며, 상기 코일의 양 단, 즉 제1 및 제2 연결 패턴(121, 122)의 외부로 인출되는 리드부(121c, 122c)와 접촉하여 각각 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131, 132)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.
한편, 종래의 적층형 인덕터는 하나의 세라믹층 위에 단일 형상으로 된 도전 패턴을 형성하고, 이러한 도체 패턴을 상하로 접속하여 코일 구조로 형성하며, 이러한 코일 중 일부가 양 단으로 노출되어 외부에 실장이 가능한 구조로 구성될 수 있다.
이때, 코일의 내부 세라믹 면적을 코어라고 부르며, 이러한 코어는 상기 적층형 인덕터의 인덕턴스와 비례한다.
반면에, 본 실시 형태에 따른 적층형 인덕터는, 하나의 세라믹층 위에 2개의 단위 패턴으로 이루어진 도체 패턴이 서로 이격되어 평행하게 형성된다.
이때, 2개의 단위 패턴과 그 사이의 간격을 더한 길이는 종래의 적층형 인덕터의 단일 형상으로 된 도전 패턴의 선폭과 동일하다. 즉, 각 적층형 인덕터의 코어 면적은 동일하다.
도 5는 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 인덕턴스를 비교하여 나타낸 그래프이고, 도 6은 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 Q 특성을 비교하여 나타낸 그래프이고, 도 7은 종래의 적층형 인덕터와 본 발명의 일 실시 형태에 따른 적층형 인덕터의 고 주파수에서의 인덕턴스와 SRF의 위치를 비교하여 나타낸 그래프이다.
도 5 내지 도 7을 참조하면, 동일한 코어 면적을 가지는 실시 예가 비교 예에 비해, 100 MHz를 기준으로 보았을 때 인덕턴스의 경우 약 4% 정도, Q 특성은 약 8 내지 10% 정도, SRF는 약 150 MHz의 상승 효과가 있는 것으로 확인되었다.
또한, 이러한 효과는 주파수가 상승할수록 더 커지는 것으로 확인되었다.
즉, 본 실시 형태와 같이, 하나의 세라믹층에 복수의 단위 패턴으로 구성된 도체 패턴이 형성되도록 하여 하나의 세라믹 본체 내부에 병렬로 2개 이상의 서로 다른 인덕턴스를 갖는 인덕터가 구현되도록 하면, 추가적인 인덕턴스 상승 및 우수한 Q 특성과 SRF 구현이 가능하여 적층형 인덕터의 층수를 절감하거나 공간 배치에 따른 설계 자유도를 향상시킬 수 있는 효과를 기대할 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층형 인덕터의 제조 방법을 설명한다.
먼저 자성체 또는 유전체 등을 포함하는 재료로 이루어진 복수의 세라믹 시트를 마련한다.
본 발명의 세라믹 시트는 그 적층되는 층수의 제한이 없으며, 적층형 인덕터의 사용 목적에 따라 상기 세라믹 시트의 전체 적층 수를 결정할 수 있다.
다음으로, 이렇게 제조된 각각의 세라믹 시트에 도전성 비아 전극을 형성한다.
상기 비아 전극은 상기 세라믹 시트에 관통 구멍을 형성한 후, 그 관통 구멍에 도전성 페이스트 등을 충전하여 형성할 수 있다. 또한, 상기 비아 전극은 필요시 이와 달리 이후 도체 패턴을 형성하는 공정에서 도체 패턴을 형성함과 동시에 관통 구멍에 도전성 페이스트 등을 충전하여 형성할 수 있다.
상기 도전성 페이스트는 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 중 어느 하나 또는 이들의 합금을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 상기 각각의 세라믹 시트 상에 도체 패턴을 형성한다.
또한, 각각의 도체 패턴은 하나의 세라믹 시트에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어진다.
상기 도체 패턴은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 도체 패턴은 예를 들어 인쇄, 도포, 증착, 노광 및 박막 도금 등의 방법 중 하나를 이용하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다만, 서로 하나의 세라믹 시트에 형성된 각각의 단위 패턴의 선폭을 일정하게 유지하기 위해 세라믹 시트 상에 박막 도금법 또는 감광성 페이스트 노광 또는 도전성 페이스트로 도체 패턴을 형성하는 것이 바람직하다.
상기 도체 패턴은 필요에 따라 다양한 형상으로 구성될 수 있다. 예컨대, 상기 도체 패턴은 루프의 3/4이 되는 형상을 갖도록 구성할 수 있으며, 또한 루프의 1/2이 되는 형상, 루프의 5/6이 되는 형상, 또는 루프에 최대한 가깝게 형성되는 형상 등 다양한 형상으로 변경하여 제작될 수 있다.
또한, 이러한 도체 패턴 중 적어도 2개는 세라믹 본체의 양 단면을 통해 각각 인출되는 리드부를 갖는 제1 및 제2 연결 패턴으로 구성된다.
다음으로, 상하로 배치된 도체 패턴의 비아 전극이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 세라믹 시트들을 적층하고 가압하여 적층체를 형성한다.
이때, 상기 적층체의 상부 또는 하부 면에 적어도 하나의 상부 또는 하부 커버 시트를 적층하거나 또는 적층체를 구성하는 세라믹 시트와 동일한 재료로 이루어진 페이스트를 일정 두께로 인쇄하여 상부 또는 하부 커버층을 각각 형성할 수 있다.
다음으로, 상기 적층체를 소성하여 본체를 형성한다.
다음으로, 상기 본체의 양 단면에 외부로 노출된 제1 및 제2 연결 패턴과 각각 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성할 수 있다.
상기 제1 및 제2 외부 전극은 전기 전도성이 우수한 재료를 사용하여 형성할 수 있으며, 예를 들어 은(Ag) 또는 구리(Cu)와 같은 도전성 재료 또는 이들의 합금을 포함하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 이렇게 형성된 제1 및 제2 외부 전극의 표면에는 필요시 니켈(Ni) 또는 주석(Sn)을 도금 처리하여 도금층을 더 형성할 수 있다.
이때, 상기 제1 및 제2 외부 전극은 통상적인 방법으로 형성할 수 있으며, 예를 들어 후막 인쇄, 도포, 증착 및 스퍼터링 등의 방법 중 하나를 이용하여 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층형 인덕터 110 ; 본체
111, 112, 113 ; 세라믹층 121, 122 ; 제1 및 제2 연결 패턴
123, 124, 125, 126 ; 도체 패턴 131, 132 ; 제1 및 제2 외부 전극
140 ; 비아 전극

Claims (15)

  1. 복수의 세라믹층이 적층된 본체;
    상기 세라믹층에 형성된 복수의 도체 패턴; 및
    상기 세라믹층 사이에 배치되며, 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 비아 전극; 을 포함하며,
    상기 각각의 도체 패턴은 하나의 세라믹층에 서로 이격되어 평행하게 형성된 복수의 단위 패턴을 포함하는 적층형 인덕터.
  2. 제1항에 있어서,
    상기 도체 패턴은 루프의 1/2이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  3. 제1항에 있어서,
    상기 도체 패턴은 루프의 3/4이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  4. 제1항에 있어서,
    상기 도체 패턴은 루프의 5/6이 되는 형상을 갖는 것을 특징으로 하는 적층형 인덕터.
  5. 제1항에 있어서,
    상기 도체 패턴은 루프 형상에 가깝게 형성되는 것을 특징으로 하는 적층형 인덕터.
  6. 제1항에 있어서,
    상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되는 제1 및 제2 연결 패턴을 포함하는 것을 특징으로 하는 적층형 인덕터.
  7. 제6항에 있어서,
    상기 본체의 양 단면에 형성되며, 상기 제1 및 제2 연결 패턴과 각각 연결된 제1 및 제2 외부 전극을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  8. 제1항에 있어서,
    상기 본체의 상하부에 적층된 상하부 커버층을 더 포함하는 것을 특징으로 하는 적층형 인덕터.
  9. 복수의 세라믹 시트를 마련하는 단계;
    상기 각각의 세라믹 시트에 비아 전극을 형성하는 단계;
    상기 각각의 세라믹 시트 상에 도체 패턴을 형성하는 단계;
    상하로 배치된 도체 패턴의 비아 전극이 서로 접촉되어 전체적으로 하나의 코일을 형성하도록 상기 세라믹 시트들을 적층하고 가압하여 적층체를 형성하는 단계;
    상기 적층체를 소성하여 본체를 형성하는 단계; 및
    상기 본체의 양 단면에 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 도체 패턴은 하나의 세라믹 시트 상에 서로 이격되어 평행하게 형성된 복수의 단위 패턴으로 이루어지며, 상기 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함하는 적층형 인덕터의 제조 방법.
  10. 제9항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 세라믹 시트 상에 박막 도금법, 감광성 페이스트 노광 및 도전성 페이스트 인쇄 중 하나의 방법을 사용하여 형성하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  11. 제9항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 1/2이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  12. 제9항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 3/4이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  13. 제9항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프의 5/6이 되는 형상을 갖도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  14. 제9항에 있어서,
    상기 도체 패턴을 형성하는 단계는, 상기 도체 패턴이 루프 형상에 가깝게 형성되도록 하는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
  15. 제9항에 있어서,
    상기 비아 전극은 상기 도체 패턴을 형성하는 것과 동시에 형성되는 것을 특징으로 하는 적층형 인덕터의 제조 방법.
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