KR20150042134A - 플랫 패널 장치의 주변 회로에 대한 직접적인 테스팅 - Google Patents

Abstract

픽셀의 어레이와 상기 픽셀에 신호를 제공하도록 구성된 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법이 개시된다. 본 방법은 적어도 하나의 테스트 신호를 주변 회로에 인가하는 단계, 주변 회로의 하나 이상의 전압 이미지를 획득하는 단계 및 획득된 전압 이미지에 기초하여 주변 회로의 결함을 검출하는 단계를 포함한다.

Description

플랫 패널 장치의 주변 회로에 대한 직접적인 테스팅{DIRECT TESTING FOR PERIPHERAL CIRCUITS IN FLAT PANEL DEVICES}

관련 출원에 대한 상호-참조

본 출원은 2013년 10월 9일에 출원된 미국 가출원 번호 제61/888,731호의 이익을 청구하고, 2006년 11월 14일에 출원되고, 2005년 11월 15일에 출원되고, 일반적으로 수탁된 미국 가출원 번호 제60/737,090호에 대한 우선권을 청구하고, 일반적으로 수탁된 미국 특허 번호 제7,714,589호와 관련 있으며, 이들의 내용 모두는 본원에 그 전체로서 참조로서 포함된다.

본 발명은 일반적으로 액정, 유기 발광 다이오드 및 관련된 디스플레이에서 사용되는 박막 트랜지스터(TFT) 어레이의 검사에 관한 것이고, 좀 더 상세히는 집적 드라이빙 회로를 포함하는 TFT 어레이의 검사에 관한 것이다.

액정 디스플레이(LCD) 패널과 관련된 제조 단가의 중요한 부분은 액정(LC) 물질이 상부-칼라 필터(upper-color filter)와 하부-TFT 백플레인(lower-TFT backplane) 사이로 주입될 때 발생한다. 그러므로, 이 제조 단계 이전에, TFT 백플레인(이하에서는, "패널"이라고도 함)의 어떠한 결함을 식별하고 보정하는 것이 유용하다. 이와 같이, 유기 발광 다이오드(OLED) 디스플레이와 관련된 제도 단가의 중요한 부분은 OLED 물질이 TFT 백플레인상에 증착될 때 발생한다. LC 물질이나 OLED 물질의 증착 이전에, LCD나 OLED 패널을 검사하는데 있어서의 문제점은, LC 물질이나 OLED 물질 없이, 디스플레이는 기능적이지 않아서 검사를 위한 이미지를 생성하지 않다는 것이다. LC 물질이나 OLED 물질의 증착 이전에, 주어진 픽셀에 존재하는 신호는, 외부 전원에 의해 드라이브될 때, 그 픽셀의 전극상의 전압에 의해 생성되는 전기장 뿐이다. 전형적으로, 패널상의 어레이를 테스트하기 위한 기술은, 트랜지스터 게이트나 데이터 라인 상의 드라이브 전압의 변화에 따라 조절되는 전기장 또는 픽셀 전압과 같은, 픽셀 전극의 전기적 특성을 이용한다.

미국 특허 번호 제4,983,911호에 기술된 바와 같은, Photon Dynaamics, Inc(PDI)/Orbotech's Voltage Imaging® 광학 시스템(VIOS)에 의해 창안된 어레이 패널 테스터는, 가령, 전기 광학 트랜스듀서를 사용하여, 테스트 중인 장치의 전기장을 VIOS 테스트 헤드 내의 광학 센서에 의해 기록되는 광학 정보로 변환한다. 패널 테스트 기계(또는 패턴 생성기(Pattern Generator)로도 알려짐)는, LC 물질이 패널 내로 주입되거나, OLED 물질이 TFT 백플레인상에 증착되기전에, 픽셀 어레이의 신호와 관련된 전기장을 검출하는 VIOS 검출기와 픽셀 어레이의 검사에 사용되는 신호를 드라이브하기 위하여, 패널의 주변 상의 패드로의 기계적 접촉을 사용하여 패널을 전기적으로 드라이브한다.

최신의 액정 디스플레이(LCD)와 유기 발광 다이오드(OLED) 디스플레이 패널의 대부분은 TFT 패널 제작 공정의 일부로서 제작되는 집적 게이트 드라이빙(IGD) 회로를 포함하는 반면, 디스플레이는 패널 제조 공정의 거의 마지막에 패널에 부착되는 별개의 게이트 드라이버 IC를 가진다. 전형적으로, IGD 회로는 패널상의 활성 픽셀 어레이 영역의 주변에 형성된다. IGD 기술은 단가를 낮추고, 베젤 크기와 무게를 줄이며, 외부의, 탭 본딩된(tab-bonded) 게이트 드라이버 IC를 가진 디스플레이에 비해 강건성을 증가시킨다. 그러나, 패널 테스팅은 주로 IGD 회로 영역이 아닌 어레이 부분을 이미징에 관한 것이다.

따라서, LC 물질 주입이나 OLED 물질 증착 이전에 패널의 적절한 기능성을 보장하고, 생산량을 최대화하며 단가를 낮추기 위하여, 활성 어레이 영역뿐만 아니라 IGD 회로의 결함을 검출하기 위한 더 우수한 방법이 필요하다.

본 발명의 실시예의 본질과 이점은 이하 상세한 설명과 첨부된 도면을 참조하면 더 잘 이해될 것이다.

하나의 발명적인 태양은 픽셀의 어레이와 상기 픽셀에 신호를 제공하도록 구성된 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법이다. 본 방법은 적어도 하나의 테스트 신호를 주변 회로에 인가하는 단계, 주변 회로의 하나 이상의 전압 이미지를 획득하는 단계 및 획득된 전압 이미지에 기초하여 주변 회로의 결함을 검출하는 단계를 포함한다.

또 다른 발명적인 태양은 픽셀의 어레이와 상기 픽셀에 신호를 제공하도록 구성된 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템이다. 본 시스템은 적어도 하나의 테스트 신호를 주변 회로에 인가하도록 구성된 프로브 어셈블리, 상기 주변 회로의 하나 이상의 전압 이미지를 획득하도록 구성된 전압 이미징 시스템 및 획득된 전압 이미지에 기초하여 주변 회로의 결함을 검출하도록 구성된 프로세서를 포함한다.

도 1은, 복수의 신호 라인, 복수의 쇼팅 바 및 VIOS 테스트 헤드를 사용하여 테스트되는 패널의 어레이 부분의 개략적인 고수준 블록도를 나타낸다.
도 2는 패널에 복수의 시프트를 포함하는 IGD 회로를 나타낸다.
도 3A는 도 2의 IGD 회로에 인가되는 복수의 인가 신호의 타이밍도를 나타낸다.
도 3B는 도 2의 IGD 회로에 의해 생성된 복수의 출력 신호의 타이밍도를 나타낸다.
도 4A는 패널의 IGD 회로 결함과 관련된 라인 결함을 포함하는 어레이 부분의 개략적이고 시뮬레이트된 전압 이미지를 나타낸다.
도 4B는 패널의 IGD 회로 결함과 관련된 블록 결함을 포함하는 어레이 부분의 개략적이고 시뮬레이트된 전압 이미지를 나타낸다.
도 5는 본 발명의 실시예에 따라, 패널이 복수의 신호 라인을 사용하여 드라이브되는 동안, VIOS 테스트 헤드를 사용하여 테스트되는 패널의 IGD 회로의 개략적인 고수준 블록도를 나타낸다.
도 6은 패널의 IGD 회로내의 예시적인 시프트 레지스터의 개략적인 이미지를 나타낸다.
도 7은 본 발명의 일 실시예에 따라, 활성 어레이 및 패널에 형성되고 주기적으로 배치된 복수의 단위 셀을 포함하는 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법의 개략적인 고수준 흐름도를 나타낸다.
도 8은 본 발명의 또 다른 실시예에 따라, 도 7에 나타난 방법 단계의 개략적인 고수준 흐름도를 나타낸다.
도 9는 본 발명의 실시예에 따른 방법(900)의 개략적인 고수준 흐름도를 나타낸다.
도 10은 본 발명의 일부 실시예에 따른 시스템(1000)의 개략적인 고수준 흐름도를 나타낸다.

본 발명의 실시예에 따른 방법은 집적 드라이빙 회로를 포함하는 TFT 디스플레이 패널에 대한 검사 기술을 포함한다. 도 1은 본 발명의 일 실시예에 따라, 복수의 신호 라인(signal line, 150, 152, 154, 156), 복수의 쇼팅 바(shorting bar, 1082, 1081) 및 어레이 부분(array region, 102) 상에 배치된 VIOS 테스트 헤드(VIOS test head, 103)를 사용하여 테스트되는 패널의 어레이 부분(102), 이하 "픽셀의 어레이(pixel of array) 라고도 함"의 개략적인 고수준 블록도를 나타낸다. 패널은 게이트 라인의 일단 또는 양단에, 어레이 부분(102)의 주변에 배치된 IGD 회로(IGD circuit, 104)를 더 포함한다(도 1은 활성 영역의 일 측에 IGD 부분을 도시함). IGD 회로(104)는, 각각 클락 신호(clock signal, CK1), 클락 신호(clock signal, CK2), 공급 전압(supply voltage, Vdd) 및 인에이블 신호(enable signal, Vst)를 IGD 회로(104)에 공급하는데 사용될 수 있는 제1 신호 라인(150), 제2 신호 라인(152), 제3 신호 라인(154) 및 제4 신호 라인(156)에 연결될 수 있다. 결국, IGD 회로(104)는 그 출력 신호를 N개의 게이트 라인(N gate line, 114-1, 114-2 부터 114-N)으로 공급하고, IGD 회로와 N개의 게이트 라인은 "패널이 작동하는 동안 의도된 바와 같이(as intended during panel operation)" 드라이빙되는데, 즉, 클락 신호(CK1, CK2) 및 인에이블 신호(Vst)에 응답하여 한 번에 하나의 게이트 라인이 구동된다.

패널은 복수의 데이터 라인(106)을 병렬적으로 드라이브하기 위한 쇼팅 바(1081 및 1082)를 더 포함할 수 있다. 데이터 라인은 "오드(odd)" 라인과 "이븐(even)"라인의 세트로 분리되는데, 이는 각각 쇼팅 바(1081 및 1082)를 통하여 접촉 패드(contact pad), DO ("데이터 오드(data odd)" 110) 및 ("데이터 이븐(data even)" 112)에 연결된다. 동일한 쇼팅 바에 함께 연결된 어레이 부분(102)의 픽셀은, 교차하는 데이터 라인과 게이트 라인이 함께 활성화될 때, 즉, 데이터 "하이(high)" 인 곳에서 동시에 턴온 된다. 유사하게, 패널은, 하나 이상의 게이트 쇼팅 바가 복수의 게이트 라인을 병렬적으로 직접 드라이브할 때, IGD 회로가 회피(bypassed) 되도록 하는, 하나 이상의 게이트 패드(미도시)에 연결된 하나 이상의 쇼팅 바(미도시)도 포함할 수 있다. 쇼팅 바는 패널 제작 공정의 차후의 단계 동안에 패널과 분리될 수 있다.

TFT 어레이를 전기적으로 테스트하기 위하여, 전기적 드라이빙 신호의 패턴이 인가되고, Photon Dynamics's voltage imaging system, (VIOS)와 같은 검출 수단이 신호의 패턴에 응답하지 않는 임의의 픽셀을 관측하면서 패널의 어레이 부분(102)에 걸쳐 스캔한다. 전기적 드라이빙 신호의 패턴이, IGD 회로(104) 또는 하나 이상의 게이트 쇼팅 바를 통해 어레이 부분(102)에 인가되고, 데이터 쇼팅 바 또는 개개의 데이터 라인을 통하여 데이터 라인에도 인가된다. "Array Test Using the Shorting Bar and High Frequency Clock Signal for the Inspection of TFT-LCD With Integrated Driver IC."이라는 명칭으로 M. Jun, et al의 미국 특허 번호 제7,714,589호에 더욱 자세히 기술된 바와 같이, 생성된 디스플레이 패턴은 결함을 검출하기 위한 예상된 디스플레이 패턴과 비교된다.

도 2는 패널 내에 복수의 N개의 시프트 레지스터(204-1부터 204-N(집합적이고 대안적으로 이하에서 시프트 레지스터(204)라고 함)를 포함하는 주기 회로(periodic circuit, 104)의 예시적인 실시예인 IGD를 나타낸다. 다음의 "IGD 회로", "IGD 회로 요소" 및 "시프트 레지스터"는 어레이 부분(102) 내의 해당 게이트 라인(114)에 대한 각각의 연결부를 포함하는 것으로 이해해야 할 것이다. 도 3A는 도 2의 IGD 회로(104)에 인가되는 복수의 입력 신호의 타이밍도를 나타낸다. 도 3B는 도 2의 IGD 회로(104)에 의해 생성되는 복수의 출력 신호의 타이밍도를 나타낸다. 도 2, 도 3A 및 도 3B를 참조하면, 각각의 시프트 레지스터(shift register, 204)는 서로 180도 위상 시프트된 클락 신호들(CK1(350), CK2(352))의 쌍 및 공급 전압(Vdd(354))을 수신한다. 신호(Vst(356))가 시프트 레지스터(204-1)의 입력단(EN-1)에 인가될 때, 시프트 레지스터(204-1)는 게이트 라인(114-1)(미도시)에 공급되는 것으로 보이는 출력 펄스(output pulse, 314-1)를 생성한다. 출력 펄스(314-1)는 클락 신호들(CK1 및 CK2)에 대해 동기화된다. 다시 말해, 신호(Vst)는 드라이빙 패텅의 시작을 인에이블시킨다. 시프트 레지스터(204-1)의 출력 펄스는 시프트 레지스터(204-2)로 인에이블 신호(EN-2)로서 수신되고, 결국, 그 출력 펄스(314-2)는 게이트 라인(114-2)(미도시)에 공급하며, 계속하여 시프트 레지스터(204-N)에 공급한다. 따라서, 출력 펄스(314)는 입력 클락 신호들(CK1 및 CK2)의 스트림에 상응하여, 시간 순차적으로 생성된다. 이는 "의도된 바와 같은" 작동의 일 예이다.

도 4A는 가령, VIOS 테스트 헤드에 의해 관측된, 패널의 IGD 회로(104) 결함과 관련된 라인 결함(line defect, 410)을 포함하는 어레이 부분(102)의 개략적이고 시뮬레이트된 전압 이미지(404)를 나타낸다. "라인-타입(line-type)" 결함(410)은 IGD 회로(104)의 관련된 시프트 레지스터(434) 내의 결함의 결과이고, 다른(즉, 결함 없는) 게이트 라인(114)과 실질적으로 상이한 전압 상태(voltage condition를 가진 N개의 게이트 라인(114) 중 하나의 결과로서 검출된다. 도 4B는 패널의 또 다른 타입의 IGD 회로(104) 결함과 관련된 "블록-타입(block-type)" 결함(420)을 포함하는 어레이 부분(102)의 개략적이고 시뮬레이트된 전압 이미지(406)를 나타낸다. 블록 결함(420)은 N개의 게이트 라인(114) 및 결함적인 시프트 레지스터(444)를 가진 게이트 라인 이후에 드라이빙되어야 하는 게이트 라인 중 하나와 관련된 결함적인 시프트 레지스터(444)의 결과이고, 이는 모두 결함 적인 게이트 라인 이전에 드라이빙된 정상 게이트 라인 전압과 실질적으로 상이한 전압 상태를 가진다. 시프트 레지스터들(434 및 444)은, 가령, 도 2에 도시된 시프트 레지스터들(204) 중 하나에 해당할 수 있다. 라인 결함(410) 및 블록 결함(420)은 도 1에 참조된 움직이는 VIOS 테스트 헤드(103)에 의해 부분(102) 위에 위치된다.

IGD 회로(104)내의 결함에 의해 숨겨질 수도 있는, 어레이 부분(102) 내의 결함은 종래의 쇼팅 바를 사용하여 게이트 라인을 드라이빙함에 의해 검출될 수 있는데, 이에 의해 IGD 회로가 회피되어서, 게이트 라인(114)을 드라이브할 수 있는 정상적인 전압 레벨을 제공한다.

상기 서술된 기술은 IGD 결함 검출에서 현저한 개선책을 가지나, 가령, IGD의 특정 결함 요소, 즉, 결함을 가진 시프트 레지스터 내의 결함 요소를 찾는 것, 과 관련하여 현저한 제한을 여전히 가지는데, 왜냐하면, IGD 결함은 정확한 성질(exact nature)에 의존하여, 매우 다양한 특징을 가질 수 있기 때문이다. 일부 IGD 결함은 결함의 패널 다운스트림의 전체 영역에서의 전압의 변화(증가 또는 감소)로 이어질 수 있는 반면, 다른 IGD 결함은 밴드에 제한되는 영역에 걸친 전압에서의 변화로 이어질 수 있다(즉, 전압은 어떤 게이트 지수(N) 아래에 대한 정상치까지 증가함). 다른 IGD 결함은 정상 전압보다 낮은(또는 높은) 전압을 가진 하나 이상의 고립된 라인에 의해 특징지어질 수 있다. 게다가, 일부 경우에는, 어레이 부분(102) 상의 IGD 결함의 영향이 미미해서 검출하기 어려울 수 있다.

본 발명의 일 실시예에 따르면, 새로운 IGD 결함 검출 방법은 IGD 영역 내의 구조의 직접적인 전압 이미지를 제공한다. 다시 말해, 일부 실시예에서, 새로운 IGD 결함 검출 방법은, 어레이 부분(102)(즉 간접적인 IGD 결함 검출)의 직접적인 전압 이미지로부터 IGD 결함을 추론하는 것과 달리, 주변 회로 부분으로부터 직접적으로 전압 이미지를 얻는다. 새로운 IGD 결함 검출 방법은 결함적인 IGD 회로 요소의 더욱 정확한 검출과 찾기를 제공함(가령, 이 방법은 어떤 시프트 레지스터가 결함적인지를 결정할 수 있도록 함)은 물론, 결함적인 시프트 레지스터내에서, 결함이 위치하는 곳을 결정할 수 있는 능력도 제공한다. 게다가, 새로운 IGD 결함 검출 방법은 어떤 시프트 레지스터의 많은 요소(가령, 약 10개 이상의 트랜지스터)가 결함적인지를 식별할 수 있다. 일 실시예에서, 주변 회로 부분은, 복수의 시프트 레지스터(204)와 어레이 부분(102) 사이에 배치된 복수의 인터페이스 연결부를 포함할 수 있다. 일 실시예에서, 복수의 인터페이스 연결부는 게이트 신호 라인(114)의 일부 및 시프트 레지스터들 사이의 신호 라인을 포함할 수 있는데, 이는 시프트 레지스터(204)와 어레이 부분(102) 사이에 배치될 수 있다.

도 5는 본 발명의 실시예에 따라, 패널이 복수의 신호 라인(150, 152, 154)을 사용하여 드라이브되는 동안, VIOS 테스트 헤드(503)을 사용하여 테스트되는 패널의 IGD 회로(104)의 개략적인 고수준 블록도를 나타낸다. 도 5에 나타난 특징은 도 1에 나타난 특징과 유사하다. 어떤 차이점은 이하에서 논의된다.

신호가 IGD 회로(104)에 인가되면, IGD 회로(104) 내에 포함된 전도성 요소가 전압을 받고, 이는 전기장이 IGD 회로의 영역 내의 디스플레이의 표면으로부터 발산되도록 야기한다. 이들 전기장은 IGD를 포함하는 패널의 주변 영역의 바로 위에 (적어도 일부) 위치된 VIOS 테스트 헤드(503)를 사용하여 이미지화 될 수 있는데, 이는 활성 영역 내의 픽셀이 LC 물질이 패널 내로 주입되기 전에 어떻게 테스트 되는지와 유사하다. 그러나, VIOS 테스트 헤드(503)는 복수의 신호를 패널에 연결하는 관련 하드웨어 및 프로브 접촉부를 간섭하지 않는 방식으로 위치된다.

IGD 회로의 직접적인 Voltage Iamging의 실행의 일 태양은, 패널의 표면에 걸쳐 움직이는 VIOS 테스트 헤더와 프로브 어셈블리간의 기계적 간섭을 방지할 수 있는 능력이다.

일 실시예에서, VIOS 테스트 헤드(503)는, 기계적인 프로브 어셈블리 및 복수의 신호를 패널에 연결시키기 위한 적용되는 관련 하드웨어(미도시)의 간섭없이, 패널 위의 기설정된 거리에서 공기의 쿠션 상에 VIOS 테스트 헤드(503)를 부유하도록 적용되는 적어도 하나의 공기 주입 블록(air injector block, 520)을 포함한다. 또한, 공기 주입 블록(520)은 물리적 영역의 일부이고(그러나, VIOS 테스트 헤드(503)의 이미징 영역은 아님), VIOS 테스트 헤드(503)의 영역은 이미지화되는 영역(가령, 이 경우에는 IGD 회로(104))을 초과할 수 있다는 것을 의미한다. 결국, 이는 IGD 회로(또는 등가적으로, 패널 활성 영역)로부터 최소한으로 분리되는 프로브 어셈블리의 하드웨어를 프로빙(probing)하는 것을 초래할 수 있고, 이는 기판 영역의 불충분한 사용으로 이어질 수 있다. 일 실시예에서, 공기 주입 블록(520)은, VIOS 테스트 헤드(503)의 다른 면(515)에 인접하거나 바로 인접한 검출 표면을 VIOS 테스트 헤드(503)에 제공하도록 적용된 VIOS 테스트 헤드(503)의 적어도 한 면을 따라 배치될 수 있다. 일 실시예에서, 공기 주입 블록(520)은 패널의 게이트 라인(114)에 실질적으로 평행하게 배향된 가로축(longitudinal axis, 517)을 따라 배향될 수 있다. 또한, VIOS 테스트 헤드(503) EH는 패널 플레이트는 회전되어서, VIOS 테스트 헤드에서 검출 변조기(detection modulator)에 의해 이미지화되는 유효 영역이, 패널의 모서리에서 전압 이미지의 획득을 간섭하는 공기 주입 블록(520)에 의해 야기되는 폐색 영역(occlusion area) 없이, 패널의 모서리를 향해 가장 멀리 확장되는 것을 보장할 수 있다.

일 실시예에서, 패널은, 기계적으로 프로브되고, 또한, 간섭하지 않고, 기계적인 프로브 어셈블리(그 자신의 프로브 핀을 포함함)가 복수의 접촉 패드(530)와 접촉할 때, 프로브 어셈블리에 연결되도록 하여 VIOS 테스트 헤드(503)의 움직임을 방해하지 않는 복수의 접촉 패드(530)를 포함할 수 있다. 예를 들어, 복수의 접촉 패드(530)는 IGD 회로(104)와 어레이 부분(102)로부터 떨어진 패널의 일측의 적어도 하나의 행에 배치될 수 있다. 일 실시예에서, 복수의 접촉 패드(530)는 데이터 라인(106)의 방향과 실질적으로 수직인 측의 어레이 부분(102) 외부의 주변에 배치될 수 있다. 즉, 접촉 패드(530)의 적어도 하나의 행의 가로축(540)이 데이터 레인(106)의 가로 방향에 실질적으로 수직이다. 일 실시예에서, 프로브 어셈블리는 VIOS 테스트 헤드(503)와 최소의 기계적 간섭이 되도록 적용될 수 있다. 예를 들어, 프로브 어셈블리는 작은 프로브 핀과 작은 프로브 핀 홀더를 사용할 수 있다.

일 실시예에서, VIOS 테스팅 동안에, IGD 회로(104)는, 정상 상태를 위해 사용되거나, 도 3A 및 도 3B에 참조된 "의도된 바와 같은" 작동을 위해 사용되는 패턴(들)을 사용하여 드라이브될 수 있다. 또 다른 실시예에서, VIOS 테스팅 동안에, IGD 회로(104)는 특정 타입의 결함을 강조하는데 사용되는 특별한 패턴을 사용하여 드라이브될 수 있다. 예를 들어, 주어진 시프트 레지스터내의 TFT의 채널에서의 쇼트는, TFT의 소스가 IGD 회로(104)를 드라이브하는 적어도 하나의 신호 라인(150, 152, 154 및/또는 156)를 사용하여 하이로 유지되면서, TFT의 게이트가 로우로 드라이브될 때 감지될 수 있다. 다른 패턴은 상이한 타입의 결함을 검출하도록 디자인될 수 있다.

도 6은 패널의 IGD 회로의 예시적인 시프트 레지스터의 개략적인 이미지(604)를 나타내는데, IGD 회로(104)의 구조가 어레이 부분(102)의 구조보다 일반적으로 더욱 복잡한 것을 나타내고 있다. 그러나, 도 2에서 나타난 바와 같이, IGD 회로(104)는, 게이트 라인의 정수배(1 또는 2와 같은 전형적인 정수)인 주기성을 가지고, 게이트 라인(114)에 수직 방향으로 주기적이다. 예를 들어, 짝수 인덱스된 시프트 레지스터(가령, 시프트 레지스터 204-2)에 대한 레이아웃 디자인 패턴이 홀수 인덱스된 시프트 레지스터(가령, 시프트 레지스터 204-1)와 비교하여, 게이트 라인(114)에 평행한 축을 따라 180도 뒤집혀진다면(flippped), 정수배는 2일 수 있다. 주변 회로 구조의, 시프트 레지스터(204)에 해당하는 주기적으로 배치된 단위 셀은 복잡하다. 그러므로, 어레이 부분(102)의 결함 검출을 위해 사용되는 것과 다른 알고리즘이 필요하다.

도 7은, 본 발명의 일 실시예에 따라, 활성 어레이 및 패널에 형성되고 주기적으로 배치된 복수의 단위 셀을 포함하는 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법의 개략적인 고수준 흐름도(700)를 나타낸다. 도 2 및 도 5를 참조하면, 패널 주변에 이러한 목적을 위해 실행되는 정렬 기준 마크에 의하여, VIOS 테스트 헤드(503)을 패널에 등록(registering, 710) 한 이후에, VIOS 테스트 헤드(503)는 IGD 영역 위로 위치된다(720). 복수의 신호는 패널에 인가되고, VIOS 테스트 헤드(503)는 인가된 신호에 기인한 IGD 영역의 전압 이미지를 획득할 수 있다. 전압 이미지는 IGD 영역의 기능성을 결정하는데 사용된다.

일부 실시예에서, 결과로 나온 등록 데이터 및 패널 상의 주기 회로의 위치와 관련된 레이아웃 정보(가령, 패널 상의 시프트 레지스터(204)의 위치)에 따라, 패널의 주변(가령, IGD 회로(104)) 내에 각각 주기적으로 배치된 복수의 단위 셀(가령, N개의 시프트 레지스터(204))와 관련된 전압 이미지 내의 관심 부분(regions of interest, ROI's)이 결정(730)될 수 있다. 일부 실시예에서, 패널 상의 주기 회로의 이격 주기(spatial period)에 따라, 레이아웃 정보나 전압 이미지로부터 결정되는 바와 같이, 전압 이미지의 관심 부분(ROI's)이 결정(730)된다. 결과로 나온 디스플레이 패턴이 형성될 수 있다. 결함은 결과로 나온 디스플레이 패턴과 예상 혹은 기준 디스플레이 패턴간의 차이에 따라 검출(740)되고, 더 나아가, 이하에 더 자세히 기술될 스레숄드(threshold) 레벨에 따라 검출된다.

IGD 회로 요소 ROI 내의 결함 블롭(defect blob)의 위치는 패널의 레이아웃 정보와의 비교에 기초하여 결함을 분류(750)하는데 사용될 수 있다. 이는 레이아웃 정보를 다양한 존(zone)으로 세분함에 의해 행해질 수 있는데, 시프트 레지스터(204)의 특징(가령, 트랜지스터나 트랜지스터의 그룹)에 해당하고, 결함적인 셀(시프트 레지스터)을 레이아웃 정보로 맵핑함에 의하여, 어느 존이 결함에 해당하는지 결정한다. 분류 정확도는 VIOS의 유효 레졸루션의 조절에 따라 증가한다.

도 8은 본 발명의 또 다른 실시예에 따라, 도 7에 나타난 방법 단계(730 및 740)의 개략적인 고수준 흐름도(800)를 나타낸다. 전압 이미지의 등록 및 획득 이후에, 제1 IGD 회로 요소 또는 단위 셀에 상응하는 ROI(가령, 등록 포인트에 가장 가까운 단위 셀)가 결정(810)될 수 있다. 제1 단위 셀 결정은, 등록 포인트에 대한 기설정된 시프트에 따라서, 또는 기준 포인트와 제1 요소를 포함하는 이미지의 일부와 기준 또는 "골든(golden)" 이미지(가령, 알려진 비결함적인 단위 셀 또는 시프트 레지스터 및 등록 마크의 저장된 전압 이미지)의 상관관계에 의하여 행해질 수 있다.

그 뒤에, 주기적으로 배치된 단위 셀(가령, 시프트 레지스터(204))의 주기성이 결정(820)될 수 있다. 주기성 결정은, 가령, 잇달아 고속 퓨리에 변환되는, 제1 IGD 회로 요소 또는 단위 셀에 상응하는 가령, ROI의 주기적으로 반복되는 단위 셀의 반복되는 방향(가령, 게이트 라인(114)의 가로축에 수직인 방향)을 따라 프로젝션(projection)을 수행함에 의해 행해질 수 있다. 단위 셀 또는 IGD 회로 요소간의 기설정된 피치(가령, 레이아웃 정보를 사용하여 결정됨)도 사용될 수 있다.

다음 단계에서, 제1 단위 셀 이후의 IGD 회로 요소 또는 단위 셀들(가령, 제2, 제3 및/또는 그 이후의 단위 셀)에 상응하는 ROIs가 결정(830)될 수 있다. 제1 이후의 ROIs의 결정은, 제1 단위 셀의 ROI 또는 골든 이미지와 이전 단계(820)에서 검출된 주기성에 따라서, IGD 회로의 ROI를 N개의 서브-ROIs로 슬라이싱함에 의해 행해질 수 있다.

IGD 회로에 대한 기준 ROI는 이후에 구성(840)될 수 있다. 이 기준 ROI는 골든 이미지에 따라 형성될 수 있거나, IGD 회로 요소 ROIs의 전부 또는 일부를 평균화(averaging)하여 구성될 수 있다. 이 기준은, 가령, 미디언 프로젝션 피크(median projection peak)(또는 밸리(valley)) 강도의 형태일 수 있다. 예를 들어, 기준 ROI는 임의의 주어진 단위 셀이나 IGD 회로 요소의 가까이 근접한(가령, 가장 가까운 이웃) 단위 셀 요소로부터 배타적으로 구성될 수 있다. 가까이 근접한 단위 셀 요소로부터 기준 ROI를 구성하는 것을 로컬 평균화(local averaging)라고 할 수 있고, 이는 장거리 변화의 영향을 최소로 하는데 사용될 수 있다. 대안적으로, 일 실시예에서, 복수의 단위 셀에 걸친 글로벌 평균화가 사용될 수 있다. 일 실시예에서, 아웃라이어(outlier) 단위 셀(가령, 절충된(compromised) 전압 이미지를 가진 결함적인 단위 셀)은 기준을 형성할 때 거부될 수 있다.

이처러 형성된 기준 ROI는 결함을 검출하기 위하여 복수의 단위 셀 각각 또는 IGD 회로 요소와 비교(850)(가령, 차감)될 수 있다. 하나의 예시로서, 각각의 프로젝션 피크 또는 밸이의 강도와 기준(가령, 이디언) 프로젝션 피크 강도를 비교할 수 있다. 센서 픽셀-바이-센서 픽셀 차감에 따라 비교가 행해질 수 있다. 이미지 데이터에서 노이즈 영향을 최소로 하기 위하여 로우 패스 필터링이 사용될 수 있다. 기준 또는 이웃과의 차이가 ROI의 임의의 주어진 픽셀에 대한 셀 내의 임의의 위치에서, 기설정된 스레숄드나 기설정된 스레숄드의 시리즈를 초과하는 셀은 결함적인 셀로 식별된다. 기설정된 스레숄드는 무명수(absolute number), 기준 ROI의 강도와 관련하여, 또는 기준 ROI를 구성하는 개개의 IGD ROIs - 후자의 접근법은 "적응형 스레숄딩(adaptive thresholding)"으로 불리움 - 간의 변화에 따라 설정될 수 있다. 다른 "스레숄딩" 접근법도 상정할 수 있다. 결함적인 픽셀은 블롭이라 불리는 연결된 요소로 그룹지어 진다. 결함 블롭들은 그들의 크기(가령, 연결된 센서 픽셀의 어떤 수보다 더 적게 형성된 블롭은 무시됨) 또는 다른 기준에 기초하여 무시될 수 있다.

도 9는 본 발명의 일 실시예에 따른 방법(900)의 개략적인 고수준 흐름도를 나타낸다. 방법(900)을 사용하여, FPD의 IGD 회로와 같은 주기 회로 내의 결함이 검출될 수 있다. 본 방법에 따라, 본원의 다른 곳에서 논의된, VIOS 테스트 헤드와 같은 전압 이미징 시스템은 주기 회로의 전압 이미지를 캡쳐하는데 사용되고, 이는, 적합하게 기능한다면, 주기 회로의 하나 이상의 노드가 알려진 전압 상태를 나타내도록 야기하도록 구성된 전기적 입력 신호로 구동된다. 본원에서 논의되는 다른 방법의 하나 이상의 태양은 본 방법(900)에서 사용될 수 있다.

전압 이미징 시스템은 주기 회로(910)과 정렬(또는 등록)될 수 있다. 예를 들어, 전압 이미징 시스템은 광학 피쳐 인식 제어 시스템(optical feature recognition control system)을 사용하여 정렬될 수 있다. 예를 들어, 광학 피쳐 인식 제어 시스템은 주기 회로의 물리적 피쳐를 메모리 내에 저장된 피쳐 패턴과 일치시키도록 구성될 수 있다. 예를 들어, 하나 이상의 정렬 기준 마크 또는 또 다른 패턴이 물리적 주기 회로의 일부로서 생성될 수 있다. 마크 또는 패턴의 표시는 메모리 내에 저장되고, 전압 이미징 시스템이 정렬되어서, 전압 이미지 시스템은 메모리 내의 마크 또는 패턴의 표시와 위치적으로 정렬되고 일치되는 물리적 마크 또는 패턴의 이미지를 생성한다.

대안적으로, 정렬 기준 마크나 다른 패턴이 광학 피쳐 인식 시스템의 뷰의 영역 내에 있도록 물리적으로 주기 회로가 위치된다. 그리고 나서, 마크 또는 패턴의 위치는 광학 피쳐 인식 시스템을 사용하여 높은 정확도로 등록된다. 전압 이미징 시스템과 광학 피쳐 인식 시스템간의 알려진 오프셋을 사용하여, 정렬 마크 또는 패턴과 전압 이미징 시스템에 의해 검사될 주기 회로의 제1 부분간의 오프셋이 결정된다. 오프셋에 기초하여, 전압 이미징 시스템은 주기 회로의 제1 부분 상에 위치된다.

그 밖의 정렬 메카니즘과 스킴이 추가적으로나 대안적으로 사용된다. 예를 들어, 사용자는 전압 이미징 시스템을 위치시키기 위한 정렬 정보를 나타내는 정보를 입력하거나, 정렬을 위해 위치시키는 것을 나타내는 정보가 메모리에 저장될 수 있다.

또한, 주기 회로의 이격 주기가 결정(920)된다. 예를 들어, 이격 주기는 전압 이미징 시스템을 사용하여 획득된 주기 회로의 하나 이상의 전압 이미지에 기초하여 결정될 수 있다. 하나 이상의 이미지는 프로세서에 의해 분석되어서, 주기 회로의 주기를 결정할 수 있다. 예를 들어, 고속 퓨리에 변환(FFT)이 전압 이미지의 데이터에 대해 수행되어서, 주기 회로의 이격 주기를, 결정된 이격 주기가 주기 회로의 반복된 단위 셀의 길이를 나타내는 방향으로 결정할 수 있다. 일부 실시예에서, 전압 이미지의 데이터는 주기 회로의 반복된 셀의 방향을 따르는 프로섹션을 포함한다.

주기 회로의 주기를 결정하는 그 밖의 방법이 추가적으로나 대안적으로 사용될 수 있다. 예를 들어, 사용자는 이격 주기를 나타내는 정보를 입력하거나, 이격 주기를 나타내는 정보가 메모리에 저장될 수 있다.

주기 회로의 주기는 복수의 관심 부분(ROI's)의 각각에 대한 치수를 결정하는데 사용될 수 있다. 예를 들어, 각각의 ROI의 길이나 ROI's의 피치는 주기 회로의 하나의 이격 주기와 동일하거나 일치할 수 있다. 일부 실시예에서, 각각의 ROI의 길이나 ROI's의 피치는 주기 회로의 이격 주기의 정수와 동일하거나 일치할 수 있다.

정보 및 정렬 정보의 길이 또는 피치에 기초하여, 각각의 ROI의 위치가 결정될 수 있다. ROI's의 위치가 결정되고 나면, 적어도 하나의 전압 이미지가 각각의 ROI에 대해 접속(930)한다. 일부 실시예에서, 주기 회로의 이격 주기를 결정하는데 사용되는 주기 회로의 하나 이상의 전압 이미지가 접속된다. 일부 실시예에서, ROI's에 대한 하나 이상의 전압 이미지는, 전압 이미징 시스템이 하나 이상의 새로운 전압 이미지를 획득하도록 함에 의하여 전압 이미징 시스템을 사용하여 획득된다.

또한, 본 방법은 기준 이미지에 접근(940)하는 단계를 포함한다. 예를 들어, 일부 실시예에서, 기준 이미지는 프로세서와 통신하여 메모리 내에 저장된다. 예를 들어, 전압 이미징 시스템을 사용하여, 주기 회로의 알려진 우수한 부분의 전압이미지가 캡쳐될 수 있고, 기준 이미지는 캡쳐된 전압 이미지에 기초하여 생성되어 메모리에 저장될 수 있다.

일부 실시예에서, 기준 이미지는 테스트되는 장치의 전압 이미지에 기초하여 생성될 수 있다. 예를 들어, ROI's의 전부 또는 일부의 전압 이미지는 평균화되어 기준 이미지를 생성할 수 있다. 대안적으로, 프로젝션의 평균 높이는 기준 이미지를 생성하는데 사용될 수 있다.

기준 이미지가 접속되면, 각각의 ROI의 전압 이미지가 기준 이미지와 비교(950)된다.

비교에 기초하여, 각각의 ROI는 작동적 또는 결함적으로 평가(960)될 수 있다. 예를 들어, ROI's의 전압 이미지가 기준 이미지와 스레숄드 이상으로 상이한 ROI's는 하나 이상의 결함을 포함하는 것으로 평가될 수 있다. 또한, ROI's의 전압 이미지가 기준 이미지와 스레숄드 이하로 상이한 ROI's는 작동적으로 평가될 수 있다.

도 10은 본 발명의 일부 실시예에 따른 시스템(1000)의 개략적인 고수준 개략도를 나타낸다. 시스템(1000)은 프로세서(processor, 1010), 전자 메모리(electronic memory, 1020), 전압 이미징 시스템(voltage imaging system, 1030), 프로브 어셈블리(probe assembly, 1040), 입력 장치(input device, 1050) 및 출력 장치(output device, 1060)를 포함한다.

프로세서(1010)는 각각의 메모리(1020), 전압 이미징 시스템(1030), 프로브 어셈블리(1040), 입력 장치(1050) 및 출력 장치(1060)와 전기적으로 통신한다. 프로세서(1010)는, 시스템(1000)이 본원에서 논의되는 방법 단계와 행동을 수행하도록 하기 위하여, 각각의 메모리(1020), 전압 이미징 시스템(1030), 프로브 어셈블리(1040), 입력 장치(1050) 및 출력 장치(1060)와 상호작용하도록 구성된다. 프로세서(1010)는 메모리(1020)에 저장된 명령어를 실행하도록 구성될 수 있고, 상기 명령어는 시스템(1000)이 본원에서 논의되는 방법 단계와 행동을 수행하도록 구성된다.

입력 장치(1050)는 프로세서(1010)와 정보를 통신하기 위하여, 사용자에 의해 사용되도록 구성된다. 예를 들어, 입력 장치(1050)는 키보드를 포함할 수 있다.

출력 장치(1060)는 프로세서(1010)로부터 정보를 수신하고, 수신된 정보를 사용자에게 통신하도록 구성된다. 예를 들어, 출력 장치(1060)는 디스플레이를 포함할 수 있다.

전자 메모리(1020)는, 프로세서(1010) 또는 시스템(1000)이 본원에서 논의되는 방법 및 행동을 수행하도록 실행되는 컴퓨터 판독 가능한 명령어를 저장할 수 있다. 또한, 전자 메모리(1020)는 본원 다른 곳에서 논의되는 다양한 메모리와 같은 기능을 위하여, 다른 정보를 저장할 수 있다.

전압 이미징 시스템(1030)은 본원에서 논의되는 다양한 전압 이미징 시스템에 의해 수행되는 방법 및 행동을 수행하도록 구성될 수 있다. 예를 들어, 전압 이미징 시스템(1030)은 VIOS 테스트 헤드를 포함할 수 있다.

프로브 어셈블리(1040)는 본원에서 논의되는 다양한 프로브 어셈블리에 의해 수행되는 방법 및 행동을 수행하도록 구성될 수 있다.

본 발명의 실시예에 따른, IGD 회로의 직접적인 Voltage Imaging의 도입으로, 어레이 부분(102)의 검사가 IGD 회로(104)를 회피하기 위해 쇼팅 바를 사용하여 전체적으로 행해질 수 있다. 그러므로, IGD 회로의 일부와 어레이 부분(102)의 일부를 모두 포함하여 검사되는 지역에 대해, 두 세트의 Voltage Image가 획득될 수 있다. 일 실시예에서, 두 세트의 Voltage Image는 의도된 바와 같은 IGD 회로(104)를 사용하여 전체-게이트 패턴으로 얻은 하나의 Voltage Image와 회피 패턴으로 얻은 또 다른 것이다. 이후의 이미지 프로세싱은, 패턴이 의도된(가령, IGD를 위한 전체 게이트 패턴, 활성 영역을 위한 회피 패턴) 영역에 상응하는 ROI에 배분될 수 있다.

본 발명의 실시예는, 이러한 데이터 드라이버가 생산중에 실행될 때, TFT 집적 데이터 드라이버 회로 내의 결함을 검출하는데 적용될 수 있다. 본 발명의 실시예는 전자-광학 트랜스듀셔 기반의 기술(Electro-Optical Transducer-based one) 이외의 전압 측정 기술이 사용될 수 있다. 이러한 대안적인 기술의 하나의 예는, 전자 빔에 패널 구조를 노출한 후에 생성되는 이차 전자에 의한 전압 측정이다.

본 발명의 실시예는 IGD 회로 내의 결함을 찾는데에 한정되지 않고, 어레이 부분(102) 외부의 패널의 주변 부분 내에 위치된 주기적으로 반복되는 복잡한 회로 구조 내의 결함을 찾는데도 적용될 수 있다는 것을 이해할 수 있다.

본 발명의 상기 실시예는 예시적이지 한정적이지 않다. 다양한 대안예와 등가예가 가능하다. 본 발명이 예시에 의하여, 집적 게이트 드라이빙 회로에 관하여 기술되었지만, 본 발명은 플랫 패널의 주변의 주기 회로의 유형에 의해 제한되지 않다는 것을 이해할 수 있다. 본 발명은 예시에 의하여 LCD 디스플레이와 OLED 디스플레이에 관하여 기술되었지만, 본 발명은 디스플레이 패널 기술의 유형에 의해 제한되지 않다는 것을 이해할 수 있다. 본 발명은 예시에 의하여 Voltage Imaging® optical system (VIOS)에 관하여 기술되었지만, 본 발명은 사용된 전압 이미징 기술의 유형에 의해 제한되지 않다는 것을 이해할 수 있다. 또한, 본 발명은 박막트랜지스터 어레이의 테스팅에 제한되지 않고, 플랫 패널 상의 그 밖의 회로, 마이크로일렉트로닉 회로, 회로 기판, 태양 패널, 반도체 회로등과 같이 장치를 테스팅하는데 사용될 수 있다. 그 밖의 추가, 차감 또는 수정은 본 개시물의 관점에서 이해되어야 하고, 개시물의 범위 내에 있다가 의도된다.

Claims (20)

1. 픽셀의 어레이와 상기 픽셀에 신호를 제공하도록 구성된 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법에 있어서, 상기 방법은,
   적어도 하나의 테스트 신호를 주변 회로에 인가하는 단계;
   주변 회로의 하나 이상의 전압 이미지를 획득하는 단계; 및
   획득된 전압 이미지에 기초하여 주변 회로의 결함을 검출하는 단계를 포함하는 플랫 패널 디스플레이를 테스팅하는 방법.
2. 제 1 항에 있어서, 상기 주변 회로는 주기적으로 배치된 복수의 단위 셀을 포함하고, 각각의 전압 이미지는 단위 셀 중 하나인 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
3. 제 2 항에 있어서, 주기적으로 배치된 단위 셀의 주기를 결정하는 단계를 더 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
4. 제 3 항에 있어서, 상기 주기는 하나 이상의 전압 이미지에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
5. 제 4 항에 있어서, 상기 주기는 하나 이상의 전압 이미지의 고속 퓨리에 변환에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
6. 제 2 항에 있어서, 각각의 전압 이미지를 레퍼런스와 비교하는 단계를 포함하되, 결함을 검출하는 단계는 하나 이상의 전압 이미지와 레퍼런스간의 차이를 검출하는 단계를 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
7. 제 6 항에 있어서, 상기 레퍼런스를 결정하는 단계를 더 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
8. 제 7 항에 있어서, 상기 레퍼런스는 전압 이미지에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
9. 제 8 항에 있어서, 상기 레퍼런스는 전압 이미지의 평균에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
10. 제 1 항에 있어서, 주변 회로는,
    복수의 시프트 레지스터; 및
    복수의 시프트 레지스터와 픽셀의 어레이 사이에 위치되는 복수의 인터페이스 연결부를 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하는 방법.
11. 픽셀의 어레이와 상기 픽셀에 신호를 제공하도록 구성된 주변 회로를 포함하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템에 있어서, 상기 시스템은,
    적어도 하나의 테스트 신호를 주변 회로에 인가하도록 구성된 프로브 어셈블리;
    상기 주변 회로의 하나 이상의 전압 이미지를 획득하도록 구성된 전압 이미징 시스템; 및
    획득된 전압 이미지에 기초하여 주변 회로의 결함을 검출하도록 구성된 프로세서를 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
12. 제 11 항에 있어서, 상기 주변 회로는 주기적으로 배치된 복수의 단위 셀을 포함하고, 각각의 전압 이미지는 단위 셀 중 하나인 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
13. 제 12 항에 있어서, 상기 프로세서는 주기적으로 배치된 단위 셀의 주기를 결정하도록 더욱 구성되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
14. 제 13 항에 있어서, 상기 주기는 하나 이상의 전압 이미지에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
15. 제 14 항에 있어서, 상기 주기는 하나 이상의 전압 이미지의 고속 퓨리에 변환에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
16. 제 12 항에 있어서, 상기 프로세서는 각각의 전압 이미지를 레퍼런스와 비교하도록 더욱 구성되고, 결함을 검출하는 것은 하나 이상의 전압 이미지와 레퍼런스간의 차이를 검출하는 것를 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
17. 제 16 항에 있어서, 상기 프로세서는 레퍼런스를 결정하도록 더욱 구성되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
18. 제 17 항에 있어서, 상기 레퍼런스는 전압 이미지에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
19. 제 18 항에 있어서, 상기 레퍼런스는 전압 이미지의 평균에 기초하여 결정되는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.
20. 제 11 항에 있어서, 주변 회로는,
    복수의 시프트 레지스터; 및
    복수의 시프트 레지스터와 픽셀의 어레이 사이에 위치되는 복수의 인터페이스 연결부를 포함하는 것을 특징으로 하는 플랫 패널 디스플레이를 테스팅하도록 구성된 시스템.

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