KR20080080487A - 집적된 드라이버 집적회로를 포함하는 박막 트랜지스터액정표시장치의 검사를 위한 쇼팅 바 및 고 주파수 클록신호를 이용하는 어레이 시험 - Google Patents

집적된 드라이버 집적회로를 포함하는 박막 트랜지스터액정표시장치의 검사를 위한 쇼팅 바 및 고 주파수 클록신호를 이용하는 어레이 시험 Download PDF

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Abstract

본 발명에 의하면, 제1 쇼팅 바(6081)가 집적된 게이트 드라이버 회로를 포함하는 TFT 어레이(402)의 데이터 라인(606)을 구동한다. 다른 일단의 쇼팅 바들(450)은 상기 게이트 드라이버 회로(404)의 대응 단자들을 구동한다. 상기 쇼팅 바들에 인가된 구동 신호들(Vdd, Vst, CK1 등)에 의해 모든 픽셀이 충전된 후, 픽셀 전압이 측정된다. 게이트 전압들이 상기 일단의 쇼팅 바들을 거쳐 게이트 드라이버 집적회로(IC)에 의해 게이트 라인들에 점진적으로 인가되고, 상기 일단의 쇼팅 바들은 하나 또는 그 이상의 패턴 발생기로부터 수신된 클록 신호들에 의해 구동된다. 상기 제1 쇼팅 바에 의해 함께 접속되는 데이터 라인들에는 전압이 동시에 인가된다. 상기 전압의 인가는, 이후 기대 디스플레이 패턴과 비교되는 디스플레이 패턴을 발생시킨다. 결과 디스플레이 패턴 및 상기 기대 디스플레이 패턴을 비교함으로써, 가능한 결함이 검출된다.
플랫 패널 디스플레이, 쇼팅 바, 신호 라인, 드라이버 라인, 게이트 드라이 버 회로.

Description

집적된 드라이버 집적회로를 포함하는 박막 트랜지스터 액정표시장치의 검사를 위한 쇼팅 바 및 고 주파수 클록 신호를 이용하는 어레이 시험{ARRAY TEST USING THE SHORTING BAR AND HIGH FREQUENCY CLOCK SIGNAL FOR THE INSPECTION OF TFT-LCD WITH INTEGRATED DRIVER IC}
[관련 출원의 상호 참조]
본 출원은, 2005년 11월 15일자로 출원된 "집적된 드라이버 집적회로를 포함하는 박막 트랜지스터 액정표시장치의 검사를 위한 쇼팅 바 및 고 주파수 클록 신호를 이용하는 어레이 시험(Array Test Using The Shorting Bar And High Frequency Clock Signal For The Inspection Of TFT-LCD With Integrated Driver IC)"이라는 명칭의 미국 가출원 제60/737,090호와 관련되고, 상기 가출원을 35 USC 119(e)에 기초한 우선권 주장의 기초로 하며, 상기 가출원의 내용은 참조에 의해 그 전체가 본 명세서에 편입된다.
본 출원은 일반적으로 박막 트랜지스터(thin film transistor; TFT) 어레이의 검사에 관한 것이고, 보다 구체적으로는, 집적회로(integrated circuit; IC) 드라이버를 포함하는 TFT 어레이의 검사에 관한 것이다.
완성된 액정 플랫 패널에 있어서, 액정(liquid crystal; LC) 물질의 얇은 층은 두 장의 유리 시트 사이에 배치된다. 하나의 유리 시트 상에, 전극의 2차원 어레이가 패턴화되었다. 각각의 전극은 100 미크론 단위의 크기를 가질 수 있고, 패널의 가장자리를 따라서 위치된 멀티플렉싱 트랜지스터를 거쳐 당해 전극에 인가되는 고유 전압을 가질 수 있다. 완성된 제품에 있어서, 각각의 개별 전극에 의해 생성된 전기장은 상기 LC 물질로 연결되고, 픽셀화된 영역 내의 투과광의 양을 변화시킨다. 이러한 효과는 2차원 어레이의 전체에 걸쳐 통합하여 발생될 때 플랫 패널 상에 가시적인 이미지를 생성한다.
LCD 패널과 관련된 제조 비용의 많은 부분은, LC 물질이 상측 및 하측 유리판 사이에 주입될 때 발생한다. 그러므로, 이 제조 단계 이전에 이미지 품질의 문제를 식별하고 교정하는 것이 중요하다. 액정(LC) 물질의 증착 이전에 LCD 패널을 검사하는 경우의 문제는, LC 물질이 없으면 검사에 이용될 수 있는 가시적인 이미지가 존재하지 않는다는 점이다. LC 물질의 증착 이전에, 주어진 픽셀에 존재하는 유일한 신호는, 당해 픽셀이 외부의 전기 공급원에 의해 구동되는 경우 당해 픽셀 상의 전압에 의해 발생되는 전기장이다. 그러한 패널 어레이를 시험하는 수단은 일반적으로 픽셀의 전기적 특성(예를 들면, 상기 트랜지스터 게이트 또는 데이터 라인 상의 구동 전압을 변경하는 함수로서의 전기장 또는 픽셀 전압)을 이용한다. 포톤 다이나믹스(Photon Dynamics) 사에 의해 안출된 어레이 시험기는, 예를 들면, 미국 특허 제4,983,911호에 기재된 VIOS(voltage image optical system)를 이용한다. 어플라이드 코마츠(Applied Komatsu) 사에 의해 판매된 어레이 시험기는, 결함을 검출하기 위해 전자빔 및 이미징 시스템을 이용한다. 이러한 모든 어레이 시험 기계들은, 각각의 검출 방법론과 관련하여 샘플을 전기적으로 구동시키기 위한 수단을 요구한다.
헨리(Henley) 등에 의해 공개되고 참조에 의해 그 전체가 본 명세서에 편입된 미국 특허 제5,081,687호는 어레이 시험 방법을 설명하는데, 상기 방법에 따라 소정 패턴의 전기적 구동 신호들이 피시험 패널에 인가된다. 도 1을 참조하면, 일반적인 능동 매트릭스 LCD 패널 세그먼트 10은 픽셀 12의 어레이를 포함하는 것으로 도시되어 있다. 각각의 픽셀 12는 적합한 구동 라인 14 및 게이트 라인 16을 동시에 어드레싱함으로써 활성화된다. 구동 소자 18은 각각의 픽셀과 관련된다. 상기 구동 라인 14, 게이트 라인 16, 픽셀 12 및 픽셀 구동 소자 18은 리소그라피(lithography) 또는 다른 처리에 의해 깨끗한 유리 기판 상에 증착된다. 홀수 번호의 게이트 라인들은 쇼팅 바(shorting bar) 30을 거쳐 동시에 어드레싱될 수 있는데, 상기 쇼팅 바 30은 게이트 라인 16을 하나 걸러 하나씩 연결한다. 짝수 번호의 게이트 라인들은 제2 쇼팅 바(도시되지 않음)에 의해 어드레싱될 수 있다. 유사하게, 홀수 번호의 데이터 라인들이, 데이터 라인 14를 하나 걸러 하나씩 연결하는 쇼팅 바 28을 거쳐 어드레싱될 수 있다. 짝수 번호의 데이터 라인들은 제2 쇼팅 바(도시되지 않음)에 의해 어드레싱될 수 있다. 픽셀에 결함이 있을 수 있는지 여부를 결정하기 위해서, 다른 구동 패턴들이 상기 게이트 및 데이터 라인들에 적용될 수 있다.
일반적으로, 최종 디스플레이 패널의 전기 구동 회로는 패널의 제조 및 조립 중에 그 최종 형태(예를 들면, 컴퓨터 모니터, 핸드폰 디스플레이, 텔레비전 등) 내로 삽입된다. 도 2는 일군의 커넥터 204를 이용하여 인쇄 회로 기판(printed circuit board) 204와 전기적으로 통신하는 패널 200을 도시한다. 도 2의 패널 200은 도 1에 도시된 회로를 포함하는 것으로 가정한다. 게이트 드라이버 집적회로(IC)(도시되지 않음)가, 픽셀 게이트 라인을 구동하기 위해 패널 200과 전기적으로 접속하게 되는 인쇄 회로 기판 204 상에 탑재된다.
그러나 최근, 비정질 실리콘 물질 및 관련 처리와 설계의 이용이 증가함에 따라, 간략화된 도 3에 도시된 바와 같이, 집적회로(IC) 게이트 드라이버가 패널 상에 탑재되고 있다. 예를 들면, SID Digest 05호, 939 페이지에 수록된 김(Kim) 등의 "고 분해능 집적 비정질 실리콘 로우 드라이버(High-Resolution Integrated a-Si Row Drivers)"라는 명칭의 논문, 및 SID Digest 05호, 950 페이지에 수록된 레브룬(Lebrun) 등의 "소형 디스플레이를 위한 비정질 실리콘 TFT를 포함하는 집적 드라이버의 설계, 그 기초 개념(Design of Integrated Drivers with Amorphous Silicon TFTs for Small Displays, Basic Concepts)"이라는 논문을 참조할 수 있다.
본 발명에 의하면, 제1 쇼팅 바가 집적 게이트 드라이버 회로를 포함하는 TFT 어레이의 데이터 라인을 구동한다. 다른 일단(一團)의 쇼팅 바들은 상기 게이트 드라이버 회로의 대응 단자들을 구동한다. 상기 쇼팅 바들에 인가된 구동 신호들에 의해 모든 픽셀이 충전된 후, 픽셀 전압이 측정된다. 게이트 전압들이 상기 일단의 쇼팅 바들을 거쳐 게이트 드라이버 집적회로(IC)에 의해 게이트 라인들에 점진적으로 인가되는데, 상기 일단의 쇼팅 바들은 하나 또는 그 이상의 패턴 발생기로부터 수신된 클록 신호들에 의해 구동된다. 상기 제1 쇼팅 바에 의해 함께 접속되는 데이터 라인들에는 전압이 동시에 인가된다. 상기 전압의 인가는, 이후 기대 디스플레이 패턴과 비교되는 디스플레이 패턴을 발생시킨다. 결과 디스플레이 패턴 및 상기 기대 디스플레이 패턴을 비교함으로써, 가능한 결함이 검출된다.
도 1은, 종래 기술에서 알려진 바와 같은, 일반적인 능동 매트릭스 LCD 패널세그먼트를 도시한다.
도 2는, 종래 기술에서 알려진 바와 같은, 집적회로 게이트 드라이버를 포함하는 인쇄 회로 기판과 전기적으로 접속한, 부분적으로 조립된 패널을 도시한다.
도 3은, 패널 상에 형성된 픽셀의 게이트 라인들을 구동하는 집적회로를 포함하는, 부분적으로 조립된 패널을 도시한다.
도 4A는, TFT 패널 상에 집적된 게이트 드라이버 IC 내에 배치된 일군의 시프트 레지스터를 도시한다.
도 4B는, 도 4A의 상기 게이트 드라이버 회로에 인가된 다수의 입력 신호들 의 타이밍 도이다.
도 4C는, 도 4A의 상기 게이트 드라이버 회로에 의해 발생된 다수의 출력 신호들의 타이밍 도이다.
도 5는, 본 발명의 일 실시예에 의한, 일군의 쇼팅 바들을 이용하여 시험되는 플랫 패널의 간략화된 상면 블록도이다.
도 6은, 도 5의 상기 플랫 패널의 시험에 있어서 이용된 다양한 신호들의 예시적인 타이밍 도이다.
도 7A는, 다른 예시적인 게이트 드라이버 IC의 상기 다수의 입력 신호들을 보여주는 표이다.
도 7B는, 도 5A에 도시된 입력 신호들의 예시적인 타이밍 도이다.
도 8은, 본 발명의 쇼팅 바들을 구동하는 신호들을 발생시키는데 이용된 다수의 예시적인 회로 블록들을 도시한다.
본 발명에 의하면, 집적된 게이트 드라이버 회로를 포함하는 TFT 어레이, 예를 들면, 상기 집적회로가 형성된 기판을 포함하는 TFT 어레이의 데이터 라인을 제1 쇼팅 바가 구동한다. 다른 일단의 쇼팅 바들은 상기 게이트 드라이버 회로의 대응 단자들을 구동한다. 구동 신호에 의해 픽셀이 충전된 후 픽셀 전압이 측정된다. 게이트 전압들이 상기 일단의 쇼팅 바들을 거쳐 상기 게이트 드라이버 IC에 의해 게이트 라인들에 점진적으로 인가되고, 상기 일단의 쇼팅 바들은 하나 또는 그 이상의 패턴 발생기로부터 수신된 클록 신호들에 의해 구동된다. 상기 제1 쇼팅 바에 의해 함께 접속되는 데이터 라인들에는 전압이 동시에 인가된다. 본 발명은, 상기 게이트 드라이버 IC를 위한 고 주파수 및 상기 데이터 라인을 위한 저 주파수를 갖는 임의의 파형을 발생시킨다. 소정의 실시예에서는, 제1군의 쇼팅 바들이 상기 데이터 라인들에 신호를 공급하기 위해 이용될 수 있고, 제2군의 쇼팅 바들이 상기 게이트 라인들에 신호를 공급하기 위해 이용될 수 있다.
도 4A는 일군의 시프트 레지스터들 4061,...406N(이하, 집합적으로 그리고 선택적으로 406이라고도 함)을 포함하는 것으로 도시된 게이트 드라이버 IC 404를 도시하며, 각각의 상기 시프트 레지스터는 180도의 위상 차를 갖는 한 쌍의 클록 신호와 인에이블 신호 Vst를 수신한다. 각각의 레지스터 406은 그것과 관련된 인에이블 신호 Vst가 활성화(assert)될 때, 펄스를 출력한다. 도 4B는 상기 게이트 드라이버 IC 404에 인가된 신호들의 타이밍 도이고, 도 4C는 게이트 드라이버 IC 404에 의해 발생된 신호들의 타이밍 도이다. 이들 타이밍 도로부터 알 수 있듯이, 시프트 레지스터 4061의 입력 단자에 인가된 신호 Vst가 로우(low)에서 하이(high)로 천이할 때, 시프트 레지스터 406이 클록 신호 CK1 및 CK2에 대해 동기화하여 출력 펄스를 발생시키며, 상기 출력 펄스는 게이트 4141(도시되지 않음)에 공급되는 것으로 도시되어 있다. 다시 말해, 신호 Vst는 구동 패턴의 개시를 가능하게 한다. 시프트 레지스터 4061의 출력 펄스는 시프트 레지스터 4062로의 인에이블 신호 로서 이용되며, 상기 시프트 레지스터 4062는 그 출력 신호를 게이트 4142(도시되지 않음) 등에 공급한다. 따라서, 출력 펄스들 414는 입력 클록 신호 CK1 및 CK2의 스트림에 대응하여 계단식으로 발생된다. 본 발명에 의하면, 제1 쇼팅 바 450은 클록 신호 CK1을 시프트 레지스터들 406에 공급하기 위해 이용되고, 제2 쇼팅 바 452는 클록 신호 CK2를 시프트 레지스터들 406에 공급하기 위해 이용되며, 제3 쇼팅 바 454는 전압 Vdd를 공급하기 위해 이용된다. 2상(two-phase) 클록 설계, 즉, 180도의 위상차를 갖는 한 쌍의 상보적인 클록 신호들은, 클록 피드-쓰루 및 높은 기생 커패시턴스로부터의 신호 왜곡이, 상대 클록에 의해 보상될 수 있도록 한다.
TFT 어레이를 전기적으로 시험하기 위해, 소정 패턴의 전기 구동 신호들이 인가되고, 포톤 다이나믹스의 VIOS(voltage imaging system)과 같은 검출 수단이 상기 픽셀 상에서 주사하여 광학적으로 또는 전기적으로 상기 소정 패턴의 신호들에 응답하지 않는 픽셀을 관찰한다. 상기 소정 패턴의 전기 구동 신호들은 상기한 바와 같이 IC 게이트 드라이버에 인가되고, 또한 데이터 쇼팅 바를 통해 데이터 라인에 또는 개별 데이터 라인에 인가된다. 상기 발생된 디스플레이 패턴은 결함을 검출하기 위해 기대 디스플레이 패턴과 비교된다.
도 5는 패널 400의 고도로 단순화된 상면도이다. 도시된 바와 같이, 패널 400은 부분적으로 픽셀 어레이 402 및 게이트 드라이버 IC 404를 포함한다. 게이트 드라이버 IC 404는 도 4A에 도시된 바와 같이 일군의 시프트 레지스터를 포함한다. 도 5의 예시에서, IC 게이트 드라이버 404는 세 가지의 입력 신호들, 즉, 신 호 Vst, CLK1, CLK2와 공급 전압 Vdd를 요구한다. 신호 CLK1 및 CLK2는 각각 쇼팅 바 450 및 452에 의해 구동된다. 전압 Vdd는 쇼팅 바 454를 이용하여 공급된다.
데이터 라인들은 쇼팅 바 6081 및 6082를 통해 구동된다. 상기 데이터 라인들은 일단의 "홀수" 라인과 "짝수" 라인으로 구분되고, 이들은 각각 쇼팅 바 6081 및 6082를 거쳐 접속되어, 패드 DO("홀수 데이터(data odd)") 및 DE("짝수 데이터(data even)")와 접촉한다. 본 발명의 시험 방법에 의하면, 동일한 쇼팅 바로 함께 접속되는 픽셀들은 동시에 작동(turn-on)된다. 도 6은 도 5에 도시된 다양한 신호들의 예시적인 타이밍 도이다. 도 6에 도시된 바와 같이, 상기 데이터 라인들("짝수 데이터" 및 "홀수 데이터")은 일반적으로 상기 게이트 라인들("CK1" 및 "CK2")에 비해 낮은 주파수에서 구동된다.
각각의 플랫 패널 제조자는 IC 게이트 드라이버들을 서로 다르게 설계하고, 서로 다른 입력 신호 정의를 가질 수 있는 것은 물론 필요한 입력 신호들의 수를 서로 다르게 할 수도 있다. 도 7A는, 열 개의 입력 단자를 포함하고, 따라서 구동을 위해 열 가지의 입력 신호들을 요구하는 게이트 드라이버 IC(도시되지 않음)의 다른 예를 도시하는 표이다. 도 7B는, 도 6A에 도시된 표에 대응하는 입력 신호들의 타이밍 도의 예시를 나타낸다. 본 발명에 의하면, 신호 Reset, CLK1, CLK2, CLK3, CLK4 및 Vgl을 공급하는 쇼팅 바들은, 각각의 쇼팅 바가 상기 게이트 드라이버 IC의 상기 열 개의 입력 단자들의 서로 다른 단자에 신호를 공급하도록 이용된다. 세 개의 다른 쇼팅 바가 트랜지스터들에 구동 전압 Vdd, Vdd1 및 Vdd2를 공급 한다.
집적된 게이트 드라이버 회로를 포함하는 TET 어레이를 시험하기 위한 시스템 구성의 일례가 도 8에 도시되어 있다. 패턴 발생기 802가 임의의 파형을 발생시키고, 전압 증폭기 804가 상기 발생된 파형을 증폭시킨다. 멀티플렉서 806은, IC 게이트 드라이버 및 데이터 라인 쇼팅 바로 요구된 신호들을 시험 및 전달하기 위해 패널을 선택한다. 상기 게이트 드라이버 IC는, 일 실시예에서 60Hz 또는 75Hz의 주파수에서 동작하도록 설계될 수 있다. XGA 분해능 패널에 대해 구동하는 60Hz의 클록 신호의 일반적인 펄스폭은 20㎲이다. 안전성 인자를 위한 설계 파라미터가 2라면, 상기 펄스폭은 상기 게이트 드라이버 IC를 구동하기 위해 10㎲보다 커야한다. 도 6에 도시된 예시에서, 상기 클록 펄스의 폭은 16㎲인데, 이는 XGA에 대해 구동하는 60Hz의 일반적인 펄스폭보다 작다. 그러나, 이는 상기 픽셀들을 적절히 작동시킬 수 있다. 본 발명은, 기존의 TFT 어레이 및 게이트 드라이버 IC가 구현된 TFT 어레이의 양쪽 모두의 TFT 타입을 동일한 시스템으로 시험하기 위해 이용될 수 있다.
본 발명의 상시 실시예들은 설명을 위한 것이고 제한적인 것이 아니다. 다양한 대안 및 등가물이 가능하다. 본 발명은 플랫 패널 디스플레이의 타입에 의해 제한되지 않고, 또한 플랫 패널과 함께 집적된 게이트 드라이버 회로의 타입에 의해 제한되지도 않는다. 본 발명은 집적된 게이트 드라이버 회로의 입력 신호의 수에 의해 제한되지 않는다. 다른 추가, 삭제 또는 변형이 본 개시의 관점에서 자명하며 첨부된 청구항들의 범위 내에 포함된다.

Claims (8)

  1. 복수의 제1 구동 라인(drive line) 및 복수의 제2 구동 라인을 포함하는 플랫 패널 디스플레이를 시험하는 방법에 있어서,
    상기 복수의 제1 구동 라인에 제1 쇼팅 바(shorting bar)를 연결하는 단계;
    상기 복수의 제2 구동 라인에 복수의 제2 쇼팅 바를 연결하는 단계;
    상기 제1 쇼팅 바에 제1 시험 신호를 인가하는 단계;
    상기 복수의 제2 쇼팅 바에 복수의 제2 시험 신호를 인가하여, 제1 결과 디스플레이 패턴을 발생시키는 단계; 및
    상기 제1 결과 디스플레이 패턴과 기대(expected) 디스플레이 패턴 사이의 차이를 검출하는 단계를 포함하는 시험 방법.
  2. 제1항에 있어서,
    상기 기대 디스플레이 패턴은 기대 이미지 데이터를 포함하되,
    상기 시험 방법은,
    상기 제1 결과 디스플레이 패턴의 일부분을 이미징하여, 감지된(sensed) 이미지 데이터를 발생시키는 단계; 및
    상기 기대 이미지 데이터와 상기 감지된 이미지 데이터를 비교하여, 상기 기대 이미지 데이터와 상기 감지된 이미지 데이터 사이의 차이를 검출하는 단계를 더 포함하는 시험 방법.
  3. 플랫 패널 디스플레이 - 상기 패널은, 복수의 제1 신호 라인과 복수의 제2 신호 라인을 포함함 - 를 시험하는 장치에 있어서,
    상기 복수의 제1 구동 라인에 연결된 제1 쇼팅 바;
    상기 복수의 제2 구동 라인에 연결된 복수의 제2 쇼팅 바;
    상기 제1 쇼팅 바와 상기 복수의 제2 쇼팅 바에 신호를 공급하여, 결과 디스플레이 패턴을 발생시키는 제어 회로;
    상기 결과 디스플레이 패턴을 이미징하여, 감지된 이미지 데이터를 발생시키는 수단; 및
    상기 제1 결과 디스플레이 패턴과 기대 디스플레이 패턴 사이의 차이를 검출하는 수단을 포함하는 시험 장치.
  4. 제3항에 있어서,
    상기 기대 디스플레이 패턴은 기대 이미지 데이터를 포함하되,
    상기 시험 장치는,
    상기 제1 결과 디스플레이 패턴의 일부분을 이미징하여, 감지된 이미지 데이터를 발생시키는 수단; 및
    상기 기대 이미지 데이터와 상기 감지된 이미지 데이터를 비교하여, 상기 기대 이미지 데이터와 상기 감지된 이미지 데이터 사이의 차이를 검출하는 수단을 더 포함하는 시험 장치.
  5. 복수의 제1 구동 라인 및 복수의 제2 구동 라인을 포함하는 플랫 패널 디스플레이를 시험하는 방법에 있어서,
    상기 복수의 제1 구동 라인에 복수의 제1 쇼팅 바를 연결하는 단계;
    상기 복수의 제2 구동 라인에 복수의 제2 쇼팅 바를 연결하는 단계;
    상기 복수의 제1 쇼팅 바에 복수의 제1 신호를 인가하는 단계;
    상기 복수의 제2 쇼팅 바에 복수의 제2 신호를 인가하여, 제1 결과 디스플레이 패턴을 발생시키는 단계; 및
    상기 제1 결과 디스플레이 패턴과 기대 디스플레이 패턴 사이의 차이를 검출하는 단계를 포함하는 시험 방법.
  6. 제5항에 있어서,
    상기 기대 디스플레이 패턴은 기대 이미지 데이터를 포함하되,
    상기 시험 방법은,
    상기 제1 결과 디스플레이 패턴의 일부분을 이미징하여, 감지된 이미지 데이 터를 발생시키는 단계; 및
    상기 기대 이미지 데이터와 상기 감지된 이미지 데이터를 비교하여, 상기 기대 이미지 데이터와 상기 감지된 이미지 데이터 사이의 차이를 검출하는 단계를 더 포함하는 시험 방법.
  7. 플랫 패널 디스플레이 - 상기 패널은, 복수의 제1 신호 라인과 복수의 제2 신호 라인을 포함함 - 를 시험하는 장치에 있어서,
    상기 복수의 제1 구동 라인에 연결된 복수의 제1 쇼팅 바;
    상기 복수의 제2 구동 라인에 연결된 복수의 제2 쇼팅 바;
    상기 복수의 제1 및 제2 쇼팅 바에 신호를 공급하여, 결과 디스플레이 패턴을 발생시키는 제어 회로;
    상기 결과 디스플레이 패턴을 이미징하여, 감지된 이미지 데이터를 발생시키는 수단; 및
    상기 제1 결과 디스플레이 패턴과 기대 디스플레이 패턴 사이의 차이를 검출하는 수단을 포함하는 시험 장치.
  8. 제7항에 있어서,
    상기 기대 디스플레이 패턴은 기대 이미지 데이터를 포함하되,
    상기 시험 장치는,
    상기 제1 결과 디스플레이 패턴의 일부분을 이미징하여, 감지된 이미지 데이터를 발생시키는 수단; 및
    상기 기대 이미지 데이터와 상기 감지된 이미지 데이터를 비교하여, 상기 기대 이미지 데이터와 상기 감지된 이미지 데이터 사이의 차이를 검출하는 수단을 더 포함하는 시험 장치.
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