KR20150013695A - 세라믹 다층 커패시터 - Google Patents
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Abstract
본 발명은 세라믹 다층 커패시터(1)에 관한 것으로, 세라믹 다층 커패시터는 층 스택 방향(S)을 따라 하나의 스택이 되도록 배치된 세라믹 층들(3) 및 세라믹 층들(3) 사이에 배치된 제1 및 제2 전극층들(41, 42)을 포함한다. 다층 커패시터(1)는 기본 몸체(2)의 제1 측면(61)에 배치되어 제1 전극층들(41)과 전기 전도 연결된 제1 외부 콘택(51) 및 제1 측면(61)에 대향된 기본 몸체(2)의 제2 측면(62)에 배치되어 제2 전극층들(42)과 전기 전도 연결된 제2 외부 콘택(52)을 더 포함한다. 기본 몸체(2)는 층 스택 방향(S)을 따라 폭(B)을 가지고, 제1 측면(61)에 대해 수직으로 높이(H)를 가지고, 높이(H)에 대해 수직이고 층 스택 방향(S)에 대해 수직으로 길이(L)를 가지며, 폭(B) 대 높이(H)의 비율을 위해 B/H ≥ 0.2인 관계식이 적용된다.
Description
세라믹 다층 커패시터가 제공되고, 바람직하게는 고성능 응용물을 위해 적합한 세라믹 다층 커패시터가 제공된다. 다층 커패시터는 예컨대 필터 부재로서 AC/DC 컨버터 또는 DC/DC 컨버터에 사용될 수 있다.
문헌 WO 2011/085932 A1에는 가열 부재 및 커패시터 영역을 포함하고, 이때 커패시터 영역은 유전체 층들 및 유전체층들 사이에 배치된 내부 전극들을 구비하며, 가열 부재와 커패시터 영역은 열 전도적으로 서로 연결되는 커패시터가 설명되어 있다.
적어도 일부 실시예들에서 해결하려는 과제는, 공지된 다층 커패시터에 비하여 개선된 특성을 갖는, 예컨대 매우 낮은 ESR-값(등가 직렬 저항, equivalent series resistance)을 갖는 세라믹 다층 커패시터를 제공하는 것이다.
이러한 과제는 독립 청구항에 따른 대상물을 통하여 해결된다. 대상물의 유리한 실시 형태 및 발전예는 또한 종속 청구항들, 이하의 상세한 설명 및 도면으로부터 유추된다.
적어도 일 실시예에 따른 세라믹 다층 커패시터는 기본 몸체를 포함한다. 바람직하게는, 기본 몸체는 직육면체형이다. 기본 몸체는 유전체 층들을 포함하고, 유전체층들은 층 스택 방향을 따라 하나의 스택(stack)이 되도록 하면서 배치된다. 유전체층들은 바람직하게는 세라믹 층들로서 형성된다. 또한, 기본 몸체는 제1 및 제2 전극층들을 포함하고, 이들은 세라믹 층들 사이에 배치된다. 예컨대 각각 제1 및 제2 전극층은 동일한 층 평면에서 서로 이격되어 배치될 수 있다. 또한, 제1 및 제2 전극층들은 각각, 스택의 서로 다른 층 평면에 배치될 수 있다.
다른 실시예에 따르면, 기본 몸체는 제1 외부 콘택을 포함한다. 이러한 외부 콘택은 바람직하게는 기본 몸체의 제1 측면에 배치되고, 제1 전극층들과 전기 전도 연결된다. 바람직하게는, 제1 전극층들은 제1 외부 콘택과 직접적으로 전기 전도 연결되고, 즉 제1 전극층들은 제1 외부 콘택에 직접 접하며, 제1 외부 콘택과 바로 연결된다. 제1 전극층들은 바람직하게는 제1 측면까지 달한다.
또한, 기본 몸체는 제2 외부 콘택을 포함하고, 제2 외부 콘택은 제1 측면에 대향된 기본 몸체의 제2 측면에 배치되며 제2 전극층들과 전기 전도 연결된다. 바람직하게는, 제2 전극층들은 제2 외부 콘택과 직접적으로 전기 전도 연결되며, 즉 제2 전극층들은 제2 외부 콘택에 직접 접하며, 제2 외부 콘택과 바로 연결된다. 제2 전극층들은 바람직하게는 제2 측면까지 달한다.
다른 실시예에 따르면, 기본 몸체는 층 스택 방향을 따라 폭(B)을 가진다. 이때 B는 층 스택 방향을 따라 다층 커패시터의 기본 몸체의 공간적 치수를 가리킨다. 또한, 기본 몸체는 제1 측면에 대해 수직으로 높이(H)를 가진다. 높이(H)는 기본 몸체의 제1 측면에 대해 수직인 기본 몸체의 공간적 치수로서 이해할 수 있다. 바람직하게는, 높이(H)는 기본 몸체의 제2 측면에 대해서도 수직이다. 또한, 기본 몸체는 높이(H)에 대해 수직이며 층 스택 방향에 대해 수직으로 길이(L)를 가진다. 따라서 길이(L)는 폭(B) 및 높이(H)에 대해 수직인 방향에서 기본 몸체의 공간적 치수를 가리킨다.
다른 실시예에 따르면, 폭(B) 대 높이(H)의 비율을 위해 B/H ≥ 0.2 라는 관계식이 적용된다. 다른 바람직한 실시예에 따르면, B/H ≥ 0.3 이 적용된다. 또한 바람직한 실시예에 따르면 B/H ≥ 1.0 이 적용된다. 매우 바람직한 실시예에 따르면, B/H ≒ 0.35 이 적용된다.
다른 실시예에 따르면, 길이(L) 대 폭(B)의 비율을 위해 L/B ≥ 1 이 적용된다. 또한 바람직하게는 L/B ≤ 5 이 적용되고, 더욱 바람직하게는 L/B ≤ 3.5 가 적용된다.
다른 실시예에 따르면, 길이(L) 대 높이(H)의 비율을 위해 L/H ≥ 0.8 이 적용된다. 바람직한 실시예에 따르면, L/H ≥ 1 이 적용된다. 다른 바람직한 실시예에 따르면, L/H ≥ 1.2 이 적용된다.
본 명세서에 기재된 기본 몸체의 폭(B) 대 높이(H)의 비율로 인하여, 본 명세서에 설명된 세라믹 다층 커패시터에서 사용 횡단면, 즉 커패시턴스를 결정하는 면에 대하여 전극층들의 공급 횡단면이 가지는 비율이 현저히 증대될 수 있다. 이를 통해, 본 명세서에 설명된 세라믹 다층 커패시터가 매우 낮은 ESR 값(등가 직렬 저항)을 가지는 것이 달성될 수 있다. 예컨대, 본 명세서에 설명되는, 예컨대 4 μF와 10 μF 사이의 커패시턴스를 가지는 세라믹 다층 커패시터는 100 kHz와 1 MHz 사이의 주파수에서 구동 시에 3 mΩ과 5 mΩ 사이의 ESR을 가질 수 있다.
다른 실시예에 따르면, 기본 몸체는 제3 전극층들을 포함하고, 제3 전극층들은 제1 외부 콘택과도, 제2 외부 콘택과도 전기 전도적으로 연결되지 않는다. 바람직하게는, 제3 전극층들은 어떠한 외부 콘택과도 전기 전도적으로 연결되지 않는다. 여기서 그리고 이하에서 제3 전극층들은 자유 전극들(플로팅 전극들)이라고도 할 수 있다.
다른 실시예에 따르면, 제3 전극층들은 제1 전극층들과 중첩된다. 바꾸어 말하면, 제3 전극층들은 각각 적어도 하나의 부분 영역을 포함하고, 이러한 부분 영역은 스택의 층 스택 방향으로 가상의 투사 시에 제1 전극층들의 적어도 하나의 부분 영역과 합동을 이룰 수 있다. 또한, 제3 전극층들은 제2 전극층들과 중첩될 수 있다. 예컨대, 각각 제1 및 제2 전극층은 기본 몸체의 동일한 층 평면에서 서로 이격 배치될 수 있고, 다른 층 평면에 배치된 적어도 하나의 제3 전극과 각각 중첩될 수 있다.
제1, 제2 및 자유 제3 전극층들의 사용, 즉 직렬 내부 전극들의 사용은 유리하게는 절연파괴 강도의 증대를 야기하고, 이는 다층 커패시터의 견고성 및 신뢰성을 증대시키는 역할을 한다. 또한, 이로써 유전적 층 강도의 감소, 즉 세라믹 층들의 층 두께 감소가 가능해지고, 이로써 결과적으로 세라믹 용적 당 전극층의 횡단면 증대 및 ESR 값(등가 직렬 저항)의 개선, 적용 전류에 대한 소자의 전류 부하 용량(current load capacity)의 개선이 이루어진다.
다른 실시예에 따르면, 세라믹 층들은 3 ㎛와 200 ㎛ 사이의 층 두께를 가진다. 다른 바람직한 실시예에 따르면, 세라믹 층들은 10 ㎛와 100 ㎛ 사이의 층 두께를 가진다. 더욱 바람직하게는, 세라믹 층들은 약 25 ㎛의 층 두께를 가진다.
다른 실시예에 따르면, 전극층들은 0.1 ㎛과 10 ㎛ 사이의 층 두께를 가진다. 바람직한 실시예에 따르면, 전극층들은 1 ㎛와 4 ㎛ 사이의 층 두께를 가진다. 더욱 바람직하게는, 전극층들은 약 3.5 ㎛의 층 두께를 가진다.
다른 실시예에 따르면, 기본 몸체는 적어도 10개의 세라믹 층들을 포함한다. 다른 실시예에 따르면, 기본 몸체는 적어도 10개의 제1 전극층들을 포함한다. 다른 실시예에 따르면, 기본 몸체는 적어도 10개의 제2 전극층들을 포함한다.
다른 실시예에 따르면, 기본 몸체 내에 구비된 제1 전극층들의 개수와 기본 몸체의 폭(B)에 대해 이하의 관계식이 적용된다: 폭에 대한 제1 전극층의 개수의 비율 B ≥ 10/mm. 바꾸어 말하면 기본 몸체는 폭[mm] 마다 적어도 10개의 제1 전극층들을 포함한다. 또한, 기본 몸체는 바람직하게는 폭[mm] 마다 적어도 10개의 제2 전극층들을포함한다.
다른 실시예에 따르면, 전극층들은 비금속(base metal)을 포함한다. 바람직하게는, 전극층들은 구리를 포함한다. 바람직한 실시예에 따르면, 전극층들은 구리로 구성된다. 특히 다층 커패시터의 소결 이후에 전극층들은 순 구리로 구성될 수 있다. 구리의 높은 열 전도도 및 전기 전도도로 인하여, 본 명세서에 설명된 다층 커패시터에서 매우 낮은 ESR-값(등가직렬저항)이 달성될 수 있다. 또한, 비금속의 사용으로 인하여 유리하게는 다층 커패시터의 제조 공정 비용이 절감될 수 있다.
다른 실시예에 따르면, 제1 및 제2 측면은 표면 가공된다. 예컨대 제1 및 제2 측면은 래핑(lapping)될 수 있다. 또한, 제1 및 제2 측면은 그라인딩(grinding)되거나, 스크러빙(scrubbing)되거나, 또는 플라즈마 식각될 수 있다. 표면 가공된 측면을 이용하여, 유리하게는 외부 콘택과 제1 또는 제2 전극층들 사이의 매우 양호한 접촉이 달성될 수 있다. 특히, 제1 및 제2 측면들의 표면 가공을 이용하여 개별적 제1 전극들층 사이에 또는 개별적 제2 전극층들 사이에서 제공된 세라믹 물질이 보유될 수 있어서, 제1 및 제2 전극층들은 공정 기술적으로 안전하게 기본 몸체의 표면에 위치할 수 있다. 예컨대 외부 콘택은 가스 유량의 연소 없이, 예컨대 표준에 따른 스퍼터링 공정을 이용하여 제공될 수 있다.
다른 실시예에 따르면, 제1 및 제2 외부 콘택은 각각 적어도 하나의 제1 스퍼터링층을 포함하고, 이때 제1 스퍼터링층은 제1 또는 제2 전극층들과 직접 닿아 있다. 바람직하게는, 기본 몸체의 제1 측면에 제1 스퍼터링층이 제공되고, 제1 스퍼터링층은 기본 몸체로부터 나와있는 제1 전극층의 바깥면과 직접 닿는다. 마찬가지로, 기본 몸체의 제2 측면에 제1 스퍼터링층이 제공될 수 있고, 제1 스퍼터링층은 기본 몸체로부터 나와있는 제2 전극층의 바깥면과 직접 닿는다. 스퍼터링층들은 예컨대 0.1 ㎛과 1.5 ㎛ 사이의 층 두께를 가질 수 있다. 바람직하게는, 제1 스퍼터링층은 크롬을 포함하거나 크롬으로 구성된다.
다른 실시예에 따르면, 제1 및 제2 외부 콘택은 각각 제2 스퍼터링층을 포함하고, 이때 제2 스퍼터링층은 바람직하게는 제1 스퍼터링층들 바로 위에 제공된다. 제2 스퍼터링층들은 바람직하게는 구리를 포함하거나 구리로 구성된다.
다른 실시예에 따르면, 제1 및 제2 외부 콘택은 각각 제3 스퍼터링층을 포함하고, 제3 스퍼터링층은 바람직하게는 제2 스퍼터링층들 바로 위에 제공된다. 제3 스퍼터링층은 바람직하게는 금을 포함하거나 금으로 구성된다. 대안적으로, 제3 스퍼터링층들은 은을 포함할 수 있거나 은으로 구성될 수 있다.
다른 실시예에 따르면, 세라믹 층들은 이하의 식이 적용되는 세라믹 물질을 포함한다:
Pb(1 - 1.5a - 0.5b + 1.5d + e + 0.5f) AaBb (Zr1 - xTix)1-c-d-e-f LidCeFefSicO3 + yㆍPbO (I)
여기서 A는 La, Nd, Y, Eu, Gd, Tb, Dy, Ho, Er, Yb로 구성된 그룹으로부터 선택된다; B는 Na, K, Ag로 구성된 그룹으로부터 선택된다; C는 Ni, Cu, Co, Mn으로 구성된 그룹으로부터 선택된다; 단 0 < a < 0.12; 0.05 ≤ x ≤ 0.3; 0 ≤ b < 0.12; 0 ≤ c < 0.12; 0 ≤ d < 0.12; 0 ≤ e < 0.12; 0 ≤ f < 0.12; 0 ≤ y < 1, b + d + e + f > 0 이다.
바람직하게는, 특히 Zr-풍부한 PZT-혼합 결정상이 상평형도(phase diagram)로부터 선택된다. 또한 b + d + e + f > 0 이란 조건에 의해, 세라믹 물질 내에는 정의된 그룹 A (희토류 원소)로부터의 도핑 재료 외에, Li, Na, K, Ag, Fe, Ni, Cu, Co, Mn으로 구성된 그룹(리튬, 철 및 그룹 B, C)으로부터의 적어도 하나의 원소가 존재한다는 것이 확정된다. 이를 통해 1000℃ 내지 1120℃의 온도에서 소결 가능한 세라믹 물질이 준비될 수 있고, 그러므로 더 높은 온도에서 견디지 못하는 다른 재료/물질과의 조합이 이미 세라믹 물질의 제조 공정 동안에 가능해진다. 예컨대 세라믹 물질이 가령 은 또는 구리와 같은 비금속 소재의 전극층들과 소결되는 것("동시 소성"-공정)이 가능해진다. 또한 세라믹 물질은 그룹 A에 의해서만 도핑된 PZT-물질에 비하여 더 높은 스위칭 필드 세기 및/또는 더 높은 상대적 허용도(유전 상수)를 가진다.
또한 낮은 소결 온도 덕에 세라믹 물질의 입자 크기가 작게 형성되고, 이는 유전 특성에 유리하게 작용한다. 더 정확하게 말하면, PZT 세라믹의 유전 특성은 일반적으로 분역(domain) 크기에 의해서도 결정된다. 분역이란 동일한 분극을 가진 세라믹 내 영역을 의미한다. 분역 크기는 입자 크기에 좌우된다. 입자 당 분역의 수는 입자 크기가 클수록 증가한다. 분역 크기의 변화는 세라믹의 물질 특성에 영향을 미친다. 따라서 입자 크기 또는 입자 성장을 제어할 수 있는 것이 필요하다.
바람직하게는, 도핑된 납지르코늄-티타늄-세라믹은 페로브스카이트(perowskite) 격자를 포함하고, 페로브스카이트 격자는 일반식 ABO3으로 설명될 수 있으며, A는 페로브스카이트 격자의 A-자리, B는 페로브스카이트 격자의 B-자리를 나타낸다.
페로브스카이트 격자는 도핑 및 공공에 대한 높은 허용공차를 특징으로 한다.
납지르코늄-티타늄(PAT)의 페로브스카이트 구조체는 일반식 ABO3으로 설명될 수 있다. PZT 결정 격자의 단위셀은 입방체로 설명될 수 있다. A-자리는 입방체의 꼭지점에 위치한 Pb2 + 이온에 의하여 점유된다. 각 입방체 면의 중앙에는 각각 O2 이온이 위치한다. 입방체의 중심에는 Ti4 + 이온 및 Zr4 + 이온이 위치한다(B-자리). 이러한 구조체는 금속 이온을 다른 금속 이온 및 공공으로 치환하는 것에 대해 높은 허용 공차를 가지므로, 이 구조체는 양호하게 도핑될 수 있다.
도핑에 의하여 주입된 이온과 대체된 이온 간의 크기 차에 따라, 고대칭 배위 다면체의 일그러짐(distortion)이 발생할 수 있다. 이러한 일그러짐은 결정의 대칭 중심을 변경시킬 수 있고, 분극률(polarizability)에 영향을 미칠 수 있다.
도핑의 다양한 가능성은 도핑 이온의 원자가에 따라 분류될 수 있다. 등가 도핑, 즉 어떤 이온을 동일한 원자가의 다른 이온으로 대체하는 것은 세라믹 물질 내의 가능한 공공에 영향을 미치지 않는다. 낮은 원자가의 양이온(수용체)을 더 높은 원자가의 양이온으로 대체하면, 음이온 격자 내에 공공이 생성된다. 높은 원자가의 양이온(공여체)은 이러한 양이온이 더 낮은 원자가의 양이온을 대체할 때 양이온 격자 내에 공공을 야기한다. 수용체 및 공여체에 의한 도핑은 물질 특성의 특징적인 변화를 각각 야기한다. 수용체 도핑된 세라믹은 "하드(hard)" 세라믹, 공여체 도핑된 세라믹은 "소프트(soft)" 세라믹이라고 한다.
예컨대 Nd3 + (또는 그룹 A로부터의 다른 희토류 원소)를 이용하여 A-자리에 도핑하는 것은 공여체 도핑을 나타낸다. 네오듐의 이온 반경으로 인하여 네오듐은 Pb2+ 자리에 구성된다. 전하 균형은 이에 상응하는 Pb 공공의 형성에 의하여 이루어진다. 도핑의 효과는 격자의 미터 변경 및 단위 셀들 사이에서 길게 작용하는 상호 작용의 영향이다.
A-자리 또는 B-자리에 예컨대 K+ 또는 Fe3 +에 의한 도핑은 수용체 도핑을 나타낸다. 칼륨의 이온 반경으로 인하여 칼륨은 Pb2 +-자리에 구성되는 반면, Fe3 +는 Zr4+ 또는 Ti4 +-자리에 구성된다. 전하 균형은 Pb2 +-공공(A-공공)의 감소 및/또는 이에 상응하는 산소 공공의 형성에 의하여 이루어진다. 도핑의 효과는 입자 성장 및 소결 압축을 촉진하는 산소-공공 형성이며, 산소 공공 형성은 소결 온도에서 K-수용체에 의하여 유도된다. 냉각의 진행 중에 Nd-공여체와의 재조합이 이루어져 중성에 가까운 {Nd/K} 결함쌍이 형성될 수 있어서, 완성된 세라믹 내에는 납- 또는 산소-공공 농도가 없거나 매우 근소한 정도로만 존재한다.
이러한 도핑은 물질의 입자 성장에 영향을 미치고, 입자 성장은 주입되는 도핑 농도에 좌우된다. 적은 도핑양은 입자 성장에 기여하는 반면, 너무 많은 양의 도핑 이온은 입자 성장을 방해할 수 있다.
Nd가 Pb-자리를 수용하는 경우의 공여체-도핑된 PZT 물질의 특성은 실질적으로, Pb-공공에 의하여 야기된 분역 이동성 증가에 기반한다. 공공은, 분역들이 낮은 전기장들에 의해서도 이미 영향을 받도록 한다. 이로써, 미도핑된 PZT 세라믹에 비하여 분역 경계의 이동성이 더 용이해지고, 유전 상수가 더 크다.
세라믹 물질 내에서 수용체- 및 공여체 도핑은 동시에 존재한다. 이점은, 두 도핑 방식 중 하나의 도핑 방식으로만 도핑된 세라믹에서 발생하는 부정적 특성들을 보상한다. 예컨대 수용체-도핑만이 존재하면, 이는 종종 낮은 유전 상수를 야기하고, 즉 이때의 유전 상수는 미도핑된 세라믹의 상수에도 미치지 못한다. 오로지 공여체-도핑만 있다면, 입자 성장이 방해받고, 세라믹의 입자는 원하는 크기에 도달하지 못한다. 그러나 도핑의 조합이 제공됨으로써, 이점에 있어서 미도핑된 세라믹에 비해 긍정적인 효과가 있다. 도핑의 조합은 더 큰 유전 상수를 가지고, 이는 낮은 소결 온도에서도 여전히 제공된다.
바람직한 실시예에 따르면, 0.1 ≤ x ≤ 0.2 가 적용되며, 이러한 범위에서 분극 곡선이 더욱 양호하게 조절될 수 있다.
다른 실시예에 따르면, 0 ≤ y < 0.05 가 적용된다.
다른 실시예에 따르면, 0.001 < b < 0.12 가 적용되며, 더욱 바람직하게는 d = e = f = 0 이 적용된다.
다른 실시예에 따르면, 0.001 < e < 0.12 가 적용되며, 더욱 바람직하게는 b = d = f = 0 이 적용된다.
다른 바람직한 실시예에 따르면, B는 나트륨(Na)이다. 이는 물질 특성에 매우 유리한 영향을 미치며, 특히 소결 온도는 오로지 희토류 원소를 포함한 PZT 물질에 비해 낮아지고, 동시에 스위칭 필드 세기가 증대된다.
다른 바람직한 실시예에 따르면, 전기장 세기가 1 kV/mm, 바람직하게는 2 kV/mm일 때의 상대적 허용도는 전기장 세기가 0 kV/mm일 때의 상대적 허용도의 적어도 60%이다. 더욱 바람직하게는, 장 세기가 2 내지 5 kV/mm, 바람직하게는 1 kV/mm 내지 10 kV/mm일 때의 세라믹 물질의 상대적 허용도(유전 상수)는 전기장 세기가 0 kV/mm일 때의 상대적 허용도의 60%이다. 측정은 바람직하게는 세라믹 물질의 온도가 125℃일 때 수행된다.
다른 바람직한 실시예에 따르면, 전기장 세기가 1 kV/mm, 바람직하게는 2 kV/mm일 때의 세라믹 물질은 적어도 500, 바람직하게는 적어도 1500의 상대적 허용도를 포함한다. 더욱 바람직하게는 전기장 세기가 2 내지 5 kV/mm, 바람직하게는 1 kV/mm 내지 10 kV/mm일 때의 세라믹 물질은 적어도 500, 바람직하게는 적어도 1500의 상대적 허용도를 포함한다. 측정은 바람직하게는 세라믹 물질의 온도가 125℃일 때 수행된다.
분극 이력(polarisation hysteresis)의 측정은 상대적 허용도(유전 상수)의 결정을 위한 표준 방법이다. 주파수 종속적 측정을 위해 준 정역학적 방법이 공지되어 있으며, 이러한 방법에서 이력 루프는 점별로(pointwise) 측정된다. 예컨대 분극 측정은 aixACCT Systems GmbH 사의 TF Analyser 2000을 이용하여 수행될 수 있다.
다른 바람직한 실시예에 따르면, 세라믹 물질은 반강 유전체이다. 이를 위해 바람직하게는 반강유전성-사방정계 상 영역(O-상)으로부터의 기초 물질 PZT가 사용된다. 반강유전성 질서는 복수의 극 부분 격자의 중첩을 특징으로 하고, 극 부분 격자의 전기적 쌍극자 모멘트는 쌍방간에 상쇄된다. 반강유전 결정은 자의적 분극을 갖지 않으나, 매우 유전적 특성을 가진다. 반강유전체에 전기장이 인가되면, 우선 선형 유전체와 같이 거동한다. 특정한 임계 장 세기부터, 강유전상으로 비약적 전이가 유도되고, 이전에 역평행인 쌍극자는 에너지적으로 더 유용한 평행 배향으로 전환된다. 반면, 더 낮은 장 세기에서는 반대의 천이가 일어난다. 이러한 점은 소위 이중 이력 루프에서 나타난다.
반강유전 세라믹 물질은 강유전 세라믹 물질에 비하여 분극-장세기-이력이 덜 심하게 두드러진다. 이러한 점은 커패시터에 적용 시에 더 낮은 에너지 손실을 야기한다. 이러한 이유로 반강유전 세라믹 물질의 사용이 바람직하다.
순수하게 도핑되고 상이하게 도핑된 납-지로코늄-티타늄- (PZT-) 분말의 제조를 위해 종래 산화물 혼합 방법 또는 소위 "솔-겔(Sol-Gel)"방법이라고도 하는 용제 기반 방법이 사용될 수 있다. 시작 포인트는 예컨대 구성적 금속의 아세테이트 용액 또는 알콜레이트 용액으로, 이 용액은 다양한 건조 방법에 의해 과립화된 크세로겔(xerogel), 즉 세라믹 전구체 물질(precursor)로 바뀐다. 건조를 위해 예컨대 분사 건조 및 분사 냉각 과립화와 이후의 냉각 건조가 제공된다. 이어서, 전구체는 열분해되면서 산화물이 된다. 이와 같이 제조된 분말은 낮은 비용으로 미립화(deagglomeration)될 수 있고, 이후의 공정을 위해 컨디셔닝될 수 있다.
본 명세서에 설명된 세라믹 다층 커패시터는 무엇보다도, 매우 낮은 ESR-값(등가직렬저항) 및 매우 낮은 ESL-값(등가직렬인덕턴스)을 특징으로 한다.
동시에, 본 명세서에 설명된 전극층들의 배치는 본 명세서에 설명된 다층 커패시터의 제조 시 공정 진행에 있어 유용하다. 탈지 시와 마찬가지로 소결 시에도 가스 교환/탈지 생산물과 공정 가스의 균형이 필요하며, 이는 본 명세서에 설명된 다층 커패시터에 의해 촉진된다. 이러한 구조는 측 방향에서 상대적으로 짧은 전극층들에 의해 공정 진행의 개선된 가능성을 촉진하고, 그 결과 용적에 있어서 종래 다층 커패시터에서 측정된 것에 비해 상대적으로 큰 세라믹 부분이 가능하다. 또한, 본 명세서에 설명된 다층 커패시터에서는 전극층들의 설명된 배치와 세라믹 층들의 선택된 세라믹 물질에 따른 시너지 효과가 발생하고, 이는 ESR-값, ESL-값, 및 기계적 및 열적 견고성에 긍정적으로 작용한다. 특히, 세라믹은 앞에 언급한 B, H, L 사이의 종횡비 및 전극층들의 기하학적 형상과 조합되어 소자의 전기적, 열적 특성을 개선할 수 있다. 따라서 예컨대 전류가 전극을 통과할 수 있는 짧은 경로(기하학적 형상 효과)는 절연 저항의 열적 안정성(세라믹 특성)과 결부되어 소자의 전류 부하 거동에 매우 긍정적으로 작용한다.
세라믹 다층 커패시터의 다른 이점 및 유리한 실시예는 이하, 도 1 및 도 2와 연계하여 설명된 실시예들로부터 도출된다.
도 1은 일 실시예에 따른 세라믹 다층 커패시터의 개략적 사시도이다.
도 2는 도 1의 세라믹 다층 커패시터의 횡단면도이다.
도 1은 일 실시예에 따른 세라믹 다층 커패시터의 개략적 사시도이다.
도 2는 도 1의 세라믹 다층 커패시터의 횡단면도이다.
실시예 및 도면에서 동일하거나 동일한 효과를 가진 구성요소는 각각 동일한 참조번호를 가질 수 있다. 도시된 요소들 및 이들 간의 크기비는 기본적으로 축척에 맞지 않는 것으로 간주해야 한다. 오히려 개별 요소들, 예컨대 층, 소자, 영역은 더욱 양호한 표현 및/또는 더욱 양호한 이해를 위해 과장되어 두껍거나 큰 치수로 도시되어 있을 수 있다.
도 1 및 도 2는 일 실시예에 따른 세라믹 다층 커패시터(1)에 대한 다양한 개략도이다. 다층 커패시터(1)는 기본 몸체(2)를 포함하고, 기본 몸체는 6개의 측면을 가진 직육면체의 형태이다. 기본 몸체(2)는 세라믹 층들(3) 및 세라믹 층들(3) 사이에 배치된 제1 및 제2 전극층들(41, 42)을 포함하고, 세라믹 층들(3) 및 전극층들(41, 42)은 층 스택 방향(S)을 따라 하나의 스택을 이루며 배치된다. 특히 기본 몸체(2)는 적어도 10개의 제1 전극층들(41) 및 적어도 10개의 제2 전극층들(42)을 포함한다. 세라믹 층들(3)은 도시된 실시예에서 약 25 ㎛의 층 두께를 가진다. 전극층들(41, 42)은 약 3.5 ㎛의 층 두께를 가진다. 대안적으로, 세라믹 층들(3) 및 전극층들(41, 42)은 다른 층 두께를 가질 수도 있다.
전극층들은 도시된 실시예에서 구리를 포함한다. 이를 통해, 한편으로는 다층 커패시터(1)가 가급적 낮은 ESR-값을 가질 수 있고, 다른 한편으로 다층 커패시터(1)의 제조 공정 비용이 절감될 수 있다.
다층 커패시터(1)는 기본 몸체(2)의 제1 측면(61)에 배치된 제1 외부 콘택(51) 및 기본 몸체(2)의 제2 측면(62)에 배치된 제2 외부 콘택(52)을 포함한다. 제1 전극층들(41)은 제1 외부 콘택(51)과 전기 전도적으로 연결되고, 제2 전극층들(42)은 제2 외부 콘택(52)과 전기 전도적으로 연결된다. 제1 및 제2 측면(61, 62)은 표면 가공되고, 이때 표면 가공은 바람직하게는 외부 콘택들(51, 52)의 제공 전에 수행된다. 특히, 제1 및 제2 측면(61, 62)은 래핑되거나, 스크러빙되거나, 그라인딩되거나 플라즈마식각될 수 있다. 표면 가공된 측면(61, 62)을 이용하여 유리하게는, 외부 콘택들(51, 52)과 제1 또는 제2 전극층들(41, 42)간의 매우 양호한 접촉이 달성될 수 있다.
도시된 실시예에서, 각각 제1 및 제2 전극층(41, 42)은 동일한 평면에서 서로 이격되어 배치된다. 이러한 평면은 층 평면으로 형성되고, 이러한 층 평면은 스택의 층 스택 방향(S)에 대해 수직이다. 제1 전극층들(41)과 제2 전극층들(42) 사이에 소위 갭, 즉 틈새가 존재한다. 이러한 틈새는 층 평면 내에서 제1 전극층(41)과 제2 전극층(42) 사이의 영역을 나타내고, 이러한 영역 내에는 전극층이 배치되지 않는다. 대안적 실시예에 따르면, 제1 및 제2 전극층들(41, 42)은 각각 서로 다른 층 평면에 배치될 수 있다.
기본 몸체(2)는 제3 전극층들(43)을 더 포함하고, 제3 전극층들은 제1 외부 콘택(51)과도 제2 외부 콘택(52)과도 전기 전도적으로 연결되지 않는다. 제3 전극층들(43)은 제1 전극층들(41)뿐만 아니라 제2 전극층들(42)과도 중첩되는데, 즉 제3 전극층들(43)은 각각 적어도 하나의 부분 영역을 포함하고, 이 부분 영역은 스택의 층 스택 방향(S)으로 가상의 투사 시에 제1 및 제2 전극층들(41, 42)의 적어도 하나의 부분 영역과 합동을 이룰 수 있다. 제1 및 제2 전극층들(41, 42)이 각각 서로 다른 층 평면에 배치되는 대안적 실시예에서, 제1 및 제2 전극층들(41, 42)은 서로 중첩될 수 있다.
제1 및 제2 외부 콘택(51, 52)은 각각 제1 스퍼터링층을 포함하고, 이때 제1 스퍼터링층들은 각각 기본 몸체(2) 바로 위에 제공된다. 제1 스퍼터링층들은 제1 또는 제2 전극층들(41, 42)과 직접 닿는다. 제1 스퍼터링층들은 바람직하게는 크롬을 포함한다. 제1 스퍼터링층들 위에 각각 제2 스퍼터링층들이 제공되며, 제2 스퍼터링층들은 바람직하게는 구리를 포함한다. 또한, 제2 스퍼터링층들 위에 각각 제3 스퍼터링층들이 제공되며, 제3 스퍼터링층들은 바람직하게는 금을 포함한다. 대안적으로, 제3 스퍼터링층들은 은을 포함할 수 있다.
기본 몸체(2)는 층 스택 방향(S)을 따라 폭(B)을 가진다. 바꾸어 말하면, B는 층 스택 방향(S)에 대해 평행한 방향에서 기본 몸체(2)의 치수를 가리킨다. 바람직하게는, 기본 몸체(2) 내에서 기본 몸체의 폭(B)[mm] 마다 적어도 10개의 제1 전극층들 및 적어도 10개의 제2 전극층들이 제공된다. 또한, 기본 몸체(2)는 제1 측면(51)에 대해 수직으로 높이(H)를 가진다. 기본 몸체(2)는 제1 측면(51)에 대해 수직으로, 높이(H)에 상응하는 치수를 가진다. 또한, 기본 몸체(2)는 높이(H)에 대해 수직이면서 층 스택 방향(S)에 대해서도 수직으로 길이(L)를 가지고, 길이는 층 스택 방향에 대해 수직이면서 높이(H)에 대해 수직으로 기본 몸체(2)가 가지는 치수에 상응한다. 기본 몸체(2)의 높이(H)에 대한 폭(B)의 비율은 B/H ≥ 0.2 이다. 또한, 기본 몸체의 폭(B)에 대한 길이(L)의 비율에 대해 L/B ≥ 1 이 적용되고, 기본 몸체의 높이(H)에 대한 길이(L)의 비율에 대해 L/H ≥ 1 이 적용된다.
도시된 실시예에서, 기본 몸체(2)는 폭(B)이 약 2.5 mm이고, 높이(H)가 약 7.0 mm이며, 길이(L)가 약 7.0 mm이다. 따라서, 도시된 실시예에서 B/H 비율은 대략적으로 0.36과 같다. 비율 L/B는 약 2.8이고, 비율 L/H는 약 1.0 이다.
도시된 실시예에 따른 다층 커패시터(1)는 무엇보다도, 낮은 ESR-값, 낮은 ESL-값 및 높은 기계적, 열적 견고성을 특징으로 한다. 예컨대 도 1 및 도 2에 따른 실시예에서 도시된 세라믹 다층 커패시터(380V/ 10 μF)는 이하의 주파수 종속적 값을 가진다: ESR(min) = 3 mΩ, ESR(100 kHz) = 5 mΩ, ESL < 4 nH. 또한 다층 커패시터(1)는 비용 합리적으로 제조될 수 있다.
본 발명은 실시예들에 의거한 설명으로 인하여 이러한 실시예들에 한정되지 않으며, 각각의 새로운 특징 및 특징들의 각각의 조합을 포함한다. 이러한 점은, 비록 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허청구범위 또는 실시예들에 기재되지 않더라도, 특히 특허청구범위에서의 특징들의 각 조합을 포괄한다.
1 다층 커패시터
2 기본 몸체
3 세라믹 층들
41 제1 전극층들
42 제2 전극층들
43 제3 전극층들
51 제1 외부 콘택
52 제2 외부 콘택
61 제1 측면
62 제2 측면
H 기본 몸체의 높이
B 기본 몸체의 폭
L 기본 몸체의 길이
S 층 스택 방향
2 기본 몸체
3 세라믹 층들
41 제1 전극층들
42 제2 전극층들
43 제3 전극층들
51 제1 외부 콘택
52 제2 외부 콘택
61 제1 측면
62 제2 측면
H 기본 몸체의 높이
B 기본 몸체의 폭
L 기본 몸체의 길이
S 층 스택 방향
Claims (14)
- 층 스택 방향(S)을 따라 하나의 스택을 이루며 배치된 세라믹 층들(3), 및 상기 세라믹 층들(3) 사이에 배치된 제1 및 제2 전극층들(41, 42)을 포함하는 기본 몸체(2),
상기 기본 몸체(2)의 제1 측면(61)에 배치되고 상기 제1 전극층들(41)과 전기 전도적으로 연결되는 제1 외부 콘택(51), 및
상기 제1 측면(61)에 대향된 상기 기본 몸체(2)의 제2 측면(62)에 배치되고 상기 제2 전극층들(42)과 전기 전도적으로 연결되는 제2 외부 콘택(52)을 포함하는 세라믹 다층 커패시터(1)에 있어서,
상기 기본 몸체(2)는 상기 층 스택 방향(S)을 따라 폭(B)을 가지고,
상기 기본 몸체(2)는 상기 제1 측면(61)에 대해 수직으로 높이(H)를 가지고,
상기 기본 몸체(2)는 상기 높이(H)에 대해 수직이면서 상기 층 스택 방향(S)에 대해 수직으로 길이(L)를 가지며,
이때 B/H ≥ 0.2 가 적용되는 것을 특징으로 하는 세라믹 다층 커패시터(1). - 청구항 1에 있어서,
L/B ≥ 1 이 적용되는 것을 특징으로 하는 다층 커패시터. - 청구항 1 또는 청구항 2에 있어서,
L/H ≥ 1 이 적용되는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
상기 기본 몸체(2)는 제3 전극층들(43)을 포함하고, 상기 제3 전극층들은 상기 제1 외부 콘택(51) 및 상기 제2 외부 콘택(52)과 전기 전도적으로 연결되지 않는 것을 특징으로 하는 다층 커패시터. - 청구항 4에 있어서,
상기 제3 전극층들(43)은 상기 제1 및 제2 전극층들(41, 42)과 중첩되는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
상기 세라믹 층들(3)은 3 ㎛와 200 ㎛ 사이의 층 두께를 가지는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 전극층들(3)은 0.1 ㎛와 10 ㎛ 사이의 층 두께를 가지는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 기본 몸체(2)는 적어도 10개의 제1 전극층들(41) 및 적어도 10개의 제2 전극층들(42)을 포함하는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
이하의 식: 상기 제1 전극층들의 수 / 폭(B) ≥ 10/mm 이 적용되는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
상기 전극층들(41, 42, 43)은 구리를 포함하는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
상기 제1 및 제2 측면들(61, 62)은 표면 가공되는 것을 특징으로 하는 다층 커패시터. - 청구항 11에 있어서,
상기 제1 및 제2 측면들(61, 62)은 래핑되거나, 그라인딩되거나 또는 플라즈마 식각되는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
상기 제1 및 제2 외부 콘택(51, 52)은 각각 적어도 하나의 스퍼터링층을 포함하고, 상기 스퍼터링층은 상기 제1 또는 제2 전극층들(41, 42)과 직접 닿는 것을 특징으로 하는 다층 커패시터. - 청구항 1 내지 청구항 13 중 어느 한 항에 있어서,
상기 세라믹 층들(3)은 이하의 식:
Pb(1 - 1.5a - 0.5b + 1.5d + e + 0.5f) AaBb (Zr1 - xTix)1-c-d-e-f LidCeFefSicO3 + yㆍPbO (I),
여기서 A는 La, Nd, Y, Eu, Gd, Tb, Dy, Ho, Er, Yb로 구성된 그룹으로부터 선택됨; B는 Na, K, Ag로 구성된 그룹으로부터 선택됨; C는 Ni, Cu, Co, Mn으로 구성된 그룹으로부터 선택됨; 단 0 < a < 0.12 ; 0.05 ≤ x ≤ 0.3 ; 0 ≤ b < 0.12; 0 ≤ c < 0.12 ; 0 ≤ d < 0.12 ; 0 ≤ e < 0.12 ; 0 ≤ f < 0.12 ; 0 ≤ y < 1, b + d + e + f > 0 임;
이 적용되는 것을 특징으로 하는 다층 커패시터.
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