KR20150003763A - 접합웨이퍼의 제조방법 - Google Patents

접합웨이퍼의 제조방법 Download PDF

Info

Publication number
KR20150003763A
KR20150003763A KR20147029823A KR20147029823A KR20150003763A KR 20150003763 A KR20150003763 A KR 20150003763A KR 20147029823 A KR20147029823 A KR 20147029823A KR 20147029823 A KR20147029823 A KR 20147029823A KR 20150003763 A KR20150003763 A KR 20150003763A
Authority
KR
South Korea
Prior art keywords
wafer
plasma activation
stage
plasma
bonding
Prior art date
Application number
KR20147029823A
Other languages
English (en)
Other versions
KR101855812B1 (ko
Inventor
토루 이시즈카
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20150003763A publication Critical patent/KR20150003763A/ko
Application granted granted Critical
Publication of KR101855812B1 publication Critical patent/KR101855812B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32412—Plasma immersion ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/6875—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a plurality of individual support members, e.g. support posts or protrusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching

Abstract

본 발명은, 접합웨이퍼의 제조방법에 있어서, 접합공정 전에, 본드웨이퍼 및 베이스웨이퍼 중 적어도 한쪽의 접합면에 대하여 플라즈마 활성화 처리를 행하는 공정을 가지며, 상기 플라즈마 활성화 처리공정에 있어서, 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽의 이면을 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치하면서 상기 플라즈마 활성화 처리를 행하는 것을 특징으로 하는 접합웨이퍼의 제조방법이다. 이에 따라, 플라즈마 활성화 처리를 행할 때에, 웨이퍼 이면에 파티클 등의 부착물이 증가하는 것을 억제하고, 특히 플라즈마 활성화 처리 후의 웨이퍼를 배치식 세정기로 세정할 때에, 웨이퍼의 접합면에 부착물이 재부착되는 것을 방지할 수 있는 접합웨이퍼의 제조방법이 제공된다.

Description

접합웨이퍼의 제조방법{METHOD OF MANUFACTURING BONDED WAFER}
본 발명은, 이온 주입 박리법을 이용한 접합(貼り合わせ)웨이퍼의 제조방법에 관한 것이다.
접합웨이퍼의 제조방법, 특히 선단 집적회로의 고성능화를 가능하게 하는 박막SOI웨이퍼의 제조방법으로서, 이온 주입한 웨이퍼를 접합후에 박리하여 SOI웨이퍼를 제조하는 방법(이온 주입 박리법: 스마트커트법(スマ―トカット法)(등록상표)이라고도 하는 기술)이 주목받고 있다.
이 이온 주입 박리법은, 2매의 실리콘웨이퍼 중, 적어도 한쪽에 산화막을 형성하고 또한, 한쪽의 실리콘웨이퍼(본드(ボンド)웨이퍼)의 상면으로부터 수소이온 또는 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 미소기포층(봉입층)을 형성시킨 후, 이 이온을 주입한 쪽의 면을, 산화막을 개재하여 다른 쪽의 실리콘웨이퍼(베이스웨이퍼)와 밀착시켜 접합하고, 그 후 열처리(박리 열처리)를 가하여 미소기포층을 벽개(劈開)면으로 하여 한쪽의 웨이퍼(본드웨이퍼)를 박막상으로 박리하고, 추가로 열처리(결합 열처리)를 가하여 강고(强固)하게 결합해서 SOI웨이퍼로 하는 기술이다(특허문헌 1 참조). 이 단계에서는, 벽개면(박리면)이 SOI층의 표면이 되며, SOI막두께가 얇고 또한 균일성도 높은 SOI웨이퍼가 비교적 용이하게 얻어진다. 이 경우, 산화막을 개재하지 않고, 직접 본드웨이퍼와 베이스웨이퍼를 접합할 수도 있다.
이온 주입 박리법에서는, 결합 열처리는 일반적으로 박리 후에 실시되는데, 웨이퍼를 밀착시킨 상태로, 박리가 발생하기 전의 시점에서의 결합력을 높이는 것이 품질에 좋은 영향을 주는 것을 알고 있어, 결합력을 높이는 연구도 고려되고 있다. 그 중 하나로서, 접합 전에 접합면을 플라즈마 활성화하는 방법이 있다. 플라즈마 활성화 처리를 실시하는 방법으로서, 웨이퍼를 스테이지에 둔 상태로 대기 중에서 플라즈마 발생전극을 면내 스캔하는 개방형 대기압 플라즈마법, 또는 챔버내의 스테이지에 웨이퍼를 두고, 챔버내를 감압하여 질소 또는 산소의 압력을 제어하면서, 대향하여 배치된 평판상의 플라즈마 발생전극에 의해 플라즈마를 발생시키는 감압 플라즈마법 등이 있다(예를 들어, 특허문헌 2-4 참조).
플라즈마 활성화 처리를 실시함으로써, 웨이퍼 표면에 흡착한 유기물 등의 표면불순물이 제거되어 청정한 면이 노출된다. 나아가, 노출된 청정한 표면의 Si 미결합종에 수산기가 결합되기 쉬워지기 때문에, 웨이퍼를 밀착시킨 상태에서의 웨이퍼 결합력이 향상된다고 여겨지고 있다. 단, 접합을 위한 플라즈마 활성화에서는, 플라즈마 강도가 과도하게 크면 표면에 데미지를 발생시켜 오히려 결합강도는 약해지기 때문에, 플라즈마 강도는 표면 흡착물이 제거될 정도로 미약할 필요가 있는 것이 일반적으로 알려져 있다.
일본특허공개 H5-82404호 공보 일본특허공개 2006-339363호 공보 일본특허공개 2009-212402호 공보 일본특허공개 2012-38963호 공보
종래, 웨이퍼 접합 전의 플라즈마 활성화를 행하는 경우에 있어서, 플라즈마 발생전극에 대하여 웨이퍼가 대향전극이 되는 것을 상정하고, 웨이퍼를 재치(載置)하는 스테이지(ステ―ジ)와 웨이퍼가 충분히 접촉할 필요가 있다고 여겨지고 있다. 이 때문에, 스테이지는 일반적으로, 웨이퍼의 이면(裏面)과의 접촉면적이 커지도록 구성된다. 도 5에, 종래부터 일반적으로 이용되고 있는 플라즈마 활성화 장치의 스테이지의 개략을 나타낸다. 도 5에 나타낸 바와 같이, 스테이지(104)에는, 웨이퍼 이면과 접촉하는 표면에 공기 배출용 홈(溝)(106)이 형성되어 있고, 홈(106) 이외의 영역은 평탄하다. 이 평탄한 부분이 웨이퍼와 접촉하기 때문에, 접촉면적이 크다.
이러한 플라즈마 활성화 처리에 의해 웨이퍼의 접합면을 청정하게 할 수 있다. 그러나, 본 발명자의 조사에 의해, 플라즈마 활성화 처리 후의 웨이퍼의 이면에는 스테이지와의 접촉에 의해 오히려 파티클 등의 부착물이 증가하고 있는 것이 판명되었다.
웨이퍼를 접합할 때에 접합면에 파티클 등의 부착물이 끼어서 발생하는 접합불량을 방지하기 위하여, 접합 전에, 예를 들어 배치식 웨이퍼 세정기로 복수의 웨이퍼를 동시에 세정하는 경우가 있다. 이 때, 세정조에 웨이퍼를 침지하면, 상기한 바와 같이 플라즈마 활성화 처리에 있어서 웨이퍼의 이면에 부착된 파티클 등의 부착물이 세정조 내로 방출되고, 예를 들어 그 웨이퍼의 이면에 대향하여 배치된 다른 웨이퍼의 표면으로 방출된 부착물이 재부착된다. 이와 같이, 플라즈마 활성화 처리에 의해 웨이퍼 표면측의 청정도를 향상시킨다고 하더라도, 그 후의 세정시 등에서, 웨이퍼 표면측의 파티클 등의 부착물을 오히려 증가시켜, 이 부착물이 웨이퍼의 접합면의 청정도에 악영향을 주어, 예를 들면 접합웨이퍼에 표면결함을 발생시킨다고 하는 문제가 발생한다.
본 발명은 전술한 바와 같은 문제를 감안하여 이루어진 것으로, 플라즈마 활성화 처리를 행할 때에, 웨이퍼 이면에 파티클 등의 부착물이 증가하는 것을 억제하고, 특히 플라즈마 활성화 처리 후의 웨이퍼를 배치식 세정기로 세정할 때에, 웨이퍼의 접합면에 부착물이 재부착되는 것을 방지할 수 있는 접합웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 본드웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 주입하여 이온 주입층을 형성하는 공정과, 상기 본드웨이퍼의 이온 주입한 표면과 베이스웨이퍼의 표면을 직접 또는 산화막을 개재하여 접합하는 공정과, 상기 이온 주입층에서 본드웨이퍼를 박리시킴으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합웨이퍼를 제작하는 공정을 포함하는 접합웨이퍼의 제조방법에 있어서, 상기 접합공정 전에, 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽의 접합면에 대하여 플라즈마 활성화 처리를 행하는 공정을 가지며, 상기 플라즈마 활성화 처리공정에 있어서, 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽의 이면을 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치하면서 상기 플라즈마 활성화 처리를 행하는 것을 특징으로 하는 접합웨이퍼의 제조방법이 제공된다.
이러한 제조방법이면, 플라즈마 활성화 처리를 행할 때의 웨이퍼 이면과 스테이지의 접촉면적이 저감되므로, 웨이퍼 이면에서의 파티클 등의 부착물의 증가를 대폭 억제할 수 있다. 이 때문에, 플라즈마 활성화 처리 후의 웨이퍼를 배치식 세정기로 세정했다고 하더라도, 플라즈마 활성화하여 청정화된 접합면에 이면으로부터의 파티클이 재부착되는 기회를 저감할 수 있다. 그 결과, 플라즈마 활성화에 의해 결합강도가 증가되어, 접합계면에 끼워지는 부착물에 의한 표면결함이 억제된 접합웨이퍼를 제조할 수 있다.
이 때, 상기 플라즈마 활성화 처리공정에 있어서, 상기 스테이지의 표면에 형성된 점상 혹은 선상의 볼록부상에, 혹은 상기 스테이지의 표면에 배치된 점상 혹은 선상의 지지부를 갖는 좌대(台座) 상에 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽을 재치함으로써 점접촉 혹은 선접촉시킬 수 있다.
이와 같이 하면, 처리대상인 웨이퍼의 이면을 용이하게 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치할 수 있다.
또한 이 때, 상기 플라즈마 활성화 처리를 행한 상기 본드웨이퍼 또는 상기 베이스웨이퍼를, 상기 접합공정 전에 배치식 세정기로 세정하는 것이 바람직하다.
본 발명의 접합웨이퍼의 제조방법은, 상기한 바와 같이, 플라즈마 활성화 처리시에 웨이퍼 이면에서의 부착물의 증가를 대폭 억제할 수 있으므로, 플라즈마 활성화 처리 후의 웨이퍼를 배치식 세정기로 세정할 때에 일어날 수 있는 접합면에 대한 부착물의 재부착의 문제를 회피하는 것에 매우 유효하다.
본 발명에서는, 접합웨이퍼의 제조방법의 플라즈마 활성화 처리공정에 있어서, 처리대상인 본드웨이퍼 및 베이스웨이퍼 중 적어도 한쪽의 이면을 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치하면서 플라즈마 활성화 처리를 행하므로, 웨이퍼 이면과 스테이지의 접촉면적이 저감되고, 이면측에서의 파티클 등의 부착물의 증가가 매우 한정적으로 된다. 이에 따라, 플라즈마 활성화 처리 후에 배치식 세정기에 있어서 웨이퍼의 접합전 세정을 실시했다고 하더라도, 플라즈마 활성화하여 청정화된 웨이퍼 표면에 이면으로부터의 부착물이 재부착되는 기회를 저감할 수 있다. 그 결과, 접합시에 접합계면에 부착물이 끼는 것이 억제되고, 접합웨이퍼에 표면결함이 발생하는 것을 억제하는 것이 가능해진다. 나아가, 플라즈마 활성화에 의해 결합강도가 증가함으로써, 접합웨이퍼의 품질을 보다 향상시키는 것이 가능해진다. 또한, 웨이퍼 이면과 스테이지의 접촉이 점접촉 혹은 선접촉이어도 플라즈마의 발생이나 안정성에 문제는 없고, 충분한 플라즈마 조사효과가 얻어진다.
도 1은 본 발명의 접합웨이퍼의 제조방법의 일례의 플로우도이다.
도 2는 본 발명의 접합웨이퍼의 제조방법의 플라즈마 활성화 처리에서 이용되는 플라즈마 활성화 장치의 일례를 나타낸 개략도이다.
도 3은 도 2의 플라즈마 활성화 장치의 스테이지의 일례를 나타낸 개략도이다.
도 4는 도 2의 플라즈마 활성화 장치의 스테이지의 다른 일례를 나타낸 개략도이다.
도 5는 종래의 접합웨이퍼의 제조방법의 플라즈마 활성화 처리에서 이용되는 플라즈마 활성화 장치의 스테이지를 나타낸 개략도이다.
이하, 본 발명에 대하여 실시의 형태를 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
전술한 바와 같이, 종래, 접합을 행하기 전에 실시하는 플라즈마 활성화 처리에 있어서, 웨이퍼를 재치하기 위하여 이용되는 스테이지는 웨이퍼의 이면과의 접촉면적이 커지도록 구성되어 있다. 그러나, 본 발명자의 조사에 의해, 이것이 웨이퍼의 이면에 부착되는 파티클을 증가시키는 원인이 되는 것으로 판명되었다.
또한, 본 발명자는 이 문제를 해결하기 위하여 예의 검토를 거듭했다. 그 결과, 플라즈마 활성화의 처리대상 웨이퍼의 이면을 플라즈마 활성화 장치의 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치하면서 플라즈마 활성화 처리를 행함으로써, 그 처리대상 웨이퍼의 재치면측(이면측)에서의 부착물의 증가를 억제할 수 있는 것에 상도(想到)하고, 본 발명을 완성시켰다.
이하, 본 발명의 접합웨이퍼의 제조방법에 대하여 도면을 참조하면서 설명하는데, 본 발명은 이들에 한정되는 것은 아니다.
도 1은, 본 발명의 접합웨이퍼의 제조방법의 일례의 플로우도이다.
우선, 본드웨이퍼(10) 및 지지기판이 되는 베이스웨이퍼(20)로서, 예를 들어 양면이 경면(鏡面)연마된 실리콘 단결정 웨이퍼를 2매 준비한다(도 1(a)).
후술하는 바와 같이, 후공정에 있어서 본드웨이퍼(10)와 베이스웨이퍼(20)를 직접 또는 산화막을 개재하여 접합하는데, 산화막을 개재하여 접합하는 경우에는, 미리 본드웨이퍼(10) 또는 베이스웨이퍼(20) 중 적어도 한쪽에 산화막(12)을 형성한다. 산화막(12)은 예를 들어 열산화나 CVD산화 등에 의해 형성할 수 있고, 예를 들어 SOI웨이퍼 등의 접합웨이퍼에서의 매립 산화막이 된다. 도 1에서는, 산화막(12)을 본드웨이퍼(10)에만 형성하고 있는데, 베이스웨이퍼(20)에만 형성할 수도 있고, 양 웨이퍼에 형성할 수도 있다. 또한, 도 1에 나타낸 바와 같이, 산화막(12)을 웨이퍼 표면측에만 형성할 수도, 웨이퍼의 전체 표면에 형성할 수도 있다. 본드웨이퍼(10)와 베이스웨이퍼(20)를 직접 접합하는 경우에는, 이 산화막(12)은 형성할 필요는 없다.
이어서, 본드웨이퍼(10)의 접합면(13)으로부터 산화막(12)을 개재하여 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 주입하여 웨이퍼 내부에 이온 주입층(11)을 형성한다(도 1(b)). 이 때, 주입에너지(이온 주입 가속전압), 주입선량(注入線量), 주입온도 등의 이온 주입조건은, 소정 두께의 박막을 얻을 수 있도록 적절히 선택할 수 있다.
이어서, 접합웨이퍼의 결합강도를 높이는 것을 목적으로 하여, 이온 주입한 본드웨이퍼(10) 및 베이스웨이퍼(20)의 접합면(13, 22) 중, 그 양쪽 혹은 어느 한쪽에 대하여 플라즈마 활성화 장치에서 플라즈마 활성화 처리를 실시한다(도 1(c)).
도 2에, 본 발명의 접합웨이퍼의 제조방법의 플라즈마 활성화 처리에서 이용되는 플라즈마 활성화 장치의 일례를 나타낸다. 도 2에 나타낸 바와 같이, 플라즈마 활성화 장치(1)는, 플라즈마를 발생시키기 위한 평행판상의 상부전극(3a), 하부전극(3b) 및 고주파전원(5)과, 처리대상인 웨이퍼를 재치하기 위한 스테이지(4)를 갖고, 이들이 챔버(2)내에 배치되어 있다. 이 도 2에 나타낸 예에서는, 하부전극(3b)상에 웨이퍼가 재치되어 있고, 하부전극(3b)이 스테이지(4)의 역할을 하고 있다.
이러한 플라즈마 활성화 장치(1)를 이용하여 처리대상인 웨이퍼, 즉, 본드웨이퍼(10) 및 베이스웨이퍼(20) 중 적어도 한쪽의 접합면을 플라즈마에 노출시킴으로써 플라즈마 활성화를 행한다. 여기서, 플라즈마는, 예를 들어 산소 플라즈마 또는 질소 플라즈마로 할 수 있다.
이 플라즈마 활성화 처리에 있어서, 처리대상인 웨이퍼는 그 이면을 스테이지(4)상에 점접촉 혹은 선접촉시킨 상태로 재치되고, 이 상태로 플라즈마 활성화 처리가 행해진다. 구체적으로는, 스테이지(4)의 표면에 형성된 점상 혹은 선상의 볼록부상에, 또는, 스테이지(4)의 표면에 배치된 점상 혹은 선상의 지지부를 갖는 좌대 상에 처리대상인 웨이퍼를 재치함으로써 점접촉 혹은 선접촉시킨다.
이와 같이 하면, 웨이퍼 이면과 스테이지의 접촉면적이 저감되므로, 이면측에서의 파티클 등의 부착물의 증가를 대폭 억제할 수 있다.
스테이지(4)의 재질은, 플라즈마 발생을 위한 전극이 되는 것, 웨이퍼의 이면에 직접 접촉하는 것에 의한 금속 오염을 방지하는 것, 플라즈마에 의한 열화를 방지하는 것 등의 요건을 만족시키기 위하여, 금속부재(금속판)에 Si를 코팅한 것을 이용할 수 있다.
상기한 스테이지(4)의 지지부 및 좌대의 재질은, 스테이지(4)와 동일하거나, 또는 다른 재질로 할 수 있다. 이 재질을 스테이지(4)와 다른 재질로 하는 경우는, 금속 오염을 방지하는 것, 플라즈마에 의한 열화를 방지하는 것 등의 관점에서, 석영(SiO2)이 호적하게 이용된다. 또한, 스테이지(4)의 지지부 및 좌대에 석영과 같은 절연성 부재를 이용하는 경우에도, 스테이지(4)를 구성하는 금속판의 표면에는 금속 오염방지를 위한 Si코팅을 하는 것이 바람직하다.
본 발명에 이용되는 스테이지(4)의 구체예를 도 3, 4에 나타낸다.
도 3은 웨이퍼 이면과 선접촉하도록 구성된 스테이지의 예이다. 이 예에 있어서의 스테이지(4a)에는, 재치하는 웨이퍼와 거의 동일한 직경을 갖는 금속판 전극의 표면에 선상의 볼록부(6a)가 60도 간격으로 6개소 형상(形狀)되어 있다. 이 볼록부(6a)는 금속판 전극과 일체 형성된 것이지만, 금속판 전극과 동일한 재질, 또는 석영과 같은 절연성 재료를 이용하여 원기둥(円柱)상이나 각기둥(角柱)상의 지지부(7a)를 제작하고, 그 측면을 금속판 전극의 표면에 접착할 수도 있다. 혹은, 이러한 지지부(7a)를 갖는 좌대를 금속판 전극상에 배치할 수도 있다.
또한, 금속판 전극의 표면에 홈을 형성하고, 그 홈에 원기둥상이나 각기둥상의 지지부(7a)를 끼우고, 이들의 머리부가 스테이지 표면으로부터 돌출된 구조로 할 수도 있다.
볼록부 또는 지지부를 원기둥상 또는 삼각기둥(三角柱)상으로 하고 그 측면을 웨이퍼 이면과 접촉시키도록 하면, 웨이퍼 이면과의 접촉이 선접촉이 된다. 또한, 사각기둥 이상의 다각기둥상의 경우에도 웨이퍼와의 접촉부의 폭을 3mm 이하로 하면 접촉면적을 충분히 작게 할 수 있으므로, 본 발명에서의 선접촉의 개념에 포함된다.
선상의 볼록부 및 지지부의 길이로는, 이들의 폭보다 길게, 웨이퍼의 반경의 1/2 이하로 하는 것이 바람직하고, 반경의 1/4 이하로 하는 것이 보다 바람직하다.
도 4는 웨이퍼 이면과 점접촉하도록 구성된 스테이지의 예이다. 이 예에 있어서의 스테이지(4b)에는, 재치하는 웨이퍼와 거의 동일한 직경을 갖는 금속판 전극의 표면에 점상의 볼록부(6b)가 60도 간격으로 6개소 형상되어 있다. 이 볼록부(6b)는 금속판 전극과 일체 형성된 것이지만, 금속판 전극과 동일한 재질, 또는 석영과 같은 절연성 재료를 이용하여 점상의 지지부(7b)를 제작하고, 그 표면을 금속판 전극의 표면에 접착할 수도 있다. 혹은, 이러한 지지부(7b)를 갖는 좌대를 금속판 전극상에 배치할 수도 있다.
또한, 금속판 전극의 표면에 구멍을 형성하고, 그 구멍에 지지부(7b)를 끼우고, 이들의 머리부가 스테이지 표면으로부터 돌출된 구조로 할 수도 있다.
볼록부 또는 지지부를 구(球)상, 원뿔(円錐)상, 또는 정다각뿔(正多角錐)상으로 하고, 그 정점을 웨이퍼 이면과 접촉시키도록 하면, 웨이퍼 이면과의 접촉이 점접촉이 된다. 또한, 원기둥상이나 정다각기둥상이어도 그 직경(각기둥의 경우는 내접원의 직경)을 3mm 이하로 하면 접촉면적을 충분히 작게 할 수 있으므로, 본 발명에서의 점접촉의 개념에 포함된다. 지지부를 원뿔상, 정다각뿔상, 원기둥상, 또는 정다각기둥상으로 하는 경우에는, 이들의 저면을 금속판 전극의 표면에 접착 또는 구멍에 끼우도록 하면 된다.
볼록부 또는 지지부의 배치로는, 도 3, 4에 나타낸 바와 같은 60도 간격으로 6개소 외에, 120도 간격으로 3개소를 최소수로 하고, 그 외, 90도 간격으로 4개소, 45도 간격으로 8개소, 30도 간격으로 12개소로 할 수도 있다.
이러한 볼록부 또는 지지부, 혹은 지지부가 형성된 좌대를 갖는 스테이지 상에 플라즈마 활성화 처리를 행하는 웨이퍼를 재치한 경우, 웨이퍼의 이면은 볼록부 또는 지지부로 지지되기 때문에, 스테이지 표면과 웨이퍼 이면의 사이에 적절한 간격(예를 들어 1mm 정도)이 형성된다.
따라서, 도 5에 나타낸 종래 이용되어 온 플라즈마 활성화 장치의 스테이지의 표면에 형성되어 있는 공기 배출용 홈은 불필요하다. 한편, 웨이퍼와 하부전극에 간격이 생기기 때문에, 플라즈마의 발생이나 웨이퍼 표면의 활성화의 효과의 저하가 염려되는데, 지지부를 절연체인 석영으로 형성한 경우에도, 본 발명자에 의해 실시된 통상의 플라즈마 발생조건으로 플라즈마 활성화 처리를 행한 실험에서, 충분히 결합력을 높이는 효과가 얻어지는 것이 확인되었다.
이어서, 배치식 세정기에 있어서 플라즈마 활성화한 웨이퍼의 접합전 세정을 행한다(도 1(d)). 배치식 세정기를 이용함으로써, 복수의 웨이퍼를 한번에 세정할 수 있으므로 공정시간을 저감할 수 있다. 나아가, 상기한 바와 같이, 본 발명에서는 플라즈마 활성화 처리시에 웨이퍼 이면에서의 파티클의 증가를 대폭 억제할 수 있으므로, 종래보다 문제가 되었던 배치식의 세정에 있어서 플라즈마 활성화하여 청정화된 웨이퍼 표면에 이면으로부터의 파티클이 재부착되는 문제를 회피할 수 있다.
이어서, 본드웨이퍼(10)의 이온 주입된 측의 표면과 베이스웨이퍼(20)의 표면을 밀착시켜 접합하고(도 1(e)), 접합한 웨이퍼를, 예를 들어 불활성 가스 분위기하, 350℃~500℃의 온도로 유지하여 이온 주입층에 있어서 미소기포층을 발생시키는 열처리를 포함하는 열처리를 실시하고, 미소기포층(이온 주입층)에서 본드웨이퍼(10)를 박리시켜, 베이스웨이퍼(20)상에 박막(31)을 갖는 접합웨이퍼(30)를 얻는다(도 1(f)).
이러한 본 발명의 접합웨이퍼의 제조방법이면, 접합시에 접합계면에 파티클이 끼는 것이 억제되고, 접합웨이퍼에 표면결함이 발생하는 것을 억제할 수 있다. 나아가, 플라즈마 활성화에 의해 결합강도가 증가함으로써, 접합웨이퍼의 결함품질을 보다 향상시킬 수 있다.
[실시예]
이하, 본 발명의 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들에 한정되는 것은 아니다.
(실시예 1)
본드웨이퍼로서, 직경 300mm, 웨이퍼 두께 775μm, COP가 없는 실리콘 단결정 웨이퍼를 준비하고, 145nm인 산화막을 성장한 후, 이온 주입기에서, 50keV의 주입에너지로 H+ 이온을 5×1016atoms/cm2 주입하여 이온 주입층을 형성하였다.
베이스웨이퍼로서, 본드웨이퍼와 동일한, 단 표면에 산화막이 없는 실리콘 단결정 웨이퍼를 준비하고, 질소 플라즈마에 의한 플라즈마 활성화 처리를 실시하였다. 이 때, 플라즈마 활성화 장치의 스테이지로서, 도 3에 나타낸 바와 같은 웨이퍼 이면과 선접촉하는 석영제의 지지부를 표면에 배치한 것을 이용하였다. 구체적으로는, 베이스웨이퍼와 동일한 직경을 갖는 금속제의 하부전극의 표면에 Si를 코팅하고, 이 표면상에 도 3에 나타낸 바와 같은 60도 간격으로 6개소의 위치에 원기둥상의 지지부(직경 2mm, 길이 20mm)를, 그 측면이 하부전극 표면과 접하도록 배치하였다. 하부전극 표면의 원기둥상의 지지부를 배치하는 위치에는, 지지부를 감합(嵌合)하기 위한 홈(폭 2mm, 길이 20mm, 깊이 1mm)을 형성하였다.
이 때, 플라즈마 활성화 처리 후의 베이스웨이퍼 표리면(表裏面)의 0.1μm 이상의 파티클수를 레이저 산란식 표면검사장치(KLA-Tencor Corporation제 SP1)를 이용하여 측정한 바, 베이스웨이퍼 표면의 파티클수는 11pcs/wafer, 베이스웨이퍼 이면의 파티클수는 800pcs/wafer였다. 베이스웨이퍼 이면의 파티클수는 후술하는 비교예의 8566pcs/wafer에 비해 대폭 저감되었다.
베이스웨이퍼의 플라즈마 활성화 처리후, 배치식 세정기에 있어서, 본드웨이퍼 25매를 1배치, 베이스웨이퍼 25매를 1배치로 하여, 접합전 세정을 실시하였다. 세정후, 상기와 마찬가지로 베이스웨이퍼 표면의 파티클수를 측정한 바, 2pcs/wafer로 감소하였다.
이어서, 본드웨이퍼의 이온 주입측의 표면과 베이스웨이퍼의 플라즈마 활성화한 표면을 밀착시켜 접합한 후, 배치식 횡형(橫型) 열처리로에서, 투입온도 200℃, 최고온도 500℃의 열처리를 실시하고, 본드웨이퍼를 이온 주입층에서 박리하여, 베이스웨이퍼 상에 SOI층을 형성하고, SOI웨이퍼를 얻었다. 형성된 SOI층에 대하여, 표면 평활화 및 막두께 조사를 실시한 후, 결함검사(직경 300μm인 보이드(ボイド)를 한도(限度) 견본 샘플로 한 육안에 의한 보이드 검사)를 실시하였다.
그 결과, SOI웨이퍼에는 직경 300μm 이상의 큰 보이드는 검출되지 않았다.
이에 따라, 본 발명의 접합웨이퍼의 제조방법은, 플라즈마 활성화 처리를 행할 때에, 웨이퍼의 이면에 파티클 등의 부착물이 증가하는 것을 억제하고, 플라즈마 활성화 처리 후의 웨이퍼를 배치식 세정기로 세정할 때에, 웨이퍼의 접합면에 부착물이 재부착되는 것을 방지할 수 있는 것을 확인할 수 있었다.
(비교예)
플라즈마 활성화 처리에 있어서, 플라즈마 활성화 장치의 스테이지로서, 도 5에 나타낸 바와 같은, 평탄한 표면에 형성된 웨이퍼 반송시의 공기 배출용 홈 이외의 부분에서 웨이퍼 이면에 면접촉하는 스테이지를 사용한 것 이외에, 실시예 1과 동일한 조건으로 SOI웨이퍼를 제조하였다.
실시예 1과 마찬가지로, 플라즈마 활성화 처리 후의 베이스웨이퍼 표리면의 0.1μm 이상의 파티클수를 측정한 바, 베이스웨이퍼 표면의 파티클수는 10pcs/wafer, 베이스웨이퍼 이면의 파티클수는 8566pcs/wafer이며, 실시예 1과 비교하면 이면의 파티클 오염이 현저하게 악화되었다.
또한, 배치식 세정기에 있어서의 세정 후의 베이스웨이퍼 표면의 파티클수를 측정한 바, 25pcs/wafer로 증가하였다. 이와 같이 비교예에 있어서는, 세정 후의 베이스웨이퍼 표면의 파티클수가 오히려 증가하였다.
또한, 제조한 SOI웨이퍼의 결함검사를 실시한 바, SOI웨이퍼에는 직경 300μm 이상의 큰 보이드가 3개 검출되었다. 이러한 보이드가 있는 장소에는 SOI층상의 디바이스는 형성할 수 없기 때문에, SOI웨이퍼의 규격으로서 불량이라고 판단하는 경우가 많다.
(실시예 2)
플라즈마 활성화 처리에 있어서, 플라즈마 활성화 장치의 스테이지로서, 도 4에 나타낸 바와 같은, 웨이퍼 이면과 점접촉하는 석영제의 지지부를 표면에 배치한 스테이지를 사용한 것 이외에, 실시예 1과 동일한 조건으로 SOI웨이퍼를 제조하였다. 사용한 스테이지는, 베이스웨이퍼와 동일한 직경을 갖는 금속제의 하부전극의 표면에 Si를 코팅하고, 이 표면상에 도 4에 나타낸 바와 같은 60도 간격으로 6개소의 위치에 원기둥상의 지지부(직경 3mm, 높이 2mm)를 배치하였다. 하부전극 표면의 원기둥상의 지지부를 배치한 위치에는, 지지부를 감합하기 위한 구멍(직경 3mm, 깊이 1mm)을 형성하였다.
실시예 1과 마찬가지로, 플라즈마 활성화 처리 후의 베이스웨이퍼 표리면의 0.1μm 이상의 파티클수를 측정한 바, 베이스웨이퍼 표면의 파티클수는 10pcs/wafer, 베이스웨이퍼 이면의 파티클수는 500pcs/wafer였다.
또한, 배치식 세정기에 있어서의 세정 후의 베이스웨이퍼 표면의 파티클수를 측정한 바, 3pcs/wafer로 감소하였다.
또한, 제조한 SOI웨이퍼의 결함검사를 실시한 바, SOI웨이퍼에는 직경 300μm 이상의 큰 보이드는 검출되지 않았다.
또한, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
예를 들어, 상기 실시형태에서는 점접촉 혹은 선접촉의 예로서, 점접촉만의 경우(도 4)와, 선접촉만의 경우(도 3)를 나타냈는데, 점접촉과 선접촉을 혼재시키는 것도 가능하다.

Claims (4)

  1. 본드웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 주입하여 이온 주입층을 형성하는 공정과, 상기 본드웨이퍼의 이온 주입한 표면과 베이스웨이퍼의 표면을 직접 또는 산화막을 개재하여 접합하는 공정과, 상기 이온 주입층에서 본드웨이퍼를 박리시킴으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합웨이퍼를 제작하는 공정을 포함하는 접합웨이퍼의 제조방법에 있어서,
    상기 접합공정 전에, 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽의 접합면에 대하여 플라즈마 활성화 처리를 행하는 공정을 가지며,
    상기 플라즈마 활성화 처리공정에 있어서, 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽의 이면(裏面)을 스테이지 상에 점접촉 혹은 선접촉시킨 상태로 재치(載置)하면서 상기 플라즈마 활성화 처리를 행하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 플라즈마 활성화 처리공정에 있어서, 상기 스테이지의 표면에 형성된 점상 혹은 선상의 볼록부상에 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽을 재치함으로써 점접촉 혹은 선접촉시키는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 플라즈마 활성화 처리공정에 있어서, 상기 스테이지의 표면에 배치된 점상 혹은 선상의 지지부를 갖는 좌대(台座) 상에 상기 본드웨이퍼 및 상기 베이스웨이퍼 중 적어도 한쪽을 재치함으로써 점접촉 혹은 선접촉시키는 것을 특징으로 하는 접합웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 플라즈마 활성화 처리를 행한 상기 본드웨이퍼 또는 상기 베이스웨이퍼를, 상기 접합공정 전에 배치식 세정기로 세정하는 것을 특징으로 하는 접합웨이퍼의 제조방법.
KR1020147029823A 2012-04-26 2013-04-02 접합웨이퍼의 제조방법 KR101855812B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-101768 2012-04-26
JP2012101768A JP5664592B2 (ja) 2012-04-26 2012-04-26 貼り合わせウェーハの製造方法
PCT/JP2013/002278 WO2013161188A1 (ja) 2012-04-26 2013-04-02 貼り合わせウェーハの製造方法

Publications (2)

Publication Number Publication Date
KR20150003763A true KR20150003763A (ko) 2015-01-09
KR101855812B1 KR101855812B1 (ko) 2018-05-10

Family

ID=49482543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147029823A KR101855812B1 (ko) 2012-04-26 2013-04-02 접합웨이퍼의 제조방법

Country Status (7)

Country Link
US (1) US9142449B2 (ko)
EP (1) EP2843686B1 (ko)
JP (1) JP5664592B2 (ko)
KR (1) KR101855812B1 (ko)
CN (1) CN104246971B (ko)
SG (1) SG11201406661YA (ko)
WO (1) WO2013161188A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6213046B2 (ja) * 2013-08-21 2017-10-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP6638282B2 (ja) * 2015-09-25 2020-01-29 三菱マテリアル株式会社 冷却器付き発光モジュールおよび冷却器付き発光モジュールの製造方法
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
CN107633997B (zh) * 2017-08-10 2019-01-29 长江存储科技有限责任公司 一种晶圆键合方法
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
CN109671664A (zh) * 2018-12-14 2019-04-23 北京半导体专用设备研究所（中国电子科技集团公司第四十五研究所） 晶圆载片台
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56135934A (en) * 1980-03-27 1981-10-23 Chiyou Lsi Gijutsu Kenkyu Kumiai Dry etching device
JP3134391B2 (ja) * 1991-09-19 2001-02-13 株式会社デンソー シリコン基板の接合方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6335535B1 (en) * 1998-06-26 2002-01-01 Nissin Electric Co., Ltd Method for implanting negative hydrogen ion and implanting apparatus
EP2259299A1 (en) * 1999-10-14 2010-12-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer, and SOI wafer
JP3626933B2 (ja) 2001-02-08 2005-03-09 東京エレクトロン株式会社 基板載置台の製造方法
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
JP2006339363A (ja) 2005-06-01 2006-12-14 Bondtech Inc 表面活性化方法および表面活性化装置
JP2007173354A (ja) 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
US7791708B2 (en) * 2006-12-27 2010-09-07 Asml Netherlands B.V. Lithographic apparatus, substrate table, and method for enhancing substrate release properties
JP5433927B2 (ja) * 2007-03-14 2014-03-05 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5415676B2 (ja) * 2007-05-30 2014-02-12 信越化学工業株式会社 Ｓｏｉウェーハの製造方法
JP4577382B2 (ja) 2008-03-06 2010-11-10 信越半導体株式会社 貼り合わせウェーハの製造方法
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
US8557679B2 (en) * 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
JP2012038963A (ja) 2010-08-09 2012-02-23 Sumco Corp 貼り合わせウェーハの製造方法

Also Published As

Publication number Publication date
CN104246971B (zh) 2018-06-15
US9142449B2 (en) 2015-09-22
CN104246971A (zh) 2014-12-24
JP5664592B2 (ja) 2015-02-04
KR101855812B1 (ko) 2018-05-10
JP2013229516A (ja) 2013-11-07
WO2013161188A1 (ja) 2013-10-31
EP2843686A1 (en) 2015-03-04
EP2843686A4 (en) 2016-01-20
EP2843686B1 (en) 2019-03-27
SG11201406661YA (en) 2014-11-27
US20150118825A1 (en) 2015-04-30

Similar Documents

Publication Publication Date Title
KR101855812B1 (ko) 접합웨이퍼의 제조방법
US8859393B2 (en) Methods for in-situ passivation of silicon-on-insulator wafers
JP6373354B2 (ja) ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法
KR101151458B1 (ko) 접합 웨이퍼의 제조방법 및 접합 웨이퍼
TWI595561B (zh) Method of manufacturing hybrid substrate and hybrid substrate
KR101541940B1 (ko) Ｓｏｉ 기판의 제조 방법
JP5472861B2 (ja) 基板から層をへき開する方法及びデバイス
JP5415129B2 (ja) 貼り合わせ基板の製造方法
US20110207291A1 (en) Wafer bonding device and wafer bonding method
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
JP2006210898A (ja) Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
KR20130050924A (ko) 절연체-위-반도체 형 기판의 마무리 방법
KR20080085133A (ko) 에스오아이 기판 및 에스오아이 기판의 제조방법
KR20080100160A (ko) Ｓｏｉ 기판의 제조 방법
US9312166B2 (en) Method for manufacturing composite wafers
KR20180131542A (ko) 산화물 단결정 박막을 구비한 복합 웨이퍼의 제조 방법
JP2000331899A (ja) Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ
JP2008124207A (ja) 半導体基板の製造方法
KR102138949B1 (ko) Sos 기판의 제조 방법 및 sos 기판
KR20080086899A (ko) Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼
JP5667743B2 (ja) Ｓｏｉ基板の作製方法
JP2008263010A (ja) Ｓｏｉ基板の製造方法
KR102562239B1 (ko) 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성
JP5364345B2 (ja) Ｓｏｉ基板の作製方法
TW202343550A (zh) 將薄層轉移到載體基板之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant