KR20140144228A - 실리콘 기판 상에서 성장하는 발광 장치 - Google Patents

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코닌클리케 필립스 엔.브이.
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Abstract

본 발명의 실시예들에 따른 방법은 실리콘을 포함하는 기판 상에서 반도체 구조체를 성장시키는 단계를 포함한다. 반도체 기판은 기판과 직접 접촉하는 알루미늄 함유 층 및 n형 영역과 p형 영역 사이에 배치되는 3족 질화물 발광 층을 포함한다. 방법은 기판을 제거하는 단계를 더 포함한다. 기판을 제거한 후, 투명 재료가 알루미늄 함유 층과 직접 접촉하도록 형성된다. 투명 재료는 택스처링된다.

Description

실리콘 기판 상에서 성장하는 발광 장치{LIGHT EMITTING DEVICE GROWN ON A SILICON SUBSTRATE}
본 발명은 실리콘 기판 상에서 성장하는 3족 질화물(Ⅲ-nitride) 발광 다이오드와 같은 반도체 발광 장치에 관한 것이다.
발광 다이오드(light emitting diode: LED)들, 공진 캐피티 발광 다이오드(resonant cavity light emitting diode: RCLED)들, 표면 발광 레이저(VCSEL)들과 같은 수직 캐비티 레이저 다이오드들, 및 측면 발광 레이저(edge emitting laser)들을 포함하는 반도체 발광 장치들은 현재 사용 가능한 가장 효율적인 광원들에 속한다. 가시 스펙트럼에 걸쳐 작동할 수 있는 고휘도 발광 장치들의 제조에서 현재 관심이 있는 재료 시스템들은, 3족 질화물 재료들이라고도 하는 Ⅲ-Ⅴ족 반도체들, 특히 갈륨, 알루미늄, 붕소, 인듐과 질소의 2원, 3원, 및 4원 합금(alloy)들을 포함한다. 통상적으로, 3족 질화물 발광 장치들은, 금속 유기 화학 증착(metal-organic chemical vapor deposition: MOCVD), 분자 빔 애피탁시(molecular beam epitaxy: MBE), 또는 다른 애피택셜(epitaxial) 기술들에 의해 사파이어, 탄화 규소, 실리콘, 3족 질화물, 또는 다른 적절한 기판 상에서, 상이한 조성들 및 도펀트 농도들의 반도체 층들의 적층(stack)을 애피택셜하게 성장시킴으로써 제조된다. 적층은 보통, 예를 들어 Si으로 도핑(dopping)되고 기판 상에서 형성되는 1 이상의 n형 층들, n형 층이나 층들 상에서 형성되는 활성 영역(active region)의 1 이상의 발광 층들, 및 예를 들어 Mg으로 도핑되고 활성 영역 상에서 형성되는 1 이상의 p형 층들을 포함한다. 전기적 접촉들이 n형 및 p형 영역들 상에서 형성된다.
도 1은 US 7,256,483에서 보다 상세히 설명되는 플립 칩 LED(flip chip LED)를 도시한다. 그 LED는 사파이어 성장 기판(도시되지 않음)에서 성장되는 n형 층들(16), 활성 층(18), 및 p형 층들(20)을 포함한다. p 층(20) 및 활성 층(18)의 일부들은 LED를 형성하는 공정 동안 식각되고, 금속(50)(본딩 금속을 추가한 금속화 층)은 p 접촉 금속(24)과 동일한 측면으로 n 층(16)과 접촉한다. 언더필 재료(underfill material)(52)는, LED에 걸쳐 열 구배(thermal gradient)들을 감소시키기 위해, LED와 패키지 기판 사이의 부착에 기계적 강도를 추가하기 위해, 그리고 LED 재료와의 접촉으로부터의 오염을 방지하기 위해, LED 밑의 보이드(void)들에서 증착될 수 있다. n 금속(50) 및 p 금속(24)은 패키지 기판(12) 상에서 패드들(22A 및 22B)에 각자 본딩된다. 패키지 기판(12) 상의 접촉 패드들(22A 및 22B)은, 비아(via)들(28A 및 28B) 및/또는 금속 트레이스들을 사용하여 납땜가능 전극들(26A 및 26B)에 연결된다. 성장 기판은, n형 층(16)의 기판을 노출시키며 제거된다. 이 표면은, 광 추출(light extraction) 증가를 위해 예를 들어 KOH 용액을 사용한 광전기화학적 식각(photo-electrochemical etching)에 의해 조면화(roughening)된다.
향상된 광 추출을 보이는 실리콘 기판 상에서 성장되는 발광 장치를 제공하는 것이 본 발명의 목적이다.
본 발명의 실시예들은 반도체 구조체를 포함하고, 반도체 구조체는 n형 영역과 p형 영역 사이에 배치된 3족 질화물 발광 층과 알루미늄 함유 층을 포함한다. 알루미늄 함유 층은 반도체 구조체의 상부 표면을 형성한다. 투명 재료가 알루미늄 함유 층 상에 배치된다. 투명 재료의 표면은 텍스처링된다(textured).
본 발명의 실시예들에 따른 방법은 실리콘을 포함하는 기판 상에서 반도체 구조체를 성장시키는 단계를 포함한다. 반도체 기판은 기판과 직접 접촉하는 알루미늄 함유 층, 및 n형 영역과 p형 영역 사이에 배치된 3족 질화물 발광 층을 포함한다. 방법은 기판을 제거하는 단계를 추가로 포함한다. 기판을 제거한 후에, 알루미늄 함유 층과 직접 접촉하는 투명 재료가 형성된다. 투명 재료는 텍스처링된다.
본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 3족 질화물 발광 층을 포함하는 반도체 구조체를 포함한다. 반도체 구조체는 알루미늄 함유 층을 추가로 포함한다. 다공성 3족 질화물 영역이 알루미늄 함유 층과 3족 질화물 발광 층 사이에 배치된다.
도 1은 조면화된 상부 표면을 갖는 플립 칩 LED를 도시한다.
도 2는 실리콘 기판 상에서 성장된 3족 질화물 구조체를 도시한다.
도 3은 플립 칩 구성의 지지체에 부착된 도 2의 구조체를 도시한다.
도 4는 도 3의 반도체 구조체 상에 배치된 조면화된 투명 재료를 포함하는 장치의 상부 표면의 일부를 도시한다.
도 5는 준비 층(preparation layer)들과 장치 구조체 사이에 배치된 다공성 층을 포함하는 반도체 구조체의 일부를 도시한다.
도 6은 도파 차단 영역(waveguide-interrupting region)과 산란(scattering) 구조체를 포함하는 장치를 도시한다.
도 7은 다공성 3족 질화물 층 내의 기공(pore)들의 성장을 도시한다.
도 8은 다공성 3족 질화물 층을 형성하는 장치를 도시한다.
아래 예시들이 청색 광 또는 UV 광을 발하는 3족 질화물 LED들을 언급하지만, 레이저 다이오드들과 같은 LED들 이외의 반도체 발광 장치들, 그리고 다른 Ⅲ-Ⅴ족 재료들, Ⅲ족 인화물, 및 Ⅲ족 비소 재료들과 같은 다른 재료 시스템들로부터 만들어지는 반도체 발광 장치들도 본 발명의 실시예들에서 사용될 수 있다.
3족 질화물 장치들은 보통 사파이어 또는 SiC 기판들 상에서 성장된다. 이러한 기판들은, 상술된 것과 같이 식각, 레이저 리프트 오프(laser lift-off), 또는 임의의 다른 적절한 기술에 의해 제거될 수 있다. 이러한 기판들을 제거함으로써 노출되는 3족 질화물 재료는 보통 GaN이고, 예를 들어 광전기화학적 식각에 의해 용이하게 조면화될 수 있다.
실리콘은 3족 질화물 장치들의 성장을 위한 매력적인 기판인데, 이는 그것의 낮은 비용, 넓은 가용성, 및 잘 특징화된 전기적 및 열적 특성들 때문이다. 실리콘은 3족 질화물 장치들의 성장을 위한 기판으로 널리 사용되고 있지는 않은데, 이는 3족 질화물 재료와 실리콘 사이의 격자 부정합(lattice mismatch) 및 열적 부정합(thermal mismatch)으로부터 기인한 크래킹을 포함하는 재료 품질 문제들 때문이다. 또한, Ga와 Si 사이의 화학적 상호작용은, 제1 성장층이 필수적으로 Ga가 없을 것을 요구한다. AlN이 통상적으로 제1 성장층으로 사용된다. AlN 제1 성장층은 AlN 제1 성장층 상에서 성장되는 GaN 층들의 압축 변형(compressive strain)을 유도한다. Si와 GaN 사이의 열적 팽창의 부정합은, 높은 성장 온도로부터의 웨이퍼의 냉각 동안, GaN의 인장 변형(tensile strain)을 유도한다. 고온의 압축 상태에서 성장시킴으로써, 냉각에 의해 발생하는 인장 변형은 수용된다.
도 2는 실리콘 기판(30) 상에서 성장되는 3족 질화물 구조체를 도시한다. 본 명세서에 설명되는 실시예들에서, 실리콘 기판(30)은, 성장 표면(즉, 상부 표면)이 실리콘인 절연체 상 실리콘(silicon-on-insulator) 기판과 같은 복합 기판 또는 실리콘 웨이퍼일 수 있다. 격자 부정합 및 열적 부정합과 연관된 문제들을 감소시키거나 제거하기 위하여, 먼저 1 이상의 준비 층들(32)이 실리콘 기판(30) 상에서 성장된다. 도 2에서, 2개의 준비 층들, AlN 시드 층(34) 및 AlGaN 버퍼 층(36)이 도시된다. 예를 들어, AlN 시드층(34)은 100nm 미만의 두께의 AlN 층일 수 있고, 보통 900℃ 초과인 GaN의 성장 온도 미만의 온도에서 증착될 수 있다. 예를 들어, AlGaN 버퍼 층(36)은, 예를 들어 800℃ 초과의 고온에서 성장된 실질적 단결정 층(substantially single crystal layer)일 수 있다. AlGaN 버퍼 층(36)은, 3족 질화물 장치 구조체(38)에서, 특히 n형 영역(40)에서 압축 스트레스를 생성할 수 있고, 이는 3족 질화물 장치 구조체(38)에서 크래킹을 감소시킬 수 있다. 일부 실시예들에서, AlGaN 버퍼 층(36)은 생략되고, 3족 질화물 장치 구조체(38)는 AlN 시드 층(34) 상에서 직접 성장된다. n형 영역(40), 발광 영역(42), 및 p형 영역(44)을 포함하는 3족 질화물 장치 구조체(38)는, 준비 층들(32) 상에서 성장된다. 3족 질화물 장치 구조체(38)는 아래에서 더 상세히 설명된다.
상기 설명된 바와 같이, 알루미늄 함유 준비 층들(32)은 격자 부정합 및 열적 부정합과 연관되는 문제들을 감소시키거나 제거할 수 있다. 그러나, 알루미늄 함유 준비 층들(32)은 여러가지 이유로 문제가 많다. 첫번째로, 도 1을 참조하여 상기 설명된 바와 같이, 일부 장치들에서, 성장 기판은 제거되고, 성장 기판을 제거함으로써 노출되는 반도체 구조체는 광 추출을 향상시키기 위해 조면화되거나 패터닝된다. 보통 기존의 사파이어 또는 SiC 성장 기판을 제거함으로써 노출되는 3족 질화물 표면인 GaN과 달리, 상기 설명된 AlN 시드 층(34)은 습식 식각(wet etching) 및 광전기화학적 식각과 같은 통상적 기술들로 조면화하기는 어렵다. AlN은 건식 식각(dry etching)에 의해 조면화되거나 제거되어야 하는데, 그것은 반도체 구조체를 손상시키고 그것에 의해 웨이퍼 수율(wafer yield)들을 감소시킬 수 있는 공격적인 공정이다. 두번째로, 알루미늄 함유 준비 층들(32)의 낮은 굴절률(index of refraction)(AlN은 ~2.2의 굴절률을 가짐)이, 더 높은 인덱스에서, 주로 GaN(~2.4의 굴절률) 장치 구조체(38)에서, 생성되는 광이 알루미늄 함유 준비 층들(32)과 장치 구조체(38) 사이의 계면을 따라 내부 도파(waveguiding)에서 상실되도록 야기시킬 수 있다.
본 발명의 실시예들은 Si 기판 상에서 성장되는 3족 질화물 장치에서 알루미늄 함유 준비 층들과 연관된 문제들을 감소시키거나 제거할 수 있다.
도 6은, 본 발명의 실시예들에 따른 장치를 도시한다. 도 6에 도시된 장치에서, 당해 분야에서 공지된 바와 같이, 반도체 구조체가 3족 질화물 층들의 성장 방향에 대해 플립핑되고, n형 및 p형 접촉들(46 및 48)은 플립 칩 방식으로 반도체 구조체 상에서 형성된다. 실리콘 기판을 제거한 후 광 추출을 위해 알루미늄 함유 준비 층들을 조면화하는 것의 어려움의 문제를 다루기 위해, 도 6에서 도시된 장치는 실리콘 기판(30)이 제거된 후에 준비 층들(32) 상에서 형성되는 산란 구조체(72)를 포함한다. 예를 들어, 산란 구조체(72)는, 아래에서 설명되는 바와 같이 조면화된 실리콘 산화물 또는 실리콘 질화물 층일 수 있다. 알루미늄 함유 준비 층들(32)과 장치 구조체(38) 사이의 계면을 따라 도파의 문제를 다루기 위해, 도 6의 장치는 준비 층들(32)과 장치 구조체(38) 사이에 도파 차단 산란 구조체(70)를 포함한다. 예를 들어, 산란 구조체(70)는, 아래에 설명된 바와 같이 다공성 3족 질화물 층 또는 조면화, 패터닝, 또는 텍스처링된 3족 질화물일 수 있다.
도 6에 도시된 장치는, 다음과 같이 형성될 수 있다. 도 2를 참조하여 상기 설명된 바와 같이, 먼저 준비 층들(32)이 실리콘 기판(30) 상에서 성장된다. 준비 층들(32)이 성장된 후, 일부 실시예들에서, 선택적인 산란 구조체(70)가 형성된다.
산란 구조체(70)는 조면화, 패터닝, 또는 텍스쳐링된 3족 질화물 층일 수 있다. 일부 실시예들에서, AlN 시드 층(34) 및 AlGaN 버퍼 층(36)이 성장되고, 그 후에 웨이퍼가, AlGaN 버퍼 층(36) 상에서 조면화, 텍스쳐링, 또는 패터닝된 비평면 표면을 만들기 위해, 예를 들어 식각 또는 기계적 기술들에 의해 반응기(reactor)로부터 제거되고 공정된다. 그 후에, 웨이퍼는 성장 챔버(growth chamber)에 복귀되고, 아래에 설명되는 바와 같이 장치 구조체(38)가 AlGaN 버퍼 층(36)의 비평면 표면 상에서 성장된다. AlGaN 버퍼 층(36)이 생략되는 장치들에서, AlN 시드 층(34)의 표면은 장치 구조체(38)의 성장 이전에 만들어진 비평면일 수 있다. 조면화, 텍스쳐링, 패터닝된 표면은, 계면에서 산란되는 총량을 증가시킬 수 있고, 계면에서의 도파로 상실되는 광의 총량을 감소시킬 수 있다.
산란 구조체(70)는 도 5에서 설명되는 바와 같이 준비 층들(32)과 장치 구조체(38) 사이에서 형성되는 다공성 반도체 재료(60)의 영역일 수 있다. 다공성 영역(60)은, 계면에서 산란되는 총량을 증가시킬 수 있고, 계면에서의 도파로 상실된 광의 총량을 감소시킬 수 있다.
다공성 영역(60)은, 당해 분야에서 공지된 바와 같이 임의의 적절한 기술에 의해 형성될 수 있다. 예를 들어 다공성 영역(60)은 다음과 같이 형성될 수 있다: 1 이상의 알루미늄 함유 준비 층들(32)은 아래 설명되는 바와 같이 Si 성장 기판 상에서 성장된다. 다공성으로 만들어질 것이며, 보통 GaN이지만, AlGaN 및 InGaN을 포함하지만 제한되지 않는 임의의 적절한 3족 질화물 재료들일 수 있는 3족 질화물 층(62)이 준비 층들(32) 상에서 성장된다. 3족 질화물 층(62)을 다공성으로 만들기 위한 준비는 도 8에 도시된다. 은(81)이, 3족 질화물 층(62), 준비 층들(32), 및 실리콘 기판(30)을 포함하는 반도체 구조체(80)의 상부 표면의 영역에서의 열 증발(thermal evaporation)에 의해 증착된다. 웨이퍼(80)는 테플론 표면(Teflon surface)(82) 상에 배치된다. 은 영역(81)은 와셔(washer)(84)와 접촉되고 반도체 구조체(80)는 볼트(86)로 테플론 표면(82)에 고정된다. 양극 식각 공정(anodic etching process)에서, 양극 및 음극으로서 역할하는 백금 선들(88)이 전원 장치(90)에 연결된다. 양극 선은 와셔(84)에 연결된다. 웨이퍼(80) 및 백금 선들(88)은 2M NaOH 또는 KOH 용액(92)에 담겨진다. 직류는, 예를 들어 10 mA/cm2과 20 mA/cm2 사이의 밀도에서 선과 웨이퍼를 통해 인가된다. 선택적 UV-조명(94)이 250W 수은 램프에 의해 공급된다. 적절한 다공성(porosity)은 10분에서 60분의 공정을 요구할 수 있으며, 그 후 램프 및 전류 소스가 스위치 오프된다. 대안적으로, 백금이 웨이퍼의 표면 상으로 직접 적용될 수 있거나, KOH, 플루오르 산들, 또는 CH3OH:HF:H2O2과 같은 상이한 용액들이 광전기화학적으로 구동되는 공정에서 사용된다. 구멍들의 크기 및 밀도는 용액의 농도를 변화시킴으로써 제어될 수 있다. 작은 기공 층은 낮은 몰 농도의 용액(0.5% KOH)으로 제조될 수 있다. 표면 밑의 큰 기공 층은 높은 몰 농도의 용액(2% KOH)으로 제조될 수 있다.
도 7은 기공들(76)의 성장을 도시한다. 식각은, 도 7에서 화살표로 도시된 바와 같이 기공들이 기공들의 하부로부터 아래방향으로 성장하도록, 기공들(76)의 말단들에서, 전해질-반도체 계면의 끝들에서, 거의 독점적으로 발생한다. 식각 동안 용액을 변경함으로써, 다층 다공성이 만들어질 수 있다.
도 7에 도시된 바와 같이 다공성 영역(60)에서, 에어 보이드(air void )(76)들이 3족 질화물 재료에서 형성된다. 보이드는, 크기가 수십에서 수백 nm 정도인 폭(78)을 가질 수 있는데 예를 들어 일부 실시예들에서는 크기가 10nm 초과이고, 일부 실시예들에서는 크기가 500nm 미만이다. 가장 가까이 인접한 보이드들은, 수십에서 수백 nm 정도 떨어진 간격(80)을 가질 수 있는데, 예를 들어 일부 실시예들에서는 10nm 초과하여 떨어지고, 일부 실시예들에서는 500nm 미만으로 떨어진다. 도 5에 도시된 바와 같이 다공성 영역(60)은, 일부 실시예들에서 두께가 0.02㎛ 초과이고 일부 실시예들에서 두께가 3㎛ 미만인, 두께(82)를 가질 수 있다. 다공성 영역(60)의 전체 부피에 대한 퍼센트로서 보이드들의 부피로 정의되는, 퍼센트 다공률은, 일부 실시예들에서 20% 초과일 수 있고, 일부 실시예들에서 80% 미만일 수 있고, 일부 실시예들에서 50% 초과일 수 있다. 기공들은, 일부 실시예들에서, 다공성 영역(60)의 표면으로부터 준비 층들(32)로 향하여 확장되는 실질적 병렬 터널들일 수 있다. 산란은, 3족 질화물 재료와 기공들 내부의 주변 가스(ambient gas) 사이의 굴절률의 상이함에 의해 야기된다.
다공성 영역(60)으로 만들어지는 3족 질화물 층(62)의 두께는, 예를 들어, 일부 실시예들에서 0.5㎛ 초과일 수 있고, 일부 실시예들에서 5㎛ 미만일 수 있고, 일부 실시예에서 2㎛ 미만일 수 있고, 일부 실시예에서 0.5㎛ 와 1.5㎛ 사이일 수 있고, 일부 실시예에서 1㎛ 일 수 있다. 3족 질화물 층은, 일부 실시예들에서 도핑되지 않거나 p형 재료일 수 있다 하더라도, 보통 n형 GaN이다. 3족 질화물 층(62)의 비 다공성 영역이 다공성 영역(60)과 준비 층들(32) 사이에 배치되도록, 일부 실시예들에서 3족 질화물 층(62)의 두께 전체가 다공성으로 만들어질 수 있거나, 일부 실시예들에서 3족 질화물 층(62)의 전체 두께 미만이 다공성으로 만들어질 수 있다. 일부 실시예들에서, 다공성 영역(60)은 준비 층들(32)로 확장한다. 아래 설명되는 바와 같이, 다공성 영역(60)을 형성한 후에, 구조체는 성장 반응기에 복귀되고, 장치 구조체(38)가 성장된다.
3족 질화물 장치 구조체(38)는 상술한 임의의 구조체: 조면화 또는 텍스쳐링하지 않은 준비 층들(32), 조면화 또는 텍스쳐링된 준비 층들(32) 또는 다공성 영역(60) 상에서 성장된다. 장치 구조체(38)는 발광 또는 활성 영역(42)을 포함하는데, 각각 통상적으로 적어도 하나의 GaN층을 포함하는 n형 영역(40)과 p형 영역(44) 사이에 끼인, 적어도 하나의 InGaN 발광 층을 보통 포함한다. n형 영역(40)은, 먼저 성장될 수 있고, 예를 들어, n형일 수 있거나 의도적으로 도핑되지 않을 수 있는 층들, 및 발광 영역이 효율적으로 광을 방출하기에 바람직한 특정한 광학적, 재료적, 또는 전기적 특성들을 위해 설계된 n형 또는 심지어 p형 장치 층들을 포함하는 상이한 조성 및 도펀트 농도의 다수의 층들을 포함할 수 있다. 발광 또는 활성 영역(42)은 n형 영역(40) 상에서 성장된다. 적절한 발광 영역들(42)의 예들은, 두껍거나 얇은 단일 발광 층, 또는 배리어 층들에 의해 분리되는 얇거나 두꺼운 다수 발광 층들을 포함하는 다중 양자 우물(multiple quantum well) 발광 영역을 포함한다. 그후에 p형 영역(44)이 발광 영역(42) 상에서 성장될 수 있다. n형 영역(40)과 마찬가지로, p형 영역(44)은, 상이한 조성, 두께, 및 도펀트 농도의 다수의 층들을 포함할 수 있고, 의도적으로 도핑되지 않은 층들이나 n형 층들을 포함할 수 있다. 영역들(32 및 38)을 포함하는, 기판(30) 상에서 성장되는 모든 층들의 전체 두께는, 일부 실시예들에서 10㎛ 미만일 수 있고 일부 실시예들에서 6㎛ 미만일 수 있다.
장치 구조체(38)의 성장 후, 기판(30) 및 기판 상에서 성장된 반도체 구조체들(32 및 38)을 포함하는 웨이퍼는 추가로 공정될 수 있다. 예를 들어, 플립 칩 LED들을 형성하기 위해, 반사형 금속 p 접촉(reflective metal p-contact)이 p형 영역(44) 상에서 형성된다. 그 후에 장치 구조체(38)는 표준 포토리소그래픽 작업들에 의해 패터닝되고, 각각의 LED에 대해 p형 영역(44)의 전체 두께의 일부 및 발광 영역(42)의 전체 두께의 일부를 제거하여, 금속 n 접촉이 형성되는 n형 영역(40)의 표면을 드러내는 메사(mesa)를 형성하기 위해, 식각된다. 메사, p 접촉, 및 n 접촉은 임의의 적절한 방식으로 형성될 수 있다. 메사, p 접촉, 및 n 접촉을 형성하는 것은 당업자에게 잘 공지되어 있다.
그 후에, 웨이퍼는, 개별적으로 지지체에 부착되는 개별 장치들로 싱귤레이트(singulate)되거나, 싱귤레이션(singulation) 전에, 웨이퍼 스케일로 지지체에 부착될 수 있다. 지지체는 반도체 구조체를 기계적으로 지지하는 구조체이다. 적절한 지지체들의 예들은, 실리콘 웨이퍼, 예를 들어 도금에 의해 반도체 구조체 상에서 형성되는 두꺼운 금속 본딩 패드들, 또는 세라믹, 금속, 또는 임의의 다른 적절한 마운트와 같은 반도체 구조체에 전기적 연결들을 형성하기 위해 전도성 비아들을 갖는 절연 또는 반 절연시킨 웨이퍼를 포함한다. 지지체에 반도체 구조체를 부착시킨 후, 싱귤레이트하기 전 또는 후에 성장 기판은 3족 질화물 구조체로부터 제거될 수 있다.
도 3은 성장 기판이 제거된, 지지체에 부착된 플립 칩 장치를 도시한다. 장치 구조체(38)는 금속 n 접촉(46) 및 금속 p 접촉(48)을 통해 지지체(50)에 부착된다. n 접촉 및 p 접촉은 갭(47)에 의해 전기적으로 격리될 수 있는데, 갭은 공기, 주위 가스, 또는 실리콘의 산화물, 실리콘이나, 에폭시와 같은 고체 절연 재료로 채워질 수 있다. 실리콘 성장 기판(30)을 제거함으로써 노출되는 성장된 반도체 재료의 표면은 AlN 시드 층(34)의 표면이다. 접촉들(46 및 48)의 하나 또는 두개가 반사형이기 때문에, 대부분의 광은 상단 또는 측면 표면들을 통해 도 3의 구조체를 탈출한다.
상기 설명한 바와 같이 성장 기판을 제거한 후에 노출되는 AlN 시드 층을 조면화, 텍스쳐링, 또는 제거함으로써 야기되는 손상을 피하기 위해, 일부 실시예에서 조면화된 재료 층은, 성장 기판을 제거함으로써 드러나는 반도체 구조체의 표면상에서 형성된다. 도 4는 본 발명의 실시예들에 따른 장치의 일부를 도시한다. 상기 설명한 바와 같이, 성장 기판이 제거될 때, AlN 시드 층(34)의 표면은 노출된다. 도 4에 도시된 구조체에서, AlN 시드 층(34)의 굴절률에 가깝거나 일치하는 굴절률을 갖는 광학 투명 재료의 층(56)이 AlN 시드 층(34)의 표면 상에서 형성된다. 층(56)의 상부 표면(54)은, 반도체 구조체로부터 광 추출을 향상시키기 위해 조면화 된다.
투명 재료(52)에 의한 흡수 또는 산란이 명목상 이도록, 투명 재료(56)는 발광 영역에 의해 방출되는 광에 투명하도록 선택된다. 투명 재료(56)의 굴절률이 AlN 시드층(34)(2.2의 굴절률) 및 장치 구조체(38)의 임의의 GaN 층들(2.4의 굴절률)의 굴절률들에 가깝도록, 투명 재료(56)의 굴절률은 일부 실시예에서 적어도 1.9이고, 일부 실시예에서 적어도 2.0이고, 일부 실시예에서 적어도 2.1이다. 적절한 투명 재료(56)들의 예들은 비 3족 질화물 재료들, 실리콘의 산화물들, 실리콘의 질화물들, 실리콘의 산화질화물들, SiO2, Si3N4, SiOxNy, 및 그들의 혼합물들을 포함한다. 일부 실시예들에서 투명 재료(56)는 다층 구조체일 수 있다. 예를 들어 투명 재료(56)는, 화학 증착법(chemical vapor deposition) 또는 임의의 다른 적절한 기술에 의해 형성될 수 있다.
투명 재료(56)의 표면(54)은 임의의 적절한 기술 또는 기술들의 조합으로써 패터닝, 조면화, 택스쳐링될 수 있는데, 그 기술은 예를 들어, 건식 또는 습식 식각을 포함하며, 건식 또는 습식 식각은 자기 마스킹(self-masking), 패턴 마스킹(patterned masking), 리소그래픽 패터닝(lithographic patterning), 마이크로스피어 패터닝(microsphere patterning). 또는 임의의 다른 적절한 마스킹 기술을 이용한다. 예를 들어, Si3N4 층(56)은, 당해 분야에서 공지된 바와 같이, i선 포토레지스트 패터닝과 같은 공지된 포토리소그래피 기술들과 그에 후속하는 CHF3 플라즈마 식각을 사용하여 랜덤 또는 규칙적 특징부들로 패터닝될 수 있다. 일부 실시예들에서, 패터닝, 텍스처링, 또는 조면화는 투명 재료(56)의 전체 두께를 통해 시드 층(34)의 표면으로 확장한다.
일부 실시예들에서, 1 이상의 추가, 선택적 구조체들이, 투명 층(56)의 조면화된 표면(54) 상에서 형성될 수 있다. 예를 들어, 1 이상의 파장 변환 재료들, 광학들, 다이크로익 필터(dichroic filter)들과 같은 필터들, 또는 다른 구조체들은, 투명 층(56)과 접촉하거나 투명 층(56)으로부터 이격되어, 투명 층(56) 상에 배치될 수 있다.
본 발명을 상세히 설명하였기 때문에, 당업자들은 본 개시 내용이 주어지면, 본 명세서에서 설명된 발명 개념의 사상에서 벗어남 없이 본 발명에 수정들이 행해질 수 있다는 것을 이해할 수 있다. 예를 들어, 상이한 실시예들의 상이한 요소들은 새로운 실시예들을 형성하도록 조합될 수 있다. 따라서, 본 발명의 범위는 도시되고 설명된 특정 실시예들에 제한되는 것으로 의도되지 않는다.

Claims (20)

  1. 장치로서,
    반도체 구조체; 및
    투명 재료
    를 포함하고, 상기 반도체 구조체는
    n형 영역과 p형 영역 사이에 배치된 3족 질화물 발광 층; 및
    알루미늄 함유 층을 포함하며, 상기 알루미늄 함유 층은 상기 반도체 구조체의 상부 표면을 포함하며,
    상기 투명 재료는 상기 알루미늄 함유 층 상에 배치되고, 상기 투명 재료의 표면은 텍스처링(texturing)되는 장치.
  2. 제1항에 있어서,
    상기 알루미늄 함유 층은 AlN인 장치.
  3. 제1항에 있어서,
    상기 n형 영역은 상기 알루미늄 함유 층과 상기 3족 질화물 발광 층 사이에 배치되는 장치.
  4. 제1항에 있어서,
    상기 투명 재료는 적어도 2.0의 굴절률(index of refraction)을 갖는 장치.
  5. 제1항에 있어서,
    상기 투명 재료는 실리콘의 산화물을 포함하는 장치.
  6. 제1항에 있어서,
    상기 투명 재료는 실리콘의 질화물을 포함하는 장치.
  7. 제1항에 있어서,
    상기 투명 재료의 상기 표면은 조면화되거나(roughened), 텍스쳐링되거나, 패터닝되는 장치.
  8. 제1항에 있어서,
    상기 알루미늄 함유 층과 상기 발광 영역 사이에 배치되는 계면은 비평면인 장치.
  9. 제8항에 있어서,
    상기 비평면 계면은, AlGaN 층과 상기 n형 영역의 일부인 GaN 층 사이의 계면인 장치.
  10. 제1항에 있어서,
    상기 알루미늄 함유 층과 상기 3족 질화물 발광 층 사이에 배치된 다공성 반도체 층을 더 포함하는 장치.
  11. 방법으로서,
    실리콘을 포함하는 기판 상에서 반도체 구조체를 성장시키는 단계 - 상기 반도체 구조체는
    상기 기판과 직접 접촉하는 알루미늄 함유 층; 및
    n형 영역과 p형 영역 사이에 배치되는 3족 질화물 발광 층
    을 포함함 - ;
    상기 기판을 제거하는 단계;
    상기 기판을 제거한 후, 상기 알루미늄 함유 층과 직접 접촉하는 투명 재료를 형성하는 단계; 및
    상기 투명 재료를 텍스처링하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 기판은 실리콘 층을 포함하는 방법.
  13. 제11항에 있어서,
    상기 알루미늄 함유 층은 AlN인 방법.
  14. 제11항에 있어서,
    상기 투명 재료는 적어도 2.0의 굴절률을 갖는 방법.
  15. 제11항에 있어서,
    상기 투명 재료는 화학 증착(chemical vapor deposition)에 의해 형성되는 방법.
  16. 제11항에 있어서,
    상기 투명 재료는 비 3족 질화물 재료인 방법.
  17. 제11항에 있어서,
    상기 알루미늄 함유 층을 성장시킨 후, 상기 반도체 구조체 상에서 비평면 표면을 형성하는 단계;
    상기 비평면 표면을 형성한 후, 상기 n형 영역과 상기 p형 영역 사이에 배치되는 상기 3족 질화물 발광 층을 성장시키는 단계
    를 더 포함하는 방법.
  18. 제11항에 있어서,
    상기 알루미늄 함유 층을 성장시킨 후, 다공성 GaN 층을 형성하는 단계;
    상기 다공성 GaN을 형성한 후, 상기 n형 영역과 상기 p형 영역 사이에 배치되는 상기 3족 질화물 발광 층을 성장시키는 단계
    를 더 포함하는 방법.
  19. 장치로서,
    반도체 구조체를 포함하고, 상기 반도체 구조체는
    n형 영역과 p형 영역 사이에 배치되는 3족 질화물 발광 층;
    알루미늄 함유 층; 및
    상기 알루미늄 함유 층과 상기 3족 질화물 발광 층 사이에 배치되는 다공성 3족 질화물 영역
    을 포함하는 장치.
  20. 제19항에 있어서,
    상기 다공성 3족 질화물 영역은 GaN이고, 상기 반도체 구조체는 실리콘 기판 상에서 성장되는 장치.
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