KR20140139773A - 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법 - Google Patents

산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법을 개시한다. 본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치는, 기판 상에 형성된 버퍼막,상기 버퍼막 상에 형성되며 너비가 제1 길이(L1)인 산화물 반도체층,상기 산화물 반도체층 상에 형성되며 너비가 제2 길이(L2)인 게이트 절연막,상기 게이트 절연막 상에 형성되며 너비가 제3 길이(L3)인 게이트 전극,상기 게이트 전극이 형성된 기판 전면에 형성된 층간절연막,상기 층간절연막 상에 형성되며 상기 반도체층과 연결되는 소스 및 드레인 전극,상기 소스 및 드레인 전극이 형성된 기판 전면에 형성된 보호막 및 상기 보호막 상에 형성되며 상기 드레인 전극과 연결되는 화소전극으로 이루어지며, 상기 제1 길이(L1),제2 길이(L2),제3 길이(L3)의 관계는 L1>제2 길이(L2)>제3 길이(L3) 이고, 상기 산화물 반도체 층은 채널영역과 소스 및 드레인 영역을 포함하며, 상기 게이트 전극은 상기 채널영역과 중첩되는 것을 특징으로 한다.
본 발명은 테일(tail)부가 형성된 게이트 절연막을 구비하여, 반도체층의 금속화 공정에서 유효한 채널 길이를 확보할 수 있고, 또한 상기 게이트 절연막을 마스크로 이용하여 마스크 공정수를 줄임으로써 제조공정을 간소화 할 수 있다.

Description

산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법{Flat panel display device having oxide thin film transistor and method for fabricating thereof}
본 발명은 평판표시장치에 관한 것으로, 더욱 구체적으로는 소자 및 구조안정성을 확보한 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그의 제조방법에 관한 것이다.
액정표시장치와 같은 평판표시장치에서는 각각의 화소에 박막트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동한다. 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스 구동방식이라 하는데 상기 액티브 매트릭스 구동방식에서는 상기 박막트랜지스터가 각각의 화소에 배치되어 해당 화소를 구동하게 된다.
현재, 가장 널리 사용되고 있는 박막트랜지스터는 비정질 실리콘막 또는 다결정 실리콘막으로 형성된 채널층을 갖는 박막트랜지스터이다.
상기 비정질 실리콘은 350℃ 이하의 낮은 온도에서 박막으로 증착 가능하다.그런데 이동도가 0.5 cm2/Vs 이하 정도로 느려서 초대형 화면에서는 고해상도 및 고속구동 능력을 실현하기가 어렵다. 이에 비하여 다결정 실리콘은 수십에서 수백 cm2/Vs 이하의 높은 이동도를 가진다.
이에 픽셀 구동용에는, 비정질 실리콘 박막트랜지스터가 실용화되고 있고, 화상 전체의 구동 및 제어에는, 고성능 다결정 실리콘 박막트랜지스터가 실용화되고 있다.
도 1은 종래의 다결정 실리콘 박막트랜지스터를 이용한 평판표시장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 다결정 실리콘 박막트랜지스터를 이용한 평판표시장치는 기판(11)상에 형성된 박막트랜지스터(30) 및 상기 박막트랜지스터(30)와 연결된 화소전극(21)을 포함한다.
상기 박막트랜지스터(30)는 기판(11) 전면에 형성된 버퍼막(12), 상기 버퍼막(12) 상에 형성된 반도체층(13), 상기 반도체층(13)을 덮으며 상기 버퍼막(12) 전면에 형성된 게이트 절연막(15), 상기 게이트 절연막(15) 상에 형성된 게이트 전극(16a), 상기 게이트 전극(16a)을 덮으며 상기 게이트 절연막(15) 전면에 형성된 층간절연막(17), 상기 층간절연막(17) 상에 형성되며, 상기 반도체층(13)의 소스 및 드레인 영역(14a,14b) 각각에 연결되는 소스 및 드레인 전극(18a,18b)을 포함한다.
상기 소스 및 드레인전극(18a,18b)이 형성된 층간절연막(17) 상에는 보호막(19)이 형성되며, 상기 보호막(19) 상에는 콘택홀(20)을 통해 상기 드레인 전극(18b)와 연결되는 화소 전극(21)이 형성된다.
그리고 이러한 평판표시장치의 제조방법은 기판(11)상에 버퍼막(12), 반도체층(13), 게이트 절연막(15) 및 게이트 전극(16a)을 순차적으로 형성하는 단계, 상기 반도체층(13)에 불순물을 주입하는 단계, 그리고 상기 게이트 전극(16a)이 형성된 게이트 절연막(15) 상에 층간 절연막(17), 소스 및 드레인 전극(18a,18b), 보호막(19) 및 화소전극(21)을 순차적으로 형성하는 단계를 포함한다.
상기 다결정 실리콘으로 이루어진 반도체층(13)은 주로 비정질 실리콘을 결정화하여 얻어진다. 그런데 상기 비정질 실리콘을 결정화하여 얻어진 다결정 실리콘 반도체층(13)은 결정성이 비교적 양호한 장점이 있으나, 1000℃ 이상의 고온공정이 요구되는 문제가 있다.
한편, 상기 반도체층(13)에 불순물을 주입하는 단계는 상기 게이트전극들(16a)을 마스크로 하여 저농도 영역을 형성하는 단계, 소스 및 드레인영역(14a,14b)이 될 부분을 노출시키는 포토레지스트패턴을 마스크로 하여 고농도 영역을 형성하는 단계로 이루어진다. 상기 저농도 영역(미도시)은 박막트랜지스터(30)의 오프전류를 감소시키는 역할을 하며, 상기 고농도 영역은 소스 및 드레인 영역(14a,14b)이 된다.
그런데 상기 소스 및 드레인영역(14a,14b)이 될 부분을 노출시키는 포토레지스트패턴을 마스크로 하여 고농도 영역을 형성하는 경우, 게이트 전극(16a)형성을 위한 마스크 공정 외에 추가적인 마스크 공정이 요구되는 문제점이 있다.
본 발명의 하나의 과제는 유효한 채널길이가 확보된 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 과제는 마스크 공정수를 줄일 수 있는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 산화물 박막 트랜지스터를 구비한 평판표시장치를 제공한다. 상기 산화물 박막 트랜지스터를 구비한 평판표시장치는 기판 상에 형성된 버퍼막, 상기 버퍼막 상에 형성되며 너비가 제1 길이(L1)인 산화물 반도체층, 상기 산화물 반도체층 상에 형성되며 너비가 제2 길이(L2)인 게이트 절연막, 상기 게이트 절연막 상에 형성되며 너비가 제3 길이(L3)인 게이트 전극, 상기 게이트 전극이 형성된 기판 전면에 형성된 층간절연막, 상기 층간절연막 상에 형성되며 상기 반도체층과 연결되는 소스 및 드레인 전극, 상기 소스 및 드레인 전극이 형성된 기판 전면에 형성된 보호막 및 상기 보호막 상에 형성되며 상기 드레인 전극과 연결되는 화소전극으로 이루어지며, 상기 제1 길이(L1)는 상기 제2 길이(L2) 보다 크며, 상기 제2 길이(L2)는 상기 제3 길이(L3)보다 큰 것을 특징으로 한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법을 제공한다. 상기 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법은 기판 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 너비가 제1 길이(L1)인 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 너비가 제2 길이(L2)인 게이트 절연막과 너비가 제3 길이(L3)인 게이트 전극을 형성하는 단계, 상기 게이트 절연막을 마스크로 상기 산화물 반도체 층을 금속화하여 소스 및 드레인영역을 형성하는 단계, 상기 기판 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 상기 소스 및 드레인 영역 각각에 연결되는 소스 및 드레인 전극을 형성하는 단계, 상기 기판 전면에 보호막을 형성하는 단계 및 상기 보호막 상에 형성되며 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하며, 상기 제1 길이(L1)는 상기 제2 길이(L2) 보다 크며, 상기 제2 길이(L2)는 상기 제3 길이(L3)보다 큰 것을 특징으로 한다.
본 발명은 게이트 절연막에 테일(tail)부를 형성하여 반도체층의 금속화 공정 이후 채널 길이가 짧아지는 것을 방지함으로써 산화물 박막 트랜지스터를 구비한 평판표시장치의 소자 및 구조 안정성을 확보할 수 있다.
또한 게이트 절연막을 마스크로 한 금속화 공정을 진행하여 마스크 공정수를 줄임으로써 산화물 박막 트랜지스터를 구비한 평판표시장치 제조공정을 간소화 할 수 있다.
도 1은 종래의 다결정 실리콘 박막트랜지스터를 이용한 평판표시장치 및 그 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치를 설명하기 위한 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치의 제조방법을 단계적으로 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법 적용으로 인한 소자 특성 개선을 보여주는 그래프이다.
이하, 본 발명의 실시예를 산화물 박막 트랜지스터를 구비한 평판표시장치 및 그 제조방법을 도시한 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예는 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치를 설명하기 위한 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치는 탑 게이트 박막트랜지스터가 형성된 박막트랜지스터 어레이 기판(100)을 포함한다.
구체적으로는 기판(101) 상에 매트릭스 형태로 배열된 다수의 게이트 라인(116)과 데이터 라인(118)에 의해 화소 영역(P)이 정의된다. 상기 게이트 라인(116)과 데이터 라인(118)이 교차되는 부분에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 화소 전극(121)이 형성된다.
상기 박막 트랜지스터는 기판(101) 상에 형성된 버퍼막(102), 상기 버퍼막(102)상에 순차적으로 적층된 반도체층(113), 게이트절연막(115) 및 게이트 전극(116a) 그리고 상기 반도체층(113)과 연결되는 소스 및 드레인 전극(118a,118b)을 포함한다.
상기 반도체층(113)은 너비가 제1 길이(L1)이며, 산소 이온을 포함하는 화합물로 이루어진다. 이러한 산화물로 이루어진 반도체 박막은 비교적 저온에서 형성가능하고, 플라스틱판이나 필름 등의 기판 위에 박막을 형성하는 것이 가능하다. 또한 비정질 실리콘보다 전자 이동속도가 10배 이상 빨라 최근 UD(Ultra Definition) 이상의 고해상도 및 240Hz이상의 고속구동에 적합한 소자로 각광받고 있다.
본 발명은 비정질-인듐-갈륨-아연-산화물(a-IGZO),비정질-인듐-아연-산화물(a-IZO),비정질-인듐-주석-아연-산화물(a-ITZO) 및 인듐-갈륨-산화물(IGO) 등으로부터 선택된 어느 한 화합물을 이용한다.
상기 반도체층(113)은 채널 영역(113a)과 소스 및 드레인 영역(114a, 114b)을 포함한다. 상기 소스 및 드레인 영역(114a, 114b)은 상기 반도체층(113)을 금속화시키는 공정을 거쳐 형성된다.
상기 게이트 절연막(115)은 상기 반도체층(113)상에 형성되며 그 너비는 제2 길이(L2)이다. 상기 제2 길이(L2)는 상기 반도체층(113)의 너비인 제1 길이(L1)보다는 좁고 상기 게이트 전극(116a)의 너비인 제3 길이(L3)보다는 넓다. 본 발명은 너비가 제2 길이(L2)인 상기 게이트 절연막(115)을 이용하여 별도의 마스크 공정 없이 금속화 공정을 진행할 수 있으며, 또한 상기 반도체층(113)의 채널영역(113a)의 길이를 충분하게 확보할 수 있게 된다.
상기 게이트 절연막(115)을 이루는 물질은 산화 실리콘(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON)로부터 선택된다. 상기 게이트 전극(116a)을 형성하는 물질은 몰리브덴(Mo),알루미늄(Al),구리(Cu) 및 몰리티타늄(Moti)로부터 선택된다.
상기 게이트 전극(116a)이 형성된 기판(101) 전면에 층간 절연막(117)이 형성된다.
상기 소스 및 드레인 전극(118a,118b)은 상기 층간절연막(117) 상에 형성되며, 각각 상기 반도체층(113)의 소스 및 드레인 영역(114a,114b)과 연결된다. 이 때 상기 화소 영역(P)에는 상기 소스 전극(118a)과 연결되는 데이터 라인(118)이 형성되고, 비화소 영역에는 상기 화소 영역(P)의 데이터 라인(118)과 연결되어 외부로부터 신호를 제공받기 위한 데이터 패드(118c)가 형성될 수 있다.
이후 화소 영역(P) 전체에 걸쳐 보호막(119)형성된다. 그리고 상기 보호막(119)에 드레인 전극(118b)의 소정 부분이 노출되도록 콘택홀(120)이 형성된다. 상기 보호막(119) 상에는 상기 콘택홀(120)을 통해 상기 드레인 전극(118b)과 연결되는 화소전극(121)이 형성된다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치의 제조방법을 단계적으로 설명하기 위한 단면도들이다.
도 4a를 참조하면, 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치의 제조방법은 먼저 기판(101)상에 버퍼막(102)을 형성한 후 폭의 너비가 제1 길이(L1)인 반도체층(113)을 형성한다.
상기 반도체층(113)을 이루는 물질은 산소 이온을 포함하는 화합물 반도체이다. 본 발명은 비교적 저온에서 형성가능하고, 플렉서블 기판 위에도 형성가능하며, 이동도가 높은 산화물을 이용하여 반도체층(113)을 형성한다.
구체적으로는 비정질-인듐-갈륨-아연-산화물(a-IGZO),비정질-인듐-아연-산화물(a-IZO),비정질-인듐-주석-아연-산화물(a-ITZO) 및 인듐-갈륨-산화물(IGO) 등으로부터 선택된 어느 한 화합물을 이용한다.
상기 반도체층(113)은 기상 성막법 및 포토리소그래피법을 이용하여 형성한다. 예를 들면, 기상 성막법으로 IGZO 등으로 이루어진 막을 형성한 후, 반도체층(113)의 형상으로 패터닝을 실시한다. 상기 막 형성은 IGZO 등으로 이루어진 산화물 반도체의 다결정 소결체 형성을 목적으로 하며, 기상 성막법 중에서도 특히 스퍼터링법 및 펄스 레이저 증착법 (PLD 법)을 적용함이 바람직하고, 양산성의 관점에서는 스퍼터링법을 적용함이 특히 바람직하다.
상기 패터닝은 상기 IGZO 등으로 이루어진 막위에 상기 반도체층(113)이 형성될 부분에 대응하여 포토 레지스트 패턴 형성한 후, 염산, 질산, 묽은 황산, 또는, 인산, 질산, 및 아세트산의 혼합액 등의 산 용액으로 에칭함으로써 이루어진다. 특히, 인산, 질산, 및 아세트산을 함유하는 수용액을 사용하면, IGZO 막의 노출 부분을 단시간에 제거할 수 있다.
도 4b를 참조하면, 상기 반도체층(113)이 형성된 버퍼막(102)상에 게이트절연물질층(115')과 게이트 전극 물질층(116')이 순차적으로 형성된다.
이후 상기 게이트 전극 물질층(116')상에는 너비가 제2 길이(L2)인 포토레지스트패턴(130)이 형성된다. 이때 상기 포토레지스트패턴(130)의 위치는 추후 게이트 절연막(115, 도 4c참조)이 형성될 부분에 대응된다. 또한 상기 포토레지스트패턴(130)의 너비인 제2 길이(L2)는 추후 형성될 게이트 절연막(115,도 4c참조)의 너비와 거의 같다.
도 4c를 참조하면, 상기 포토레지스트 패턴(130)을 마스크로 하여 상기 게이트 전극 물질층(116')을 식각한다. 이로써 너비가 제3 길이(L3)인 게이트 전극(116a)이 형성된다. 상기 식각은 습식식각을 이용한다.
상기 게이트 전극(116a)과 소스 및 드레인 전극(118a,118b,도4 e참조)사이의 거리가 가까우면 기생캐패시턴스가 형성되어 소자 성능이 저하된다. 따라서 상기 게이트 전극(116a)의 너비인 제3 길이(L3)는 추후 형성될 소스 및 드레인 전극(118a,118b,도4 e참조)과 기생캐패시턴스를 형성하지 않도록 정한다. 따라서 상기 게이트 전극(116a)의 너비는 유사한 성능을 보이는 일반적인 박막트랜지스터에서의 게이트 전극의 너비와 유사하다.
그런데 상기 포토레지스트 패턴(130)의 너비인 제2 길이(L2)는 유사한 성능의 박막트랜지스터의 게이트 전극 형성시 사용되는 통상의 포토레지스트 패턴의 너비보다 넓다. 따라서 본 발명의 상기 포토레지스트 패턴(130)을 마스크로 한 식각은 통상의 포토레지스트 패턴을 이용한 식각의 경우보다 식각 시간을 길게 한다.
이후 상기 너비가 제2 길이(L2)인 포토레지스트 패턴(130)을 마스크로 하여 게이트 절연 물질층(115')을 식각하여 게이트 절연막(115)을 형성한다. 이때 건식식각을 이용한다. 이후 상기 포토레지스트 패턴(130)을 제거한다.
형성된 상기 게이트 절연막(115)은 너비가 제2 길이(L2)이며, 상기 게이트 전극(116a)보다 폭이 넓다. 상기 게이트 전극(116a)과 달리 상기 게이트 절연막(115)과 소스 및 드레인 전극(118a,118b,도4 e참조)사이에는 기생캐패시턴스가 생성되지 않으므로 상기 게이트 절연막(115)의 너비를 넓게 하여도 소자 성능에 영향을 미치지 않는다.
도 4d를 참조하면, 상기 게이트 절연막(115)을 마스크로하여 반도체층(113)의 금속화 공정을 진행하여 소스 및 드레인 영역(114a, 114b)을 형성한다.
앞서 설명하였듯이 상기 게이트 절연막(115)의 너비를 결정하는데 있어서, 기생캐패시턴스는 고려할 필요가 없다. 그러나 상기 게이트 절연막(115)의 너비를 상기 게이트 전극(116a)의 너비와 같게 한다면, 상기 금속화 공정 진행시 금속화되는 부분이 상기 게이트 전극(116a) 하부로 확장된다. 그 결과 채널 영역(113a)의 너비가 상기 게이트 전극(116a)의 너비보다 좁아진다. 이렇게 쇼트-채널(short-channel)로 그 구조가 변화할 경우 반도체층(113)내의 소스 및 드레인 영역(114a, 114b)에 전계(electric field)가 집중됨에 따라 핫 캐리어 효과(hot carrier effect)가 발생하는 등 소자의 불량원인이 된다.
이에 본 발명에서는 상기 게이트 절연막(115)의 너비를 상기 게이트 전극(116a)의 너비보다 크게 한다.
다만 상기 게이트 절연막(115)의 너비가 상기 반도체층(113)의 너비 보다 크다면, 즉 상기 반도체층(113) 전면을 덮도록 형성된다면, 상기 게이트 절연막(115)은 상기 반도체층(113)의 금속화공정 진행시 마스크로 이용될 수 없게 된다.
이러한 경우, 상기 금속화 공정을 상기 반도체층(113)을 형성한 후 진행한다. 구체적으로는 먼저 상기 반도체층(113) 상에 소스 및 드레인 영역(114a,114b)이 될 부분을 노출시키기는 마스크를 형성한다. 이후 상기 마스크에 의해 노출된 부분을 금속화 시킨 다음 상기 마스크를 제거한다.
이 경우 게이트 절연막(115)을 마스크로 하여 금속화 공정을 진행하는 경우와 달리 별도의 마스크 공정이 필요하여 제조시간 및 비용 증가 문제가 발생하게 된다.
따라서 본 발명에서는 게이트 절연막(115)의 너비를 게이트 전극(116a)의 너비보다 크게 하되 상기 반도체 층(113)의 너비 보다는 작게 한다.
상기 게이트 절연막(115)에는 상기 게이트 전극(116a)과 중첩되지 않는 테일(tail)부가 존재하여 , 상기 금속화 공정 진행시 금속화되는 부분이 상기 게이트 전극(116a)의 하부까지 확장되지 않게 된다. 이로써 유효한 채널영역(113a)의 너비를 확보할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법 적용으로 인한 소자 특성 개선을 보여주는 그래프이다. 구체적으로는 테일(tail)부가 형성되지 않은 게이트 절연막을 마스크로 하여 금속화 공정을 진행한 경우와, 테일(tail)부가 형성된 게이트 절연막을 마스크로 하여 금속화 공정을 진행한 경우를 비교한 그래프이다.
도 5를 참조하면, 본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치제조방법을 적용한 경우, 채널 길이가 짧은 영역에서 종전보다 문턱전압(Vth)의 산포 정도 및 쉬프트량이 감소하며, 문턱전압(Vth)의 범위가 최적화된다.
예를 들면 채널 길이가 대략 6μm인 경우, 종전에는 평균 문턱전압(Vth)이 -2.2 이고, 최대 전압과 최소 전압의 차이가 2.6V 이었으나, 본 발명의 산화물 박막 트랜지스터를 구비한 평판표시장치제조방법을 적용한 경우, 평균문턱전압(Vth)은 -0.9V가 되고, 최대 전압과 최소 전압의 차이는 0.4V가 된다.
따라서 본 발명에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치제조방법은 채널길이 짧은 소형 표시 소자 제조에 적용하여도 신뢰성 및 안정성이 확보된 소자를 얻을 수 있게 된다.
도 4e를 참조하면, 상기 게이트 전극(116a)이 형성된 버퍼막(102) 전면에 층간절연막(117)을 형성한다. 이후 상기 층간 절연막(117)을 패터닝하여 상기 반도체층(113)의 소스 및 드레인 영역(114a 및 114b)이 노출되는 콘택홀을 형성한다.
상기 콘택홀이 매립되도록 상기 층간 절연막(117) 상에 루테늄(Ru), 아연(Zn), 인듐(In), 스태늄(Sn) 등의 금속을 증착한 후 패터닝하여 상기 반도체층(113)과 연결되는 소스 및 드레인 전극(118a 및 118b)을 형성한다.
이후 상기 소스 및 드레인 전극(118a 및 118b)을 덮는 보호막(119)을 형성한다. 상기 보호막(19)에는 상기 드레인 전극(118b)의 소정 부분을 노출시키는 콘택홀(120)이 형성되며, 상기 콘택홀(120)을 통해 상기 드레인 전극(118b)과 연결되는 화소전극(121)이 형성된다.
상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치가 액정표시장치인 경우, 상기 도 4e의 박막트랜지스터 어레이 기판(100)상에 액정층 및 컬러필터 어레이 기판(미도시)을 더 포함한다. 그리고 상기 박막트랜지스터 어레이 기판(100)과 컬러필터 어레이 기판(미도시)의 배면에는 편광판이 각각 형성되며, 상기 박막트랜지스터 어레이 기판(100)의 하부에는 광원으로서 백 라이트가 배치된다.
상기 본 발명의 실시예에 따른 산화물 박막 트랜지스터를 구비한 평판표시장치는 유기전계발광 표시장치일 수도 있으며, 이러한 경우, 상기 도 4e의 박막트랜지스터 어레이 기판(100)의 화소 전극(121)은 애노드 전극 또는 캐소드 전극이 된다.
상기 애노드 전극 또는 캐소드 전극상에는 유기 발광층을 포함하는 화소 영역이 형성되며, 상기 화소영역을 밀봉시키기 위한 봉지 기판이 박막트랜지스터 어레이 기판에 합착되어 표시 장치가 완성된다.
이로써 상부 게이트 방식의 산화물 박막 트랜지스터를 구비한 평판표시장치의 반도체층의 유효 채널길이가 확보되어 소자의 신뢰성이 향상될 수 있게 된다.
또한, 제조 공정을 단순화하고 마스크 공정 수를 저감함으로써 제조 수율을 향상시킬 뿐만 아니라 제조 비용을 최대한 절감할 수 있다.
11, 101 : 기판 12, 102 : 버퍼막
13, 113 : 반도체층
14a,114a 및 14b,114b : 소스 및 드레인 영역
15, 115 : 게이트 절연막 16a, 116a : 게이트 전극
17, 117 : 층간절연막
18a,118a 및 18b,118b : 소스 및 드레인 전극
19, 119 : 보호막 20, 120 : 콘택홀
21, 121 : 화소전극

Claims (11)

  1. 기판 상에 형성된 버퍼막;
    상기 버퍼막 상에 형성되며 너비가 제1 길이(L1)인 산화물 반도체층;
    상기 산화물 반도체층 상에 형성되며 너비가 제2 길이(L2)인 게이트 절연막;
    상기 게이트 절연막 상에 형성되며 너비가 제3 길이(L3)인 게이트 전극;
    상기 게이트 전극이 형성된 기판 전면에 형성된 층간절연막;
    상기 층간절연막 상에 형성되며 상기 반도체층과 연결되는 소스 및 드레인 전극;
    상기 소스 및 드레인 전극이 형성된 기판 전면에 형성된 보호막; 및
    상기 보호막 상에 형성되며 상기 드레인 전극과 연결되는 화소전극으로 이루어지며,
    상기 제1 길이(L1)는 상기 제2 길이(L2) 보다 크며, 상기 제2 길이(L2)는 상기 제3 길이(L3)보다 큰 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 층은 채널영역과 소스 및 드레인 영역을 포함하고, 상기 게이트 전극은 상기 채널영역과 중첩되는 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 물질은 몰리브덴(Mo),알루미늄(Al),구리(Cu) 및 몰리티타늄(Moti) 중 적어도 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치.
  4. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하는 물질은 산화 실리콘(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON)로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치.
  5. 제 1 항에 있어서,
    상기 반도체 층을 이루는 산화물은 비정질-인듐-갈륨-아연-산화물(a-IGZO),비정질-인듐-아연-산화물(a-IZO),비정질-인듐-주석-아연-산화물(a-ITZO) 및 인듐-갈륨-산화물(IGO)으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치.
  6. 기판 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 너비가 제1 길이(L1)인 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 너비가 제2 길이(L2)인 게이트 절연막과 너비가 제3 길이(L3)인 게이트 전극을 형성하는 단계;
    상기 게이트 절연막을 마스크로 상기 산화물 반도체 층을 금속화하여 소스 및 드레인영역을 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 소스 및 드레인 영역 각각에 연결되는 소스 및 드레인 전극을 형성하는 단계;
    상기 기판 전면에 보호막을 형성하는 단계; 및
    상기 보호막 상에 형성되며 상기 드레인 전극에 연결되는 화소전극을 형성하는 단계를 포함하며,
    상기 제1 길이(L1)는 상기 제2 길이(L2) 보다 크며, 상기 제2 길이(L2)는 상기 제3 길이(L3)보다 큰 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 절연막과 게이트 전극을 형성하는 단계는
    상기 산화물 반도체층이 형성된 기판 전면에 게이트 절연물질층과 게이트 전극 물질층을 순차적으로 형성하는 단계;
    너비가 제2 길이(L2)인 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 습식 식각을 하여 너비가 제3 길이(L3)인 게이트 전극을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 건식 식각을 하여 너비가 제2 길이(L2)인 게이트 절연막을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.
  8. 제 6 항에 있어서,
    상기 게이트 전극을 형성하는 물질은 몰리브덴(Mo),알루미늄(Al),구리(Cu) 및 몰리티타늄(Moti) 중 적어도 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.
  9. 제 6 항에 있어서,
    상기 게이트 절연막을 형성하는 물질은 산화 실리콘(SiO2), 실리콘 나이트라이드(SiNx) 및 실리콘 옥시나이트라이드(SiON)로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.
  10. 제 6 항에 있어서,
    상기 반도체 층을 이루는 산화물은 비정질-인듐-갈륨-아연-산화물(a-IGZO),비정질-인듐-아연-산화물(a-IZO),비정질-인듐-주석-아연-산화물(a-ITZO) 및 인듐-갈륨-산화물(IGO)으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.
  11. 제 6 항에 있어서,
    상기 제2 길이(L2)는 상기 산화물 반도체층의 금속화 이후의 채널 길이가 상기 게이트 전극의 너비와 같거나 상기 게이트 전극의 너비보다 크도록 정해지는 것을 특징으로 하는 산화물 박막 트랜지스터를 구비한 평판표시장치 제조방법.

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