KR20140095003A - 전자 디바이스의 제조 방법 및 전자 디바이스 - Google Patents

전자 디바이스의 제조 방법 및 전자 디바이스 Download PDF

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KR20140095003A
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아쯔시 고즈끼
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세이코 인스트루 가부시키가이샤
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Abstract

관통 전극의 부식을 방지하고 전자 디바이스를 단시간에 제조한다. 전자 디바이스(1)의 제조 방법은, 절연성의 베이스 기판(2)에 관통 전극(3)을 형성하는 관통 전극 형성 공정(S1)과, 베이스 기판(2)의 한쪽의 표면(US)에 전자 소자(5)를 실장하는 전자 소자 실장 공정(S2)과, 전자 소자(5)를 수용하는 덮개체(6)를 베이스 기판(2)에 접합하는 덮개체 설치 공정(S3)과, 베이스 기판(2)의 다른쪽의 표면(LS)과, 당해 표면에 노출되는 관통 전극(3)의 단면(M)에 도전막(4)을 형성하는 도전막 형성 공정(S4)과, 관통 전극(3)의 단면(M)과 단면(M)의 주위의 표면에 도전막(4)을 남겨서 전극 패턴(15)을 형성하는 전극 패턴 형성 공정과, 전극 패턴(15)의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극(13)을 형성하는 외부 전극 형성 공정(S6)을 포함한다.

Description

전자 디바이스의 제조 방법 및 전자 디바이스{METHOD OF MANUFACTURING ELECTRONIC DEVICE AND ELECTRONIC DEVICE}
본 발명은 패키지에 수정 진동자 등의 전자 소자를 수용하는 전자 디바이스의 제조 방법, 전자 디바이스 및 이것을 이용한 발진기에 관한 것이다.
종래부터, 휴대 전화나 휴대 정보 단말기에는 표면 실장형의 전자 디바이스가 많이 사용되고 있다. 이중, 수정 진동자나 MEMS, 자이로스코프, 가속도 센서 등은 패키지의 내부에 중공의 캐비티가 형성되고, 이 캐비티에 수정 진동자나 MEMS 등의 전자 소자가 봉입되어 있다. 패키지로서 글래스 재료가 사용된다. 예를 들어, 베이스 기판에 전자 소자가 실장되고, 그 위에 글래스 덮개가 양극 접합에 의해 접합되어서 전자 소자가 밀봉된다. 글래스끼리의 양극 접합은 기밀성이 높고 게다가 저렴하다는 이점이 있다.
도 7은 이러한 종류의 전자 디바이스의 단면도이다(특허문헌 1의 도 1). 전자 디바이스(101)는 베이스(110)와, 베이스(110)에 탑재되는 전자 부품(140)과, 전자 부품(140)을 수용해서 베이스(110)에 접합되는 캡(150)을 구비한다. 베이스(110)에는 판 두께 방향으로 관통하는 관통 전극(121)과, 관통 전극(121)에 전기적으로 접속되는 제1 금속막(122)과, 관통 전극(121)과 전자 부품(140)을 전기적으로 접속하는 회로 패턴(130) 및 제2 금속막(123)이 형성된다. 제1 금속막(122)의 외부에는 금속막으로 이루어지는 외부 전극(160)이 형성된다.
여기서, 관통 전극(121)은 철-니켈계 합금이 사용된다. 제1 금속막(122)으로서 무전해 도금법에 의해 형성되는 금이 사용된다. 또한, 관통 전극(121)과 베이스(110) 사이에는 도시하지 않은 저융점 글래스가 사용되어, 열용착에 의해 기밀성을 향상시키고 있다. 저융점 글래스를 사용해서 열용착해 관통 전극(121)과 베이스(110) 사이의 기밀성을 향상시키려고 하면, 관통 전극(121)의 단면에 산화막이 형성되고, 다른 금속과의 사이의 도전성이 저하한다. 따라서, 관통 전극(121)의 열용착시에 형성되는 산화막을 제거한 후에, 관통 전극(121)의 단면에 제1 금속막(122)이나 제2 금속막(123)을 형성해서 관통 전극(121)의 산화를 방지하고 있다.
일본 특허 출원 공개 제2011-155506호 공보
특허문헌 1에서는, 관통 전극(121)으로서 철-니켈계 합금을 사용하고, 관통 전극(121)의 산화 방지용의 제1 금속막(122)으로서 금 박막을 사용하고 있다. 또한, 외부 전극(160)은 스퍼터막이나 증착막에 의한 금속 박막, 혹은 은 페이스트 등의 도전 접착제에 의해 형성하고 있다. 그러나, 외부 전극(160)은 수 ㎛의 두께로 형성할 필요가 있고, 스퍼터링법이나 증착법은 성막 속도가 느리고, 외부 전극(160)을 형성하는데 장시간을 필요로 한다. 또한, 은 페이스트 등의 도전 접착제에 의해 외부 전극(160)을 형성하면, 핀 홀 등에 의해 수분을 완전하게 차폐하는 것이 어렵다. 철-니켈계 합금과 금은 이온화 경향의 차이가 크므로, 관통 전극(121)과 제1 금속막(122)의 사이에 수분 등이 부착되면, 전지 효과에 의해 관통 전극(121)이 부식되고, 도전성이 저하되는 원인이 된다. 또한, 관통 전극(121)과 베이스(110) 사이에 저융점 글래스를 사용하고, 관통 전극(121)의 단면에 무전해 도금법에 의해 제1 금속막(122)의 금 박막을 형성하고 있다. 저융점 글래스에는 무전해 도금법에 의한 금 박막이 형성되기 어려우므로, 관통 전극(121)과 제1 금속막(122)과의 사이의 경계부가 노출되어, 부식이 진행되기 쉽다.
본 발명의 전자 디바이스의 제조 방법은, 절연성의 베이스 기판에 관통 전극을 형성하는 관통 전극 형성 공정과, 상기 베이스 기판의 한쪽의 표면에 전자 소자를 실장하는 전자 소자 실장 공정과, 상기 전자 소자를 수용하는 덮개체를 상기 베이스 기판에 접합하는 덮개체 설치 공정과, 상기 베이스 기판의 다른쪽의 표면과, 다른쪽의 상기 표면에 노출되는 상기 관통 전극의 단면에 도전막을 형성하는 도전막 형성 공정과, 상기 관통 전극의 단면과 상기 단면의 주위의 상기 표면에 상기 도전막을 남겨서 전극 패턴을 형성하는 전극 패턴 형성 공정과, 상기 전극 패턴의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극을 형성하는 외부 전극 형성 공정을 포함하는 것으로 했다.
또한, 상기 전자 소자 실장 공정 및 덮개체 설치 공정 후에 상기 외부 전극 형성 공정을 행하는 것으로 했다.
또한, 상기 외부 전극 형성 공정 후에, 상기 무전해 도금막의 표면에 금속막을 형성하는 금속막 형성 공정을 구비하는 것으로 했다.
또한, 상기 관통 전극은 철-니켈계 합금인 것으로 했다.
또한, 상기 무전해 도금막은 니켈막 또는 구리막인 것으로 했다.
또한, 상기 금속막은 금 박막인 것으로 했다.
또한, 상기 무전해 도금막은 두께가 1㎛ 내지 10㎛인 것으로 했다.
또한, 상기 전자 소자는 수정 진동편인 것으로 했다.
본 발명의 전자 디바이스는, 복수의 관통 전극이 형성되는 절연성의 베이스 기판과, 상기 베이스 기판의 한쪽의 표면에 실장되는 전자 소자와, 상기 전자 소자를 수용해 상기 베이스 기판에 접합되는 덮개체를 구비하고, 상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면과, 상기 단면의 주위의 다른쪽의 상기 표면에는 외부 전극이 형성되고, 상기 외부 전극은 도전막과 상기 도전막의 표면에 무전해 도금법에 의해 형성되는 무전해 도금막을 갖는 것으로 했다.
또한, 상기 관통 전극은 철-니켈계 합금으로 이루어지고, 상기 도전막은 금속막으로 이루어지고, 상기 무전해 도금막은 니켈 또는 구리로 이루어지는 것으로 했다.
본 발명의 발진기는 상기의 전자 디바이스와, 상기 전자 디바이스에 구동 신호를 공급하는 구동 회로를 구비하는 것으로 했다.
본 발명의 전자 디바이스의 제조 방법은, 절연성의 베이스 기판에 관통 전극을 형성하는 관통 전극 형성 공정과, 베이스 기판의 한쪽의 표면에 전자 소자를 실장하는 전자 소자 실장 공정과, 전자 소자를 수용하는 덮개체를 베이스 기판에 접합하는 덮개체 설치 공정과, 베이스 기판의 다른쪽의 표면과, 표면에 노출되는 관통 전극의 단면에 도전막을 형성하는 도전막 형성 공정과, 관통 전극의 단면과 단면의 주위의 표면에 도전막을 남겨서 전극 패턴을 형성하는 전극 패턴 형성 공정과, 전극 패턴의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극을 형성하는 외부 전극 형성 공정을 포함하는 것으로 했다. 이에 의해, 관통 전극의 부식을 방지한 전자 디바이스를 단시간에 제조할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 전자 디바이스의 단면 모식도이다.
도 2는 본 발명의 제2 실시형태에 따른 전자 디바이스의 제조 방법을 나타내는 공정도이다.
도 3은 본 발명의 제2 실시형태에 따른 전자 디바이스의 제조 공정의 설명도이다.
도 4는 본 발명의 제2 실시형태에 따른 전자 디바이스의 제조 공정의 설명도이다.
도 5는 본 발명의 제3 실시형태에 따른 전자 디바이스의 제조 방법을 나타내는 공정도이다.
도 6은 본 발명의 제4 실시형태에 따른 발진기의 상면 모식도이다.
도 7은 종래 공지의 전자 디바이스의 단면도이다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 따른 전자 디바이스(1)의 단면 모식도이다. 전자 디바이스(1)는 베이스 기판(2)과, 그 위에 접합되는 덮개체(6)와, 내부에 수용되는 전자 소자(5)를 구비한다. 베이스 기판(2)은 절연성을 갖고, 한쪽의 표면(US)으로부터 다른쪽의 표면(LS)으로 관통하는 복수의 관통 전극(3)을 갖는다. 베이스 기판(2)의 한쪽의 표면(US)에는 관통 전극(3)의 단면을 피복하도록 배선 전극(8)이 형성되고, 배선 전극(8) 위에 금속 범프(10)를 통해서 전자 소자(5)가 실장된다. 덮개체(6)는 중앙에 오목부를 갖고, 이 오목부에 전자 소자(5)를 수용해서 베이스 기판(2)의 한쪽의 표면(US)에 접합재(9)를 개재하여 접합된다. 베이스 기판(2)은, 또한, 베이스 기판(2)의 다른쪽의 표면(LS)에 노출되는 관통 전극(3)의 단면(M)과, 그 단면(M)의 주위의 다른쪽의 표면(LS)에 형성되는 외부 전극(13)을 갖는다. 외부 전극(13)은 도전막(4)과 도전막(4)의 표면에 무전해 도금법에 의해 형성되는 무전해 도금막(11)이 적층되는 적층 구조를 갖는다.
이와 같이, 베이스 기판(2)에 형성되는 관통 전극(3)의 다른쪽의 표면(LS)에 노출되는 단면(M)과, 그 주위 근방의 다른쪽의 표면(LS)은 도전막(4)에 의해 완전히 덮여지고, 또한 도전막(4)의 상면 및 측면을 포함하는 표면이 무전해 도금막(11)에 의해 덮여진다. 그 때문에, 관통 전극(3)이 수분 등에 접촉하지 않고, 부식이 방지된다. 또한, 무전해 도금막(11)의 표면에 산화 방지용의 금속막을 형성할 수가 있고, 금속막은 무전해 도금막(11)의 표면을 덮도록 형성할 수 있다.
베이스 기판(2)은 글래스, 세라믹스, 플라스틱, 글래스 에폭시 수지 등을 사용할 수 있다. 전자 소자(5)는 압전 진동편, MEMS, 가속도 센서, 발광 소자, 수광 소자, 그 밖의 반도체 소자를 사용할 수 있다. 관통 전극(3)은 코바르, 인바, 파마로이, 42알로이, 스테인리스강 등의 철-니켈계 합금, 그 밖의 금속 재료를 사용할 수 있다. 무전해 도금막(11)은 니켈막, 구리막, 그 밖의 금속막을 사용할 수 있다.
(제2 실시형태)
도 2는 본 발명의 제2 실시형태에 따른 전자 디바이스의 제조 방법을 나타내는 공정도이다. 도 3 및 도 4는 본 발명의 제2 실시형태에 따른 전자 디바이스의 제조 방법에 있어서의 각 공정의 설명도이다. 동일한 부분 또는 동일한 기능을 갖는 부분에는 동일한 번호를 부여하고 있다.
도 2에 도시한 바와 같이, 본 발명의 전자 디바이스의 제조 방법은 관통 전극 형성 공정(S1)과, 전자 소자 실장 공정(S2)과, 덮개체 설치 공정(S3)과, 도전막 형성 공정(S4)과, 전극 패턴 형성 공정(S5)과, 외부 전극 형성 공정(S6)을 구비한다. 관통 전극 형성 공정(S1)에서는, 절연성의 베이스 기판에 판 두께 방향으로 관통 전극을 형성한다. 전자 소자 실장 공정(S2)에서는, 베이스 기판의 한쪽의 표면에 전자 소자를 실장한다. 덮개체 설치 공정(S3)에서는, 전자 소자를 수용하는 덮개체를 베이스 기판에 접합한다. 도전막 형성 공정(S4)은 베이스 기판의 다른쪽의 표면과, 당해 다른쪽의 표면에 노출되는 관통 전극의 단면에 도전막을 형성한다. 전극 패턴 형성 공정(S5)은 관통 전극의 단면과 그 주위의 표면에 도전막을 남기고, 다른 영역으로부터 도전막을 제거해서 전극 패턴을 형성한다. 외부 전극 형성 공정(S6)에서는, 전극 패턴의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극을 형성한다.
또한, 본 발명의 제조 방법은, 상기 관통 전극 형성 공정(S1)의 후이며, 전자 소자 실장 공정(S2) 전에, 베이스 기판의 다른쪽의 표면에 도전막 형성 공정(S4)에 의해 도전막을 형성하고, 다음에 전극 패턴 형성 공정(S5), 다음에 외부 전극 형성 공정(S6)을 실시하고, 다음에 전자 소자 실장 공정(S2)에 있어서 베이스 기판의 한쪽의 표면에 전자 소자를 실장하고, 최후에 덮개체 설치 공정(S3)을 실시해도 좋다. 또한, 덮개체 설치 공정(S3)의 후이며, 도전막 형성 공정(S4) 전에, 베이스 기판(2)의 다른쪽의 표면을 연삭 또는 연마해서 관통 전극의 단면과 베이스 기판의 다른쪽의 표면을 동일한 높이로 형성하는 동시에 단면에 형성되는 산화막을 제거하는 연삭 공정을 부가할 수 있다.
이에 의해, 도전막과 관통 전극의 사이의 도전성이 저하하는 것을 방지할 수 있다. 또한, 외부 전극 형성 공정(S6)의 후에, 무전해 도금막의 표면에 금속막을 형성하는 금속막 형성 공정(S7)을 구비할 수도 있다. 이하, 구체적으로 설명한다.
도 3의 (S1)은 관통 전극 형성 공정(S1)에 있어서, 절연성의 베이스 기판(2)에 관통 전극(3)을 형성한 상태를 나타내는 단면 모식도이다. 베이스 기판(2)으로서, 예를 들어 글래스 기판, 플라스틱 기판, 글래스 에폭시 수지 기판 등의 절연성 기판을 사용할 수 있다. 관통 전극(3)으로서는, 코바르, 인바, 파마로이, 42알로이, 스테인리스강 등의 철-니켈계 합금, 그 밖의 금속 재료를 사용할 수 있다. 베이스 기판(2)으로서 글래스 기판을 사용하고, 관통 전극(3)으로서 코바르를 사용하면, 열팽창 계수가 근사하고, 신뢰성이 높은 패키지를 구성할 수 있다. 이하, 베이스 기판(2)으로서 글래스 기판을 사용하고, 관통 전극(3)으로서 철-니켈계 합금을 사용하는 예에 대해서 설명한다.
글래스로 이루어지는 베이스 기판(2)을 연화 또는 용융하고, 형(型) 성형에 의해 관통 구멍을 형성한다. 관통 구멍에 철-니켈계 합금의 선재를 충전하고, 가열·연화시켜서 선재와 글래스를 용착한다. 글래스를 냉각한 후에 양면을 연마해서 평탄화하고, 관통 전극(3)의 단면(M)을 노출시켜서 산화막을 제거하는 동시에, 단면(M)과 베이스 기판(2)의 표면을 동일한 높이로 형성한다. 평탄화된 베이스 기판(2)은, 예를 들어 두께가 0.2㎜ 내지 1㎜이다. 또한, 베이스 기판(2)의 관통 구멍은 샌드 블러스트법이나 에칭법에 의해 형성할 수도 있다.
도 3의 (S2)는 전자 소자 실장 공정(S2)에 있어서, 베이스 기판(2)에 전자 소자(5)를 실장한 상태를 나타내는 단면 모식도이다. 한쪽의 표면(US)에 증착법이나 스퍼터링법 등에 의해 금속막을 형성하고, 포토리소그래피 및 에칭법에 의해 금속막의 패터닝을 행해서 배선 전극(8)을 형성한다. 배선 전극(8)은 증착법이나 스퍼터링법 외에 인쇄법으로 의해 형성해도 좋다. 다음에, 금속 범프(10)를 통해서 전자 소자(5)를 베이스 기판(2)에 표면 실장에 의해 설치한다. 표면 실장 대신에, 전자 소자(5)를 베이스 기판(2)의 표면에 접착제 등으로 접착하고, 와이어 본딩에 의해 배선 전극(8)과 전자 소자(5)를 전기적으로 접속해도 좋다. 전자 소자(5)가 압전 진동편일 경우에, 압전 진동편을 베이스 기판(2)의 한쪽의 표면(US)에 외팔보 형상으로 실장할 수 있다.
도 3의 (S3)은 덮개체 설치 공정(S3)에 있어서, 베이스 기판(2)의 한쪽의 표면(US)에 덮개체(6)를 접합한 상태를 나타내는 단면 모식도이다. 덮개체(6)로서 베이스 기판(2)과 동일한 재료, 예를 들어 글래스 재료를 사용할 수 있다. 덮개체(6)는 중앙에 오목부를 구비하고, 오목부의 상단면에는 미리 접합재(9)를 형성해 둔다. 접합재(9)로서, 예를 들어 증착법이나 스퍼터링법 등에 의해 알루미늄막, 크롬막, 실리콘막 등의 도전성막, 또는 이것들의 복합층을 형성한다. 그리고, 중앙의 오목부에 전자 소자(5)를 수용해서 베이스 기판(2)과 덮개체(6)를 양극 접합에 의해 접합한다. 접합시에 주위를 진공으로 하면, 전자 소자(5)가 수용되는 패키지 내부를 진공으로 할 수 있다. 예를 들어, 전자 소자(5)로서 수정 진동편을 사용하는 경우에, 패키지 내부를 진공으로 유지하면, 수정 진동편의 물리적인 진동에 대한 공기 저항을 없앨 수 있다. 또한, 베이스 기판(2)과 덮개체(6) 사이는, 양극 접합외에 용도에 따라서 금속간 접합이나 접착제에 의해 접합할 수도 있다.
도 3의 (S4)는 도전막 형성 공정(S4)에 있어서, 베이스 기판(2)의 다른쪽의 표면(LS)에 도전막(4)을 형성한 상태를 나타내는 단면 모식도이다. 베이스 기판(2)의 다른쪽의 표면(LS)을 연마 또는 세정해서 단면(M)의 산화막을 제거한다. 다음에, 다른쪽의 표면(LS)에 증착법이나 스퍼터링법에 의해 금속의 도전막(4)을 0.05㎛ 내지 0.5㎛의 두께로 퇴적한다. 도전막(4)은 복수의 관통 전극(3)의 단면(M)에 걸쳐 퇴적된다. 도전막(4)은 복수의 단면(M)에 걸쳐 형성된다. 도전막(4)으로서 티탄막 외에, 니켈막이나 구리막 등의 금속막을 사용할 수 있다. 도전막(4)으로서 금속막을 사용하는 경우에, 단면(M) 및 베이스 기판(2)에 대하여 밀착성이 좋은 재료를 선정한다. 또한, 도전막(4)의 상부에 형성하는 금속막에 대하여 이온화 경향차가 작은 재료를 선정하는 것이 바람직하다.
도 3의 (S5)는 전극 패턴 형성 공정(S5)에 있어서, 관통 전극(3)의 단면(M)과 그 주위의 표면에 도전막(4)을 남기고, 다른 영역으로부터 도전막(4)을 제거해서 전극 패턴(15)을 형성한 상태를 나타내는 단면 모식도이다. 도전막(4)의 표면에 레지스트로 이루어지는 감광성 수지막을 도포 또는 부착해서 설치하고, 노광·현상을 행하여, 도전막(4)을 남기는 영역에 마스크를 형성한다. 감광성 수지막으로부터 마스크를 형성하는 것 대신에, 인쇄법에 의해 마스크를 형성해도 좋다. 산이나 알칼리 용액을 사용하는 웨트 에칭법이나 반응성 가스를 사용하는 드라이 에칭법에 의해 마스크의 패턴 이외의 영역으로부터 도전막(4)을 제거한다. 그 후, 마스크를 제거해서 관통 전극의 단면과 그 주위의 표면에 도전막(4)으로 이루어지는 전극 패턴(15)을 형성한다.
도 4의 (S6)은 외부 전극 형성 공정(S6)에 있어서, 전극 패턴(15)(도전막(4))의 표면에 무전해 도금막(11)을 퇴적한 상태를 나타내는 단면 모식도이다. 전극 패턴(15)의 표면에 무전해 도금법에 의해 무전해 도금막(11)을 퇴적해서 외부 전극(13)을 형성한다. 무전해 도금막(11)은, 다른쪽의 표면(LS)을 무전해 도금 액에 침지해서 도전막(4)이 다른쪽의 표면(LS)측으로 노출되는 노출면의 전체를 덮도록 형성한다. 즉, 무전해 도금막(11)은 전극 패턴(15)의 상면 외에 다른 측면에도 형성된다. 무전해 도금막(11)은 두께를 1㎛ 내지 10㎛로 하고, 바람직하게는 1㎛ 내지 5㎛로 한다. 또한, 무전해 도금막(11)으로서, 니켈막의 이외에 구리막, 그 밖의 금속막을 형성할 수 있다.
또한, 도 4의 (S7)에 도시한 바와 같이, 외부 전극 형성 공정(S6)의 후에 무전해 도금막(11)의 표면에 금속막(12)을 형성하는 금속막 형성 공정을 부가할 수 있다. 무전해 도금막(11)의 표면의 산화를 방지하고, 도전성을 확보하기 위해서, 금, 은, 백금 등의 이온화 경향의 작은 박막으로 이루어지는 금속막(12)을 무전해 도금법에 의해 형성할 수 있다. 금속막(12)은 무전해 도금막(11)의 노출면의 전체를 덮도록 형성할 수 있다. 또한, 금속막(12)은, 무전해 도금법 대신에, 증착법 또는 스퍼터링법으로 형성해도 좋다. 또한, 전극 패턴(15), 무전해 도금막(11) 및 금속막(12)의 적층 전극을 외부 전극(13)으로 해도 좋다.
이와 같이, 관통 전극(3)의 단면(M) 및 그 주위의 표면에 전극 패턴(15)을 형성하고, 그후 무전해 도금법에 의해 전극 패턴(15)의 표면에 무전해 도금막(11)을 형성하므로, 관통 전극(3)의 단면(M)이 전극 패턴(15)에 의해 완전하게 밀폐되고, 또한 전극 패턴(15)의 노출 표면이 무전해 도금막(11)에 의해 완전히 덮여진다. 그 결과, 관통 전극(3)의 부식이 방지된다. 또한, 무전해 도금막(11)은 스퍼터링법이나 증착법과 비교해서 단시간에서 제막할 수가 있어, 신뢰성이 높은 전자 디바이스(1)를 단시간에 제조할 수 있다.
(제3 실시형태)
도 5는 본 발명의 제3 실시형태에 따른 전자 디바이스의 제조 방법을 나타내는 공정도이다. 전자 소자로서 압전 진동편을 실장한 압전 진동자로 이루어지는 전자 디바이스를 제조하는 구체예이다. 또한, 본 실시형태는, 다수의 오목부가 형성되는 글래스 웨이퍼와, 다수의 전자 소자가 실장되는 글래스 웨이퍼를 서로 겹쳐서 접합하고, 다수의 전자 디바이스(1)를 동시에 형성하는 제조 방법이다. 동일한 공정에는 동일한 번호를 부여하고 있다.
베이스 기판에 실장하는 전자 소자는 수정 진동자 등으로 이루어지는 압전 진동편이다. 덮개체 형성 공정(S20)을 설명한다. 소다 석회 글래스로 이루어지는 판 형상의 글래스 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정(S21)에 있어서 글래스 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 다음에 오목부 형성 공정(S22)에 있어서, 각 전자 디바이스가 형성되는 영역의 중앙부에 가열 프레스의 형 성형에 의해 오목부를 형성한다. 다음에, 연마 공정(S23)에 있어서, 오목부의 주위의 상단면을 평탄한 경면으로 연마 가공한다. 다음에, 접합재 퇴적 공정(S24)에 있어서, 오목부를 형성한 표면에 스퍼터링법 또는 증착법이 의해, 예를 들어 알루미늄으로 이뤄지는 접합재를 50㎚ 내지 150㎚의 두께로 퇴적한다. 다음에, 패턴 형성 공정(S25)에 있어서, 포토리소그래피 및 에칭법에 의해, 오목부 주위의 상단면 이외의 표면으로부터 접합재를 제거한다. 이와 같이 하여 글래스 웨이퍼로 이루어지는 덮개체를 형성한다.
압전 진동편 작성 공정(S30)을 설명한다. 수정의 원석을 소정 각도로 슬라이스하고, 수정 웨이퍼를 형성하고, 다음에 수정 웨이퍼를 연삭 및 연마 가공해서 일정한 두께로 한다. 다음에, 수정 웨이퍼의 가공 변질층을 에칭 처리를 행하여 제거한다. 다음에, 수정 웨이퍼의 양 표면에 금속막을 퇴적하고, 포토리소그래피 및 에칭법에 의해 금속막을 패터닝하고, 소정 형상의 여진 전극, 배선 전극, 마운트 전극으로 가공한다. 다음에, 포토리소그래피 및 에칭법 혹은 다이싱에 의해 수정 웨이퍼를 압전 진동편의 외형 형상으로 가공한다.
베이스 기판 형성 공정(S40)을 설명한다. 소다 석회 글래스로 이루어지는 판 형상의 글래스 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정(S41)에 있어서 글래스 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 다음에, 관통 전극 형성 공정(S1)에 있어서, 가열 프레스의 형 성형에 의해, 혹은 표면에 마스크를 설치후에 에칭 처리 혹은 샌드 블러스트에 의해 연삭해서 글래스 웨이퍼의 판 두께 방향으로 관통 구멍을 형성한다. 다음에, 이 관통 구멍에 철-니켈계 합금으로 이루어지는 관통 전극을 매립한다. 다음에, 연삭 공정(S42)에 있어서, 관통 전극의 양 단부 및 글래스 웨이퍼의 양면을 연마해서 평탄화하고, 관통 전극의 단면을 노출시켜서 베이스 기판을 형성한다. 다음에, 배선 전극 형성 공정(S43)에 있어서, 스퍼터링법 혹은 증착법에 의해 베이스 기판의 한쪽의 표면에 금속막을 퇴적하고, 포토리소그래피 및 에칭법에 의해 패터닝해서 배선 전극을 형성한다.
다음에, 전자 소자 실장 공정(S2)에 있어서, 압전 진동편을 베이스 기판의 한쪽의 표면에 실장한다. 실장시에, 베이스 기판의 배선 전극에 도전성 접착제 또는 금속 범프를 설치하고, 그 위에 압전 진동편의 마운트 전극을 접합해서 베이스 기판 상에 압전 진동편을 외팔보 형상으로 고정한다. 이에 의해, 관통 전극과 압전 진동편의 여진 전극을 전기적으로 접속한다. 이와 같이 다수의 압전 진동편이 실장되는 글래스 웨이퍼로 이뤄지는 베이스 기판을 형성한다.
다음에, 겹침 공정(S11)에 있어서, 덮개체의 각 오목부에 압전 진동편이 수용되도록 덮개체를 베이스 기판 위에 재치하고, 상하 방향으로부터 압박한다. 다음에, 덮개체 설치 공정(S3)에 있어서, 베이스 기판 및 덮개체를 200℃ 이상의 온도로 가열하고, 덮개체의 접합재를 양극으로 베이스 기판을 음극으로 해서 수 백 V의 전압을 인가하고, 접합재를 통해서 베이스 기판과 덮개체를 접합한다. 접합시에는 주위를 진공으로 보유 지지한다.
다음에, 도전막 형성 공정(S4)에 있어서, 베이스 기판의 다른쪽의 표면에 증착법 또는 스퍼터링법이 의해 니켈로 이뤄지는 도전막을 퇴적한다. 다음에, 전극 패턴 형성 공정(S5)에 의해, 감광성 수지막으로부터 전극 패턴을 형성하는 도전막에 마스크를 형성해서 웨트 에칭법이나 드라이 에칭법에 의해 마스크의 패턴 이외의 영역으로부터 도전막을 제거한다. 또한, 인쇄법에 의해 마스크를 형성해도 좋다. 그 후, 마스크를 제거해서 관통 전극의 단면과 그 주위의 표면에 도전막에 의한 전극 패턴을 형성한다.
다음에, 외부 전극 형성 공정(S6)에 있어서, 전극 패턴의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극을 형성한다. 또한, 무전해 도금막의 표면의 산화를 방지하고, 도전성을 확보하기 위해서, 외부 전극 형성 공정(S6)의 후에, 무전해 도금막의 표면에 무전해 도금법에 의해 금 박막 등의 금속막을 형성해도 좋다.
다음에, 절단 공정(S12)에 있어서, 접합체의 표면에 스크라이브선을 설치하고, 절단날을 눌러 할단(割斷)하는, 혹은 다이싱 블레이드나 다이싱 소(dicing saw)를 사용해서 분할하여, 개개의 전자 디바이스(1)를 얻는다. 다음에, 전기 특성 검사 공정(S13)에 있어서, 전자 디바이스(1)의 공진 주파수나 공진 저항값 등을 측정해서 검사한다.
(제4 실시형태)
도 6은 본 발명의 제4 실시형태에 따른 발진기(40)의 상면 모식도이다. 상기 제1 실시형태에 있어서 설명한 전자 디바이스(1), 또는 제2 또는 제3 실시형태에 있어서 설명한 제조 방법에 의해 제조한 전자 디바이스(1)를 내장하고 있다. 도 6에 도시한 바와 같이, 발진기(40)는 기판(43), 이 기판 상에 설치한 전자 디바이스(1), 집적 회로(41) 및 전자 부품(42)을 구비하고 있다. 전자 디바이스(1)는 외부 전극에 주어지는 구동 신호에 기초해서 일정 주파수의 신호를 생성하고, 집적 회로(41) 및 전자 부품(42)은 전자 디바이스(1)로부터 공급되는 일정 주파수의 신호를 처리하여, 클럭 신호 등의 기준 신호를 생성한다. 본 발명에 따른 전자 디바이스(1)는 고 신뢰성이고 또한 소형으로 형성할 수 있으므로, 발진기(40)의 전체를 콤팩트하게 구성할 수 있다.
1 : 전자 디바이스
2 : 베이스 기판
3 : 관통 전극
4 : 도전막
5 : 전자 소자
6 : 덮개체
8 : 배선 전극
9 : 접합재
10 : 금속 범프
11 : 무전해 도금막
12 : 금속막
13 : 외부 전극
15 : 전극 패턴
US : 한쪽의 표면
LS : 다른쪽의 표면
LS, M : 단면

Claims (9)

  1. 절연성의 베이스 기판에 관통 전극을 형성하는 관통 전극 형성 공정과,
    상기 베이스 기판의 한쪽의 표면에 전자 소자를 실장하는 전자 소자 실장 공정과,
    상기 전자 소자를 수용하는 덮개체를 상기 베이스 기판에 접합하는 덮개체 설치 공정과,
    상기 베이스 기판의 다른쪽의 표면과, 다른쪽의 상기 표면에 노출되는 상기 관통 전극의 단면에 도전막을 형성하는 도전막 형성 공정과,
    상기 관통 전극의 단면과 상기 단면의 주위의 상기 표면에 상기 도전막을 남겨서 전극 패턴을 형성하는 전극 패턴 형성 공정과,
    상기 전극 패턴의 표면에 무전해 도금법에 의해 무전해 도금막을 퇴적해서 외부 전극을 형성하는 외부 전극 형성 공정을 포함하는, 전자 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 전자 소자 실장 공정 및 덮개체 설치 공정 후에 상기 외부 전극 형성 공정을 행하는 전자 디바이스의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 외부 전극 형성 공정 후에, 상기 무전해 도금막의 표면에 금속막을 형성하는 금속막 형성 공정을 구비하는 전자 디바이스의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 관통 전극은 철-니켈계 합금인 전자 디바이스의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 무전해 도금막은 니켈막 또는 구리막인 전자 디바이스의 제조 방법.
  6. 제3항에 있어서, 상기 금속막은 금 박막인 전자 디바이스의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 무전해 도금막은 두께가 1㎛ 내지 10㎛인 전자 디바이스의 제조 방법.
  8. 복수의 관통 전극이 형성되는 절연성의 베이스 기판과,
    상기 베이스 기판의 한쪽의 표면에 실장되는 전자 소자와,
    상기 전자 소자를 수용해 상기 베이스 기판에 접합되는 덮개체를 구비하고,
    상기 베이스 기판의 다른쪽의 표면에 노출되는 상기 관통 전극의 단면과, 상기 단면의 주위의 다른쪽의 상기 표면에는 외부 전극이 형성되고,
    상기 외부 전극은 도전막과 상기 도전막의 표면에 무전해 도금법에 의해 형성되는 무전해 도금막을 갖는 전자 디바이스.
  9. 제8항에 있어서, 상기 관통 전극은 철-니켈계 합금으로 이루어지고, 상기 도전막은 금속막으로 이루어지고, 상기 무전해 도금막은 니켈 또는 구리로 이루어지는 전자 디바이스.
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