KR20140095002A - 전자 디바이스 및 전자 디바이스의 제조 방법 - Google Patents

전자 디바이스 및 전자 디바이스의 제조 방법 Download PDF

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KR20140095002A
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아쯔시 고즈끼
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세이코 인스트루 가부시키가이샤
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Abstract

관통 전극(3)과 그 상부에 형성되는 금속막(7)의 사이의 전지 효과에 의해 관통 전극(3)이 부식되는 것을 방지한다. 전자 디바이스(1)는, 유리 기판(2)과, 유리 기판(2)의 한쪽 표면(US)에 실장되는 전자 소자(5)와, 전자 소자(5)를 덮어 유리 기판(2)에 접합되는 덮개(6)를 구비한다. 유리 기판(2)에는 철-니켈계 합금으로 이루어지며, 한쪽 표면(US)으로부터 다른쪽 표면(LS)에 관통하는 관통 전극(3)이 형성되고, 유리 기판(2)의 다른쪽 표면(LS)에 노출되는 관통 전극(3)의 단부면(M)과, 단부면(M) 근방의 유리 기판(2)의 표면에 니켈막(4)이 형성되는 것으로 하였다.

Description

전자 디바이스 및 전자 디바이스의 제조 방법{ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING ELECTRONIC DEVICE}
본 발명은 패키지에 수정 진동자 등의 전자 소자를 수납하는 전자 디바이스, 이것을 사용한 발진기 및 전자 디바이스의 제조 방법에 관한 것이다.
종래부터 휴대 전화나 휴대 정보 단말기에는 표면 실장형 전자 디바이스가 많이 사용되고 있다. 이 중, 수정 진동자나 MEMS, 자이로스코프, 가속도 센서 등은 패키지 내부에 중공의 캐비티가 형성되고, 이 캐비티에 수정 진동자나 MEMS 등의 전자 소자가 봉입되어 있다. 패키지로서 유리 재료가 사용된다. 예를 들어 유리 기판에 전자 소자가 실장되고, 그 위에 유리 덮개가 양극 접합에 의해 접합되어 전자 소자가 밀봉된다. 유리끼리의 양극 접합은 기밀성이 높으며 나아가 저렴하다고 하는 이점이 있다.
도 6은 이러한 종류의 전자 디바이스의 단면도이다(특허문헌 1의 도 1). 전자 디바이스(101)는, 베이스(110)와, 베이스(110)에 탑재되는 전자 부품(140)과, 전자 부품(140)을 수납하여 베이스(110)에 접합되는 캡(150)을 구비한다. 베이스(110)에는 판 두께 방향으로 관통하는 관통 전극(121)과, 관통 전극(121)에 전기적으로 접속되는 제1 금속막(122)과, 관통 전극(121)과 전자 부품(140)을 전기적으로 접속하는 회로 패턴(130) 및 제2 금속막(123)이 형성된다. 제1 금속막(122)의 외부에는 금속막으로 이루어지는 외부 전극(160)이 형성된다.
여기서, 관통 전극(121)은 철-니켈계 합금이 사용된다. 제1 금속막(122)으로서 무전해 도금법에 의해 형성되는 금이 사용된다. 또한, 관통 전극(121)과 베이스(110)의 사이에는 도시하지 않은 저융점 유리가 사용되며, 열용착에 의해 기밀성을 향상시키고 있다. 저융점 유리를 사용하여 열용착하여 관통 전극(121)과 베이스(110)의 사이의 기밀성을 향상시키고자 하면, 관통 전극(121)의 단부면에 산화막이 형성되어, 다른 금속과의 사이의 도전성이 저하된다. 따라서, 관통 전극(121)의 열용착시에 형성되는 산화막을 제거한 후, 관통 전극(121)의 단부면에 제1 금속막(122)이나 제2 금속막(123)을 형성하여 관통 전극(121)의 산화를 방지하고 있다.
일본 특허 공개 제2011-155506호 공보
관통 전극(121)으로서 철-니켈계 합금을 사용하고, 관통 전극(121)의 산화 방지용 제1 금속막(122)으로서 금 박막을 사용하고 있다. 철-니켈계 합금과 금은 이온화 경향의 차가 크므로, 관통 전극(121)과 제1 금속막(122)의 사이에 수분 등이 부착되면, 전지 효과에 의해 관통 전극(121)이 부식되어 도전성이 저하되는 원인이 된다. 또한, 특허문헌 1에서는 관통 전극(121)과 베이스(110)의 사이에 저융점 유리를 사용하고, 관통 전극(121)의 단부면에 무전해 도금법에 의해 제1 금속막(122)의 금 박막을 형성하고 있다. 저융점 유리에는 무전해 도금법에 의한 금 박막이 형성되기 어려우므로, 관통 전극(121)과 제1 금속막(122)의 사이의 경계부가 노출되어 부식이 한층 진행되기 쉽다.
본 발명의 전자 디바이스는, 유리 기판과, 상기 유리 기판의 한쪽 표면에 실장되는 전자 소자와, 상기 전자 소자를 덮어 상기 유리 기판에 접합되는 덮개와, 철-니켈계 합금으로 이루어지며, 상기 유리 기판의 한쪽 표면으로부터 다른쪽 표면을 관통하는 관통 전극과, 상기 유리 기판의 다른쪽 표면에 노출되는 상기 관통 전극의 단부면과, 상기 단부면의 근방이며 상기 유리 기판의 다른쪽 표면에 형성되는 니켈막을 구비하는 것으로 하였다.
또한, 상기 유리 기판의 표면과 상기 단부면은 동일 높이로 형성되는 것으로 하였다.
또한, 상기 니켈막은 두께가 1㎛ 내지 5㎛인 것으로 하였다.
또한, 상기 니켈막은, 상기 단부면으로부터 1㎛ 내지 5㎛의 범위의 상기 유리 기판의 표면에 형성되는 것으로 하였다.
또한, 상기 니켈막의 표면에 상기 니켈막보다도 이온화 경향이 작은 금속막이 형성되는 것으로 하였다.
또한, 상기 금속막은 금 박막인 것으로 하였다.
또한, 상기 전자 소자는 수정 진동편인 것으로 하였다.
본 발명의 발진기는, 상기 어느 하나에 기재된 전자 디바이스와, 상기 전자 디바이스에 구동 신호를 공급하는 구동 회로를 구비하는 것으로 하였다.
본 발명의 전자 디바이스의 제조 방법은, 유리 기판에 철-니켈계 합금으로 이루어지는 관통 전극을 형성하는 관통 전극 형성 공정과, 상기 유리 기판의 한쪽 표면에 전자 소자를 실장하는 전자 소자 실장 공정과, 상기 유리 기판에 상기 전자 소자를 수납하는 덮개를 설치하는 덮개 설치 공정과, 상기 유리 기판의 다른쪽 표면에 노출되는 상기 관통 전극의 단부면에 무전해 도금법에 의해 니켈막을 형성하는 니켈막 형성 공정을 구비하는 것으로 하였다.
또한, 상기 관통 전극 형성 공정 후에 상기 유리 기판의 타방측의 표면을 연삭하고, 상기 유리 기판의 표면과 상기 관통 전극의 단부면을 동일 높이로 형성하는 연삭 공정을 구비하는 것으로 하였다.
또한, 상기 니켈막 형성 공정은, 상기 니켈막을 1㎛ 내지 5㎛의 두께로 형성하는 것으로 하였다.
또한, 상기 니켈막의 표면에 상기 니켈막보다도 이온화 경향이 작은 금속막을 형성하는 금속막 형성 공정을 구비하는 것으로 하였다.
또한, 상기 전자 소자는 수정 진동편인 것으로 하였다.
본 발명의 전자 디바이스는, 유리 기판과, 유리 기판의 한쪽 표면에 실장되는 전자 소자와, 전자 소자를 덮어 유리 기판에 접합되는 덮개를 구비하며, 유리 기판에는 철-니켈계 합금으로 이루어지고, 한쪽 표면으로부터 다른쪽 표면에 관통하는 관통 전극이 형성되고, 유리 기판의 다른쪽 표면에 노출되는 관통 전극의 단부면과, 단부면의 근방의 상기 유리 기판의 표면에 니켈막이 형성되는 것으로 하였다. 이 구성에 의해, 관통 전극의 부식을 방지하여, 내구성이 우수한 전자 디바이스를 제공할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 전자 디바이스의 설명도이다.
도 2는 본 발명의 제2 실시 형태에 관한 전자 디바이스의 제조 방법을 도시하는 공정도이다.
도 3은 본 발명의 제2 실시 형태에 관한 전자 디바이스의 제조 공정의 설명도이다.
도 4는 본 발명의 제3 실시 형태에 관한 전자 디바이스의 제조 방법을 도시하는 공정도이다.
도 5는 본 발명의 제4 실시 형태에 관한 발진기의 상면 모식도이다.
도 6은 종래 공지된 전자 디바이스의 단면도이다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 전자 디바이스(1)의 설명도이다. 도 1의 (a)는 전자 디바이스(1)의 단면 모식도이고, 도 1의 (b)는 전자 디바이스(1)에 사용되는 유리 기판(2)의 부분 단면 모식도이다.
도 1에 도시한 바와 같이, 전자 디바이스(1)는, 관통 전극(3)이 형성되는 유리 기판(2)과, 유리 기판(2)의 한쪽 표면(US)에 실장되는 전자 소자(5)와, 전자 소자(5)를 덮어 유리 기판(2)에 접합되는 덮개(6)를 구비한다. 여기서, 유리 기판(2)에는 철-니켈계 합금으로 이루어지며, 한쪽 표면(US)으로부터 다른쪽 표면(LS)에 관통하는 관통 전극(3)이 형성된다. 유리 기판(2)의 다른쪽 표면(LS)에 노출되는 관통 전극(3)의 단부면(M)과, 단부면(M) 근방의 유리 기판(2)의 표면에 니켈막(4)이 형성된다. 유리 기판(2)으로서 소다석회 유리, 붕규산 유리 등의 유리재를 사용할 수 있다. 덮개(6)로서 소다석회 유리, 붕규산 유리 등의 유리재를 사용하면, 신뢰성이 높은 전자 디바이스(1)를 형성할 수 있다.
도 1의 (b)를 사용하여 상세하게 설명한다. 관통 전극(3)은 유리 기판(2)에 매립되어 있다. 유리 기판(2)의 다른쪽 표면(LS)과 관통 전극(3)의 단부면(M)은 동일 높이로 형성된다. 단부면(M)에는 무전해 도금법에 의해 니켈막(4)이 형성된다. 니켈막(4)은 막 두께 T가 1㎛ 내지 5㎛로 형성된다. 니켈막(4)은 관통 전극(3)의 단부면(M)의 근방이며, 유리 기판(2)의 표면(LS)에도 형성된다. 유리 기판(2)의 표면에 형성되는 니켈막(4)은, 관통 전극(3)의 단부면(M)으로부터 니켈막(4)의 막 두께 T와 동일 정도인 1㎛ 내지 5㎛의 거리(K)의 범위에 형성된다. 니켈막(4)의 막 두께 T가 두꺼워지면 단부면(M)으로부터의 거리(K)도 커진다.
또한, 관통 전극(3)은 철-니켈계 합금으로 이루어지며, 그 단부면(M)에 형성하는 니켈막(4)과는 이온화 경향의 차가 작아 전지 효과에 의한 부식은 일어나기 어렵다. 또한, 니켈막(4)의 표면에 니켈막(4)보다도 이온화 경향이 작은 금속막(7), 예를 들어 금 박막을 형성할 수 있다. 금속막(7)에 의해 니켈막(4)의 표면에 산화막이 형성되어 도전성이 저하하는 것을 방지할 수 있다. 또한, 금속막(7)과 관통 전극(3)의 사이는 니켈막(4)이 개재되므로 수분 등이 차단되어 전지 효과가 발생하지 않아 관통 전극(3)의 부식이 방지된다. 또한, 본 발명에 있어서, 니켈막(4)의 표면에 형성되는 금속막(7)은 필수 요건이 아니며, 니켈막(4)뿐이어도 된다.
니켈막(4)의 막 두께 T는 1㎛보다도 얇게 하면, 관통 전극(3)의 단부면(M)을 수분 등으로부터 격리하는 캡 효과가 저하하기 쉬워지고, 막 두께 T를 5㎛보다도 두껍게 하면, 니켈막(4)의 내부 응력이 커져 막 하부의 유리 기판(2)에 유리의 절결이나 깨짐이 발생하기 쉬워진다. 보다 바람직하게는, 니켈막(4)의 막 두께 T를 1㎛ 내지 3㎛로 한다. 이에 의해, 니켈막(4) 하부의 유리의 절결이나 깨짐의 발생을 확실하게 방지할 수 있다.
유리 기판(2)의 한쪽 표면(US)에는, 관통 전극(3)에 전기적으로 접속하는 배선 전극(8), 배선 전극(8)의 상부에 형성되는 금속 범프(10), 금속 범프(10)를 개재하여 표면 실장되는 전자 소자(5)가 설치된다. 덮개(6)는 유리 기판(2)의 외주부에 접합재(9)를 개재하여 접합된다. 덮개(6)와 유리 기판(2)의 사이는 기밀 밀봉되고, 내부는 진공화되어 있다. 전자 소자(5)로서 압전 진동편, 예를 들어 수정 진동편, 발광 소자, 수광 소자, 가속도 센서, MEMS(Micro-Electro-Mechanical-Systems), 그 밖의 소자를 사용할 수 있다. 접합재(9)로서 금속막을 사용하여 양극 접합이나 금속간 접합을 행할 수 있다. 또한, 접합재(9)로서 접착제를 사용하여 덮개(6)와 유리 기판(2)을 접합할 수 있다. 또한, 배선 전극(8)과 전자 소자(5)를 금속 범프(10)를 개재하여 표면 실장하는 것 외에, 배선 전극(8)과 전자 소자(5)를 와이어 본딩에 의해 전기적으로 접속하여도 된다.
(제2 실시 형태)
도 2는 본 발명의 제2 실시 형태에 관한 전자 디바이스의 제조 방법을 도시하는 공정도이다. 도 3은 본 발명의 제2 실시 형태에 관한 전자 디바이스의 제조 공정의 설명도이다. 도 2에 도시한 바와 같이, 우선, 관통 전극 형성 공정 S1에 있어서, 유리 기판에 철-니켈계 합금으로 이루어지는 관통 전극을 형성한다. 이어서, 전자 소자 실장 공정 S2에 있어서, 유리 기판의 한쪽 표면에 전자 소자를 실장한다. 이어서, 덮개 설치 공정 S3에 있어서, 유리 기판에 전자 소자를 수납하여 덮개를 설치한다. 이어서, 니켈막 형성 공정 S4에 있어서, 유리 기판의 다른쪽 표면에 노출되는 관통 전극의 단부면에 무전해 도금법에 의해 니켈막을 형성한다. 이어서, 금속막 형성 공정 S5에 있어서 니켈막의 표면에 금속막을 형성한다.
유리 기판으로서는 소다석회 유리, 붕규산 유리, 그 밖의 유리를 사용할 수 있다. 관통 전극으로서 코발, 인바, 퍼멀로이, 42 알로이, 스테인리스강 등의 철-니켈계 합금을 사용할 수 있다. 관통 전극의 단부면에 무전해 도금법에 의해 니켈막을 형성함으로써, 니켈막은 관통 전극의 단부면과 단부면 근방의 유리 기판의 표면에 캡을 씌운 것 같이 형성되고, 관통 전극의 단부면은 밀폐된다. 그로 인해, 주위에 수분 등이 부착되어도 관통 전극과는 접촉하지 않아 관통 전극이 전지 효과에 의해 부식되는 것이 방지된다. 니켈막의 산화를 방지하기 위하여, 니켈막의 상면에 금 등의 이온화 경향이 작은 금속 재료를 형성할 수 있다.
또한, 관통 전극 형성 공정 S1의 후이며, 전자 소자 실장 공정 S2의 전에, 니켈막 형성 공정 S4를 행하여 관통 전극(3)의 단부면에 니켈막을 형성하고, 다음에 금속막 형성 공정 S5에 있어서 니켈막의 표면에 금속막을 형성하고, 다음에 전자 소자 실장 공정 S2와 덮개 설치 공정 S3을 행하여도 된다. 또한, 덮개 설치 공정 S3의 후이며, 니켈막 형성 공정 S4의 전에, 유리 기판의 다른쪽 표면을 연삭 또는 연마하여 관통 전극의 단부면과 유리 기판의 다른쪽 표면을 동일 높이로 형성함과 함께 단부면에 형성되는 산화막을 제거하는 연삭 공정을 부가할 수 있다. 이에 의해, 니켈막과 관통 전극의 사이의 도전성이 저하하는 것을 방지할 수 있다.
도 3을 사용하여, 본 발명의 전자 디바이스(1)의 제조 방법을 보다 구체적으로 설명한다. 도 3(S1)은, 관통 전극 형성 공정 S1에 있어서, 유리 기판(2)에 관통 전극(3)을 형성한 상태를 도시하는 단면 모식도이다. 유리 기판(2)으로서, 예를 들어 소다석회 유리를 사용할 수 있다. 유리재를 연화 또는 용융하고, 틀 성형에 의해 관통 구멍을 형성한다. 관통 구멍에 철-니켈계 합금의 선재를 충전하고, 가열ㆍ연화시켜 선재와 유리 기판을 용착한다. 유리 기판을 냉각한 후에 양면을 연마하여 평탄화하고, 관통 전극(3)의 단부면(M)의 산화막을 제거함과 함께, 단부면(M)과 유리 기판(2)의 표면을 동일 높이로 형성한다. 평탄화된 유리 기판(2)은, 예를 들어 두께가 0.2mm 내지 1mm이다. 또한, 유리 기판(2)의 관통 구멍은 샌드 블라스트법이나 에칭법에 의해 형성할 수도 있다.
도 3(S2)은, 전자 소자 실장 공정 S2에 있어서, 유리 기판(2)에 전자 소자(5)를 표면 실장한 상태를 도시하는 단면 모식도이다. 유리 기판(2)의 한쪽 표면(US)에 증착법이나 스퍼터링법 등에 의해 금속막을 형성하고, 포토리소그래피 및 에칭법에 의해 금속막의 패터닝을 행하여 배선 전극(8)을 형성한다. 배선 전극(8)은 증착법이나 스퍼터링법 대신에 인쇄법에 의해 형성하여도 된다. 이어서, 금속 범프(10)를 개재하여 전자 소자(5)를 표면 실장에 의해 유리 기판(2)에 설치한다. 표면 실장 대신에, 전자 소자(5)를 유리 기판(2)의 표면에 접착제 등에 의해 접착하고, 와이어 본딩에 의해 배선 전극(8)과 전자 소자(5)를 금선을 통하여 전기적으로 접속하여도 된다.
도 3(S3)은, 덮개 설치 공정 S3에 있어서, 유리 기판(2)에 전자 소자(5)를 접합한 상태를 도시하는 단면 모식도이다. 덮개(6)로서, 예를 들어 유리 기판(2)과 동일한 소다석회 유리를 사용할 수 있다. 덮개(6)는 중앙에 오목부를 구비하며, 오목부의 상단부면에는 미리 접합재(9)를 형성해 둔다. 접합재(9)로서, 예를 들어 증착법이나 스퍼터링법 등에 의해 알루미늄막, 크롬막, 실리콘막 등의 도전성막, 또는 이들의 복합층을 형성한다. 그리고, 중앙의 오목부에 전자 소자(5)를 수납하여 유리 기판(2)과 덮개(6)를 양극 접합에 의해 접합한다. 접합시에 전자 소자(5)가 수납되는 패키지 내부를 진공으로 할 수 있다. 예를 들어, 전자 소자(5)로서 수정 진동편을 사용하는 경우에, 패키지 내부를 진공으로 유지하면, 수정 진동편의 물리적인 진동에 대한 공기 저항을 없앨 수 있다. 또한, 유리 기판(2)과 덮개(6)의 사이는, 양극 접합 외에 용도에 따라 금속간 접합이나 접착제에 의해 접합할 수도 있다.
도 3(S4)은, 니켈막 형성 공정 S4에 있어서, 유리 기판(2)의 다른쪽 표면(LS)에 노출되는 관통 전극(3)의 단부면(M)에 니켈막(4)을 형성한 상태를 도시하는 단면 모식도이다. 제1 실시 형태에 있어서 설명한 바와 같이, 무전해 도금법에 의해 다른쪽 표면(LS)에 노출되는 단부면(M)에 니켈막(4)을 1㎛ 내지 5㎛의 두께로 형성한다. 이에 의해, 단부면(M)으로부터의 거리가 1㎛ 내지 5㎛의 범위의 유리 기판(2)의 표면에 니켈막(4)이 형성된다. 즉, 관통 전극(3)의 단부면(M)은 니켈막(4)에 의해 캡된 것 같이 덮여진다. 니켈막(4)이 1㎛보다도 얇아지면 외부로부터 침입하는 수분 등이 관통 전극(3)과 접촉하기 쉬워지고, 니켈막(4)이 5㎛보다도 두꺼워지면 단부면(M) 근방의 유리 기판(2)에 니켈막(4)의 내부 응력이 작용하여 유리의 절결이나 균열이 발생하기 쉬워져, 어느 경우나 신뢰성이 저하된다.
도 3(S5)은, 금속막 형성 공정 S5에 있어서, 니켈막(4)의 표면에 금속막(7)을 형성한 상태를 도시하는 단면 모식도이다. 니켈막(4)의 표면에, 니켈막(4)보다도 이온화 경향이 작은 금속막(7)을 형성하고, 니켈막(4)의 표면에 산화막이 형성되어 도전성이 저하하는 것을 방지한다. 금속막(7)으로서, 예를 들어 금 박막을 형성할 수 있다. 금 박막은 무전해 도금법에 의해 간단하게 형성할 수 있다. 또한, 금속막(7)으로서 구리, 은, 백금 등의 금속 재료를 사용할 수 있다. 금속막 형성 공정 S5의 후에, 니켈막(4)과 금속막(7)을 덮도록 외부 전극을 형성할 수 있다. 외부 전극은 은 페이스트 등의 도전 재료를 인쇄하고, 소성하여 형성할 수 있다.
이와 같이 철-니켈계 합금으로 이루어지는 관통 전극(3)의 단부면(M)에 니켈막(4)을 형성함으로써, 관통 전극(3)의 부식을 방지할 수 있다. 또한, 본 발명에 있어서 금속막 형성 공정 S5는 필수 요건이 아니며, 이 금속막 형성 공정 S5를 생략하여도 관통 전극(3)의 부식을 방지하는 효과를 발휘할 수 있다.
(제3 실시 형태)
도 4는 본 발명의 제3 실시 형태에 관한 전자 디바이스의 제조 방법을 도시하는 공정도이다. 전자 소자로서 압전 진동편을 실장한 압전 진동자로 이루어지는 전자 디바이스를 제조하는 구체예이다. 또한, 본 실시 형태는, 다수의 오목부가 형성되는 유리 웨이퍼와, 다수의 전자 소자가 실장되는 유리 웨이퍼를 중첩하여 접합하고, 다수의 전자 디바이스(1)를 동시에 형성하는 제조 방법이다. 동일한 공정에는 동일한 부호를 부여하고 있다.
유리 기판에 실장하는 전자 소자는 수정 진동자 등으로 이루어지는 압전 진동편이다. 덮개 형성 공정 S20을 설명한다. 소다석회 유리로 이루어지는 판 형상의 유리 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정 S21에 있어서 유리 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 이어서, 오목부 형성 공정 S22에 있어서, 각 전자 디바이스가 형성되는 영역의 중앙부에 가열 프레스의 틀 성형에 의해 오목부를 형성한다. 이어서, 연마 공정 S23에 있어서, 오목부 주위의 상단부면을 평탄한 경면으로 연마 가공한다. 이어서, 접합재 퇴적 공정 S24에 있어서, 덮개의 오목부를 형성한 표면에 스퍼터링법 또는 증착법에 의해, 예를 들어 알루미늄으로 이루어지는 접합재를 50nm 내지 150nm의 두께로 퇴적한다. 이어서, 패턴 형성 공정 S25에 있어서, 포토리소그래피 및 에칭법에 의해 오목부 주위의 상단부면 이외의 표면으로부터 접합재를 제거한다. 이와 같이 하여 유리 웨이퍼로 이루어지는 덮개를 형성한다.
압전 진동편 작성 공정 S30을 설명한다. 수정의 원석을 소정 각도로 슬라이스하여 수정 웨이퍼를 형성하고, 이어서 수정 웨이퍼를 연삭 및 연마 가공하여 일정한 두께로 한다. 이어서, 수정 웨이퍼의 가공 변질층을 에칭 처리를 행하여 제거한다. 이어서, 수정 웨이퍼의 양쪽 표면에 금속막을 퇴적하고, 포토리소그래피 및 에칭법에 의해 금속막을 패터닝하여, 소정 형상의 여진 전극, 배선 전극, 마운트 전극으로 가공한다. 다음에 포토리소그래피 및 에칭법 혹은 다이싱에 의해 수정 웨이퍼를 압전 진동편의 외형 형상으로 가공한다.
유리 기판 형성 공정 S40을 설명한다. 소다석회 유리로 이루어지는 판 형상의 유리 웨이퍼를 준비한다. 우선, 연마, 세정, 에칭 공정 S41에 있어서 유리 웨이퍼를 소정의 두께까지 연마하고, 세정한 후에 에칭 처리를 행하여 최표면의 가공 변질층을 제거한다. 이어서, 관통 전극 형성 공정 S1에 있어서, 가열 프레스의 틀 성형에 의해, 혹은 표면에 마스크를 설치한 후에 에칭 처리 혹은 샌드 블라스트에 의해 연삭하여 유리 웨이퍼의 판 두께 방향으로 관통 구멍을 형성한다. 이어서, 이 관통 구멍에 철-니켈계 합금으로 이루어지는 관통 전극을 매립한다. 이어서, 연삭 공정 S42에 있어서, 관통 전극의 양단부 및 유리 웨이퍼의 양면을 연마하여 평탄화하고, 관통 전극의 단부면을 노출시킨다. 이어서, 배선 전극 형성 공정 S43에 있어서, 스퍼터링법 혹은 증착법에 의해 유리 기판의 한쪽 표면에 금속막을 퇴적하고, 포토리소그래피 및 에칭법에 의해 배선 전극으로 패터닝한다.
이어서, 전자 소자 실장 공정 S2에 있어서, 압전 진동편을 유리 기판의 표면에 실장한다. 실장시에, 유리 기판의 배선 전극에 도전성 접착제 또는 금속 범프를 설치하고, 그 위에 압전 진동편의 마운트 전극을 접합하여 유리 기판 상에 압전 진동편을 외팔보 형상으로 고정한다. 이에 의해, 관통 전극과 압전 진동편의 여진 전극을 전기적으로 접속한다. 이렇게 다수의 압전 진동편이 실장되는 유리 웨이퍼로 이루어지는 유리 기판을 형성한다.
이어서, 중첩 공정 S11에 있어서, 덮개의 각 오목부에 각 압전 진동편이 수납되도록 덮개를 유리 기판 상에 적재하고, 상하 방향으로부터 가압한다. 이어서, 덮개 설치 공정 S3에 있어서, 유리 기판 및 덮개를 200℃ 이상의 온도로 가열하고, 덮개의 접합재를 양극으로 유리 기판을 음극으로 하여 수백V의 전압을 인가하고, 접합재를 개재하여 유리 기판과 덮개를 접합한다. 접합시에는 주위를 진공으로 유지한다.
이어서, 니켈막 형성 공정 S4에 있어서, 유리 기판의 다른쪽 표면에 노출되는 관통 전극의 단부면에 니켈막을 퇴적한다. 니켈막은 무전해 도금에 의해 막 두께 1㎛ 내지 5㎛의 범위 내로 퇴적한다. 이에 의해, 단부면으로부터 1㎛ 내지 5㎛의 거리의 유리 기판의 표면에 니켈막이 퇴적된다. 니켈막은 캡을 씌운 것 같이 관통 전극의 단부면을 덮는다. 이에 의해, 관통 전극에 수분 등이 접촉하지 않아 부식이 방지된다.
이어서, 금속막 형성 공정 S5에 있어서, 니켈막의 표면이 예를 들어 금으로 이루어지는 금속막을 무전해 도금법에 의해 형성하고, 니켈막 표면의 산화를 방지하여 도전성을 확보한다. 이어서, 외부 전극 형성 공정 S12에 있어서, 상기 니켈막과 금 박막의 적층 전극을 덮도록 은 페이스트 등으로 이루어지는 도전 재료를 인쇄하고, 소성하여 외부 전극을 형성한다. 이어서, 절단 공정 S13에 있어서, 접합체의 표면에 스크라이브선을 마련하여 절단날을 대고 눌러 할단하거나, 혹은 다이싱 블레이드나 다이싱 소어를 사용하여 분할하여, 개개의 전자 디바이스(1)를 얻는다. 이어서, 전기 특성 검사 공정 S14에 있어서, 전자 디바이스(1)의 공진 주파수나 공진 저항값 등을 측정하여 검사한다.
(제4 실시 형태)
도 5는 본 발명의 제4 실시 형태에 관한 발진기(40)의 상면 모식도이다. 상기 제1 실시 형태에 있어서 설명한 전자 디바이스(1), 또는 제2 또는 제3 실시 형태에 있어서 설명한 제조 방법에 의해 제조한 전자 디바이스(1)를 내장하고 있다. 도 5에 도시한 바와 같이, 발진기(40)는, 기판(43), 이 기판 상에 설치한 전자 디바이스(1), 집적 회로(41) 및 전자 부품(42)을 구비하고 있다. 전자 디바이스(1)는, 외부 전극에 제공되는 구동 신호에 기초하여 일정 주파수의 신호를 생성하고, 집적 회로(41) 및 전자 부품(42)은, 전자 디바이스(1)로부터 공급되는 일정 주파수의 신호를 처리하여 클록 신호 등의 기준 신호를 생성한다. 본 발명에 의한 전자 디바이스(1)는 신뢰성이 높으며 소형으로 형성할 수 있기 때문에, 발진기(40) 전체를 컴팩트하게 구성할 수 있다.
1: 전자 디바이스
2: 유리 기판
3: 관통 전극
4: 니켈막
5: 전자 소자
6: 덮개
7: 금속막
8: 배선 전극
9: 접합재
10: 금속 범프
US: 한쪽 표면
LS: 다른쪽 표면
M: 단부면

Claims (10)

  1. 유리 기판과,
    상기 유리 기판의 한쪽 표면에 실장되는 전자 소자와,
    상기 전자 소자를 덮어 상기 유리 기판에 접합되는 덮개와,
    철-니켈계 합금으로 이루어지며, 상기 유리 기판의 한쪽 표면으로부터 다른쪽 표면을 관통하는 관통 전극과,
    상기 유리 기판의 다른쪽 표면에 노출되는 상기 관통 전극의 단부면과, 상기 단부면의 근방이며 상기 유리 기판의 다른쪽 표면에 형성되는 니켈막
    을 구비하는 것을 특징으로 하는 전자 디바이스.
  2. 제1항에 있어서, 상기 유리 기판의 표면과 상기 단부면은 동일 높이(面一)로 형성되는 전자 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 니켈막은 두께가 1㎛ 내지 5㎛인 전자 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 니켈막은, 상기 단부면으로부터 1㎛ 내지 5㎛의 범위의 상기 유리 기판의 표면에 형성되는 전자 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 니켈막의 표면에 상기 니켈막보다도 이온화 경향이 작은 금속막이 형성되는 전자 디바이스.
  6. 제5항에 있어서, 상기 금속막은 금 박막인 전자 디바이스.
  7. 유리 기판에 철-니켈계 합금으로 이루어지는 관통 전극을 형성하는 관통 전극 형성 공정과,
    상기 유리 기판의 한쪽 표면에 전자 소자를 실장하는 전자 소자 실장 공정과,
    상기 유리 기판에 상기 전자 소자를 수납하는 덮개를 설치하는 덮개 설치 공정과,
    상기 유리 기판의 다른쪽 표면에 노출되는 상기 관통 전극의 단부면에 무전해 도금법에 의해 니켈막을 형성하는 니켈막 형성 공정
    을 구비하는 전자 디바이스의 제조 방법.
  8. 제7항에 있어서, 상기 관통 전극 형성 공정 후에 상기 유리 기판의 타방측의 표면을 연삭하고, 상기 유리 기판의 표면과 상기 관통 전극의 단부면을 동일 높이로 형성하는 연삭 공정을 구비하는 전자 디바이스의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 니켈막 형성 공정은, 상기 니켈막을 1㎛ 내지 5㎛의 두께로 형성하는 전자 디바이스의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 니켈막의 표면에 상기 니켈막보다도 이온화 경향이 작은 금속막을 형성하는 금속막 형성 공정을 구비하는 전자 디바이스의 제조 방법.
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