KR20140056775A - 표시장치와 그 구동 방법 - Google Patents

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Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 그 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; 및 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결되어 상기 타이밍 콘트롤러로부터 입력되는 콘트롤 데이터 패킷의 제어 정보를 복원하고 비디오 데이터의 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함한다. 상기 타이밍 콘트롤러는 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 상기 수평 블랭크 기간 이외의 기간에 전송되는 콘트롤 데이터 패킷에 비하여 더 작게 설정한다. 상기 소스 드라이브 IC들은 상기 콘트롤 데이터 패킷에 앞서 전송되는 스타트 정보에 따라 상기 콘트롤 데이터 패킷의 패킷 개수를 판단한다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치와 그 구동 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다.
mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호쌍(differential signal pair)으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다.
EPI(clock Embeded Point-to-point Interface) 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.
(1) 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다.
(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다.
(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 그 출력의 위상이 고정된 후에 데이터 배선쌍을 통해 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.
소스 드라이브 IC의 클럭 복원회로는 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 형성한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.
소스 드라이브 IC들 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 락 신호를 로우 로직 레벨(Low logic level)로 반전시키고 마지막 소스 드라이브 IC는 로우 로직 레벨로 반전된 락 신호를 타이밍 콘트롤러에 전송한다. 이 경우에, 타이밍 콘트롤러는 모든 소스 드라이브 IC들에 클럭 트레이닝 패턴 신호를 재전송하여 소스 드라이브 IC들의 클럭 트레이닝을 재개한다.
EPI 프로토콜에서, 소스 드라이브 IC를 제어하기 위한 다수의 제어 정보들을 포함하는 일정 길이의 콘트롤 데이터 패킷으로 구성된다. 하나의 콘트롤 데이터 패킷에 내장되는 제어 정보 양은 한정되어 있다. 따라서, 하나의 콘트롤 데이터 패킷의 정보양을 초과하여 제어 정보들이 구성되면 소스 드라이브 IC들로 전송되는 콘트롤 데이터 패킷의 개수도 늘어난다.
콘트롤 데이터 패킷은 수평 블랭크 기간(Horizontal Blank Period, HB)에 전송된다. 수평 블랭크 기간은 표시패널의 제N(N은 양의 정수) 라인의 픽셀들에 제N 라인 데이터를 기입하는 제N 수평 기간과, 표시패널의 제N+1 라인의 픽셀들에 제N+1 라인 데이터를 기입하는 제N+1 수평 기간 사이에서 데이터가 없는 매우 짧은 시간이다. 다수의 콘트롤 데이터 패킷들을 합한 총 길이가 길어지면, 수평 블랭크 마진(Horizontal blank margin)이 부족하여 표시패널에 표시되는 영상이 왜곡되거나 소스 드라이브 IC들의 오동작이 초래될 수 있다.
본 발명은 소스 드라이브 IC들에 전송될 제어 정보의 양이 많아지더라도 수평 블랭크 마진을 확보할 수 있는 표시장치와 그 구동 방법을 제공한다.
본 발명의 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; 및 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결되어 상기 타이밍 콘트롤러로부터 입력되는 콘트롤 데이터 패킷의 제어 정보를 복원하고 비디오 데이터의 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함한다.
상기 타이밍 콘트롤러는 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 상기 수평 블랭크 기간 이외의 기간에 전송되는 콘트롤 데이터 패킷에 비하여 더 작게 설정한다.
상기 소스 드라이브 IC들은 상기 콘트롤 데이터 패킷에 앞서 전송되는 스타트 정보에 따라 상기 콘트롤 데이터 패킷의 패킷 개수를 판단한다.
상기 표시장치의 구동 방법은 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 상기 수평 블랭크 기간 이외의 기간에 전송되는 콘트롤 데이터 패킷에 비하여 더 작게 설정하는 단계; 및 상기 콘트롤 데이터 패킷에 앞서 상기 소스 드라이브 IC들로 전송되는 스타트 정보에 따라 상기 콘트롤 데이터 패킷의 패킷 개수를 정의하는 단계를 포함한다.
본 발명은 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 수평 블랭크 기간 이외의 기간에 전송될 콘트롤 데이터 패킷의 패킷 개수보다 작게 하여 콘트롤 데이터 패킷의 패킷 길이를 가변한다. 그 결과, 본 발명은 EPI 프로토콜 하에서 동작하는 표시장치에서 소스 드라이브 IC들에 전송될 제어 정보의 양이 많아지더라도 수평 블랭크 마진을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면이다.
도 3은 내부 소스 출력 인에이블 신호의 폴링 에지가 비디오 데이터 패킷과 중첩되는 예를 보여 주는 도면이다.
도 4는 내부 소스 출력 인에이블 신호의 폴링 에지를 빠르게 하여 수평 블랭크 마진을 확보한 예를 보여 주는 도면이다.
도 5는 내부 소스 출력 인에이블 신호의 폴링 에지를 빠르게 하여도 연속으로 전송되는 콘트롤 데이터 패킷들의 개수가 많아질 때 수평 블랭크 마진이 확보되지 않은 예를 보여 주는 도면이다.
도 6은 본 발명의 실시예에 따른 표시장치의 구동 방법을 단계적으로 보여 주는 흐름도이다.
도 7은 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC에서 콘트롤 데이터 패킷 송수신 관련 회로를 상세히 보여 주는 도면이다.
도 8은 수평 블랭크 기간 이외의 기간에 전송되는 스타트 정보들의 일 예를 보여 주는 도면이다.
도 9는 수평 블랭크 기간에 전송되는 스타트 정보들의 일 예를 보여 주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL), 타이밍 콘트롤러(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 및 게이트 드라이브 IC들(GDIC#1~GDIC#4)을 구비한다.
표시패널(PNL)의 기판들 사이에는 액정층이 형성된다. 표시패널(PNL)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
표시패널(PNL)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 소스전극은 데이터라인(DL)에 접속된다. TFT의 드레인전극은 액정셀의 화소전극(1)에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다.
표시패널(PNL)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
표시패널(PNL)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(PNL)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
본 발명에서 적용 가능한 액정표시패널의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
타이밍 콘트롤러(TCON)는 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍신호를 외부의 호스트 시스템으로부터 입력받아 소스 드라이브 IC들(SDIC#1~SDIC#8)과 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 타이밍을 지시한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 쉬프트 레지스터는 게이트 쉬프트 클럭(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 앞단 게이트 드라이브 IC의 캐리신호를 게이트 스타트 펄스로 입력받아 동작하기 시작한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 출력 타이밍을 제어한다. 이러한 게이트 타이밍 제어신호는 콘트롤 데이터 패킷에 인코딩되어 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송될 수 있다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 콘트롤 데이터 패킷에서 게이트 타이밍 제어신호를 복원하여 게이트 드라이브 IC들(GDIC#1~GDIC#4)에 전송할 수 있다. 타이밍 콘트롤러(TCON)에서 생성된 게이트 타이밍 제어신호가 게이트 드라이브 IC들(GDIC#1~GDIC#4)에 직접 전송되는 경우에, 콘트롤 데이터 패킷에는 게이트 타이밍 제어정보들이 생략될 수 있다.
게이트 드라이브 IC들(GDIC#1~GDIC#4)은 게이트 타이밍 제어신호들에 응답하여 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
소스 타이밍 제어신호는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작을 제어하는 제어 정보들을 포함한다. 예를 들어 소스 타이밍 제어신호는 극성 제어 정보와 소스 출력 타이밍 정보 등을 포함한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 극성 제어 정보를 복원하여 내부 극성제어신호(POL)를 발생하여 극성제어신호의 로직(logic) 값에 따라 데이터전압의 극성을 반전시킨다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 소스 출력 타이밍 정보를 복원하여 내부 소스 출력 인에이블신호(SOE)를 발생한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 출력되는 데이터전압의 출력 타이밍은 내부 소스 출력 인에이블신호(SOE)의 로직 값에 따라 제어된다. 이러한 소스 타이밍 제어신호(SOE)는 콘트롤 데이터 패킷에 인코딩되어 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송될 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)에는 정극성/부극성 감마보상전압을 발생하는 회로가 내장될 수 있다. 이 경우에, 콘트롤 데이터 패킷을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송되는 소스 타이밍 제어신호에는 감마보상전압을 제어하는 감마 보상 제어정보들이 포함될 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 콘트롤 데이터 패킷에서 게이트 타이밍 제어신호를 복원하여 게이트 드라이브 IC들(GDIC#1~GDIC#4)에 전송할 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 공급되는 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호, 콘트롤 데이터 패킷, 비디오 데이터 패킷을 포함한다. 콘트롤 데이터 패킷에는 소스 타이밍 제어신호의 제어 정보들과 게이트 타이밍 제어신호의 제어 정보들이 포함될 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 클럭 트레이닝 패턴 신호를 수신받아 내장된 클럭 복원회로의 출력 위상과 주파수를 고정(Locking)한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 클럭 복원회로의 출력 위상과 주파수가 고정된 후에 데이터 배선쌍을 통해 비트 스트림으로 입력되는 클럭 비트를 복원하여 내부 클럭 신호를 복원한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 내부 클럭 신호의 클럭 타이밍에 맞추어 콘트롤 데이터 패킷의 비트 스트림을 샘플링하여 콘트롤 데이터 패킷을 통해 수신된 제어 정보를 복원한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍을 통해 수신되는 비디오 데이터 패킷의 RGB 비트들을 내부 클럭 신호의 클럭 타이밍에 맞추어 샘플링하여 RGB 디지털 비디오 데이터를 복원하고, 복원된 RGB 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터 전압을 발생한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 콘트롤 데이터 패킷으로부터 복원된 내부 극성제어신호(POL)에 따라 데이터전압의 극성을 반전시키고 콘트롤 데이터 패킷으로부터 복원된 내부 소스 출력 인에이블신호(SOE)에 따라 데이터전압을 출력한다.
도 2는 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이의 배선들을 보여주는 도면들이다.
도 2를 참조하면, 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 데이터 배선쌍(DATA&CLK), 락체크 배선(LCS) 등의 배선들이 형성된다.
데이터 배선쌍(DATA&CLK)은 1:1 즉, 점 대 점(Point to Point) 방식으로 타이밍 콘트롤러(TCON)를 소스 드라이브 IC들(SDIC#1~SDIC#8)에 직렬 연결한다. 타이밍 콘트롤러(TCON)는 데이터 배선쌍(DATA&CLK)을 통해 클럭 트레이닝 패턴, 콘트롤 데이터 패킷, 비디오 데이터 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 순차적으로 전송한다. 콘트롤 데이터 패킷은 클럭 비트(Clock bit), 콘트롤 스타트 비트(Control start bit), 소스 및 게이트 타이밍 제어 정보 등을 포함한 비트 스트림(bit stream)으로 구성될 수 있다. 소스 및 게이트 타이밍 제어 정보는 전술한 소스 타이밍 제어신호의 제어 정보들과 게이트 타이밍 제어신호의 제어 정보들을 포함한다. 비디오 데이터 패킷은 클럭 비트, 내부 데이터 인에이블 비트, RGB 데이터 비트 등을 포함한 비트 스트림이다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 배선쌍(DATA&CLK)을 통해 입력되는 내부 클럭 신호를 복원한다. 이웃한 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다.
타이밍 콘트롤러(TCON)는 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송하여 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 복원회로로부터 출력되는 내부 클럭신호의 주파수와 위상을 안정되게 고정시킨다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 복원회로 출력이 안정하게 고정되었는지를 확인하기 위한 락 신호(LOCK)를 락체크 배선(LCS1)을 통해 제1 소스 드라이브 IC(SDIC#1)에 전송할 수 있다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 락 신호를 전달하기 위한 배선(도 2에서 점선)을 통해 캐스케이드(cascade)로 접속될 수 있다. 제1 소스 드라이브 IC(SDIC#1)는 클럭 트레이닝 패턴 신호를 수신하여 클럭 복원회로 출력의 주파수와 위상이 고정되면 하이 논리의 락신호(Lock)를 제2 소스 드라이브 IC(SDIC#2)에 전달하고, 제2 소스 드라이브 IC(SDIC#2)는 클럭 트레이닝 패턴 신호를 수신하여 클럭 복원회로 출력의 주파수와 위상을 고정한 후에 하이 논리의 락신호(Lock)를 제3 소스 드라이브 IC(SDIC#3)에 전달한다. 모든 소스 드라이브 IC들(SDIC#1~SDIC#8)에서 클럭 복원회로 출력의 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SDIC#8)의 클럭 복원회로 출력의 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SDIC#8)는 하이논리의 락 신호(Lock)를 피드백 락체크 배선(LCS2)을 통해 타이밍 콘트롤러(TCON)에 전송한다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SDIC#8)로부터 락 신호(Lock)의 피드백 입력이 수신되면 콘트롤 데이터 패킷과 비디오 데이터 패킷의 비트 스트림을 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송하기 시작한다. 따라서, 타이밍 콘트롤러(TCON)는 모든 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 복원회로 출력이 안정되게 고정(lock)될 때까지 클럭 트레이닝 패턴 신호를 데이터 배선쌍(DATA&CLK)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송하고, 모든 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 복원회로 출력이 고정된 것이 확된 후에 콘트롤 데이터 패킷과 비디오 데이터 패킷의 전송을 시작한다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 EPI 프로토콜 하에서 수신되는 콘트롤 데이터 패킷에서 내부 소스 출력 인에이블 신호(SOE)를 복원하고, 그 내부 소스 출력 인에이블신호(SOE)의 로직 값에 따라 출력 타이밍을 조절할 수 있다. 예를 들어, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 내부 소스 출력 인에이블신호(SOE)의 폴링 에지(falling edge)로부터 그 이후의 라이징 에지(rising edge)까지 데이터 전압을 출력한다. 이 경우에, 내부 소스 출력 인에이블신호(SOE)의 폴링 에지(falling edge)에서 데이터 전압이 출력되기 시작할 때 피크 전류(peak current)가 발생하고 그 전류가 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클록 복원회로에 영향을 주어 클럭 복원회로로부터 복원되는 내부 클럭의 이상을 초래할 수 있다.
소스 드라이브 IC들(SDIC#1~SDIC#8) 내에서 복원된 내부 소스 출력 인에이블신호(SOE)의 폴링 에지 타이밍이 도 3과 같이 수신 중인 비디오 데이터 패킷(RGB Data)과 중첩되면 표시패널에 표시되는 데이터의 왜곡을 초래할 수 있다. 이는 피크 전류로 인하여 클록 복원회로가 오동작하여 비디오 데이터의 샘플링에 문제가 발생하기 때문이다. 내부 소스 출력 인에이블신호(SOE)의 폴링 에지 타이밍이 콘트롤 데이터 패킷(CTRL)과 중첩되면 제어 정보들이 정상적으로 복원되지 않기 때문에 소스 드라이브 IC들(SDIC#1~SDIC#8)나 게이트 드라이브 IC들(GDIC#1~GDIC#4)이 오동작할 수 있다. 도 3 내지 도 5에서 EPI +/-는 소스 드라이브 IC들(SDIC#1~SDIC#8)에 수신된 EPI 프로토콜 데이터이다.
내부 소스 출력 인에이블신호(SOE)의 타이밍을 변경하여 내부 소스 출력 인에이블신호(SOE)의 폴링 에지 타이밍을 도 4와 같이 클럭 트레이닝 패턴(clock training pattern)과 중첩시키면 표시패널에 표시되는 비디오 데이터의 왜곡이나 제어 정보 왜곡 문제를 줄일 수 있다. 도 4에서, 수평 블랭크 마진(Horizontal blank margin)은 내부 소스 출력 인에이블신호(SOE)의 폴링 에지로부터 클럭 트레이닝 패턴의 끝 사이의 시간이다. 소스 출력 인에이블신호(SOE)의 폴링 에지가 수평 블랭크 마진 내에 위치하면 소스 드라이브 IC들(SDIC#1~SDIC#8)나 게이트 드라이브 IC들(GDIC#1~GDIC#4)이 오동작하지 않고 표시패널(PNL)에 표시되는 데이터의 왜곡을 방지할 수 있다. 그런데, 소스 출력 인에이블신호(SOE)의 폴링 에지 타이밍을 도 4와 같이 빠르게 하더라도 콘트롤 데이터 패킷에 더 많은 제어 정보들이 추가되면 연속으로 전송되는 콘트롤 데이터 패킷의 패킷 수가 많아지므로 도 5와 같이 수평 블랭크 마진이 확보될 수 없다.
도 6은 본 발명의 실시예에 따른 표시장치의 구동 방법을 단계적으로 보여 주는 흐름도이다.
도 6을 참조하면, 타이밍 콘트롤러(TCON)는 클럭 트레이닝 패턴 신호를 데이터 배선쌍(DATA&CLK)를 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다(S1). 소스 드라이브 IC들(SDIC#1~SDIC#8)은 클럭 트레이닝 패턴 신호를 수신하여 내장된 클럭 복원회로로부터 출력되는 내부 클럭 신호의 위상과 주파수를 고정한다(S2). 타이밍 콘트롤러(TCON)는 모든 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부 클럭 복원이 안정화된 것이 확인되면, 데이터 배선쌍(DATA&CLK)를 통해 콘트롤 데이터 패킷, 비디오 데이터 패킷 순으로 데이터들을 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송한다.(S3~S7)
콘트롤 데이터 패킷은 파워온(Power-on) 기간, 수직 블랭크 기간(Vertical Blank Period), 락 페일(Lock-fail) 기간, 수평 블랭크 기간(HB)에 전송된다. 콘트롤 데이터 패킷들의 총 개수나 콘트롤 데이터 패킷의 길이는 전송 기간에 따라 패킷 개수나 패킷 길이가 다르게 설정된다. 파워 온 기간은 표시장치의 전원이 켜져 타이밍 콘트롤러(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 게이트 드라이브 IC들(GDIC#1~GDIC#4) 등의 구동 회로가 초기화되는 기간이다. 수직 블랭크 기간은 제N 프레임 기간과 제N 프레임 기간 사이에서 데이터가 입력되지 않은 기간이다. 락 페일 기간은 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부에서 발생되는 내부 클럭의 위상과 주파수가 고정되지 않을 때 클럭 트레이닝 패턴 신호가 전송되는 기간이다. 수평 블랭크 기간(HB)은 제N 수평 기간과 제N+1 수평 기간 사이에서 데이터가 없는 짧은 시간이다.
파워 온 기간, 수직 블랭크 기간, 락 페일 기간은 수평 블랭크 기간에 비하여 상대적으로 긴 시간이다. 따라서, 파워 온 기간, 수직 블랭크 기간, 락 페일 기간에 전송되는 콘트롤 데이터 패킷은 그 패킷 수나 길이가 길다. 이에 비하여, 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷은 수평 블랭크 마진이 확보될 수 있도록 그 패킷 수나 길이가 짧게 설정된다.
수평 블랭크 기간(HB)에 전송되는 콘트롤 데이터 패킷은 그 패킷 수나 길이가 짧기 때문에 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작 제어에 필수적이고 그 로직값 변경 주기가 짧은 제어 정보들만을 포함한다. 예를 들어, 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷은 소스 출력 인에이블 신호(SOE) 관련 정보, 극성제어신호(POL) 관련 정보와 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작에 필수적이고 그 로직값이 1 수평기간 마다 반전되어 수평 기간마다 전송되어야 하는 필수 제어 정보들만으로 구성될 수 있다.
파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에서 전송되는 콘트롤 데이터 패킷은 그 패킷 수나 길이에 비교적 여유가 있기 때문에 필수 제어 정보들 이외에 선택 옵션(option) 제어 정보들을 포함할 수 있다. 이 콘트롤 데이터 패킷에는 선택 옵션 제어 정보들로 구성되거나, 필수 제어 정보들과 선택 옵션 제어 정보들로 구성될 수 있다. 선택 옵션 정보들은 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작에 필수적이지 않거나 수평 기간마다 전송될 필요가 없는 제어 정보들이다. 예를 들어, 선택 옵션 정보들에는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부에서 생성되는 감마 보상 전압 설정을 위한 감마 보상 제어정보들이 포함될 수 있다.
콘트롤 데이터 패킷들에 인코딩되는 필수 제어 정보들과 선택 옵션 정보들은 표시장치의 구동 특성과 소스 드라이브 IC들의 구동 특성을 고려하여 추가되거나 변경될 수 있다. 예를 들어, 액정표시장치(LCD)에서 극성제어신호는 필수 제어 정보에 속하지만, 유기발광 다이오드 표시장치(OLED)에서 필요 없다.
도 6은 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 제1 내지 제3 콘트롤 데이터 패킷들(CTRL1~CTRL3)이 전송되고(S5 및 S7), 수평 블랭크 기간(HB)에 제1 콘트롤 데이터 패킷(CTRL1)이 전송되는 예를 보여 준다. 도 6은 본 발명의 일 예일 뿐 본 발명을 한정하지 않는다. 일 예로, 본 발명은 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 긴 패킷 길이를 가지는 콘트롤 데이터 패킷을 전송하고, 수평 블랭크 기간(HB)에 짧은 길이의 콘트롤 데이터 패킷을 전송할 수 있다. 또한, 본 발명은 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 i(i는 3 이상의 양의 정수) 개의 콘트롤 데이터 패킷들(CTRL1~CTRL3)을 전송하고, 수평 블랭크 기간(HB)에 j(j는 1 이상 i 보다 작은 양의 정수) 개의 콘트롤 데이터 패킷(CTRL1)을 전송할 수 있다.
EPI 프로토콜에서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 앞으로 수신하는 데이터가 어떤 데이터인지 알 수 있도록 콘트롤 데이터 패킷과 비디오 데이터 패킷 각각의 앞에 데이터 속성을 나타내는 스타트 정보들이 할당된다. 소스 드라이브 IC들(SDIC#1~SDIC#8)은 EPI 프로토콜에서 정의된 스타트 정보들을 읽어 그 스타트 정보들에 이어서 수신될 데이터가 어떤 데이터인지 알 수 있다. 예를 들어, 콘트롤 데이터 패킷의 앞에는 도 8 및 도 9와 같이 제1 콘트롤 스타트 비트(CSTART1), 제2 콘트롤 스타트 비트(CSTART2), 콘트롤 스타트 패킷(CTRL Start)으로 구성된 스타트 정보들이 콘트롤 데이터 패킷(CTRL1~CTRL3)에 앞서 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송된다. 본 발명은 EPI 프로토콜 하에서 콘트롤 데이터 패킷들의 앞에서 전송되는 스타트 정보들의 일부 비트들을 콘트롤 데이터 패킷의 개수나 길이를 정의하는 비트로 설정할 수 있다. 예를 들어, 본 발명은 도 8 및 도 9와 같이 제2 콘트롤 스타트 비트(CSTART2)를 콘트롤 데이터 패킷의 개수나 길이를 정의하는 비트로 설정할 수 있다.
제2 콘트롤 스타트 비트(CSTART2)는 2 bit로 구성될 수 있다. 이하의 실시예에서, 제2 콘트롤 스타트 비트(CSTART2)의 로직값이 HH(High High) 또는 112이면 그 뒤에 따르는 콘트롤 데이터 패킷들의 패킷 개수가 3 개이고, 그 로직값이 LL(Low Low) 또는 002이면 그 뒤에 따르는 콘트롤 데이터 패킷 개수가 1 개인 것을 예시하였으나 이에 한정되지 않는다.
도 7은 도 2에 도시된 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SDIC#1~SDIC#8)에서 콘트롤 데이터 패킷 송수신 관련 회로를 상세히 보여 주는 도면이다. 도 8은 수평 블랭크 기간 이외의 기간에 전송되는 스타트 정보들의 일 예이고, 도 9는 수평 블랭크 기간에 전송되는 스타트 정보들의 일 예이다.
도 7 내지 도 8을 참조하면, 타이밍 콘트롤러(TCON)는 제1 레지스터(12), 제2 레지스터(14), 멀티플렉서(16), 송신부(10) 등을 포함한다.
제1 레지스터(12)에는 수평 블랭크 기간(HB)에 전송되는 스타트 정보와 제1 콘트롤 데이터 패킷(CTRL1)의 비트 스트림이 저장된다. 제2 레지스터(14)에는 수평 블랭크 기간(HB) 이외의 기간 즉, 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 전송되는 스타트 정보와 콘트롤 데이터 패킷들(CTRL1~CTRL3)의 비트 스트림이 저장된다.
타이밍 콘트롤러(TCON)는 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등 외부로부터 수신받은 타이밍 신호를 카운트하거나 피드백 락 신호의 로직값을 확인하여 파워 온 기간, 수직 블랭크 기간, 수평 블랭크 기간 및 락 페일 기간을 판단할 수 있다. 타이밍 콘트롤러(TCON)는 파워 온 기간, 수직 블랭크 기간, 및 락 페일 기간에 MUX 선택신호(SEL)를 로직값 '1'의 신호로 출력하는 반면, 수평 블랭크 기간에 MUX 선택신호(SEL)를 로직값 '0'의 신호로 출력할 수 있다.
멀티플렉서(Multiplexer, MUX)(16)는 제1 레지스터(12)의 출력과 제2 레지스터(14)의 출력을 선택한다. 예를 들어, 멀티플렉서(16)는 MUX 선택신호(SEL)가 '0'일 때 제1 레지스터(12)로부터의 비트 스트림을 송신부(10)에 공급하는 반면, MUX 선택신호(SEL)가 '1'일 때 제2 레지스터(14)로부터의 비트 스트림을 송신부(10)에 공급한다. 송신부(10)는 멀티플렉서(16)로부터의 비트 스트림을 데이터 배선쌍을 통해 소스 드라이브 IC(SDIC#1~SDIC#8)에 전송한다.
타이밍 콘트롤러(TCON)는 수평 블랭크 기간(HB)에 제1 레지스터(12)에 저장된 스타트 정보와 제1 콘트롤 데이터 패킷(CTRL1)의 비트 스트림을 데이터 배선쌍을 통해 소스 드라이브 IC(SDIC#1~SDIC#8)에 전송한다. 수평 블랭크 기간(HB)에 전송되는 콘트롤 데이터 패킷은 제어 정보 없이 스타트 정보만으로 구성된 콘트롤 스타트 패킷(CTRL start)를 포함하면, 콘트롤 스타트 패킷(CTRL stark)과 제1 콘트롤 데이터 패킷(CTRL1)을 합한 총 2 패킷으로 전송될 수 있다. 제1 레지스터(12)에 저정된 스타트 정보에서, 제2 콘트롤 스타트 비트(CSTART2)의 로직값은 스타트 정보에 이어서 전송되는 콘트롤 데이터 패킷이 제1 콘트롤 데이터 패킷(CTRL1)으로 구성된다는 것을 정의한 "LL(Low Low)"이다.
반면에, 타이밍 콘트롤러(TCON)는 수평 블랭크 기간(HB) 이외의 기간 즉, 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 제2 레지스터(14)에 저장된 스타트 정보와 제1 내지 제3 콘트롤 데이터 패킷들(CTRL1~CTRL3)의 비트 스트림을 데이터 배선쌍을 통해 소스 드라이브 IC(SDIC#1~SDIC#8)에 전송한다. 수평 블랭크 기간(HB) 이외의 기간에 전송되는 콘트롤 데이터 패킷은 콘트롤 스타트 패킷(CTRL stark)과 제1 내지 제3 콘트롤 데이터 패킷들(CTRL1~CTRL3)을 합한 총 4 패킷으로 전송될 수 있다. 제2 레지스터(14)에 저정된 스타트 정보에서, 제2 콘트롤 스타트 비트(CSTART2)의 로직값은 스타트 정보에 이어서 전송되는 콘트롤 데이터 패킷이 제1 내지 제3 콘트롤 데이터 패킷들(CTRL1~CTRL3)으로 구성된다는 것을 정의한 "HH(High High)"이다.
소스 드라이브 IC(SDIC#1~SDIC#8)는 수신부(20), 스타트 정보 추출부(22), 디멀티플렉서(28), 제1 레지스터(24), 제2 레지스터(26) 등을 포함한다.
스타트 정보 추출부(22)는 수신부(20)를 통해 수신된 데이터의 스타트 정보를 읽어 들여 그 스타트 정보가 미리 설정된 콘트롤 데이터 패킷에 앞서 전송되는 스타트 정보이면 그 스타트 정보에서 제2 콘트롤 스타트 비트(CSTART2)를 추출한다. 스타트 정보 추출부(22)는 제2 콘트롤 스타트 비트(CSTART2)의 로직 값에 따라 디멀티플렉서(Demultiplexer, DeMUX)(28)를 제어한다.
디멀티플렉서(28)는 제2 콘트롤 스타트 비트(CSTART2)가 도 8과 같이 "HH"이면 스타트 정보 추출부(22)로부터 입력되는 콘트롤 데이터 패킷을 제2 레지스터(26)에 저장한다. 디멀티플렉서(28)는 제2 콘트롤 스타트 비트(CSTART2)가 도 9와 같이 "LL"이면 스타트 정보 추출부(22)로부터 입력되는 콘트롤 데이터 패킷을 제1 레지스터(24)에 저장한다. 따라서, 소스 드라이브 IC(SDIC#1~SDIC#8)는 수평 블랭크 기간(HB)에 수신된 제1 콘트롤 데이터 패킷을 제1 레지스터(24)에 저장한다. 반면에, 소스 드라이브 IC(SDIC#1~SDIC#8)는 수평 블랭크 기간(HB) 이외의 기간 즉, 파워 온 기간, 수직 블랭크 기간 및 락 페일 기간에 수신된 제1 내지 제3 콘트롤 데이터 패킷들(CTRL1~CTRL3)의 비트 스트림을 제2 레지스터(26)에 저장한다. 소스 드라이브 IC(SDIC#1~SDIC#8)는 제1 및 제2 레지스터(24, 26)에서 읽어 들인 콘트롤 데이터 패킷들의 제어 정보를 복원한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
TCON : 타이밍 콘트롤러 SDIC#1~SDIC#8 : 소스 드라이브 IC
GDIC#1~GDIC#4 : 게이트 드라이브 IC

Claims (5)

  1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; 및
    데이터 배선쌍을 통해 타이밍 콘트롤러에 연결되어 상기 타이밍 콘트롤러로부터 입력되는 콘트롤 데이터 패킷의 제어 정보를 복원하고 비디오 데이터의 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하고,
    상기 타이밍 콘트롤러는 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 상기 수평 블랭크 기간 이외의 기간에 전송되는 콘트롤 데이터 패킷에 비하여 더 작게 설정하고,
    상기 소스 드라이브 IC들은 상기 콘트롤 데이터 패킷에 앞서 전송되는 스타트 정보에 따라 상기 콘트롤 데이터 패킷의 패킷 개수를 판단하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 수평 블랭크 기간 이외의 기간은,
    파워 온 기간, 수직 블랭크 기간 및 락 페일 기간을 포함하는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷은,
    상기 소스 드라이브 IC들의 데이터 출력 타이밍을 제어하는 소스 출력 인에이블 신호 관련 정보와, 상기 데이터전압의 극성을 제어하는 극성제어신호 관련 정보를 포함하는 것을 특징으로 하는 표시장치.
  4. 제 2 항에 있어서,
    상기 수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷은,
    상기 소스 드라이브 IC의 내부에서 생성되는 감마 보상 전압을 제어하는 감마 보상 전압 관련 정보들을 포함하는 것을 특징으로 하는 표시장치.
  5. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널, 및 데이터 배선쌍을 통해 타이밍 콘트롤러에 연결되어 상기 타이밍 콘트롤러로부터 입력되는 콘트롤 데이터 패킷의 제어 정보를 복원하고 비디오 데이터의 데이터 전압을 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함하는 표시장치의 구동 방법에 있어서,
    수평 블랭크 기간에 전송되는 콘트롤 데이터 패킷의 패킷 개수를 상기 수평 블랭크 기간 이외의 기간에 전송되는 콘트롤 데이터 패킷에 비하여 더 작게 설정하는 단계;
    상기 콘트롤 데이터 패킷에 앞서 상기 소스 드라이브 IC들로 전송되는 스타트 정보에 따라 상기 콘트롤 데이터 패킷의 패킷 개수를 정의하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동 방법.
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