KR20100068938A - 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 제1 단계에서 다수의 하이논리의 비트들이 연속된 후에 다수의 로우논리의 비트들이 연속되는 프리엠블신호를 데이터 배선쌍들을 통해 전송하고 락 신호를 락 체크 배선을 통해 전송하고 상기 락 신호의 피드백 신호를 수신한 후에, 제2 단계에서 RGB 데이터 비트들을 사이에 두고 클럭 비트와 내부 데이터 인에이블 클럭 비트가 삽입된 RGB 데이터 패킷을 상기 데이터 배선을 통해 전송하는 타이밍 콘트롤러; 및 상기 프리엠블신호에 따라 출력 클럭들을 발생하고 그 출력 클럭들의 위상이 락킹된 후에 상기 출력 클럭들을 이용하여 상기 RGB 데이터 비트들을 샘플링하고 샘플링된 데이터를 병렬 데이터로 변환한 다음, 그 병렬 데이터를 아날로그 데이터전압으로 변환하는 다수의 소스 드라이브 IC들을 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.
액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다. 이러한 액정표시장치에서 디지털 비디오 데이터는 인터페이스를 통해 타이밍 콘트롤러에 입력된다. 타이밍 콘트롤러는 mini LVDS와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭신호, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 직렬로 입력되는 디지털 비디오 데이터를 병렬 체계로 변환한 후에 감마보상전압을 이용하여 아날로그 데이터전압을 변환하여 데이터라인들에 공급한다.
타이밍 콘트롤러는 클럭과 디지털 비디오 데이터들을 소스 드라이브 IC들에 공통으로 인가하는 멀티 드롭(Multi Drop) 방식으로 소스 드라이브 IC들에 필요한 신호를 공급한다. 소스 드라이브 IC들은 종속적으로 접속되어 순차적으로 데이터들을 샘플링한 후에 1 라인의 데이터 전압들을 동시에 출력한다. 이러한 데이터 전송 방식은 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 클럭 전송배선 등 많은 배선이 필요하다. mini-LVDS 인테페이스 방식은 디지털 비디오 데이터와 클럭 각각을 서로 역위상인 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 최소 14 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.
따라서, 본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 데이터 전송 배선들을 최소화하도록 한 액정표시장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 제1 단계에서 다수의 하이논리의 비트들이 연속된 후에 다수의 로우논리의 비트들이 연속되는 프리엠블신호를 데이터 배선쌍들을 통해 전송하고 락 신호를 락 체크 배선을 통해 전송하고 상기 락 신호의 피드백 신호를 수신한 후에, 제2 단계에서 RGB 데이터 비트들을 사이에 두고 클럭 비트와 내부 데이터 인에이블 클럭 비트가 삽입된 RGB 데이터 패킷을 상기 데이터 배선을 통해 전송하는 타이밍 콘트롤러; 및 상기 프리엠블신호에 따라 출력 클럭들을 발생하고 그 출력 클럭들의 위상이 락킹된 후에 상기 출력 클럭들을 이용하여 상기 RGB 데이터 비트들을 샘플링하고 샘플링된 데이터를 병렬 데이터로 변환한 다음, 그 병렬 데이터를 아날로그 데이터전압으로 변환하는 다수의 소스 드라이브 IC들을 구비한다.
본 발명의 액정표시장치는 소스 드라이브 IC 내에 데이터를 샘플링하기 위한 클럭 발생회로를 내장시킴으로서 타이밍 콘트롤러와 상기 소스 드라이브 IC들 사이에 필요한 데이터 전송 배선들을 최소화할 수 있다. 나아가, 본 발명의 액정표시 장치와 그 구동방법은 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들 사이에 제어배선을 연결하고 상기 타이밍 콘트롤러와 상기 제어배선을 통해 칩 식별코드와 제어 데이터를 전송하여 상기 소스 드라이브 IC들을 개별 제어할 수 있어 상기 소스 드라이브 IC들을 독립적으로 디버깅할 수 있다.
이하, 도 1 내지 도 15d를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 및 게이트 드라이브 IC들(GDIC#1~GDIC#4)을 구비한다.
액정표시패널(10)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(10)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 소스전극은 데이터라인(DL)에 접속된다. TFT의 드레인전극은 액정셀의 화소전극(1)에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다.
액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2) 등이 형성된다.
공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.
본 발명에서 적용 가능한 액정표시패널의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
타이밍 콘트롤러(TCON)는 후술되는 점 대 점(point to point) 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 접속된다. 타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리앰블 신호(Preamble signal), 클럭, RGB 디지털 비디오 데이터 등을 하나의 데이터 배선쌍을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다.
타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받아 소스 드라이브 IC들(SDIC#1~SDIC#8)과 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 타이밍 제어신호와 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)에 인가된다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 타임을 지시한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 쉬프트 레지스터는 게이트 쉬프트 클럭(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 제2 내지 제4 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 앞단 게이트 드라이브 IC의 캐리신호를 게이트 스타트 펄스로 입력받아 동작하기 시작한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 출력 타이밍을 제어한다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 게이트 출력 인에이블신 호(GOE)의 로우논리기간 즉, 이전 펄스의 폴링타임 직후로부터 그 다음 펄스의 라이징 타임 직전까지의 기간 동안 게이트펄스를 출력한다. 게이트 출력 인에이블신호(GOE)의 1 주기는 대략 1 수평기간이다.
데이터 타이밍 제어신호는 극성제어신호(Polarity control signal, POL), 소스 출력 인에이블신호(Source Output Enable signal, SOE) 등을 포함한다. 극성제어신호(POL)는 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 출력되는 아날로그 비디오 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 정극성/부극성 아날로그 비디오 데이터전압이 출력되는 타이밍을 제어한다.
게이트 드라이브 IC들(GDIC#1~GDIC#4) 각각은 게이트 타이밍 제어신호들에 응답하여 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.
소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 공급되는 프리앰블 신호에 따라 내장된 클럭 분리 및 데이터 샘플링부의 출력 주파수와 위상을 고정(Locking)한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)는 클럭 분리 및 데이터 샘플링부의 출력 주파수와 위상이 고정된 후에, 상기 데이터 배선쌍을 통해 공급되는 RGB 데이터 패킷으로부터 클럭을 분리하여 데이터 샘플링을 위한 직렬 클럭을 발생하고 그 직렬 클럭에 따라 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 순차적으로 샘플링한 RGB 디지털 비디오 데이터들을 병렬 체계로 변환한 후에 그 데이터들을 정극성/부극성 아날로그 비디오 데이터 전압으로 변환하여 데이터라인들(DL)에 공급한다.
도 2는 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이의 배선들을 보여주는 도면들이다.
도 2를 참조하면, 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 하나의 데이터 배선쌍(DATA&CLK), 제어 배선쌍(SCL/SDA), 락체크 배선(LCS) 등의 배선들이 형성된다. 또한, 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 극성제어신호(POL)와 소스 출력 인에이블신호(SOE)를 전송하기 위한 배선들(도시하지 않음)이 형성된다.
타이밍 콘트롤러(TCON)는 데이터 배선쌍(DATA&CLK)을 통해 프리엠블신호, 클럭과 RGB 데이터를 포함한 비트 스트림을 등을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 데이터 배선쌍(DATA&CLK)은 1:1 즉, 점 대 점(Point to Point) 방식으로 타이밍 콘트롤러(TCON)를 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬 연결한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 배선쌍(DATA&CLK)을 통해 입력되는 클럭을 복원한다. 따라서, 이웃한 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다.
타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 칩 식별코드(CID)와 소스 드라이브 IC들(SDIC#1~SDIC#8)의 각 기능을 제어하기 위한 제어 데이터들을 제어 배선쌍(SCL/SDA)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 제어 배선쌍(SCL/SDA)은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 공통으로 접속된다. 제어 데이터에 대한 상세한 설명은 후술된다. 소스 드라이브 IC들(SDIC#1~SDIC#8)이 2 개의 그룹으로 분리되어 도 8과 같이 두 개의 소스 PCB(PCB1, PCB2)에 접속된다면, 제1 제어 배선쌍(SCL/SDA1)은 타이밍 콘트롤러(TCON)와 제1 내지 제4 소스 드라이브 IC들(SDIC#1~SDIC#4) 사이에 병렬 접속되고, 제2 제어 배선쌍(SCL/SDA2)은 타이밍 콘트롤러(TCON)와 제5 내지 제8 소스 드라이브 IC들(SDIC#5~SDIC#8) 사이에 병렬 접속된다.
타이밍 콘트롤러(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 분리 및 데이터 샘플링부 출력이 안정하게 고정된지 여부를 확인하기 위한 락 신호(LOCK)를 락체크 배선(LCS1)을 통해 제1 소스 드라이브 IC(SDIC#1)에 공급한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 락 신호를 전달하기 위한 배선을 통해 캐스케이드(cascade)로 접속된다. 제1 소스 드라이브 IC(SDIC#1)는 데이터 샘플리을 위한 클럭 출력의 주파수 및 위상이 고정되면 하이 논리의 락신호(Lock)를 제2 소스 드라이브 IC(SDIC#2)에 전달되고, 제2 소스 드라이브 IC(SDIC#2)는 출력 클럭의 주파수 및 위상을 고정한 후에 하이 논리의 락신호(Lock)를 제2 소스 드라이브 IC(SDIC#2)에 전달한다. 이와 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 출력 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SDIC#8)의 클럭 출력 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SDIC#8)는 하이논리의 락 신호(Lock)를 락체크 배선(LCS2)을 통해 타이밍 콘트롤러(TCON)에 피드백 입력한다. 타이밍 콘트롤러(TCON)는 락 신호(Lock)의 피드백 입력을 수신 한 후에만 RGB 데이터 패킷들을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다.
도 3은 소스 드라이브 IC들(SDIC#1~SDIC#8)의 내부 구성을 보여 주는 블록도 이다.
도 3을 참조하면, 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 k(k는 m보다 작은 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 아날로그 비디오 데이터 전압들을 공급한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 클럭 분리 및 데이터 샘플링부(21), 디지털/아날로그 변환기(Digital to Analog Convertor 이하, "DAC"라 한다)(22), 및 출력회로(23) 등을 구비한다.
클럭 분리 및 데이터 샘플링부(21)는 제1 단계(Phase1)에서 데이터 배선쌍(DATA&CLK)를 통해 낮은 주파수의 펄스열로 입력되는 프리엠블신호에 따라 출력의 위상과 주파수를 고정한다. 이어서, 클럭 분리 및 데이터 샘플링부(21)는 제2 단계(Phase2)에서 데이터 배선쌍(DATA&CLK)을 통해 입력되는 RGB 데이터 패킷으로부터 기준 클럭을 복원하여 그 기준 클럭에 따라 RGB 디지털 비디오 데이터의 비트 각각을 샘플링하기 위한 직렬 클럭신호들을 출력한다. 이를 위하여, 클럭 분리 및 데이터 샘플링부(21)는 안정된 위상과 주파수로 클럭을 출력할 수 있는 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함), 지연 락 루프(Delay Locked loop, DLL) 등을 포함한다. 도 7 및 도 9는 PLL을 이용하여 클럭 분리 및 데이터 샘플링부(21)를 구현한 예를 보여 준다. 클럭 분리 및 데이터 샘플링부(21)는 PLL로 한정되는 것이 아니라 전술한 DLL로도 구현될 수 있다.
또한, 클럭 분리 및 데이터 샘플링부(21)는 직렬 클럭신호에 따라 데이터 배선쌍(DATA&CLK)을 통해 직렬로 입력되는 RGB 데이터의 비트들 각각을 샘플링하여 래치한 다음 래치한 데이터들을 동시에 출력함으로써 직렬 데이터 체계를 병렬 데 이터 체계로 변환한다.
DAC(22)는 극성제어신호(POL)에 응답하여 클럭 분리 및 데이터 샘플링부(21)로부터의 RGB 데이터들을 정극성 감마보상전압(GH) 또는 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압으로 변환한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 또한, 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
도 4는 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 내부 구성을 보여 주는 블록도이다.
도 4를 참조하면, 게이트 드라이브 IC들(GDIC#1~GDIC#4) 각각은 쉬프트 레지스터(40), 레벨 쉬프터(42), 쉬프트 레지스터(40)와 레벨 쉬프터(42) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(41), 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(43)를 구비한다.
쉬프트 레지스터(40)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(41) 각각은 쉬프트 레지스터(40)의 출력신호와 게이트 출력 인 에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(43)는 게이트 출력 인에이블신호(GOE)를 반전시켜 AND 게이트들(41)에 공급한다. 따라서, 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 게이트 출력 인에블신호(GOE)가 로우논리구간일 때에 게이트펄스를 출력한다.
레벨 쉬프터(42)는 AND 게이트(41)의 출력전압 스윙폭을 액정표시패널의 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 레벨 쉬프터(42)의 출력신호는 게이트라인들(G1 내지 Gk)에 순차적으로 공급된다.
쉬프트 레지스터(40)는 화소 어레이의 TFT와 함께 액정표시패널(10)의 유리기판에 직접 형성될 수 있다. 이 경우에, 레벨 쉬프터(42)는 유리기판에 형성되지 않고 타이밍 콘트롤러(TCON), 감마전압 발생회로 등과 함께 콘트롤 보드 또는 소스 PCB 상에 형성될 수 있다.
도 5 및 도 6은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이의 신호 전송 과정을 보여주는 흐름도이다.
도 5 및 도 6을 참조하면, 액정표시장치에 전원이 인가되면 타이밍 콘트롤러(TCON)는 데이터 배선쌍(DATA&CLK)을 통해 제1 단계(Phase 1)의 신호들을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 공급한다. 제1 단계(Phase 1)의 신호는 낮은 주파수의 클럭으로 발생되어 소스 드라이브 IC들(SDIC#1~SDIC#8)에 점 대 점 방식으로 공급되는 프리엠블신호와, 제1 소스 드라이브 IC(SDIC#1)에 공급되는 락신호(Lock)를 포함한다.
제1 소스 드라이브 IC들(SDIC#1)의 클럭 분리 및 데이터 샘플링부(21)는 프 리엠블신호를 PLL 기준 클럭으로 복원하고, 그 PLL 기준 클럭과 PLL 출력의 위상이 고정되면 하이논리의 락 신호(Lock)를 제2 소스 드라이브 IC들(SDIC#2)에 전달한다. 이어서, 제2 내지 제8 소스 드라이브 IC들(SDIC#2~SDIC#8)의 클럭 분리 및 데이터 샘플링부 출력이 순차적으로 안정되게 고정되면 제8 소스 드라이브 IC(SDIC#8)는 락 신호를 타이밍 콘트롤러(TCON)에 피드백 입력한다.(S3~S7)
타이밍 콘트롤러(TCON)는 제8 소스 드라이브 IC(SDIC#1~SDIC#8)로부터 락 신호가 하이논리로 입력되면, 모든 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 분리 및 데이터 샘플링부 출력이 안정되게 고정된 것으로 판단하여 데이터 배선쌍(DATA&CLK)을 통해 제2 단계(Phase2)의 신호를 점 대 점 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 공급한다. 제2 단계(Phase2)의 신호는 클럭 비트들이 일정한 간격을 두고 삽입된 RGB 데이터의 비트 스트림을 포함한다.(S8, S9)
도 7은 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 분리 및 데이터 샘플링부(21)를 상세히 보여 주는 블록도이다.
도 7을 참조하면, 클럭 분리 및 데이터 샘플링부(21)는 ODT(On die Terminator 이하 "ODT"라 함)부(61), 아날로그 딜레이 레플리카(Analog Delay Replica 이하, "ADR"이라 함)(62), 클럭 분리부(Clock seperator)(63), PLL(64), PLL 락 검출부(PLL Lock Detector)(65), 튜너블 아날로그 딜레이(Tunable Analog Delay)(66), 직병렬 변환부(Deserializer)(67), 디지털 필터(Digital Filter)(68), 위상 검출부(Phase Detector)(69), 락 검출부(Lock Detector)(70), I2C 콘트롤 러(71), 전원 리셋부(Power-On Reset 이하, "POR"이라 함)(72), 및 AND 게이트(73) 등을 구비한다.
ODT부(61)는 터미네이션 저항을 내장하여 데이터 배선쌍(DATA&CLK)을 통해 입력되는 프리엠블신호, RGB 데이터와 클럭을 포함한 비트 스트림에 혼입된 노이즈를 제거하여 신호 무결성(Signal Integrity)을 향상시킨다. 또한, ODT부(61)는 수신 버퍼 및 등화기(RX Buffer & Equation)를 내장하여 입력 차등신호를 증폭하고 디지털 데이터로 변환한다. ADR(62)은 튜너블 아날로그 딜레이(66)의 지연값만큼 ODT부(61)로부터의 RGB 데이터 및 클럭을 지연시켜 클럭 패스(Clock Path)와 데이터 패스(Data Path) 간의 지연값을 동일하게 한다.
클럭 분리부(63)는 ODT부(51)에 의해 복원된 RGB 데이터 패킷에는 클럭 비트들과 RGB 디지털 데이터들이 포함되어 있는데, 이 중에서 클럭 비트들을 분리하여 PLL(65)의 기준 클럭으로 복원한다. 클럭 비트들은 클럭, 더미 클럭, 내부 데이터 인에이블 비트 등을 포함한다. PLL(64)은 RGB 디지털 비디오 데이터의 샘플링을 위한 클럭들을 발생한다. RGB 데이터 패킷에 각각 10 bits의 RGB 비트들을 포함하고 그 RGB 비트들을 사이에 두고 4 bits의 클럭 비트들이 할당되면, PLL(64)는 1 RGB 데이터 패킷 당 34개의 클럭들을 발생한다. PLL 락 검출부(65)는 주어진 입력 데이터 레이트(Data Rate)에 맞추어 PLL 락킹(Locking) 동작을 검출하는 회로이다.
튜너블 아날로그 딜레이(66)는 클럭 센터에서 데이터가 샘플링될 수 있도록 ODT부(61)로부터 입력된 RGB 데이터와 위상 검출부(69) 및 디지털 필터(68)를 거쳐 피드백 입력된 복원 클럭들 사이의 미세한 위상 차이를 보상하는 회로이다. 직병 렬 변환부(67)는 플립 플롭들을 내장하여 PLL로부터 출력된 직렬 클럭들에 맞추어 직렬로 입력되는 RGB 디지털 비디오 데이터의 비트들을 샘플링하고 샘플링한 데이터들을 병렬 데이터로 변환한다.
디지털 필터(68)와 위상 검출부(69)는 샘플링된 RGB 디지털 비디오 데이터들을 입력받아 튜너블 아날로그 딜레이(66)의 지연값을 결정한다. 락 검출부(70)는 직병렬 변환부(67)에 의해 복원된 RGB 병렬 데이터와 PLL 락 검출부(65)의 출력(PLL_LOCK)을 비교하여 RGB 병렬 데이터의 데이터 인에이블 클럭의 에러앙을 체크하여 그 클럭들의 에러양이 일정 수준 이상이면 PLL의 출력을 언락시켜 PHY(physical interface) 회로 전체를 다시 동작시킨다. 락 검출부(70)는 PLL 출력이 언락될 때 로우 논리의 출력을 발생하는 반면, PLL 출력이 락킹될 때 하이논리의 출력을 발생한다. AND 게이트(73)는 타이밍 콘트롤러(TCON)로부터 입력되는 락 신호(Lock In) 또는 앞단 소스 드라이브 IC들(SDIC#1~SDIC#7)로부터 전달된 락 신호(Lock In)와, 락 검출부(70)의 출력을 논리곱 연산하여 그 두 신호가 모두 하이논리일 때 하이논리의 락 신호(Lock Out)를 출력한다. 하이논리의 락 신호는 다음 단의 소스 드라이브 IC들(SDIC#2~SDIC#8)에 전달되고, 마지막 소스 드라이브 IC(SDIC#8)는 락 신호(Lock Out)를 타이밍 콘트롤러(TCON)에 피드백 입력한다.
POR(72)은 미리 설정된 파워 시퀀스(Power Sequence)에 따라 리셋(Reset)를 발생하고, 대략 50MHz의 클럭신호를 발생하여 그 클럭신호를 상기한 회로들을 포함한 디지털 회로들에 공급한다.
I2C 콘트롤러(71)는 제어 배선쌍(SCL/SDA)을 통해 직렬 데이터로 입력되는 칩 식별코드(CID) 및 제어 비트를 이용하여 상기한 각 회로 블록들의 동작을 제어한다. 칩 식별코드(CID)는 소스 드라이브 IC들(SDIC#1~SDIC#8)이 개별 제어될 수 있도록 도 8과 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)에 서로 다른 논리값(HH, LL)으로 부여된다. I2C 콘트롤러(71)는 제어 비트에 따라 PLL 파워 다운(Power Down), ODT부(61)의 버퍼 파워 다운, ODT부(61)의 EQ On/Off 기능, PLL(65)의 차지 범프 전류값 조절, PLL(65)의 VCO 레인지 메뉴얼 셀렉션(Range Manual Selection) 조절, I2C 통신을 통한 PLL 락 신호 푸쉬, 아날로그 딜레이 제어값 조절, 락 검출부(70)의 디스에이블(DISABLE), 디지털 필터(68)의 계수 변경, 디지털 필터 계수 변경 기능, I2C를 통한 PHY(physical interface)_RESETB 신호푸쉬, 앞단 소스 드라이브 IC들(SDIC#1~SDIC#7)의 락 신호를 현재 소스 드라이브 IC들(SDIC#1~SDIC#8)의 리셋 신호로 대체하는 기능, 입력 영상의 수직 해상도(Vertical Resolution)값 설정, PHY RESET 발생의 원인 분석을 위한 데이터 인에이블 클럭 트랜지션(DE transition)에 대한 이력을 저장하는 등의 기능을 수행할 수 있다.
도 9는 PLL(64)을 상세히 보여 주는 블록도이다.
도 9를 참조하면, PLL(64)은 위상 비교부(92), 차지펌프(Charge Pump)(93), 루프필터(94), 펄스-전압 변환기(95), VCO(Voltage Controlled Oscillator)(96), 및 디지털 콘트롤러(97)를 구비한다.
위상 비교부(92)는 클럭 분리부(63)로부터 입력된 기준 클럭(refclk)과 클럭 분리부 레플리카(Clock Separator Replica 이하, "CSR"이라 함)(63)로부터의 피드백 에지클럭(fbclk)의 위상을 비교한다. 그 비교 결과, 위상 비교부(92)는 기준 클럭과 피드백 에지클럭의 차이만큼의 펄스폭을 가지며, 기준 클럭이 피드백 에지 클럭에 비하여 빠르면 정극성 펄스를 출력하는 반면, 피드백 에지 클럭이 기준 클럭보다 빠르면 부극성 펄스를 출력한다.
차지펌프(93)는 위상 비교부(92)의 출력 펄스폭과 극성에 따라 루프 필터(94)에 공급되는 전하량을 다르게 공급한다. 루프필터(94)는 차지펌프(93)의 전하양에 따라 그 전하를 축적하거나 방전시키며 펄스-전압 변환기(95)에 입력되는 클럭에서 하모닉(harmonic) 성분을 포함한 고주파 노이즈를 제거한다.
펄스-전압 변환기(95)는 루프필터(94)로부터 입력되는 펄스를 VCO(96)의 제어전압(Control voltage)으로 변환하며, 루프필터(94)로부터 입력되는 펄스의 펄스폭과 부호에 따라 VCO(96)의 제어전압(Control voltage)의 전압레벨을 조정한다. VCO(96)는 1 RGB 데이터 패킷의 비트 스트림에 각각 10 bits의 RGB 비트들과 4 개의 클럭 비트들이 포함될 때 그 1 RGB 데이터 패킷당 34 개의 에지 클럭과 34 개의 센터 클럭을 발생하며, 펄스-전압 변환기(95)로부터의 제어전압과 디지털 콘트롤러(97)로부터의 제어 데이터에 따라 클럭들의 위상 지연양을 조절한다.
VCO(96)로부터 출력된 첫 번째 에지클럭(EG[0])은 피드백 에지클럭으로써 클럭 분리부 레플리카(91)에 입력된다. 피드백 에지클럭(EG[0])은 VCO(96)의 출력 주파수의 1/34 만큼 분주된 주파수로 발생된다. 디지털 콘트롤러(97)는 펄스 분리 부(63)로부터의 기준 클럭(refclk), 피드백 에지클럭(fbclk)을 입력 받아 그 클럭들의 위상차를 비교하고 또한, 그 위상차와 POR(72)로부터의 50MHz 클럭신호(clk_osc)의 위상차를 비교한다. 디지털 콘트롤러(97)는 클럭들의 위상차 비교 결과에 따라 VCO(96)의 출력 지연양을 조절하여 VCO(96)의 발진 영역을 선택한다.
도 10은 제1 단계(Phase 1)에서 타이밍 콘트롤러(TCON)로부터 발생되는 신호들을 보여 주는 파형도이다.
도 10을 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase1)에서 락 신호(Lock)와 낮은 주파수의 프리엠블 신호(preamble)를 발생한다. 프리엠블 신호(preamble)는 다수의 하이논리의 비트들이 연속된 후에 다수의 로우논리의 비트들이 연속되는 신호로써 주파수가 낮다. 프리엠블 신호(preambe)의 주파수는 1 RGB 데이터 패킷의 비트 스트림에 각각 10 bits의 RGB 비트들과 4 개의 클럭 비트들이 포함될 때 클럭 분리 및 데이터 샘플링부(21)의 PLL 출력 클럭 주파수의 1/34만큼 분주된 주파수이다. 클럭 분리 및 데이터 샘플링부(21)의 클럭 분리부(63)는 프리엠블 신호(preambe)의 하이논리 비트에 동기하여 기준 클럭(refclk)을 하이논리로 트랜지션시키고 프리엠블 신호(preambe) 로우논리의 비트에 기준 클럭(refclk)을 로우논리로 트랜지션시킨다.
소스 드라이브 IC들(SDIC#1~SDIC#8) 각각의 클럭 분리 및 데이터 샘플링부(21)는 프리엠블 신호(preamble)에 따라 발생되는 기준 클럭(refclk)과 피드백 에지 클럭의 위상을 비교하면서 출력을 락킹하는 동작을 반복하고 출력이 안정되게 락킹되면 락 신호(Lock)를 다음 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전달한다.
액정표시장치의 최초 파워 온(Power On) 단계에서, 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(DIS#8)로부터 입력된 락 신호를 입력받아 클럭 분리 및 데이터 샘플링부(21)의 출력 락킹을 확인한 후에 수직 동기신호(Vsync)의 블랭킹기간(Blanking) 내에서 제2 단계(phase2)의 신호들을 출력한다. 액정표시장치에서 비디오 데이터가 표시되는 동안에 클럭 분리 및 데이터 샘플링부(21)의 출력이 언락되면, 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(DIS#8)로부터 입력된 락 신호를 입력받아 클럭 분리 및 데이터 샘플링부(21)의 출력이 락킹된 것을 확인한 후에 수직 동기신호(Vsync)와 수평 동기신호(Hsync) 중에서 첫 번째 블랭킹 기간에 제2 단계의 신호를 출력한다.
도 11 내지 도 13은 제2 단계(Phase 2)에서 타이밍 콘트롤러(TCON)로부터 발생되는 신호들을 보여 주는 파형도이다.
도 11 내지 도 13을 참조하면, 타이밍 콘트롤러(TCON)는 제2 단계(Phase2)에서 수평 동기신호(Hsync)의 1 주기 내에서 블랭킹기간에 할당된 다수의 PLL 락킹 패킷과, 데이터 인에이블기간에 할당되어 액정표시장치의 1 라인에 표시될 다수의 RGB 데이터 패킷들을 데이터 배선쌍(DATA&CLK)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 클럭 분리 및 데이터 샘플링부(21)는 PLL 락킹 패킷의 클럭을 기준 클럭으로 입력받아 그 기준 클럭과 출력 에지 클럭을 비교하면서 RGB 데이터 패킷의 입력 전에 출력을 락킹시킨 후에, RGB 데이터 패킷에서 기준 클럭을 분리하여 RGB 데이터의 비트 스트림의 비트 각각을 샘플링하기 위한 높은 주파수의 샘플링 클럭들을 발생한다. 1 RGB 데이터 패킷의 비트 스트림에 각각 10 bits의 RGB 비트들과 4 개의 클럭 비트들이 포함되는 경우에, 그 RGB 데이터 패킷의 헤드 영역에 로우 논리의 더미 클럭 비트(DUM), 하이논리의 클럭 비트(CLK)가 할당되며, RGB 데이터의 전반부에 해당하는 R1~R10 및 G1~G5 비트들이 할당되고 그 뒤에 논리가 서로 반전된 내부 데이터 인에이블 로우논리의 더미 클럭 비트(DE DUM)과 하이논리의 내부 데이터 인에이블 클럭 비트(DE)이 할당된다. 그리고 내부 데이터 인에이블 클럭 비트(DE) 뒤에는 RGB 데이터의 후반부에 해당하는 G6~G10 및 B1~G10 비트들이 할당된다. 클럭 분리 및 데이터 샘플링부(21)는 내부 데이터 인에이블 클럭(DE)이 하이논리로 발생되면 그 뒤에 RGB 데이터의 비트 스트림이 입력되는 것으로 인식하여 샘플링 클럭에 맞추어 RGB 데이터의 비트들을 샘플링한다. 제1 단계(phase1)에서 발생되는 프리엠블신호 구간에서 내부 데이터 인에이블신호(DE)는 로우논리로 발생되어 그 뒤에 RGB 데이터의 비트 스트림이 없다는 것을 지시한다.
클럭 분리 및 데이터 샘플링부(21)의 클럭 분리부(63)는 클럭(CLK)과 내부 데이터 인에이블 클럭(DE)에 라이징 에지가 동기되는 기준 클럭(refclk)을 발생한다. 이 기준 클럭(refclk)은 내부 데이터 인에이블 클럭(DE)에서 한 번 더 트랜지션되므로 제1 단계에서 복원되는 기준 클럭(REF)에 비하여 주파수가 2 배 높아진다. 이렇게 클럭 분리 및 데이터 샘플링부(21)의 기준 클럭 주파수가 높아지면 PLL(64)의 VCO 내의 스테이지(stage) 수를 줄일 수 있으므로 PLL(64) 출력이 더 안정화될 수 있다. 이를 상세히 하면, 내부 데이터 인에이블 신호(DE)에서 RGB 데이터 패킷의 중간 지점에서 PLL의 기준 클럭(refclk)을 트랜지션시켜 PLL의 기준 클 럭 주파수를 2 배로 증가시키면, PLL(64)내의 VCO 스테이지 수를 1/2로 줄일 수 있다. 내부 데이터 인에이블 클럭(DE)에서 기준 클럭(refclk)을 트랜지션 클럭으로 사용하지 않으면 34 개의 VCO 스테이지가 필요한 반면, 내부 데이터 인에이블 클럭(DE)을 트랜지션 클럭으로 사용하면 17 개의 VCO 스테이지만이 필요하다. PLL(64)에서 VCO 스테이지 수가 많아지면 프로세스, 전압, 온도(PVT) 변동에 대한 효과가 스테이지 수 만큼 곱해져서 나타나므로 이러한 외부 변동에 대해 PLL 락이 풀릴 가능성이 커진다. 따라서, 본 발명은 클럭(CLK) 이외에 내부 데이터 인에이블 클럭(DE)을 트랜지션 클럭으로 사용하여 PLL의 기준 클럭(refclk) 주파수를 높여 PLL 락킹 신뢰성을 향상높일 수 있다.
도 14는 클럭 분리 및 데이터 샘플링부(21)로부터 복원된 클럭(CLK), 그 클럭(CLK)에 따라 샘플링된 RGB 데이터 출력를 보여 주는 파형도이다.
본 발명의 실시예에 따른 액정표시장치와 그 구동방법은 도 11 내지 도 13과 같은 RGB 데이터 패킷에 한정되지 않고 도 15a 내지 도 15d와 같이 입력 영상의 비트수에 따라 RGB 데이터 패킷의 길이를 다르게 할 수 있다.
R 데이터, G 데이터 및 B 데이터 각각이 10 bits의 데이터일 때, 타이밍 콘트롤러(TCON)는 1 RGB 데이터 패킷을 도 15a와 같이 T 시간 동안 DUM, CLK, R1~R10, G1~G5, DE DUM, DE, G6~G10 및 B1~B10을 포함한 비트 스트림으로 발생한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 분리 및 데이터 샘플링부(21)은 제2 단계(phase2)에서 타이밍 콘트롤러(TCON)로부터 입력된 1 RGB 데이터 패킷 내에서 34 개의 에지 클럭들과 34 개의 센터 클럭들을 발생하고 센터 클럭들에 맞추 어 RGB의 데이터 비트들을 샘플링한 후에 그 데이터들을 병렬 체계로 변환하여 출력한다.
R 데이터, G 데이터 및 B 데이터 각각이 8 bits의 데이터일 때, 타이밍 콘트롤러(TCON)는 1 RGB 데이터 패킷을 도 15b와 같이 T×(28/34) 시간 동안 DUM, CLK, R1~R8, G1~G4, DE DUM, DE, G5~G8, 및 B1~B8을 포함한 비트 스트림으로 발생한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 분리 및 데이터 샘플링부(21)은 제2 단계(phase2)에서 타이밍 콘트롤러(TCON)로부터 입력된 1 RGB 데이터 패킷 내에서 28 개의 에지 클럭들과 28 개의 센터 클럭들을 발생하고 센터 클럭들에 맞추어 RGB의 데이터 비트들을 샘플링한 후에 그 데이터들을 병렬 체계로 변환하여 출력한다.
R 데이터, G 데이터 및 B 데이터 각각이 6 bits의 데이터일 때, 타이밍 콘트롤러(TCON)는 1 RGB 데이터 패킷을 도 15c와 같이 T×(22/34) 시간 동안 DUM, CLK, R1~R6, G1~G3, DE DUM, DE, G4~G6 및 B1~B6을 포함한 비트 스트림으로 발생한다. 소스 드라이브 IC들(S-DIS#1~S-DIS#8)의 클럭 분리 및 데이터 샘플링부(21)은 제2 단계(phase2)에서 타이밍 콘트롤러(TCON)로부터 입력된 1 RGB 데이터 패킷 내에서 22 개의 에지 클럭들과 22 개의 센터 클럭들을 발생하고 센터 클럭들에 맞추어 RGB의 데이터 비트들을 샘플링한 후에 그 데이터들을 병렬 체계로 변환하여 출력한다.
R 데이터, G 데이터 및 B 데이터 각각이 12 bits의 데이터일 때, 타이밍 콘트롤러(TCON)는 1 RGB 데이터 패킷을 도 15d와 같이 T×(40/34) 시간 동안 DUM, CLK, R1~R12, G1~G6, DE DUM, DE, G7~G12, 및 B1~B12을 포함한 비트 스트림으로 발생한다. 소스 드라이브 IC들(S-DIS#1~S-DIS#8)의 클럭 분리 및 데이터 샘플링 부(21)은 제2 단계(phase2)에서 타이밍 콘트롤러(TCON)로부터 입력된 1 RGB 데이터 패킷 내에서 40 개의 에지 클럭들과 40 개의 센터 클럭들을 발생하고 센터 클럭들에 맞추어 RGB의 데이터 비트들을 샘플링한 후에 그 데이터들을 병렬 체계로 변환하여 출력한다.
타이밍 콘트롤러(TCON)는 입력 데이터의 비트 수를 판단하여 도 15a 내지 도 15d와 같이 제2 단계(phase2)에서 1 RGB 데이터 패킷의 길이를 자동 전환할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면들이다.
도 3은 도 1에 도시된 소스 드라이브 IC의 내부 구성을 보여 주는 블록도이다.
도 4는 도 1에 도시된 게이트 드라이브 IC의 내부 구성을 보여 주는 블록도이다.
도 5 및 도 6은 도 1에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송 과정을 단계적으로 보여주는 흐름도들이다.
도 7은 도 3에 도시된 클럭 분리 및 데이터 샘플링부를 상세히 보여 주는 블록도이다.
도 8은 소스 드라이브 IC들의 디버깅을 가능하게 하는 직렬 통신 제어 경로와 칩 식별코드의 예를 보여 주는 도면이다.
도 9는 도 7에 도시된 PLL을 상세히 보여 주는 블록도이다.
도 10은 타이밍 콘트롤러에서 발생되는 제1 단계 신호를 보여 주는 파형도이다.
도 11 내지 도 13은 타이밍 콘트롤러에서 발생되는 제2 단계 신호를 보여 주는 파형도이다.
도 14은 클럭 분리 및 데이터 샘플링부의 출력을 보여 주는 파형도이다.
도 15a 내지 도 15d는 RGB 데이터 패킷의 비트수가 달라질 때 데이터 패킷의 길이를 보여 주는 단면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
TCON : 타이밍 콘트롤러 SDIC : 소스 드라이브 IC
GDIS : 게이트 드라이브 IC

Claims (6)

  1. 제1 단계에서 다수의 하이논리의 비트들이 연속된 후에 다수의 로우논리의 비트들이 연속되는 프리엠블신호를 데이터 배선쌍들을 통해 전송하고 락 신호를 락 체크 배선을 통해 전송하고 상기 락 신호의 피드백 신호를 수신한 후에, 제2 단계에서 RGB 데이터 비트들을 사이에 두고 클럭 비트와 내부 데이터 인에이블 클럭 비트가 삽입된 RGB 데이터 패킷을 상기 데이터 배선을 통해 전송하는 타이밍 콘트롤러; 및
    상기 프리엠블신호에 따라 출력 클럭들을 발생하고 그 출력 클럭들의 위상이 락킹된 후에 상기 출력 클럭들을 이용하여 상기 RGB 데이터 비트들을 샘플링하고 샘플링된 데이터를 병렬 데이터로 변환한 다음, 그 병렬 데이터를 아날로그 데이터전압으로 변환하는 다수의 소스 드라이브 IC들을 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 소스 드라이브 IC들은,
    기준 클럭과 상기 출력 클럭들의 위상을 락킹하면서 상기 출력 클럭들을 출력하는 PLL을 구비하고;
    상기 PLL은 상기 프리엠블신호에 맞추어 상기 출력 클럭의 위상을 락킹한 후에 상기 클럭 비트와 상기 내부 데이터 인에이블 비트에 따라 상기 기준 클럭을 트 랜지션시키고 상기 기준 클럭과 상기 출력 클럭의 위상을 비교하면서 상기 출력 클럭들의 위상을 상기 기준 클럭에 맞추어 락킹하는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 제2 단계에서 상기 RGB 데이터 패킷에 앞서 다수의 락킹 패킷들을 상기 데이터 배선들을 통해 상기 소스 드라이브 IC들에 전송하고,
    상기 소스 드라이브 IC들은,
    상기 락킹 데이터 패킷들에 맞추어 상기 출력 클럭의 위상을 락킹하는 것을 특징으로 하는 액정표시장치.
  4. 제 3 항에 있어서,
    상기 타이밍 콘트롤러는,
    1 수평기간의 블랭킹기간에 상기 다수의 락킹 패킷들을 상기 상기 데이터 배선들을 통해 상기 소스 드라이브 IC들에 전송한 후에, 상기 1 수평기간의 데이터 인에이블기간 동안 상기 액정표시패널의 1 라인 만큼의 상기 RGB 데이터 패킷들을 상기 데이터 배선들을 통해 상기 소스 드라이브 IC들에 전송하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 병렬로 접속시키는 제어 배선쌍을 더 구비하고,
    상기 타이밍 콘트롤러와 상기 제어 배선쌍을 통해 상기 소스 드라이브 IC들 각각을 식별하기 위한 칩 식별코드와 상기 소스 드라이브 IC들 각각의 기능들을 제어하는 제어 데이터들을 전송되는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 타이밍 콘트롤러는,
    상기 소스 드라이브 IC들을 통해 전달되는 상기 락 신호의 피드백 입력을 수신한 후에만 상기 제2 단계로 이행하는 것을 특징으로 하는 것을 특징으로 하는 액정표시장치.
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