KR20140019042A - 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법 - Google Patents

구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법 Download PDF

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KR20140019042A
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Abstract

본 발명은 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법에 관한 것으로, 구동회로는 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터, 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터, 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터, 및 상기 제 1 캐패시터와 병렬로 배치되며 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함한다.

Description

구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법 {Driving circuit, flat panel display device having the same and method for repairing the driving circuit}
본 발명은 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법에 관한 것으로, 보다 상세하게는 리페어(repair)가 용이한 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법에 관한 것이다.
일반적으로 액정표시장치(LCD), 플라즈마 표시장치(PDP), 유기전계발광 표시장치(OLED)와 같은 평판표시장치는 반도체 공정으로 제조된다. 반도체 공정에서 트랜지스터, 캐패시터, 회로를 구성하는 라인들은 미세한 선 폭 및 간격을 가지는 패턴들로 형성되며, 패턴들은 층간 절연막을 사이에 두고 다층 구조로 배치된다.
패턴들이 미세한 간격으로 배치되며 층간 절연막의 두께 또한 얇게 형성되기 때문에 제조 과정에서 발생하는 정전기에 의해 트랜지스터 및 캐패시터가 파손되기 쉽다. 예를 들어, 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극이 서로 단락(short)되거나, 캐패시터의 두 전극이 서로 단락될 수 있다.
이와 같은 단락으로 인한 불량은 제조 공정의 최종 단계인 테스트 과정에서 검출될 수 있으며, 리페어 공정을 통해 불량을 제거하게 된다. 리페어 공정을 통해 불량을 제거함으로써 표시장치가 정상적으로 동작될 수 있기 때문에 제조 비용이 절감될 수 있다.
회로를 구성하는 라인들은 리페어 라인을 형성함으로써 불량에 대비하였으나, 트랜지스터나 캐패시터와 같은 소자들은 리페어하기 쉽지 않기 때문에 일부 회로나 소자가 정상적으로 동작되지 않을 수 있다.
정전기에 의한 피해를 방지하기 위해서는 보호회로를 추가하거나, 구동회로의 설계를 변경해야 하지만, 불특정 위치에서 발생되는 피해를 원천적으로 방지하기는 어렵다. 따라서 정전기에 의해 피해를 입은 소자를 용이하게 리페어할 수 있는 기술이 필요하다.
본 발명의 목적은 리페어가 용이한 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 구동회로는 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터, 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터, 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터, 및 상기 제 1 캐패시터와 병렬로 배치되며 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 평판표시장치는 복수의 스캔 라인 및 데이터 라인 사이에 매트릭스 방식으로 연결된 복수의 화소, 입력단자를 통해 제 1 제어신호를 입력받고 출력단자를 통해 상기 복수의 스캔 라인으로 스캔신호를 제공하는 스캔 구동회로, 및 입력단자를 통해 제 2 제어신호 및 데이터를 입력받고, 출력단자를 통해 상기 복수의 데이터 라인으로 데이터신호를 제공하는 데이터 구동회로를 포함하며, 상기 스캔 구동회로 및 상기 데이터 구동회로 중 적어도 하나의 구동회로는 소스 전극 및 드레인 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터, 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터, 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터, 및 상기 제 1 캐패시터와 병렬로 배치되며 제 1 전극이 상기 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 구동회로의 리페어 방법은 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터; 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및 상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 구동회로가 형성된 기판이 제공되는 단계; 및 상기 제 1 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 분리하고, 상기 제 2 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 연결하는 단계를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 구동회로의 리페어 방법은 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터; 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터; 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및 상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 구동회로가 형성된 기판이 제공되는 단계; 상기 제 1 및 제 2 트랜지스터 중 하나의 트랜지스터가 개방된 회로를 형성하도록 적어도 하나의 전극을 전기적으로 분리하는 단계; 및 상기 제 1 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 분리하고, 상기 제 2 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 연결하는 단계를 포함한다.
표시장치에서 구동회로의 출력단자는 정전기에 취약하다. 본 발명은 출력단자에 연결된 트랜지스터나 캐패시터에 리페어를 위한 트랜지스터나 캐패시터를 병렬로 연결한다. 병렬로 연결된 두 개의 트랜지스터 및(또는) 캐패시터는 정전기를 유도하는 작용을 하며, 출력단자와 인접한 트랜지스터 및(또는) 캐패시터가 1차적으로 피해를 받더라도 완충 작용에 의해 다른 트랜지스터 및 캐패시터가 효과적으로 보호될 수 있다. 정전기에 의해 피해가 발생된 경우 해당 트랜지스터 및(또는) 캐패시터를 전기적으로 분리함으로써 용이하게 리페어할 수 있다.
도 1은 본 발명의 실시예에 따른 평판표시장치를 설명하기 위한 블록도.
도 2는 도 1의 구동회로의 실시예를 설명하기 위한 회로도.
도 3은 도 1의 구동회로의 실시예를 설명하기 위한 타이밍도.
도 4는 도 2의 제 1 트랜지스터와 제 2 트랜지스터의 연결구조를 설명하기 위한 평면도.
도 5는 도 2의 제 1 캐패시터와 제 2 캐패시터의 연결구조를 설명하기 위한 평면도.
도 6은 본 발명의 실시예에 따른 구동회로의 리페어 과정을 설명하기 위한 평면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 실시예에 따른 평판표시장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 평판표시장치는 화소부(100), 타이밍 제어회로(200), 스캔 구동회로(300) 및 데이터 구동회로(400)를 포함한다.
화소부(100)는 화상을 표시하는 복수의 화소(10)를 포함한다. 복수의 화소(10)는 복수의 스캔 라인(S1 내지 Sn)과 데이터 라인(D1 내지 Dm) 사이에 예를 들어, 매트릭스(matrix) 형태로 배열된다. 복수의 스캔 라인(S1 내지 Sn)은 횡(column) 방향으로 배열되고, 복수의 데이터 라인(D1 내지 Dm)은 스캔 라인(S1 내지 Sn)과 교차되는 열(row) 방향으로 배열된다. 복수의 화소(10)는 각각 복수의 부화소 예를 들어, 적색 부화소(R), 녹색 부화소(G) 및 청색 부화소(B)를 포함할 수 있다.
화소(10)는 애노드 전극, 유기 발광층 및 캐소드 전극을 포함하는 유기전계발광 다이오드를 포함하거나, 화소 전극, 액정층 및 공통 전극을 포함하는 액정 소자로 구성될 수 있다.
타이밍 제어회로(200)는 외부로부터 제공되는 화상신호와, 이의 제어신호들을 입력받고, 제 1 제어신호(CS1), 제 2 제어신호(CS2) 및 데이터(D)를 출력한다. 제 1 및 제 2 제어신호(CS1 및 CS2)는 시작신호, 클록신호 등을 포함한다.
스캔 구동회로(300)는 화소부(100)에서 연장된 스캔 라인(S1 내지 Sn)에 연결되며, 타이밍 제어회로(200)로부터 제 1 제어신호(CS1)를 입력받고, 스캔신호를 생성하여 스캔 라인(S1 내지 Sn)으로 공급한다.
데이터 구동회로(300)는 화소부(100)에서 연장된 데이터 라인(D1 내지 Dm)에 연결되며, 타이밍 제어회로(200)로부터 제 2 제어신호(CS2) 및 데이터(D)를 입력받고, 데이터신호를 생성하여 데이터 라인(D1 내지 Dm)으로 공급한다.
도 2는 본 발명의 실시예에 따른 구동회로를 설명하기 위한 회로도로서, 본 실시예에서는 스캔 구동회로(300)의 일 실시예를 설명하기로 한다. 도 3은 스캔 구동회로(300)를 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 스캔 구동회로(300)는 제 1 제어신호(CS1)로서, 복수의 클록신호, 공통클록신호 및 이전 스캔신호(Sn-1) 등을 입력받기 위한 복수의 입력단자와 스캔신호를 출력하기 위한 출력단자를 구비한다.
입력단자(IN)를 통해 로우(low) 상태의 이전 스캔신호(Sn-1)가 입력되고, 클록신호(CLK1 및 CLK2)가 로우 상태로 입력되면 트랜지스터(M1, M2 및 M3)가 턴온(turn on)되어 노드(QB 및 Q)의 전위가 로우 상태가 된다.
노드(QB)의 전위에 의해 트랜지스터(M4)가 턴온되어 출력단자(OUT)의 전위는 공통클록신호(GCK)의 전위인 하이(high) 상태를 유지한다. 또한, 노드(Q)의 전위에 의해 트랜지스터(M5)가 턴온되고 클록신호(CLK3)가 하이 상태로 입력됨으로써 캐패시터(C1)가 충전된다.
소정 시간 후 클록신호(CLK1)가 하이 상태로 변화되어 노드(QB)의 전위가 하이 상태로 변화되면 트랜지스터(M4)가 턴오프(turn off)되고, 노드(Q)의 전위에 의해 트랜지스터(M5)가 턴온된 상태에서 클록신호(CLK3)가 로우 상태로 변화되어 출력단자(OUT)의 전위가 로우 상태로 변화된다. 소정 시간 후 클록신호(CLK3)가 하이 상태로 변화되면 출력단자(OUT)의 전위는 다시 하이 상태가 된다.
클록신호(CLK1)가 로우 상태로 변화되어 노드(QB)의 전위가 로우 상태로 변화되면 트랜지스터(M6)가 턴온된다. 또한, 입력단자(IN)를 통해 하이 상태의 이전 스캔신호(Sn-1)가 입력되고, 클록신호(CLK2)가 로우 상태로 입력되면 노드(Q)의 전위가 하이 상태로 변화된다. 이 때 로우 상태의 클록신호(CLK3)에 의해 트랜지스터(M7)가 턴온되어 트랜지스터(M5)의 게이트와 소스 사이의 전압(Vgs)이 0V가 되면 트랜지스터(M5)가 턴오프됨으로써 클록신호(CLK3)가 로우 상태에서도 출력단자(OUT)는 하이 상태를 유지한다.
설명되지 않은 트랜지스터(M8)는 클록신호(CLK1)에 따라 노드(QB)의 전위를 일정하게 유지시키기 위해 클록신호(CLK1) 입력단자와 노드(QB) 사이에 다이오드 구조로 연결되며, 트랜지스터(M9)는 공통클록신호(GCK)에 따라 노드(Q)의 전위를 예를 들어, 로우 상태로 일정하게 유지시키고, 캐패시터(C2)는 공통클록신호(GCK) 입력단자와 트랜지스터(M4)의 게이트 전극 사이의 전위를 일정하게 유지시킨다.
상술한 바와 같이, 스캔 구동회로(300)는 타이밍 제어회로(200)로부터 공급된 제 1 제어신호(CS1)로서, 클록신호(CLK1, CLK2, CLK3, GCK 등)에 따라 출력단자(OUT)를 통해 상기와 같이 스캔신호(Sn)를 순차적으로 출력한다.
그런데 스캔 구동회로(300)의 출력단자(OUT)는 표시장치의 중앙부에 비교적 큰 면적으로 형성된 화소부(100)의 스캔 라인(S1 내지 Sn)과 연결되기 때문에 제조 과정이나 테스트 과정에서 발생되는 정전기가 유입되기 쉽다. 정전기의 유입은 표시장치의 크기가 증가할수록 심각하게 발생한다.
화소부(100)의 가장자리 또는 스캔 라인(S1 내지 Sn)을 통해 출력단자(OUT)로 유입된 정전기는 제일 먼저 출력단자(OUT)에 연결되거나 인접하게 위치된 소자 예를 들어, 트랜지스터(M6, M7 등) 및 캐패시터(C1, C2 등)로 유입되기 때문에 트랜지스터(M6, M7 등) 및 캐패시터(C1, C2 등)가 파손되는 등의 불량이 유발된다. 하나의 소자라도 불량이 되면 구동회로가 정상적으로 동작되기 어렵기 때문에 해당 표시장치를 사용할 수 없게 된다.
본 발명의 실시예에 따른 구동회로로서, 스캔 구동회로(300)는 트랜지스터(M6, M7 등) 및 캐패시터(C1, C2 등)에 불량이 발생되더라도 리페어를 통해 스캔 구동회로(300)를 정상적으로 동작시킬 수 있도록 하기 위한 트랜지스터 및 캐패시터를 더 구비한다.
예를 들어, 소스 전극 및 드레인 전극이 입력단자(IN) 및 출력단자(OUT)에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터(M6)와, 소스 전극, 드레인 전극 및 게이트 전극이 제 1 트랜지스터(M6)의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터(M6-1)를 구비한다. 제 1 및 제 2 트랜지스터(M6 및 M6-1)는 게이트 전극으로 동일한 신호 예를 들어, 노드(QB)의 전위를 갖는 신호가 입력되며, 소스 전극 및 드레인 전극이 서로 연결되기 때문에 동시에 같이 동작된다.
또한, 제 1 및 제 2 전극이 입력단자(IN) 및 출력단자(OUT)에 각각 전기적으로 연결된 제 1 캐패시터(C1)와, 제 1 전극이 제 1 캐패시터(C1)의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터(C1-1)를 구비한다. 제 2 캐패시터(C1-1)는 제 2 전극이 플로팅된 상태로 연결되기 때문에 동작되지 않는다.
도 4는 제 1 트랜지스터(M6)와 제 2 트랜지스터(M6-1)의 연결구조 및 리페어 과정을 설명하기 위한 평면도이다.
기판(1) 상에 제 1 및 제 2 트랜지스터(M6 및 M6-1)의 활성층(2a 및 2b)이 각각 형성된다. 활성층(2a 및 2b)은 폴리 실리콘이나 산화물 반도체로 형성될 수 있다.
활성층(2a 및 2b)의 채널영역 상부에는 게이트 절연막(도시안됨)에 의해 절연되도록 게이트 전극(3)이 형성된다. 제 1 및 제 2 트랜지스터(M6 및 M6-1)의 게이트 전극(3)은 공통으로 연결된다.
활성층(2a 및 2b)의 소스 영역 및 드레인 영역 상부에는 게이트 절연막에 형성된 콘택홀을 통해 활성층(2a 및 2b)의 소스 영역 및 드레인 영역과 연결되도록 소스 전극(4a) 및 드레인 전극(4b)이 형성된다. 제 1 및 제 2 트랜지스터(M6 및 M6-1)의 소스 전극(4a) 및 드레인 전극(4b)도 각각 공통으로 연결된다.
출력단자(OUT)를 통해 유입된 정전기에 의해 제 1 및 제 2 트랜지스터(M6 및 M6-1) 중 하나의 트랜지스터(M6 또는 M6-1)에 불량이 발생된 경우 리페어 공정을 통해 해당 트랜지스터(M6 또는 M6-1)가 개방된 회로(open loop)를 형성하도록 적어도 하나의 전극을 전기적으로 분리시킨다. 예를 들어, 제 1 트랜지스터(M6)에 불량이 발생된 경우 레이저 등을 이용하여 제 1 트랜지스터(M6)의 게이트 전극(3), 소스 전극(4a), 드레인 전극(4b) 또는 활성층(2b)을 전기적으로 단선시켜 구동회로의 동작에 영향을 미치지 않도록 할 수 있다.
도 5 및 도 6은 제 1 캐패시터(C1) 및 제 2 캐패시터(C1-1)의 연결구조 및 리페어 과정을 설명하기 위한 평면도이다.
도 5를 참조하면, 기판(1) 상에 제 1 및 제 2 캐패시터(C1 및 C1-1)의 제 1 전극(5a 및 5b)이 각각 형성되고, 제 1 전극(5a 및 5b)은 예를 들어, 상기 노드(Q)와 연결된 배선(7)에 각각 연결된다. 제 1 전극(5a 및 5b)은 예를 들어, 하부전극으로서, 도핑된 폴리실리콘 또는 금속으로 형성될 수 있다.
제 1 전극(5a 및 5b) 및 배선(7)을 포함하는 상부에 유전체로서, 절연층(도시안됨)이 형성되고, 절연층 상에 상부전극으로서, 제 1 전극(5a)과 중첩되는 제 2 전극(6a) 및 제 1 전극(5b)과 중첩되는 제 2 전극(6b)이 각각 형성된다. 제 1 캐패시터(C1)의 제 2 전극(6a)은 예를 들어, 상기 출력단자(OUT)와 연결된 배선(8)에 연결되고, 제 2 캐패시터(C1-1)의 제 2 전극(6b)은 전기적으로 플로팅된다.
제 2 캐패시터(C1-1)의 제 1 전극(5b)도 플로팅시킬 수 있지만, 전기적으로 분리된 섬 형태로 존재할 경우 전하(charge)가 집중될 수 있기 때문에 제 1 전극(5b)이나 제 2 전극(6b) 중 하나의 전극을 배선(7, 8)에 연결하는 것이 바람직하다.
도 6을 참조하면, 출력단자(OUT)를 통해 유입된 정전기에 의해 제 1 캐패시터(C1)의 제 1 전극(5a)과 제 2 전극(6a)이 단락되어 불량이 발생된 경우, 레이저 등을 이용하여 제 2 전극(6a)과 배선(8)의 연결부(X)를 단선시키고, 제 2 캐패시터(C1-1)의 제 2 전극(6b)을 연결부(Y)를 통해 배선(8)에 연결한다. 즉, 제 1 캐패시터(C1)의 제 2 전극(6a)과 출력단자(OUT)를 전기적으로 분리하고, 제 2 캐패시터(C1-1)의 제 2 전극(6b)과 출력단자(OUT)를 전기적으로 연결한다.
연결부(X)를 단선시키거나, 연결부(Y)를 형성하기 위해서는 제 1 전극(5a 및 5b)과 배선(7)보다 상부에 위치되는 제 2 전극(6a 및 6b)과 배선(8)을 금속으로 형성하는 것이 바람직하다. 레이저에 의해 용융되는 금속을 사용하면 연결부(Y)를 용이하게 형성할 수 있다. 연결부(Y)를 용이하게 형성하기 위해 배선(8)과 인접한 제 2 캐패시터(C1-1)의 제 2 전극(6b)의 측면이나, 제 2 캐패시터(C1-1)의 제 2 전극(6b)과 인접한 배선(8)의 측면에 돌출부(도시안됨)를 형성할 수 있다.
상기와 같은 리페어 과정을 거치면 제 1 캐패시터(C1) 및 제 2 캐패시터(C1-1)는 회로적으로 기능이 서로 변경된다. 즉, 제 2 캐패시터(C1-1)가 제 1 캐패시터로서 작용하며, 리페어되기 전의 제 1 캐패시터와 같은 연결구조를 갖게 된다. 또한, 제 1 캐패시터(C1)는 리페어되기 전의 제 2 캐패시터와 같은 연결구조를 갖게 된다. 즉, 제 1 캐패시터(C1-1)는 제 1 및 제 2 전극(5b 및 6b)이 배선(7 및 8)을 통해 입력단자(IN) 및 출력단자(OUT)에 각각 전기적으로 연결되고, 제 2 캐패시터(C1)는 제 1 캐패시터(C1-1)와 병렬로 배치되며, 제 1 전극(5a)이 배선(7)을 통해 제 1 캐패시터(C1-1)의 제 1 전극(5b)에 연결되고, 제 2 전극(6a)이 플로팅된 구조를 갖게 된다.
도 6에서 레이저에 의해 단선된 연결부(X) 즉, 제 2 캐패시터(C1)의 제 2 전극(6a)의 플로팅된 종단부는 불규칙한 단면을 갖게 된다. 레이저에 의해 제 2 전극(6a)이 단선될 경우 플로팅된 종단부의 단면에는 단선된 흔적이 잔류된다. 제 2 전극(6a)이 금속으로 형성된 경우 금속이 용융됨으로써 단면이 평탄하지 않고 불규칙해진다.
상기 실시예에서는 제 1 전극(5a 및 5b)이 배선(7)에 연결되고, 제 2 전극(6a)이 배선(8)에 연결되며, 제 2 전극(6b)이 플로팅된 경우를 설명하였으나, 제 1 캐패시터(C1)에 불량이 발생된 경우 제 1 캐패시터(C1)는 전기적으로 단선된 상태가 되고, 제 2 캐패시터(C1-1)가 회로적으로 배선(7 및 8)에 연결될 수 있는 구조이면 모두 적용이 가능하다.
또한, 도 3에는 출력단자(OUT)와 직접적으로 연결된 트랜지스터(M6) 및 캐패시터(C1)에만 리페어를 위한 트랜지스터(M6-1) 및 캐패시터(C1-1)가 더 연결된 구조를 도시하였으나, 이는 설명의 편의를 위한 것으로, 본 발명은 이에 한정되지 않는다. 정전기에 취약한 위치에 연결된 트랜지스터 및 캐패시터에 리페어를 위해 트랜지스터 및 캐패시터가 더 연결된 구조를 모두 포함할 수 있다.
상기 실시예에서는 구동회로로서, 스캔 구동회로(300)를 예로 들어 설명하였으나, 데이터 구동회로(400)도 출력단자가 화소부(100)의 데이터 라인(D1 내지 Dm)에 연결되기 때문에 본 발명이 동일하게 적용될 수 있다. 또한, 상기 스캔 구동회로(300)의 구성 및 동작은 본 발명의 일 실시예를 설명하기 위한 것으로, 본 발명의 구동회로는 상기한 구성 및 동작에 한정되지 않으며, 원하는 표시장치의 동작에 적합하도록 변경될 수 있음은 물론이다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1: 기판
2a, 2b: 활성층
3: 게이트 전극
4a: 소스 전극
4b: 드레인 전극
5a, 6a: 제 1 전극
5b, 6b: 제 2 전극
7, 8: 배선
10: 화소
100: 화소부
200: 타이밍 제어회로
300: 스캔 구동회로
400: 데이터 구동회로

Claims (16)

  1. 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터;
    제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및
    상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 구동회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 캐패시터의 제 2 전극이 금속으로 이루어진 구동회로.
  3. 제 2 항에 있어서, 상기 제 1 캐패시터의 제 2 전극과 상기 출력단자가 상기 금속이 용융됨으로써 연결된 구동회로.
  4. 제 1 항에 있어서, 상기 제 2 캐패시터의 제 1 전극과 제 2 전극이 서로 단락된 구동회로.
  5. 제 1 항에 있어서, 상기 제 2 캐패시터의 제 2 전극의 플로팅된 종단부가 불규칙한 단면을 갖는 구동회로.
  6. 제 1 항에 있어서, 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터를 더 포함하는 구동회로.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 트랜지스터 중 하나의 트랜지스터가 개방된 회로를 형성하도록 적어도 하나의 전극이 전기적으로 분리된 구동회로.
  8. 복수의 스캔 라인 및 데이터 라인 사이에 매트릭스 방식으로 연결된 복수의 화소;
    입력단자를 통해 제 1 제어신호를 입력받고 출력단자를 통해 상기 복수의 스캔 라인으로 스캔신호를 제공하는 스캔 구동회로; 및
    입력단자를 통해 제 2 제어신호 및 데이터를 입력받고, 출력단자를 통해 상기 복수의 데이터 라인으로 데이터신호를 제공하는 데이터 구동회로를 포함하며,
    상기 스캔 구동회로 및 상기 데이터 구동회로 중 적어도 하나의 구동회로는
    소스 전극 및 드레인 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터;
    제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및
    상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 평판표시장치.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 캐패시터의 제 2 전극이 금속으로 이루어진 평판표시장치.
  10. 제 9 항에 있어서, 상기 제 1 캐패시터의 제 2 전극과 상기 출력단자가 상기 금속이 용융됨으로써 연결된 평판표시장치.
  11. 제 8 항에 있어서, 상기 제 2 캐패시터의 제 1 전극과 제 2 전극이 서로 단락된 평판표시장치.
  12. 제 8 항에 있어서, 상기 제 2 캐패시터의 제 2 전극의 플로팅된 종단부가 불규칙한 단면을 갖는 평판표시장치.
  13. 제 8 항에 있어서, 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터를 더 포함하는 평판표시장치.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 트랜지스터 중 하나의 트랜지스터가 개방된 회로를 형성하도록 적어도 하나의 전극이 전기적으로 분리된 평판표시장치.
  15. 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터; 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및 상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 구동회로가 형성된 기판이 제공되는 단계; 및
    상기 제 1 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 분리하고, 상기 제 2 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 연결하는 단계를 포함하는 구동회로의 리페어 방법.
  16. 소스 전극 및 드레인 전극이 입력단자 및 출력단자에 각각 전기적으로 연결되며, 게이트 전극으로 인가되는 신호에 따라 동작되는 제 1 트랜지스터; 소스 전극, 드레인 전극 및 게이트 전극이 상기 제 1 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극에 각각 연결된 제 2 트랜지스터; 제 1 및 제 2 전극이 상기 입력단자 및 상기 출력단자에 각각 전기적으로 연결된 제 1 캐패시터; 및 상기 제 1 캐패시터와 병렬로 배치되며, 제 1 전극이 상기 제 1 캐패시터의 제 1 전극에 연결되고, 제 2 전극이 플로팅된 제 2 캐패시터를 포함하는 구동회로가 형성된 기판이 제공되는 단계;
    상기 제 1 및 제 2 트랜지스터 중 하나의 트랜지스터가 개방된 회로를 형성하도록 적어도 하나의 전극을 전기적으로 분리하는 단계; 및
    상기 제 1 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 분리하고, 상기 제 2 캐패시터의 제 2 전극과 상기 출력단자를 전기적으로 연결하는 단계를 포함하는 구동회로의 리페어 방법.
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