KR20060028959A - 액정표시장치용 트랜지스터 및 이의 제조방법 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 84
- 238000010586 diagram Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 210000002858 crystal cell Anatomy 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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Abstract
본 발명은 열화 및 오동작이 방지된 액정표시장치용 트랜지스터에 관한 것으로, 액정표시장치의 쉬프트 레지스터에 구비된 액정표시장치용 트랜지스터에 있어서, 제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 2 전극들; 상기 제 2 전극들간에 위치하도록 상기 제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 3 전극; 및 상기 제 2 전극들과 상기 제 3 전극들 사이에 서로 격리되도록 형성된 적어도 2개의 채널영역을 포함하여 구성되는 것이다.
액정표시장치, 트랜지스터, 반도체층, 열화
Description
도 1은 종래의 쉬프트 레지스터의 개략적인 구성도
도 2는 도 1의 스테이지에 대한 개략적인 회로구성도
도 3은 도 2의 풀업부와 풀다운부의 회로 구성도
도 4는 종래의 비정질 실리콘을 사용한 일반적인 트랜지스터의 구조를 나타낸 도면
도 5는 종래의 크로스-콤 구조의 트랜지스터를 나타낸 도면
도 6은 종래의 크로스-콤 구조의 트랜지스터의 폭 변화에 따른 출력특성을 나타낸 그래프
도 7은 종래의 크로스-콤 구조의 트랜지스터의 폭 변화에 따른 문턱전압의 변화특성을 나타낸 그래프
도 8은 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 구조를 나타낸 도면
도 9는 도 8의 Ⅰ~Ⅰ의 선상에 따른 단면도
도 10은 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 등가회로도
도 11a 내지 도 11c는 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 제조방법을 나타낸 공정순서도
도 12는 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터의 구조를 나타낸 도면
도 13은 도 12의 Ⅱ~Ⅱ 선상에 따른 단면도
도 14a 내지 도 14c는 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터의 제조방법을 나타낸 공정순서도
＊도면의 주요부에 대한 부호 설명
81a : 소스 전극 81b : 드레인 전극
88a, 88b, 88c : 반도체층 86 : 게이트 전극
80 : 트랜지스터
본 발명은 액정표시장치에 관한 것으로, 특히 반도체층을 미소분할하여 다수개의 미소 트랜지스터를 형성함으로써, 열화 및 오동작을 방지할 수 있는 액정표시장치용 트랜지스터 및 이의 제조방법에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캐닝 신호에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다.
여기서, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압, 게이트 하이전압, 게이트 로우전압 등과 같은 구동전압들을 생성한다.
상기 게이트 드라이버는 게이트 구동펄스를 각 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 구체적으로, 상기 게이트 구동펄스는 상기 게이트 하이전압과 게이트 로우전압으로 이루어져 있으며, 상기 각 게이트 라인에는 상기 게이트 하이전압이 순차적으로 한 프레임동안 한번씩만 인가되며, 상기 한 프레임의 나머지 기간동안에는 게이트 로우전압이 인가된다. 즉, 임의의 하나의 게이트 라인에 게이트 하이전압이 인가되었을 경우, 나머지 게이트 라인들에는 게이트 로우전압이 인가된다.
상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 상기 게이트 하이전압이 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광 투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상기 각 게이트 라인에 순차적으로 게이트 구동펄스를 공급하기 위한 다음과 같은 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터를 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터의 개략적인 구성도이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 각종 클럭신호(CLKA, CLKB) 및 공급전압(VDD, VSS)을 인가받아 각 게이트 라인을 구동하기 위한 게이트 구동펄스를 순차적으로 출력하는 제 1 내지 제 n 스테이지(11a, 11b, 11c, ..., 11d)와 더미 스테이지(11e)를 구비하고 있다.
여기서, 제 1 스테이지(11a)는 스타트 펄스(SP), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 제 1 게이트 하이전압(Vout1)을 출력하여 제 1 게이트 라인 및 제 2 스테이지(11b)에 제공하며, 상기 제 2 스테이지(11b)는 상기 제 1 스테이지(11a)로부터의 제 1 게이트 하이전압(Vout1), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 1 게이트 하이전압(Vout1)보다 한 펄스폭만큼 위상지연된 제 2 게이트 하이전압(Vout2)을 출력하여 제 2 게이트 라인, 상기 제 1 스테이지(11a) 및 제 3 스테이지(11c)에 제공하며, 제 3 스테이지(11c)는 상기 제 2 스테이지(11b)로부터의 제 2 게이트 하이전압(Vout1), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 2 게이트 하이전압(Vout2)보다 한 펄스폭만큼 위상지연된 제 3 게이트 하이전압(Vout3)을 출력하여 제 3 게이트 라인, 상기 제 2 스테이지(11b) 및 제 4 스테이지에 제공하고, ....., 제 n 스테이지(51n)는 제 n-1 스테이지의 제 n-1 게이트 하이전압, 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 n-1 게이트 구동펄스보다 한 펄스폭만큼 위상지연된 제 n 게이트 구동펄스(Voutn)를 출력하여 제 n 게이트 라인, 상기 제 n-1 스테이지, 및 더미 스테이지(11e)에 제공하며, 상기 더미 스테이지(11e)는 상기 제 n 스테이지(11e)의 제 n 게이트 하이전압(Voutn), 제 1 클럭신호(CLKA), 제 2 클럭신호(CLKB), 제 1 공급전압(VDD) 및 제 2 공급전압(VSS)을 인가받아 상기 제 n 게이트 하이전압(Voutn)보다 한 펄스폭만큼 위상지연된 제 n+1 게이트 하이전압(Voutn+1)을 출력하여 상기 제 n 스테이지(11d)에 제공한다. 상기 더미 스테이지 (11e)는 상기 제 n+1 스테이지에 상기 제 n+1 게이트 하이전압을 제공할 뿐, 상기 게이트 라인에는 제공하지 않는다.
따라서, 상기 각 스테이지(11a, 11b, 11c, ..., 11d)로부터 출력되는 각 게이트 하이전압(Vout1 내지 Voutn)들은 상기 각 게이트 라인(G)에 순차적으로 공급되어 각 게이트 라인을 순차적으로 스캐닝하게 된다.
이를 위해 각 스테이지(11a, 11b, 11c, ..., 11d)는 다음과 같이 구성된다.
도 2는 도 1의 스테이지에 대한 개략적인 회로구성도이며, 도 3은 도 2의 풀업부와 풀다운부의 회로 구성도이다.
여기서, 각 스테이지(11a, 11b, 11c, ..., 11d)의 회로구성은 모두 동일하므로, 제 2 스테이지(11b)에 구성된 회로를 예를 들어 설명하기로 한다.
즉, Q노드에 충전된 정극성의 전압에 응답하여 상기 게이트 라인에 게이트 하이전압을 인가하기 위한 제 1 트랜지스터(Tr1)(NMOS)와, QB노드에 충전된 정극성의 전압에 응답하여 상기 게이트 라인에 게이트 로우전압을 인가하기 위한 제 2 트랜지스터(Tr2)(NMOS)와, 상기 Q노드를 정극성의 전압 또는 부극성의 전압으로 충전하기 위한 풀업부(21a)와, 상기 QB노드를 부극성의 전압 또는 정극성의 전압으로 충전하기 위한 풀다운부(21b)로 구성된다. 여기서, 상기 풀업부(21a)와 풀다운부(21b)로부터 출력되는 전압은 서로 반전된 극성이다. 따라서, 동일 기간에 상기 풀업부(21a)로부터 정극성의 전압이 출력되면, 상기 풀다운(21b)부로부터는 부극성의 전압이 출력되고, 상기 풀업부(21a)로부터 부극성의 전압이 출력되면, 상기 풀다운(21b)부로부터는 정극성의 전압이 출력된다. 따라서, 상기 Q노드와 QB노드는 항상 동일 기간에 상반된 극성의 전압으로 충전된다. 결국, 상기 제 1 트랜지스터(Tr1)와 상기 제 2 트랜지스터(Tr2)는 교번적으로 턴-온 및 턴-오프된다.
여기서, 상기 풀업부(21a)와 풀다운(21b)부는, 도 3에 도시된 바와 같이, 각각 제 3 트랜지스터(Tr3)(NMOS)와 제 4 트랜지스터(Tr4)(NMOS)가 한쌍으로 구성된 인버터 구조를 갖는다. 여기서 풀업부(21a)에 구비된 상기 제 3 트랜지스터(Tr3)는 자신의 게이트에 정극성의 전압(즉, 제 1 스테이지(11a)로부터 출력된 제 1 게이트 하이전압(Vout1))이 인가될 경우 턴-온되어 상기 Q노드를 하이 상태로 충전함으로써, 상기 제 2 스테이지(11b)의 제 1 트랜지스터(Tr1)를 턴-온시킨다. 이때, 상기 제 1 트랜지스터(Tr1)가 턴-온됨에 따라, 상기 제 2 게이트 라인에는 제 2 게이트 하이전압(Vout2)이 인가된다. 그리고, 상기 제 2 게이트 하이전압(Vout2)은 제 3 스테이지(11c)에 제공되고, 상기 제 3 스테이지(11c)는 상기 제 2 게이트 하이전압(Vout2)에 응답하여 제 3 게이트 하이전압(Vout3)을 출력하여, 이를 상기 제 3 게이트 라인 및 상기 제 2 스테이지(11b)의 제 2 트랜지스터(Tr2)에 제공한다. 이때, 상기 제 2 트랜지스터(Tr2)는 상기 제 2 스테이지(11b)의 제 2 게이트 하이전압(Vout2)에 응답하여 상기 제 1 스테이지(11a)의 Q노드를 로우 상태로 충전시킨다. 이와 동시에, 상기 풀다운(21b)부에 의해서 상기 제 1 스테이지(11a)의 QB노드가 하이 상태로 충전됨에 따라, 상기 제 2 트랜지스터(Tr2)는 게이트 로우전압을 출력하여 상기 제 1 게이트 라인 및 제 2 스테이지(11b)에 출력한다.
한편, 이와 같이 구성된 게이트 드라이버는 액정표시장치의 콤팩트화를 위해 COG(chip on glass) 방식으로 상기 액정패널의 비표시부에 실장되는데, 이때, 상기 게이트 드라이버에 구성된 상기 트랜지스터의 반도체층은 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하, '비정질 실리콘(a-Si)'으로 표기)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 유리 기판을 사용할 수 있기 때문이다. 그러나, 상기 비정질 실리콘을 이용한 트랜지스터는 소스-드레인간의 전류량이 낮음으로 인해 상기와 같은 COG방식의 액정표시장치의 구동회로에는 사용하기 어렵다. 따라서, 이러한 문제점을 해결하기 위하여 상기 트랜지스터의 구조를 변경하여, 상기 트랜지스터의 단점을 극복할 수 있는 기술이 제안되었다.
이하, 첨부된 도면을 참조하여 일반적인 트랜지스터의 구조와 상기 일반적인 트랜지스터의 문제점을 해결한 크로스-콤 구조의 트랜지스터의 구조를 비교하여 설명하면 다음과 같다.
도 4는 종래의 비정질 실리콘을 사용한 일반적인 트랜지스터의 구조를 나타낸 도면이다.
종래의 비정질 실리콘을 사용한 트랜지스터(40)는, 도 4에 도시된 바와 같이, 기판(도시되지 않음)에 형성된 게이트 전극(46)과, 상기 게이트 전극(46)을 포함한 상기 기판의 전면에 형성된 게이트 절연막(도시되지 않음)과, 상기 게이트 전극(46)을 중첩하도록 상기 게이트 절연막상에 형성된 반도체층(42)과, 상기 반도체층(42)의 양측에 형성된 소스 전극(44a) 및 드레인 전극(44b)을 포함한다. 일반적으로, 상기 트랜지스터(40)의 폭(W)은 상기 소스 전극(44a)과 드레인 전극(44b)이 마주보는 면의 길이로 정의되고, 상기 트랜지스터(40)의 길이(L)는 상기 소스 전극(44a)과 드레인 전극(44b)간의 거리로 정의되는데, 상기 트랜지스터(40)의 폭(W)이 크고, 상기 트랜지스터(40)의 길이(L)가 작을수록 상기 트랜지스터의 소스-드레인간을 흐르는 전류량이 증가한다.
이하 첨부된 도면을 참조하여 종래의 크로스-콤(cross-comb) 구조를 갖는 트랜지스터를 상세히 설명하면 다음과 같다.
도 5는 종래의 크로스-콤 구조의 트랜지스터를 나타낸 도면이다.
종래의 크로스-콤 구조의 트랜지스터(50)는, 도 5에 도시된 바와 같이, 기판(도시되지 않음)의 소정영역에 형성된 게이트 전극(56)과, 상기 게이트 전극(56)을 포함한 상기 기판의 전면에 형성된 게이트 절연막(도시되지 않음)과, 상기 게이트 전극(56)을 중첩하도록 상기 게이트 절연막상에 형성된 반도체층(52)과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 각 반도체층(52)상으로 연장되어 상기 반도체층(52)을 중첩하는 다수개의 소스 전극(51a)들과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 반도체층(52)으로 연장되어 상기 반도체층(52)을 중첩하는 다수개의 드레인 전극(51b)들을 포함한다. 이때, 상기 각 드레인 전극(51b)들과 상기 소스 전극(51a)들은 서로 평행하게 형성되며, 상기 드레인 전극(51b)들은 상기 소스 전극(51a)들 사이에 위치한다.
이와 같은 크로스-콤 구조를 갖는 트랜지스터(50)의 폭(W)은 상기 다수개의 소스 전극(51a)과 상기 다수개의 드레인 전극(51b)간의 마주보는 면의 길이로 정의되며, 상기 트랜지스터(50)의 길이(L)는 상기 다수개의 소스 전극(51a)과 상기 다수개의 드레인 전극(51b)간의 거리로 정의된다. 따라서, 동일한 면적에서 상기 크로스-콤 구조의 트랜지스터(80)는 일반적인 트랜지스터(40)보다 더 큰 폭(W)을 가 지며, 이에 의해 상기 크로스-콤 구조의 트랜지스터(50)는 일반적인 트랜지스터(40)보다 더 높은 전류량을 나타낸다.
그러나, 상기와 같은 크로스-콤 구조를 갖는 트랜지스터(50)에는 다음과 같은 문제점이 있었다.
도 6은 종래의 크로스-콤 구조의 트랜지스터의 폭 변화에 따른 출력특성을 나타낸 그래프이고, 도 7은 종래의 크로스-콤 구조의 트랜지스터의 폭 변화에 따른 문턱전압의 변화특성을 나타낸 그래프이다.
즉, 도 6에 도시된 바와 같이, 이상적으로 트랜지스터(50)의 드레인 전류(Id)는 드레인-소스 전압(Vds)이 증가함에 따라 선형적으로 증가하다가, 상기 드레인-소스 전압(Vds)이 어느 정도 커지게 되면 상기 드레인 전류(Id)는 일정한 값으로 포화된다. 그러나, 도 3에 도시된 바와 같이, 상기 트랜지스터(50)의 폭(W)이 일정값(일반적으로, 약 60um) 이상으로 커지게 되면, 상기 드레인 전류(Id)가 포화되지 않고 선형적으로 계속적으로 증가하게 된다. 다시말하면, 상기 트랜지스터(50)의 폭(W)이 증가할수록 상기 트랜지스터(50)의 열화가 가속화되며, 이로 인해 상기 트랜지스터(50)의 수명이 줄어드는 문제점이 발생한다.
또한, 도 7에 도시된 바와 같이, 상기 트랜지스터(50)의 폭(W)이 커질수록 문턱전압이 커지게 되며, 이에 의해 상기 트랜지스터(50)로부터의 출력의 크기가 감소하는 문제점이 발생한다. 여기서, 특성곡선 A는 상기 트랜지스터(50)의 게이트와 드레인에 전압을 인가했을때의 특성곡선이고, 나머지 특성곡선들은 상기 트랜지스터(50)의 게이트에만 전압을 인가하였을 때의 특성곡선들이다. 이를 살펴보면, 상기 트랜지스터(50)의 게이트에만 전압을 인가하였을 때보다 상기 트랜지스터(50)의 게이트와 드레인에 동시에 전압을 인가하였을 때가 더욱 심한 문턱전압을 변화를 나타낸다는 것을 알 수 있다. 따라서, 이와 같은 문턱전압의 변화는, 상술한 풀업부(21a) 및 풀다운(21b)부에 구성된 제 3 트랜지스터(Tr3)에서 특히 심하게 나타난다. 즉, 상기 제 3 트랜지스터(Tr3)는 게이트와 드레인에 게이트 하이전압이 동시에 인가되도록 다이오드형으로 이루어져 있기 때문이다.
결론적으로, 상기 트랜지스터(50)의 폭(W)을 증가시키면 소스-드레인간을 흐르는 전류량을 상승시킬 수 있지만, 이에 반하여, 상술한 바와 같은 문제점으로 인해 상기 트랜지스터(200)는 수명이 줄어들며, 오동작을 일으킬 수 있다. 특히, 상기와 같은 이유로 인해 상기 제 3 트랜지스터(Tr3)는 다른 트랜지스터보다 더 많은 문제점을 나타낸다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 반도체층을 적어도 2개로 미소분할하여, 상기 반도체층의 수에 상응하며 종래의 트랜지스터보다 좁은 폭을 가지는 다수개의 병렬 연결된 미소 트랜지스터를 형성함으로써, 열화 및 오동작이 방지된 액정표시장치용 트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 트랜지스터는, 액정표시장치의 쉬프트 레지스터에 구비된 액정표시장치용 트랜지스터에 있 어서, 제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 2 전극들; 상기 제 2 전극들간에 위치하도록 상기 제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 3 전극; 및 상기 제 2 전극들과 상기 제 3 전극들 사이에 서로 격리되도록 형성된 적어도 2개의 채널영역을 포함하여 구성되는 것을 그 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 박막트랜지스터의 제조방법은, 액정표시장치의 쉬프트 레지스터에 구비된 액정표시장치용 트랜지스터의 제조방법에 있어서, 기판의 소정영역에 제 1 전극을 형성하는 단계; 상기 제 1 전극을 포함한 상기 기판의 전면에 절연막을 형성하는 단계; 상기 제 1 전극의 상측의 상기 절연막상에 적어도 2개의 반도체층을 일방향으로 형성하는 단계; 일측이 서로 연결되며, 상기 각 반도체층을 중첩하는 다수개의 제 2 전극들을 형성하는 단계; 및 일측이 서로 연결되며, 상기 제 2 전극들 사이에 위치함과 동시에, 상기 각 반도체층을 중첩하는 다수개의 제 3 전극들을 형성하는 단계를 포함하여 이루어지는 것을 그 특징으로 한다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 액정표시장치용 트랜지스터를 상세히 설명하면 다음과 같다.
도 8은 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 구조를 나타낸 도면이고, 도 9는 도 8의 Ⅰ~Ⅰ의 선상에 따른 단면도이며, 도 10은 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 등가회로도이다.
본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터(80)는, 도 8 및 도 9에 도시된 바와 같이, 기판(85)의 소정영역에 형성된 게이트 전극(86)과, 상기 게이트 전극(86)을 포함한 상기 기판(85)의 전면에 형성된 게이트 절연막(84)과, 상기 게이트 전극(86)을 중첩하도록 상기 게이트 절연막(84)상에 일방향으로 배열된 적어도 2개의 반도체층(88a, 88b, 88c)과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 각 반도체층상으로 연장되어 서로 인접한 반도체층(88a, 88b, 88c)간의 양측 가장자리 및 일측 가장자리를 중첩하는 다수개의 소스 전극(81a)들과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 소스 전극(81a)들 사이에 위치하도록 상기 반도체층(88a, 88b, 88c)으로 연장되어 상기 반도체층(88a, 88b, 88c)의 중심부 및 타측 가장자리를 중첩하는 다수개의 드레인 전극(81b)들을 포함한다. 이때, 상기 소스 전극(81a)들과 상기 각 드레인 전극(81b)들은 서로 평행하게 형성된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터(80)는 다수개의 반도체층(88a, 88b, 88c)을 가지기 때문에, 서로 분리된 다수개의 서로 격리된 채널영역을 갖는다. 따라서, 도 10에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터(80)는 상기 반도체층(88a, 88b, 88c)의 수에 상응하는 다수개의 미소 트랜지스터(Tr1, Tr2, Tr3)가 병렬로 연결된 구조를 갖는다. 즉, 도 8에 도시된 반도체층(88a, 88b, 88c)을 위에서부터 차레로 제 1 반도체층(88a), 제 2 반도체층(88b) 및 제 3 반도체층(88c)이라고 정의하면, 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터(80)는 상기 제 1 반도체층(88a)과, 상기 제 1 반도체층(88a)의 양측 가장자리에 형성된 소스 전극(81a)과, 상기 소스 전극(81a) 사이에 위치하여 상기 제 1 반도체층(88a)의 중심부에 형성된 드레인 전극(81b)과, 상기 게이트 전극(86)으로 이루어진 제 1 미소 트랜지스터(Tr1)와; 상기 제 2 반도체층(88b)과, 상기 제 2 반도체층(88b)의 양측 가장자리에 형성된 소스 전극(81a)과, 상기 소스 전극(81a) 사이에 위치하며 상기 제 2 반도체층(88b)의 중심부에 형성된 드레인 전극(81b)과, 상기 게이트 전극(86)으로 이루어진 제 2 미소 트랜지스터(Tr2)와; 상기 제 3 반도체층(88c)과, 상기 제 3 반도체층(88c)의 일측 가장자리에 형성된 소스 전극(81a)과, 상기 제 3 반도체층(88c)의 타측 가장자리에 형성된 드레인 전극(81b)과, 상기 게이트 전극(86)으로 이루어진 제 3 미소 트랜지스터(Tr3)가 병렬로 연결된 구조를 갖는다.
결국, 본 발명의 제 2 실시예에 따른 트랜지스터(80)의 동작은 상기 병렬 연결된 상기 제 1, 제 2 및 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)의 분산된 동작으로 이루어지며, 이때, 상기 제 1, 제 2 및 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)의 각 폭(W1, W2, W3)은 종래의 트랜지스터(80)의 전체 폭(W)보다 작으므로, 상기 제 1, 제 2 및 제 3 미소 트랜지스터(Tr1, Tr2, Tr3) 각각의 열화 및 오동작의 발생 확률이 종래의 트랜지스터(80)에 비하여 낮아진다. 따라서, 상기 제 1, 제 2 및 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)로 이루어진 본 발명의 제 1 실시예에 따른 트랜지스터(80)는 종래와 거의 동일한 크기의 폭(W)을 가지고도, 상기와 같이 제 1, 제 2 및 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)에 의해 병렬로 분산 구동되므로, 상기와 같은 열화 및 오동작의 문제점을 발생시키지 않는다. 한편, 상기 반도체층(88a, 88b, 88c)간의 거리를 최대한 가깝게 함으로써, 상기 트랜지스터(80)의 전체 폭(W) 을 최대화할 수 있다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터(500)의 제조방법을 설명하면 다음과 같다.
도 11a 내지 도 11c는 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터의 제조방법을 나타낸 공정순서도이다.
먼저, 도 9 및 도 11a에 도시된 바와 같이, 기판(도 9의 85)의 전면에 금속을 증착하고, 이를 포토 및 식각공정을 통해 선택적으로 패터닝하여, 상기 기판(85)의 소정영역에 게이트 전극(86)을 형성한다.
이어서, 도 9 및 도 11b에 도시된 바와 같이, 상기 게이트 전극(86)을 포함한 상기 기판(85)의 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 절연물질을 포함하는 게이트 절연막(도 9의 84)을 증착한다. 이후, 상기 게이트 절연막(84)상에 비정질 실리콘(a-Si:H)과 같은 반도체 물질, 불순물이 첨가된 비정질 실리콘과 같은 불순물 반도체 물질을 차례로 증착하고, 이들을 포토 및 식각공정을 통해 패터닝하여, 상기 게이트 전극(86)을 중첩하도록 상기 게이트 절연막(84)상에 차례로 다수개의 반도체층(88a, 88b, 88c) 및 다수개의 오믹콘택층(도 9의 89)을 형성한다.
이어서, 도 9 및 도 11c에 도시된 바와 같이, 상기 다수개의 반도체층(88a, 88b, 88c) 및 다수개의 오믹콘택층(89)을 포함한 상기 기판(85)의 전면에 크롬 또는 몰리브덴과 같은 금속층을 증착하고, 이를 포토 및 식각공정을 통해 패터닝하여, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 각 반도체층 (88a, 88b, 88c)상으로 연장되어 서로 인접한 반도체층(88a, 88b, 88c)간의 양측 가장자리 및 일측 가장자리를 중첩하는 다수개의 소스 전극(81a)들을 형성함과 동시에, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 반도체층(88a, 88b, 88c)으로 연장되어 상기 반도체층(88a, 88b, 88c)의 중심부 및 타측 가장자리를 중첩하는 다수개의 드레인 전극(81b)을 형성한다. 이때, 상기 각 드레인 전극(81b)들과 상기 소스 전극(81a)들은 서로 평행하게 형성되며, 상기 각 상기 소스 전극(81a)들은 상기 각 드레인 전극(81b)들 사이에 위치한다. 한편, 상기 소스 전극(81a)들 및 드레인 전극(81b)들을 형성하는 과정에서 상기 소스 전극(81a)들과 상기 드레인 전극(81b)들 사이의 각 채널영역에 형성된 각 오믹콘택층(89)이 제거되어 상기 채널영역에 대응하는 각 반도체층(88a, 88b, 88c)의 각 일부가 노출됨에 따라, 제 1 내지 제 3 반도체층(88a, 88b, 88c)을 갖는 제 1 내지 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)의 채널영역이 형성된다. 따라서, 이와 같이 상기 지그재그 형태의 전체 채널영역이 다수개로 분리됨에 따라 본 발명의 제 1 실시예에 따른 액정표시장치용 트랜지스터(80)는 상기 제 1 내지 제 3 미소 트랜지스터(Tr1, Tr2, Tr3)가 병렬로 연결된 구조를 갖는다. 여기서, 도면에 도시하지 않았지만, 상기 제 1 내지 3 미소 트랜지스터(T1, T2, T3)를 포함한 상기 기판(85)의 전면에 유기 절연물질, 산화 실리콘, 및 질화 실리콘 중 어느 하나로 이루어진 보호층이 더 형성될 수 있다.
한편, 상기 제 1 및 제 2 미소 트랜지스터(Tr1, Tr2)는 각 반도체층(88a, 88b, 88c)이 두 개의 소스 전극(81a)과 하나의 드레인 전극(81b)을 중첩하도록 형 성되어 있는데, 상기 각 반도체층(88a, 88b, 88c)이 하나의 소스 전극(81a)과 하나의 드레인 전극(81b)을 중첩하도록 하여 상기 미소 트랜지스터(Tr1, Tr2, Tr3)의 수를 증가시킬 수도 있다. 이를 도면을 통해 좀 더 구체적으로 설명하면 다음과 같다.
도 12는 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터의 구조를 나타낸 도면이고, 도 13은 도 12의 Ⅱ~Ⅱ 선상에 따른 단면도이다.
본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터(120)는, 도 12 및 도 13에 도시된 바와 같이, 기판(125)의 소정영역에 형성된 게이트 전극(126)과, 상기 게이트 전극(126)을 포함한 상기 기판(125)의 전면에 형성된 게이트 절연막(124)과, 상기 게이트 전극(126)을 중첩하도록 상기 게이트 절연막(124)상에 일방향으로 배열된 적어도 2개의 반도체층(122a, 122b, 122c, 122d, 122e)과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 각 반도체층(122a, 122b, 122c, 122d, 122e)상으로 연장되어 상기 각 반도체층(122a, 122b, 122c, 122d, 122e)의 일측 가장자리를 중첩하는 다수개의 소스 전극(121a)들과, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 소스 전극(121a)들 사이에 위치하도록 상기 반도체층(122a, 122b, 122c, 122d, 122e)으로 연장되어 상기 각 반도체층(122a, 122b, 122c, 122d, 122e)의 타측 가장자리를 중첩하는 다수개의 드레인 전극(121b)들을 포함한다. 이때, 상기 각 소스 전극(121a)들과 드레인 전극(121b)들은 서로 평행하게 형성된다. 여기서, 도면에 도시하지 않았지만, 상기 제 1 내지 3 미소 트랜지스터(T1, T2, T3, T4, T5)를 포함한 상기 기판(85)의 전면에 유기 절 연물질, 산화 실리콘, 및 질화 실리콘 중 어느 하나로 이루어진 보호층이 더 형성될 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터(120)는, 도 13에 도시된 바와 같이, 게이트 전극(126)과, 상기 제 1 반도체층(122a)과, 상기 제 1 반도체층(122a)의 양측 가장자리에 각각 형성된 소스 전극(121a) 및 드레인 전극(121b)으로 이루어진 제 1 미소 트랜지스터(Tr1)와; 상기 게이트 전극(126)과, 상기 제 2 반도체층(122b)과, 상기 제 2 반도체층(122b)의 양측 가장자리에 각각 형성된 소스 전극(121a) 및 드레인 전극(121b)으로 이루어진 제 2 미소 트랜지스터(Tr2)와; 상기 게이트 전극(126)과, 상기 제 3 반도체층(122c)과, 상기 제 3 반도체층(122c)의 양측 가장자리에 형성된 소스 전극(121a) 및 드레인 전극(121b)으로 이루어진 제 3 미소 트랜지스터(Tr3)와; 상기 게이트 전극(126)과, 상기 제 4 반도체층(122d)과, 상기 제 4 반도체층(122d)의 양측 가장자리에 형성된 소스 전극(121a) 및 드레인 전극(121b)으로 이루어진 제 4 미소 트랜지스터(Tr4)와; 상기 게이트 전극(126)과, 상기 제 5 반도체층(122e)과, 상기 제 5 반도체층(122e)의 양측 가장자리에 형성된 소스 전극(121a) 및 드레인 전극(121b)으로 이루어진 제 5 미소 트랜지스터(Tr5)가 병렬로 연결된 구조를 갖는다. 따라서, 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터(120)의 전체 폭(W)은 상기 미소 트랜지스터(T1, T2, T3, T4, T5)의 각 폭(W1, W2, W3, W4, W5)의 합으로 정의된다. 한편, 상기 반도체층(122a, 122b, 122c, 122d, 122e)간의 거리를 최대한 가깝게 함으로써, 상기 트랜지스터(120)의 전체 폭(W)을 최대화할 수 있다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도 14a 내지 도 14c는 본 발명의 제 2 실시예에 따른 액정표시장치용 트랜지스터의 제조방법을 나타낸 공정순서도
먼저, 도 12 및 도 14a에 도시된 바와 같이, 기판(125)의 전면에 금속을 증착하고, 이를 포토 및 식각공정을 통해 선택적으로 패터닝하여, 상기 기판(도 12의 125)의 소정영역에 게이트 전극(126)을 형성한다.
이어서, 도 12 및 도 14b에 도시된 바와 같이, 상기 게이트 전극(126)을 포함한 상기 기판(125)의 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 절연물질을 포함하는 게이트 절연막(도 12의 124)을 증착한다. 이후, 상기 게이트 절연막(124)상에 비정질 실리콘(a-Si:H)과 같은 반도체 물질, 불순물이 첨가된 비정질 실리콘과 같은 불순물 반도체 물질을 차례로 증착하고, 이들을 포토 및 식각공정을 통해 패터닝하여, 상기 게이트 전극(126)을 중첩하도록 상기 게이트 절연막(124)상에 차례로 다수개의 반도체층(122a, 122b, 122c, 122d, 122e) 및 다수개의 오믹콘택층(도 12의 129)을 형성한다.
이어서, 도 12 및 도 14c에 도시된 바와 같이, 상기 다수개의 반도체층(122a, 122b, 122c, 122d, 122e) 및 다수개의 오믹콘택층(129)을 포함한 상기 기판(125)의 전면에 크롬 또는 몰리브덴과 같은 금속층을 증착하고, 이를 포토 및 식각공정을 통해 패터닝하여, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 각 반도체층(122a, 122b, 122c, 122d, 122e)상으로 연장되어 각 반도체층 (122a, 122b, 122c, 122d, 122e)의 일측 가장자리를 중첩하는 다수개의 소스 전극(121a)들을 형성함과 동시에, E자 형상을 이루도록 각 일측이 서로 연결되고, 각 타측이 상기 반도체층(122a, 122b, 122c, 122d, 122e)으로 연장되어 상기 각 반도체층(122a, 122b, 122c, 122d, 122e)의 각 타측 가장자리를 중첩하는 다수개의 드레인 전극(121b)을 형성한다. 이때, 상기 각 드레인 전극(121b)들과 상기 소스 전극(121a)들은 서로 평행하게 형성되며, 상기 각 상기 소스 전극(121a)들은 상기 각 드레인 전극(121b)들 사이에 위치한다. 한편, 상기 소스 전극(121a)들 및 드레인 전극(121b)들을 형성하는 과정에서 상기 소스 전극(121a)들과 상기 드레인 전극(121b)들 사이의 각 채널영역에 형성된 각 오믹콘택층(129)이 제거되어, 상기 채널영역에 대응하는 각 반도체층(122a, 122b, 122c, 122d, 122e)의 각 일부가 노출됨에 따라, 상기 제 1 내지 제 5 반도체층(122a, 122b, 122c, 122d, 122e)을 갖는 제 1 내지 제 5 미소 트랜지스터(Tr1, Tr2, Tr3, Tr4, Tr5)의 채널영역이 형성된다. 따라서, 이와 같이 상기 지그재그 형태의 전체 채널영역이 다수개로 분리됨에 따라 상기 트랜지스터(120)는 상기 제 1 내지 제 5 미소 트랜지스터(Tr1, Tr2, Tr3, Tr4, Tr5)가 병렬로 연결된 구조를 갖는다.
이와 같이 구성된 본 발명의 제 1 및 제 2 실시예에 따른 액정표시장치용 트랜지스터는 도 3에 도시된 종래의 제 3 트랜지스터(Tr)를 대체하여 풀업부(21a) 및 풀다운부(21b)에 구성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 본 발명에 따른 액정표시장치용 트랜지스터 및 이의 제조방법에는 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치용 트랜지스터는 다수개로 미소 분할된 반도체층을 가지고 있어서, 각 반도체층의 수에 상응하는 다수개의 미소 트랜지스터가 병렬로 연결된 구조를 갖는다. 따라서, 상기 트랜지스터의 동작은 병렬로 연결된 상기 다수개의 미소 트랜지스터의 동작으로 이루어지며, 이때, 상기 각 미소 트랜지스터는 종래의 트랜지스터의 폭보다 작은 폭을 가지므로, 상기 각 미소 트랜지스터의 열화 및 오동작이 방지된다. 결국, 상기 다수개의 미소 트랜지스터로 이루어진 트랜지스터의 열화 및 오동작을 방지할 수 있다.
Claims (9)
- 액정표시장치의 쉬프트 레지스터에 구비된 액정표시장치용 트랜지스터에 있어서,제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 2 전극들;상기 제 2 전극들간에 위치하도록 상기 제 1 전극상에 일방향으로 다수개 형성되며, 각 일측이 서로 연결된 제 3 전극; 및상기 제 2 전극들과 상기 제 3 전극들 사이에 서로 격리되도록 형성된 적어도 2개의 채널영역을 포함하여 구성되는 것을 특징으로 하는 액정표시장치용 트랜지스터.
- 제 1 항에 있어서,상기 제 2 및 제 3 전극들과 상기 제 1 전극 사이에 형성되는 적어도 2개의 반도체층을 더 포함하여 구성되는 것을 특징으로 하는 액정표시장치용 트랜지스터.
- 제 1 항에 있어서,상기 제 2 전극들은 서로 인접한 반도체층의 일측 가장자리를 중첩하며, 상기 제 3 전극들은 상기 각 반도체층의 중심부를 중첩하도록 형성되는 것을 특징으로 하는 액정표시장치용 트랜지스터.
- 제 1 항에 있어서,상기 제 2 전극들은 각 반도체층의 일측 가장자리를 중첩하며, 상기 제 3 전극들은 상기 각 반도체층의 타측 가장자리를 중첩하도록 형성되는 것을 특징으로 하는 액정표시장치용 트랜지스터.
- 제 2 항에 있어서,상기 반도체층은 비정질 실리콘으로 이루어지는 것을 특징으로 하는 액정표시장치용 트랜지스터.
- 액정표시장치의 쉬프트 레지스터에 구비된 액정표시장치용 트랜지스터의 제조방법에 있어서,기판의 소정영역에 제 1 전극을 형성하는 단계;상기 제 1 전극을 포함한 상기 기판의 전면에 절연막을 형성하는 단계;상기 제 1 전극의 상측의 상기 절연막상에 적어도 2개의 반도체층을 일방향으로 형성하는 단계;일측이 서로 연결되며, 상기 각 반도체층을 중첩하는 다수개의 제 2 전극들을 형성하는 단계; 및일측이 서로 연결되며, 상기 제 2 전극들 사이에 위치함과 동시에, 상기 각 반도체층을 중첩하는 다수개의 제 3 전극들을 형성하는 단계를 포함하여 이루어지 는 것을 특징으로 하는 액정표시장치용 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 2 전극들은 서로 인접한 반도체층의 일측 가장자리를 중첩하며, 상기 제 3 전극들은 상기 각 반도체층의 중심부를 중첩하도록 형성되는 것을 특징으로 하는 액정표시장치용 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 2 전극들은 각 반도체층의 일측 가장자리를 중첩하며, 상기 제 3 전극들은 상기 각 반도체층의 타측 가장자리를 중첩하도록 형성되는 것을 특징으로 하는 액정표시장치용 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 반도체층은 비정질 실리콘으로 이루어지는 것을 특징으로 하는 액정표시장치용 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040077889A KR101127824B1 (ko) | 2004-09-30 | 2004-09-30 | 액정표시장치용 트랜지스터 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040077889A KR101127824B1 (ko) | 2004-09-30 | 2004-09-30 | 액정표시장치용 트랜지스터 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060028959A true KR20060028959A (ko) | 2006-04-04 |
| KR101127824B1 KR101127824B1 (ko) | 2012-03-20 |
Family
ID=37139479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040077889A KR101127824B1 (ko) | 2004-09-30 | 2004-09-30 | 액정표시장치용 트랜지스터 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101127824B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140019042A (ko) * | 2012-06-29 | 2014-02-14 | 삼성디스플레이 주식회사 | 구동회로, 그를 구비하는 평판표시장치 및 구동회로의 리페어 방법 |
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| CN108281104A (zh) * | 2018-01-02 | 2018-07-13 | 上海中航光电子有限公司 | 显示面板和显示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003332578A (ja) * | 2002-05-09 | 2003-11-21 | Sharp Corp | 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置 |
-
2004
- 2004-09-30 KR KR1020040077889A patent/KR101127824B1/ko active IP Right Grant
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|---|---|---|---|---|
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| KR20160073230A (ko) * | 2014-12-16 | 2016-06-24 | 엘지디스플레이 주식회사 | 게이트 구동부 및 이를 포함하는 평판표시장치 |
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| Publication number | Publication date |
|---|---|
| KR101127824B1 (ko) | 2012-03-20 |
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