KR20160026340A - 디스플레이 장치와 이의 제조방법 - Google Patents

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Abstract

디스플레이 장치와 이의 제조방법이 제공된다. 본 발명의 일 실시예에서, 디스플레이 장치는 제 1실장영역에 위치한 제 1구동칩으로부터 출력신호를 받는 서브픽셀들로 구성된 제 1구동블럭 및 제 2실장영역에 위치한 제 2구동칩으로부터 출력신호를 받는 서브픽셀들로 구성된 제 2구동블럭과, 제 1실장영역에서부터 제 2실장영역으로 연장되는 등-전위형성배선을 포함한다. 제 1실장영역 및 제 2실장영역 각각에는 구동칩(D-IC)과 연결되는 복수의 입력패드 및 복수의 출력패드가 위치한다. 또한 제 1실장영역 및 제 2실장영역 각각에는 복수의 출력패드들로부터 Trimming 영역만큼 제거되어 의해 전기적으로 절연되어있는 쇼팅바(shorting bar)가 위치한다. 제 1실장영역측으로 연장된 등-전위형성배선의 끝단부위는 상기 제 1실장영역의 Trimming 영역만큼 제거되어 제 1실장영역에 위치한 쇼팅바(shorting bar)와 절연되어 있다. 등-전위형성배선의 제 2실장영역측 끝단 부위 또한 제 2실장영역의 Trimming 영역만큼 제거되어 제 2실장영역에 위치한 쇼팅바(shorting bar)와 절연되어 있다.

Description

디스플레이 장치와 이의 제조방법 {DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 특히 디스플레이 장치의 제조과정에서 발생하는 정전기 또는 검사과정에서 인가되는 전류에 의해 발생되는 문제점들을 방지하기 위한 디자인이 적용된 디스플레이 장치와 이의 제조 방법에 관한 것이다.
여러 가지 전기 장치들은 액정 디스플레이 장치(Liquid Crystal Display Device), 플라즈마 디스플레이 장치(Plasma Display Panel Device), 전계 방출 디스플레이 장치(Field Emission Display Device), 전기 영동 디스플레이 장치(Electrophoretic Display Device) 및 유기발광 다이오드 디스플레이 장치(Organic Light Emitting Diode Display Device)등과 같은 평판 디스플레이 장치(Flat Panel Display Device)를 이용하여 여러 정보들을 사용자에게 제공한다.
디스플레이 장치는 외부로부터 입력된 영상 신호를 데이터 전압으로 변환하고, 데이터 전압에 따라 복수의 픽셀에 영상 신호에 따른 화상을 표시하게 된다. 이러한 디스플레이 장치들은, TFT(thin film transistor) 및 배선, 그리고 디스플레이 장치의 구동을 위한 구동칩(Drive Integrated Circuit: D-IC)들과 접속되는 패드(Pad)들로 이루어진 회로가 형성된 기판을 포함한다. 이러한 기판을 어레이 기판 (Array Substrate) 또는 백플레인 (Backplane)이라고 부른다.
디스플레이 장치의 어레이 기판의 제조과정에서 수행되는 여러 공정과정들을 대전(charge)을 발생시킬 수 있다. 예를 들어 어레이 기판의 제조 공정 중에 High-Pressure Micro Jet(HPMJ) 또는 그밖에 여러 공정의 수행과정에서 마찰대전에 의한 전하(charge)가 발생할 수 있다. 또한 건식 식각 혹은 그 외에 여러 공정과정들을 수행 시 다양한 경로를 통해 정전기가 기판으로 유입될 수 있다. 이렇게 공정 중에 유입되는 정전기 및 공정에 의해 발생하는 전하(charge)는 표시기판의 여러 유-무기막에 트랩되어 결국, 어레이 기판에 형성되는 트랜지스터들의 전기적 특성에 영향을 끼쳐 디스플레이 장치의 표시 불량 등을 초래한다. 특히 표시영역이 각각 개별적인 구동칩(D-IC) 또는 구동칩들의 조합으로부터의 신호로써 구동되는 복수 개수의 구동블럭들로 나뉘어진 디스플레이 장치에서는 각 구동블럭마다 기판의 유-무기막에 트랩되는 전하에 차이가 있을 수 있기 때문에 가로띠 얼룩과 같은 여러 가지 표시불량을 발생 시킬 수 있다.
이러한 불량을 개선하기 위해 여러 가지 추가 공정을 수행 될 수 있다. 예를 들어 실리콘 반도체(Silicon semiconductor)를 액티브(Active)로 사용하는 트랜지스터로 구성된 디스플레이 장치의 경우, 소자특성 개선을 위해 Hole을 도핑하는 추가 공정이나 플라스마 처리 공정을 수행하기도 한다. 하지만 최근 사용되는 디스플레이에서 각광받는 산화물 반도체(Oxide semiconductor) 트랜지스터를 사용하는 어레이 기판의 경우, 소자특성을 안정화하기 위한 추가 공정에 제한이 있다. 예를 들어 산화물 반도체에 소자특성 개선을 위한 도핑을 할 경우 문턱전압의 negative shift를 초래할 수 있다. 또한 높은 온도를 필요로 하는 소자특성 안정화 공정은 산화물 반도체에서 oxygen vacancy를 초래할 수 있다. 그렇기 때문에 기판에 구동칩(D-IC)들이 직접 본딩되어 복수의 구동블럭으로 이루어진 디스플레이 장치에 있어서 이의 제조과정에서 발생 하거나 유입되는 전하에 의한 구동블럭간 휘도차에 따른 불량이 발생하는 것을 최소화 할 수 있는 구조의 개발이 필요하다.
본 발명은 디스플레이 장치의 제조공정 및 검사과정에서 디스플레이 장치로 유입되는 전류에 의해 발생하는 디스플레이 장치의 불량을 해결하기 위한 새로운 구조를 적용한 디스플레이 장치 및 디스플레이 장치의 제조방법을 제공하는 것이다.
본 발명의 디스플레이 장치는 액정 혹은 유기발광소자로 구성되어 화면을 표시하기 위한 서브픽셀들이 있는 표시영역과 서브픽셀들을 구동하기 위한 복수의 구동칩(D-IC)이 개별적으로 실장되는 비표시 영역을 가진다. 디스플레이 장치는 최소한 하나 이상의 서로 다른 구동칩(D-IC)으로부터 출력되는 신호로써 신호를 인가받는 복수의 구동블럭들을 가진다. 즉, 각각 서로 다른 구동블럭에 속한 서브픽셀들은 서로 다른 구동칩과 연결되어 신호를 받는다.
디스플레이 장치를 제조하는 과정에서, 등-전위형성배선을 사용하여 구동블럭들을 서로 전기적으로 연결하여 구동블럭들 간에 등-전위를 형성한다. 이에 따라, 디스플레이 장치를 제조하는 동안 발생하는 정전기 및 전하(charge)로 인해서 서로 다른 구동영역에 포함된 서브픽셀들 및 트랜지스터들간 전기적 특성의 차이가 발생하는 것을 줄일 수 있다. 이후에 구동블럭들간 등-전위를 형성하였던 등-전위형성라인의 일부를 제거하여 각 구동블럭을 개별적으로 구동하는 디스플레이 장치로 구성한다. 예를들어 디스플레이 장치를 제조 또는 테스트하는 과정에서 각 구동블럭 또는 각 구동블럭에 포함된 서브픽셀들로 상이한 신호의 인가가 필요한 제조과정 혹은 테스트를 수행하기 전에 구동블럭들 간에 유지되었던 등-전위를 없애 각 구동블럭을 개별적으로 구동하는 디스플레이 장치로 구성할 수 있다.
본 발명의 일 실시예에서, 디스플레이 장치는 제 1실장영역에 위치한 제 1구동칩으로부터 출력신호를 받는 서브픽셀들로 구성된 제 1구동블럭 및 제 2실장영역에 위치한 제 2구동칩으로부터 출력신호를 받는 서브픽셀들로 구성된 제 2구동블럭과, 제 1실장영역에서부터 제 2실장영역으로 연장되는 등-전위형성배선을 포함한다. 제 1실장영역 및 제 2실장영역 각각에는 구동칩(D-IC)과 연결되는 복수의 입력패드 및 복수의 출력패드가 위치한다. 또한 제 1실장영역 및 제 2실장영역 각각에는 복수의 출력패드들로부터 Trimming 영역만큼 제거되어 의해 전기적으로 절연되어있는 쇼팅바(shorting bar)가 위치한다. 제 1실장영역측으로 연장된 등-전위형성배선의 끝단부위는 상기 제 1실장영역의 Trimming 영역만큼 제거되어 제 1실장영역에 위치한 쇼팅바(shorting bar)와 절연되어 있다. 등-전위형성배선의 제 2실장영역측 끝단 부위 또한 제 2실장영역의 Trimming 영역만큼 제거되어 제 2실장영역에 위치한 쇼팅바(shorting bar)와 절연되어 있다.
제 1실장영역 및 제 2실장영역 사이에 연장된 등-전위형성배선은 제 1실장영역의 패드들 중 최소 하나 이상의 패드 및 제 2실장영역의 패드들 중 최소 하나 이상의 패드와 접할 수 있다. 또한 제 1실장영역 및 제 2실장영역에서 등-전위형성배선과 접하게 되는 패드는 해당 실장영역의 쇼팅바(shorting bar) 방향으로 연장되는 연장부를 가질 수 있다.
등-전위형성배선의 양 끝단 부위와 접하게 되는 패드는, 각 실장영역에 실장되는 구동칩(D-IC)으로 외부입력신호를 입력하는 입력패드와 구동칩(D-IC)으로부터 신호가 출력되는 출력패드를 제외한 더미패드일 수 있다. 등-전위형성배선의 양 끝단 부위와 접하게 되는 패드는 각 실장영역에 실장되는 구동칩(D-IC)으로 외부신호를 입력하는 입력패드 혹은 구동칩(D-IC)으로부터 신호가 출력되는 출력패드일 수 있다. 또한, 등-전위형성배선의 양 끝단 부위와 접하게 되는 패드는 각 구동블럭들 간 공통전압을 인가하는 공통전극패드일 수 있다.
등-전위형성배선은 플로팅 상태일 수 있다. 등-전위형성배선은 제 1구동칩(D-IC)과 상기 제 2구동칩(D-IC)으로 외부입력신호를 인가하는 배선일 수 있다. 또한 등-전위형성배선은 제 1구동칩(D-IC)과 제 2구동칩(D-IC)간에 공통전압을 인가하는 배선일 수 있다.
본 발명의 일 실시예에서, 디스플레이 장치는 디스플레이 장치의 일측 또는 서로 대응되는 양측 비표시 영역에 위치한 복수의 실장영역들과 각 실장영역들로 연장되는 등-전위형성배선을 포함한다. 각 실장영역에는 구동칩(D-IC)과 연결된 입력패드와 출력패드 및 쇼팅바(shorting bar)이 위치하고 있으며 등-전위형성배선은 각 실장영역의 쇼팅바(shorting bar)와 접해있다.
각 실장영역에 위치한 쇼팅바(shorting bar)은 해당 실장영역에 위치한 출력패드와 전기적으로 절연되어있을 수 있다. 각 실장영역에 위치한 쇼팅바(shorting bar)의 일부는 Trimming 라인에 따라 해당 실장영역에 위치한 출력패드와 전기적으로 절연될 수 있다.
등-전위형성배선은 각 실장영역에 위치한 출력패드 이외에 다른 패드들 중 최소 하나와 접할 수 있다. 각 실장영역에서 도전라인과 접하는 패드는 해당 실장영역에 실장되는 구동칩(D-IC)으로 외부입력신호를 입력하는 입력패드, 플로팅 상태의 더미패드 그리고 공통전압을 전달하는 공통전극패드 중 하나일 수 있다.
등-전위형성배선의 일부는 디스플레이 장치의 비표시 영역에서 실장영역들 보다 디스플레이 장치의 외측에 위치할 수 있다. 등-전위형성배선은 각 실장영역들에 위치한 입력패드로 외부입력신호를 인가하는 배선일 수 있다.
본 발명의 일 실시예에서, 디스플레이 장치는 각각 개별적인 실장영역에 위치한 복수의 입력패드 및 출력패드와 연결되어 실장되는 구동칩(D-IC)들을 다수 포함한다. 각 실장영역에 위치한 입력 패드들과 출력 패드들 사이에는 쇼팅바(shorting bar)가 위치한다. 쇼팅바(shorting bar)은 Trimming 라인을 따라 절단되어 해당 실장영역의 출력패드들과 전기적으로 절연되어 있다. 디스플레이 장치는 최소한 두 실장영역들에 각각 위치한 쇼팅바(shorting bar)를 향해 연장되는 끝단을 가진 등-전위형성배선을 포함하고 있으며, 등-전위형성배선은 각 실장영역에서 출력패드들과 쇼팅바(shorting bar)을 절연시키는 Trimming 라인의 폭 만큼 끊어져있는 부위를 가지고 있다. 각 실장영역 내에서 Trimming 라인은 일직선 형태일 수 있다.
본 발명은 복수의 구동블럭으로 나뉘어 구동되는 디스플레이 장치의 제조방법과도 연관된다. 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법은, 기판상에 구동칩(D-IC)을 실장하기 위한 복수의 입력패드 및 복수의 출력패드를 가진 다수의 실장영역들을 형성하는 단계를 포함한다. 각 실장영영들의 입력패드들과 출력패드들 사이에는 해당 실장영역의 출력패드들과 접하도록 쇼팅바(shorting bar)을 형성된다. 이렇게 형성된 다수의 실장영영들 중 최소 두 실장영역의 형성된 쇼팅바(shorting bar)들과 접하도록 등-전위형성배선을 형성하여 최소한 두 구동블럭간에 등-전위를 형성한다. 위에서 설명한 패드, 쇼팅바(shorting bar) 그리고 등-전위형성배선은 기판상 동일 층에 동일한 물질로 형성될 수 있다. 디스플레이 장치의 제조방법은, 쇼팅바(shorting bar)와 상기 출력패드들 간을 연결하는 쇼팅라인(shorting line)과 상기 쇼팅바(shorting bar)와 등-전위형성배선을 연결하는 쇼팅라인(shorting line)을 절단하는 단계를 포함한다. 이는 각 실장영역에 Laser를 조사하여 해당 실장영역의 쇼팅바(shorting bar) 및 등-전위형성배선을 동시에 절단하여 구동블럭 간 형성되었던 등-전위를 상태를 유지하지 않도록 하여 이루어 질 수 있다.
등-전위형성배선을 절단하기 전까지 각 실장영역 내의 쇼팅바(shorting bar)과 전기적으로 연결된 출력패드들과 최소한 두 실장영역의 쇼팅바(shorting bar)들을 전기적으로 연결하는 등-전위형성배선을 통해 최소한 두 구동블럭간에 등-전위가 형성된 상태에서 여러가지 디스플레이 제조공정 또는 디스플레이의 테스트를 수행할 수 있기 때문에 디스플레이 제조공정 중 발생할 수 있는 구동블럭간의 charging 차이를 줄여 디스플레이 장치의 박막트랜지스터들이 보다 균일한 소자특성을 가지도록 할 수 있다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따라 디스플레이 장치의 구동블럭들 간에 등-전위가 형성된 상태의 구조를 개략적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성하기 위해 비표시 영역 일 측에 서로 인접한 두 실장영역의 구조와 등-전위의 설계를 나타내는 도면이다.
도 4a는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성하기 위해 비표시 영역 일 측에 서로 인접한 두 실장영역의 구조와 등-전위의 설계를 나타내는 도면이다.
도 4b는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성되었던 두 실장영역의 구조에서 등-전위가 없어지게 되는 구조를 나타내는 도면이다.
도 5a는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성하기 위해 비표시 영역 일 측에 서로 인접한 두 실장영역의 구조와 등-전위의 설계를 나타내는 도면이다.
도 5b는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성되었던 두 실장영역의 구조에서 등-전위가 없어지게 되는 구조를 나타내는 도면이다.
도 6a는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성하기 위해 비표시 영역 일 측에 서로 인접한 두 실장영역의 구조와 등-전위의 설계를 나타내는 도면이다.
도 6b는 본 발명의 일 실시예에 따라 구동블럭들 간에 등-전위를 형성되었던 두 실장영역의 구조에서 등-전위가 없어지게 되는 구조를 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 발명의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(100)를 개략적으로 나타낸 도면이다. 디스플레이 장치(100)은 액정소자를 포함하는 액정디스플레이 장치로 구성되거나 유기발광소자를 포함하는 유기발광디스플레이 장치로 구성된다. 이 밖에, 기판(102)은 액정디스플레이 장치나 유기발광디스플레이 장치뿐만 아니라 전기영동디스플레이 장치 등으로 구성될 수도 있다.
디스플레이 장치(100)가 액정디스플레이 장치로 구성된 경우, 이는 TN(Twisted Nematic) 구조, VA(Vertical Alignment) 구조, IPS(In Plane Switching) 구조, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 구조로 구현될 수 있다. 디스플레이 장치(100)가 유기발광디스플레이 장치로 구성된 경우, 이는 전면발광(Top-Emission) 구조, 배면발광(Bottom-Emission) 구조 또는 양면발광(Dual-Emission) 구조로 구현될 수 있다.
디스플레이 장치(100)의 기판(102)은 영상을 표시하는 표시 영역(Active Area, AA) 및 비표시 영역(IA)으로 구분된다. 표시영역(AA)에는 영상을 표시하기 위해 광을 제어하는 복수의 서브 픽셀들(SP)이 형성된다. 각 서브 픽셀(SP)에는 게이트라인(GL)과 데이터라인(DL)에 연결된 트랜지스터와 트랜지스터를 통해 공급된 데이터신호(DATA)를 데이터전압으로 저장하는 커패시터와 커패시터에 저장된 데이터전압에 대응하여 동작하는 픽셀회로(Pixel Circuit)가 포함된다. 각 서브 픽셀들의 픽셀회로(Pixel Circuit)는 디스플레이 장치의 타입, 구조 및 구동모드에 따라 커패시터(Cst)와 제어장치를 이용해서 여러 형태로 구성될 수 있다.
디스플레이 장치(100)에는 게이트 구동부와 데이터 구동부를 포함하며, 게이트 구동부로부터 공급된 게이트 신호와 데이터 구동부로부터 공급된 데이터 신호에 대응하여 복수의 서브 픽셀들(SP)을 구동하여 영상을 표시한다. 게이트 구동부 및 데이터 구동부는 기판(102)의 일 측 또는 서로 대응되는 양측 외곽 비표시 영역(NA)에 IC(Integrated Circuit) 형태로 구비된다. 게이트 구동부와 데이터 구동부는 각각 복수개의 구동칩(D-IC: Drive Integrated Circuit)으로 구성될 수 있다.
도 1에 도시된 실시예에서, 게이트 구동부는 기판(102)의 양측 외각 비표시 영역(IA)에 위치한 복수의 실장영역(COG Area)들에 직접 본딩되어 COG(Chip-On-Glass)방식으로 실장되어 있는 게이트 드라이브 IC(104)들로 구성된 반면 데이터 구동부는 기판(102)에 직접 본딩되어 실장되지있지 않고, 기판(102)의 일 측에 연결된 연성회로기판(106) 상에 데이터 드라이브 IC(108)들이 Chip-On-Film (COF)형태로 구비되어 있다. 여기서 연성회로기판(106)의 일 측은 기판(102)과 연결되고 타 측은 타이밍 제어부 및 전원 공급부 등 이 위치한 별도의 인쇄회로기판(110)과 연결되어 기판(102)과 인쇄회로기판(110)을 전기적으로 연결하여 이들 간에 신호를 전달하는 역할을 한다. 즉, 연성회로기판(106)은 인쇄회로기판(110) 상에 형성된 타이밍 제어부와 전원 공급부로부터 출력된 각종 신호 및 전원 등을 게이트 구동부 및 데이터 구동부로 전달한다. 영상 처리부는 인쇄회로기판(110) 혹은 인쇄회로기판(110)과 연결되는 또 다른 회로기판 (또는 시스템보드)에 IC(Integrated Circuit) 형태로 실장될 수 있으나 이에 대한 도시는 생략한다.
상기 게이트 드라이브 IC(104)를 기판(102)에 본딩하여 실장하는 것에 있어서, 기판(102)의 일측 비표시 영역 혹은 양측 비표시 영역(IA)에는 게이트 드라이브 IC(104)을 실장하기 위한 복수의 실장영역(COG Area)들이 있다. 각각의 실장영역(COG Area)에는 외부신호를 게이트 드라이브 IC(104)로 입력하기 위한 복수의 입력패드들과 게이트 드라이브 IC(104)으로부터의 신호를 출력하기 위한 출력패드가 위치한다. 상기 입력패드들과 출력패드들은 게이트 드라이브 IC(104)의 범프(Bump)와 전기적으로 연결되어 외부신호를 게이트 드라이브 IC(104)으로 입력하고 게이트 드라이브 IC(104)로부터의 신호를 출력한다. 이때, 입력패드/출력패드가 형성된 실장영역과 게이트 드라이브 IC(104) 사이에는 이방성 도전 필름(Anisotropic Conductive Film, ACF), 열경화 비도전 페이스트(Non-Conductive Paste, NCP) 등과 같은 접착제가 배치되어 상기 실장영역(COG Area)에 게이트 드라이브 IC(104)이 접착되어 전기적으로 연결된다.
비록 본 명세서에서 게이트 드라이브 IC(104)를 COG방식으로 본딩하여 실장하는 것으로 설명하였지만 기판(102)은 유리기판으로 한정되지 않는다. 본 발명의 실시예들에서 디스플레이 장치(100)의 기판(102)은 유리기판(glass substrate)뿐만 아니라 PI(polyimide), PC(polycarbonate), PNB(polynorborneen), PET(polyethyleneterephthalate), PEN(polyethylenapthanate), PES(polyethersulfone) 등 여러 가지 플라스틱 기판을 사용하여 구성될 수도 있으며, 이러한 플라스틱 기판의 비표시 영역에 디스플레이 장치(100)의 구동부(e.g., 게이트 드라이브 IC, 데이터 드라이브 IC)들이 직접 본딩되어 실장 할 수 있다.
앞서 도 1을 참조하여 설명한 디스플레이 장치(100)의 구성은 본 발명에 대한 이해를 돕기 위한 것일 뿐 본 발명에 따른 디스플레이 장치(100)의 구성, 배치 및 구동에 사용되는 각종 신호 와 전원 등은 이에 한정되지 않는다. 예를 들어, 게이트 구동부뿐만 아니라 데이터 구동부도 기판(102)의 일 측 혹은 양 측 비표시 영역에 직접 본딩되어 COG방식으로 실장 될 수 있다. 이 경우 각 데이터 드라이브 IC(108)들이 실장되는 실장영역(COG Area)들 각각에 위치한 출력패드들은 링크배선를 통해 데이터 배선(DL)과 연결되어 데이터 신호를 표시 영역(AA)의 서브 픽셀(SP)들로 공급할 수 있다.
또한 디스플레이 장치(100)에는 비표시 영역(IA)에 본딩되는 방식으로 실장되는 구동부 이외에 추가로 비표시 영역(IA)에 직접 형성되어 구비되는 구동부를 포함할 수 있다. 예들 들어, 디스플레이 장치(100)의 데이터 구동부가 기판(102)의 비표시 영역(IA)에 COG 형태로 직접 본딩되어 실장 될 경우 게이트 구동부는 GIP(Gate-In-Panel)와 같은 방식으로 기판(102)의 비표시 영역(IA)에 구비될 수 있다.
본 발명의 디스플레이 장치(100)의 표시영역(AA)은 최소한 두 개 이상의 구동블럭들을 포함한다. 여기서 구동블럭이란 하나의 구동칩(e.g., 게이트 드라이브 IC, 데이터 드라이브 IC) 또는 한 그룹을 이루는 구동칩들의 조합(e.g., 한 쌍의 게이트 드라이브 IC, 한 쌍의 데이터 드라이브 IC)에서부터 표시영역(AA)의 서브픽셀(SP)들로 신호를 출력하기 위한 배선(e.g., GL, DL)들에 의해 정의 된다. 즉 표시영역(AA)에는 각각 서로 다른 구동칩(D-IC) 또는 서로 다른 구동칩(D-IC)들의 조합에서부터 인가되는 신호를 전달하는 배선들과, 이 배선들과 연결되어 구동되는 서브픽셀(SP)들로 이루어진 구동블럭(COG Block)이 최소한 두 개 이상 있다.
예를 들어, 하나의 구동블럭(COG Block)은 하나의 실장영역(COG Area)에 실장되는 게이트 드라이브 IC(104)에서부터 출력되는 게이트 신호를 표시영역(AA)의 서브픽셀(SP)들로 전달하는 전도성 패스를(conductive path)일 수 있다. 더 상세히 설명하면, 게이트 드라이브 IC(104)들 중 하나는 비 표시 영역(IA)의 일 측에 나열된 실장영역(COG Area)들 중 하나에 실장되어 해당 실장영역(COG Area)에 포함된 출력패드들로 게이트 신호를 인가하고, 각각의 출력패드들은 링크배선을 통해 표시영역(AA)의 게이트 배선(GL)들로 인가되어 하나의 구동블럭(COG Block)을 이룬다. 게이트 드라이브 IC(104) 뿐만 아니라 데이터 드라이브 IC(108)가 기판(102)의 실장영역(COG Area)에 COG형태로 실장되는 경우에서도 앞서 설명한 바와 마찬가지로 각 데이터 드라이브 IC(108)가 실장되는 실장영역(COG Area)의 출력패드들과 링크배선들 그리고 데이터 배선(DL)들에 의해 구동블럭(COG Block)이 정의 된다. 또한 1에 도시된 디스플레이 장치(100)와 같이 양 측 비표시영역(IA)에 실장영역(COG Area)들이 위치하는 구조에서, 서로 마주하는 두 실장영역(COG Area)에서부터 연장되는 배선들이 전기적으로 연결되어 하나의 구동블럭(COG Block)으로 구현될 수 있다.
앞서 설명하였듯이 디스플레이 장치(100)를 제조하는 과정에서 수행되는 여러가지 공정과정에서 발생되거나 유입되는 전하(charge)는 디스플레이 장치(100)의 여러 유-무기막에 트랩될 수 있다. 공정 중에 발생되거나 유입되는 전하(charge)들은 각 구동블럭(COG Block)들 간에 loading effect의 차이를 만든다. 본 발명의 발명자들은 트랜지스터의 특성개선을 위한 프라스마 처리 과정 및 건식 식각(Dry Etch)과정 혹은 그 외의 공정과정을 수행 시, 구동블럭(COG Block)들 간에 loading effect차이는 플라스마 상태밀도 불균일로 이어지게 될 뿐만 아니라 결국 각 구동블럭(COG Block)들 사이에 위치한 트랜지스터들의 문턱전압이 네거티브 쉬프트(negative shift)됨에 따른 여러 가지 디스플레이 문제를 일으킨다는 것을 인식하였다. 하지만 본 발명의 디스플레이 장치(100)는 그 제조과정 중에 표시영역(AA)의 구동블럭(COG Block)들 간 등-전위를 형성할 수 있는 구조를 가지고 있기 때문에 디스플레이 장치(100)의 제조과정에서 각 구동블럭(COG Block)간에 loading effect의 편차를 줄여 최종 디스플레이 장치(100)의 픽셀회로(pixel circuit)들을 구성하는 트랜지스터들 간에 전기적 특성 차이를 최소화 한다.
도 2는 본 발명의 일부 실시예에 따른 복수의 구동블럭(COG Block)으로 구성된 표시영역을 가진 디스플레이 장치(100)에서 구동블럭(COG Block)들 간에 등-전위가 형성되어있는 것을 도시한 개념도이다. 도 2에 도시된 바와 같이 표시영역(AA)에는 n개의 구동블럭(COG Block)을 가지고 있다. 도시된 바와 같이, 각 구동블럭(COG Block_1, COG Block_2…COG Block_n)들은 디스플레이 장치(100)의 비표시 영역(IA) 양 측에 나열된 실장영역(COG Area)들에서부터 연장되어 있는 링크배선(112)들 및 상기 링크배선(112)에 연결되어 표시영역(AA)으로 연장된 게이트 배선(GL)들을 포함한다. 각 게이트 배선(GL)은 표시영역(AA)의 서브픽셀(SP)들을 구동하기 위한 트랜지스터의 On/Off를 콘트롤하는 게이트 신호를 인가하도록 구성된다. 즉 각 구동블럭(COG Block_1, COG Block_2…COG Block_n)에 포함된 서브픽셀(SP)들은 하나의 게이트 드라이브 IC(104)에서부터 출력되는 게이트 신호에 의해 구동된다.
도 2에서는 각 구동블럭(COG Block)이 양 측 비표시 영역에 위치한 서로 대응되는 실장영역(COG Block)들에 실장되는 한 쌍의 게이트 드라이브 IC(104)들에서부터 게이트 신호를 인가받는 게이트 배선(GL)들을 포함한다. 하지만 본 발명의 다른 실시예들에서 각 구동블럭(COG Block)은 기판(102)의 일 측에 위치한 비표시 영역(IA)에 나열된 실장영역(COG Area)들 중 하나에서부터 게이트 신호를 받는 구조일 수도 있다.
구동블럭(COG Block) 각각의 게이트 배선(GL)들에 연결되는 서브픽셀(SP)들은 다른 구동블럭(COG Block)의 서브픽셀(SP)들과는 상이한 게이트 드라이브 IC(104) 또는 상이한 그룹의 게이트 드라이브 IC(104)들에서부터 게이트 신호를 인가 받도록 구성된다. 하지만 디스플레이 장치(100)에는 각 구동블럭(COG Block_1, COG Block_2…COG Block_n)들을 전기적으로 연결하는 등-전위형성배선(EQ_L)이 구비되어 구동블럭(COG Block)들간에 임시적으로 등-전위가 형성된다. 즉 각각 개별적인 게이트 드라이브 IC(104) 또는 개별적인 그룹의 게이트 드라이브 IC(104)들에 의해 구동되는 구동블럭(COG Block)들로 나뉘어져 있는 구조에서, 구동블럭(COG Block)들간의 전기적 연결을 통해 구동블럭(COG Block)들 간에 등-전위를 형성 함으로써 공정과정 중 발생되는 전하에 의한 구동블럭(COG Block)간 loading effect차를 줄여 디스플레이 장치(100)의 부위별로 트랜지스터들의 소자특성이 달라지는 것을 최소화 한다.
디스플레이 장치(100)의 제조과정 중 ART 검사 혹은 점등 검사와 같이 각 구동블럭(COG Block) 또는 각 구동블럭(COG Block)의 게이트 배선(GL)마다 다른 신호를 인가가 필요한 검사를 수행하기 이전에 구동블럭(COG Block)간을 형성되었던 등-전위를 제거한 후, 검사과정이나 나머지 제조 공정과정을 수행한다.
각 실장영역 내의 출력패드들로부터 연장되는 링크배선(112)들 및 게이트 배선(GL)들을 임시적으로 쇼트시키기 위해 출력패드들은 쇼팅바(shorting bar)에 연결되어 있다. 본 명세서에서 실장영역(COG Area)안에서 쇼팅바(shorting bar)와 패드들을 연결하는 연결부 그리고 쇼팅바(shorting bar)와 등-전위형성배선(EQ_L)을 연결하는 연결부는 쇼팅라인(shorting line)으로 지칭될 수 있다. 구동블럭(COG Block)들간에 등-전위를 형성하던 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)간에 쇼팅라인(shorting line)은 각 실장영역 내에 출력패드들과 쇼팅바(shorting bar)사이의 쇼팅라인(shorting line)의 일부분을 끊는 과정에서 함께 절단될 수 있다.
도 3a는 본 발명의 일 실시예에 따라, 구동블럭(COG Block)들간에 일시적 등-전위 형성을 위해 디스플레이 장치(100)에서 일 측 비표시 영역에 나열된 두 실장영역(COG Area_A, COG Area_B)들 간에 연장된 등-전위형성배선(EQ_L)이 형성되어있는 상태의 디스플레이 장치(100)를 나타낸 도면이다.
제 1 실장영역(COG Area_A)과 제 2실장영역(COG Area_B)에 위치한 출력패드(114)들은 각각 링크 배선(112)과 연결된다. 링크배선(112)은 표시영역에 서브픽셀(SP)들과 연결된 트랜지스터를 On/Off하는 신호를 인가하는 게이트 배선(GL)과 연결된다. 결국 이후에 각 실장영역(COG Area_A, COG Area_B)에 실장 되는 게이트 드라이브 IC(104)로부터 출력되는 게이트 신호는 출력패드(114), 링크배선(112), 그리고 게이트 배선(GL)을 통해 표시영역(AA)의 서브픽셀(SP)들과 연결된 트랜지스터들로 인가된다. 위에서 설명한 바와 같이 특정 게이트 드라이브 IC(104) 또는 특정 게이트 드라이브 IC(104)의 조합에서부터 출력되는 게이트 신호를 인가하여 각 구동블럭(COG Block_1, COG Block_2 … COG Block_n)에 위치한 서브픽셀(SP)들은 구동한다.
이러한 COG형태의 구동부를 포함하는 디스플레이 장치(100)의 제조과정에서 수행되는 여러 제조 및 검사공정에서 디스플레이 장치(100)로 정전기(ESD)가 유입될 수 있다. 예를 들어, 기판(102)을 이송하거나 기판(102)상에 트랜지스터들을 형성하는 공정을 수행하는 단계 등 다양한 경로를 통해 정전기(ESD)가 유입될 수 있다. 디스플레이 장치(100)에 각종 배선에 정전기(ESD)가 유입되면 상호 인접한 패드들 및 링크배선(112)들이 합선되거나 단선되는 문제를 유발하게 되어 결국, 디스플레이 장치(100)의 표시 불량 등을 초래하게 된다. 이뿐만 아니라 디스플레이 장치(100)의 구동 불량여부를 확인하기 위해 디스플레이 장치(100)의 여러 배선 및 패드에 신호를 인가하여 테스트를 진행할 경우에도 링크배선(112)들 및 상호 인접한 배선들간 전위 차이에 의해 링크배선(112) 이 파손될 가능성이 크다. 그렇기 때문에 일시적으로 각 실장영역(COG Area)의 출력패드(114)들 및 이로부터 연장되는 링크배선(112)들을 상호 전기적으로 쇼트 시켜 놓기 위해 쇼팅바(shorting bar)가 사용된다.
다시 말해, 각 실장영역(COG Area)은 다수의 입력패드(116)들이 위치한 입력패드 영역과 다수의 출력패드(114)들이 위치한 출력패드 영역 사이에 출력패드(114)들을 일시적으로 쇼트시키는 쇼팅바(shorting bar)가 포함할 수 있다. 다시 말해서, 쇼팅바(shorting bar)는 각 실장영역(COG Area) 내에서 출력패드(114)들과 입력패드(116)들의 사이에 위치할 수 있다.
COG형태의 구동부를 포함하는 디스플레이 장치(100)에 있어서 각 구동블럭(COG Block)의 출력패드(114), 링크배선(112)들, 그리고 게이트 배선(GL)들은 도 3a에서 나타내 것과 같이 쇼팅바(shorting bar)를 이용하여 임시적으로 상호간 등-전위가 형성된다. 하지만, 각 상술 구동블럭(COG Block)들 간에도 전위차가 존재할 수 있기 때문에, 본 발명의 디스플레이 장치(100)에는 각 구동블럭(COG Block)들 간에도 임시적으로 등-전위의 형성을 위한 등-전위형성배선(EQ_L)이 구비된다.
도 3a에서 등-전위형성배선(EQ_L)은 서로 인접한 두 실장영역(COG Area)들간에 각 실장영역(COG Area)에 위치한 쇼팅바(shorting bar)와 접하고 있다. 즉, 등-전위형성배선(EQ_L)은 제 1실장영역(COG Area_A)과 제 2실장영역(COG Area_B)간에 연장되어 제 1 실장영역(COG Area_A)의 쇼팅바(shorting bar)와 제 2실장영역(COG Area_B)의 쇼팅바(shorting bar)를 서로 연결되도록 구성되어 있다. 디스플레이 장치(100)를 제조하는 과정에서, 제 1 실장영역(COG Area_A)의 쇼팅바(shorting bar)와 제 2 실장영역(COG Area_B)의 쇼팅바(shorting bar)가 서로 연결됨에 따라 제 1 실장영역(COG Area_A)의 전도성 패스(conductive path) 의해 정의되는 제 1 구동블럭(COG Block)과 제 2 실장영역(COG Area_B)의 전도성 패스(conductive path) 의해 정의되는 제 2 구동블럭(COG Block)간에 등-전위가 형성된다. 더 상세히 설명하면, 제 1 실장영역(COG Area_A)의 쇼팅바(shorting bar)와 연결되어있는 제 1 구동블럭(COG Block)의 게이트 배선(GL)들과 제 2 실장영역(COG Area_B)의 쇼팅바(shorting bar)을 통해 연결되어있는 제 2 구동블럭(COG Block)의 게이트 배선(GL)들 모두 상기 등-전위형성배선(EQ_L)에 의해 등-전위를 이루게 된다.
위에서 설명한 등-전위형성배선(EQ_L)은, 디스플레이 장치(100)의 제조공정이 끝난 후에는 플로팅 상태가 되는 더미 배선(Dummy_Line)으로 구성될 수 있다. 도 3a에 도시 되었듯이, 등-전위형성배선(EQ_L)은 디스플레이 장치(100)의 표시영역(AA)측, 더 자세히는 링크배선(112)들이 위치한 링크부(Link Area)를 지나서 각 실장영역(COG Area_A, COG Area_B)으로 연장되어 있을 수 있다. 이 경우, 등-전위형성배선(EQ_L)은 링크부(Link Area)에서 링크배선(112)들과 나란히 배열되는 부분 및 실장영역(COG Area_A, COG Area_B)에서 출력패드(114)들과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)들과 나란히 배열되는 부분을 가지게 된다. 제 1 실장역역(COG Area_A)에서부터 등-전위형성배선(EQ_L)을 링크부(Link Area)쪽으로 라우팅해서 제 2실장역역(COG Area_B)으로 향하도록 배치함으로써 추후에 각 실장영역(COG Area_A, COG Area_B)에 있는 쇼팅바(shorting bar)와 접하고 있는 등-전위형성배선(EQ_L)의 끝부분의 일부를 절단/제거하기에 더 용이해 질 수 있다.
등-전위형성배선(EQ_L)은 각 실장영역(COG Area_A, COG Area_B)에 위치한 여러 종류의 패드들 중 일부와 접하도록 구성될 수 있다. 즉, 등-전위형성배선(EQ_L)은 각 실장영역(COG Area_A, COG Area_B)에서 최소 하나 이상의 패드와 접하고, 그 패드에서 쇼팅바(shorting bar)으로 더 연장되는 쇼팅라인(shorting line)을 가질 수 있다. 여기서 등-전위형성배선(EQ_L)과 접하는 패드는 해당 실장영역(COG Area_A, COG Area_B)에 포함된 복수 개수의 출력패드(114)들, 입력패드(116)들, 또는 더미패드(118)들 중 하나일 수 있다.
도 3a에 도시된 실시예에서, 제 1 실장영역(COG Area_A)와 제 2 실장영역(COG Area_B)으로 연장되는 등-전위형성배선(EQ_L)의 끝부분은 각 실장영역(COG Area_A, COG Area_B) 내의 더미패드(118)와 접하여있고, 상기 등-전위형성배선(EQ_L)과 접하는 더미패드(118)는 쇼팅라인(shorting line)를 통해 쇼팅바(shorting bar)와 접하게 구성된 되어 있다. 하지만, 본 발명의 다른 실시예들에서는, 도 4a에 도시된 바와 같이, 등-전위형성배선(EQ_L)은 더미패드(118)를 통하지 않고 직접 쇼팅바(shorting bar)로 접하도록 구성될 수도 있다.
디스플레이 장치(100)를 제조하는 과정에 있어서, 각 구동블럭(COG Block)의 게이트 배선(GL)들이 전기적으로 분리되어야 하는 공정 혹은 테스트가 수행 될 수 있다. 예를 들어, 어레이 테스트(Array Test) 혹은 점등검사 (AP Test)와 같은 테스트를 수행하기 위해서는 게이트 배선(GL)들에 순차적으로 신호가 인가되어야 한다. 이러한 테스트를 수행하지 않더라도 최종적으로 디스플레이 장치(100)에서 이미지를 출력하기 위해서는 디스플레이 장치의 게이트 배선(GL)들에 개별적으로 게이트 신호를 인가해야 하기 때문에 완성된 디스플레이 장치(100)의 출력패드(114)들은 쇼팅바(shorting bar)로부터 절연되어 있어야 한다.
구동블럭들간 등-전위가 형성되어 있는 도 3a와 도 4a에 도시된 실장영역(COG Area)의 구조와는 달리 도 4b에 도시된 실장영역(COG Area)의 구조에서는 출력패드(114)들로부터 연장되어 쇼팅바(shorting bar)로 접하던 쇼팅라인(shorting line)들의 일부가 Trimming 라인을 따라 제거되어 있다. 다시 말해서, 출력패드(114)들과 쇼팅바(shorting bar) 사이에 쇼팅라인들은 Trimming 라인(Trimming line)을 따라 제거되는 영역의 거리만큼 이격되어 나뉘어져 각각의 출력패드(114)들에서부터 연장되는 링크배선(112)들 그리고 더 나아가서는 각 링크배선(112)들에서부터 연장되는 게이트 배선(GL)들의 등-전위를 더 이상 유지하지 않게 된다. 결국 게이트 배선(GL)들에 개별적으로 신호를 인가할 수 있게 된다. 여기서, Trimming 라인에 대응되는 도전라인들의 일부를 제거하는 공정은 Laser조사를 이용한 Trimming 공정 또는 여러가지 방식의 물리적 스크라이브 공정을 통해 수행될 수 있다.
앞서 간략히 언급되었듯이, 본 발명의 일부 실시예들에서는, 출력패드들과 쇼팅바(shorting bar)을 연결하는 쇼팅라인(shorting line)들을 끊는 것뿐만 아니라 구동블럭(COG Block)들 간에 등-전위를 형성하고 있던 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 연결하는 쇼트라인(shorting line)의 일부 또한 제거될 수 있다.
실장영역 내에서 출력패드들에서부터 쇼팅바(shorting bar)로 이어지는 쇼팅라인들을 끊어 출력패드들과 쇼팅바(shorting bar)을 절연시키면 해당 실장영역(COG Area)에서부터 연장되는 게이트 배선(GL)들간에 등-전위를 없애는 것뿐만 아니라 각각의 실장영역(COG Area)에서부터 연장되는 게이트 배선(GL)들에 의해 정의되는 복수의 구동블럭(COG Block)들 간에 형성되어있던 등-전위 또한 없어질 수 있다. 비록 각 실장영역의 쇼팅바(shorting bar)과 출력패드(114)들의 연결이 끊어져 있더라도 등-전위형성배선(EQ_L)이 각 실장영역의 쇼팅바(shorting bar)와 연결된 상태로 남게 되면 실장영역내의 의도하지 않았던 전기적 영향을 발생시킬 수 있다. 특히 쇼팅바(shorting bar)가 각 실장영역(COG Area)의 중심부, 즉 입력패드영역과 출력패드영역 사이에 위치한 경우, 게이트 드라이브 IC(104)를 본딩하기 위한 ACF와 닿아 디스플레이 장치(100)의 안정적인 구동을 방해하는 요소로 작용할 수 있다.
그렇기 때문에, 디스플레이 장치(110)의 더 안정적인 구동을 위해 구동블럭(COG Block)들 간에 등-전위를 형성하고 있던 등-전위형성배선(EQ_L)의 일부 혹은 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)의 일부도 함께 제거할 수 있다. 여기서 등-전위형성배선(EQ_L) 또는 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 잇는 쇼팅라인 일부의 제거는 각 실장영역(COG Area) 내에서 출력패드들과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)들의 일부를 제거하는 단계에서 함께 이루어질 수 있다. 즉, 실장영역(COG Area)에서 Trimming 라인을 따라 출력패드(114)들과 쇼팅바(shorting bar) 사이의 쇼팅라인(shorting line)들을 절단하는 것과 동일한 방식으로 등-전위형성배선(EQ_L) 또는 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar) 사이에 쇼팅라인(shorting line)도 절단될 수 있다.
상술한 바와 같이 등-전위형성배선(EQ_L) 혹은 이로부터 쇼팅바(shorting bar)로 연장되는 쇼팅라인(shorting line)을 출력패드(114)들과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)들과 함께 절단하는 것이 용이하도록, 각 실장영역 (120)내에서, 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)은 출력패드(114)들과 쇼팅바(shorting bar)을 연결하는 쇼팅라인(shorting line)들이 제거되는 Trimming 영역 또는 Trimming 라인을 가로지르게 배치될 수 있다. 예를 들어, 제 1 실장영역(COG Area_A)과 제 2 실장영역(COG Area_B)의 쇼팅바(shorting bar)들을 잇는 등-전위형성배선(EQ_L)의 양 끝부분들은 각각 제 1 실장영역(COG Area_A)과 제 2 실장영역(COG Area_B) 내에서 Trimming 라인을 가로질러 쇼팅바(shorting bar)로 연결되도록 형성되어 있다. 이 경우, Trimming 라인을 따라 각 실장영영의 쇼팅바(shorting bar)와 출력패드(114)들을 연결하는 쇼팅라인(shorting line)들을 절단하는 과정에서 두 쇼팅바(shorting bar)들과 접하는 등-전위형성배선(EQ_L)의 양측 끝부분도 별도의 추가공정 없이 함께 절단되어 쇼팅바(shorting bar)들로부터 분리될 수 있다.
이뿐만 아니라 각 실장영역에서 쇼팅바(shorting bar)로 연장되는 등-전위형성배선(EQ_L)의 끝단 부위는 해당 실장영역의 출력패드(114)들에서부터 쇼팅바(shorting bar)로 연장되는 쇼팅라인(shorting line)들과 나란히 배열되거나 나란히 배열된 부위를 포함할 수 있다. 도 3a 및 도 4a에 도시된 바와 같이 출력패드들과 쇼팅바(shorting bar)을 연결하는 쇼팅라인(shorting line)들과 등-전위형성배선(EQ_L)의 끝단 부위를 나란히 배열하면 각 실장영역 내에서 쇼팅바(shorting bar)을 향해 연장되는 쇼팅라인(shorting line)들과 등-전위형성배선(EQ_L)의 끝부분을 함께 제거하기 위한 Trimming 라인 또는 Trimming 영역의 형태를 더 간단히 할 수 있을 뿐만 아니라 각 실장영역(COG Area) 내에서 Trimming 라인의 길이를 줄일 수 있어 trimming 공정을 수행하는 것에 있어서 더 큰 공정마진(margin)을 제공 할 수 있다.
필요에 따라서는 출력패드(114)들과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)들 보다 먼저 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)의 일부만을 제거할 수 있다. 이 경우, 각 구동블럭(COG Block)들 간에 등-전위는 유지하지 않게 되지만, 각각의 구동블럭(COG Block) 내에서 게이트 배선(GL)들간의 등-전위는 계속 유지하도록 할 수 있다.
이와 같은 방식으로, 구동블럭(COG Block)들간, 그리고 각 구동블럭(COG Block)의 게이트 배선(GL)들 간에 등-전위를 없애서 구동블럭(COG Block)들 각각의 게이트 배선(GL)들로 개별적인 게이트 신호를 인가할 수 있는 구조를 형성한 후, 각 실장영역(COG Area)들에는 게이트 드라이브 IC(104)를 실장하게 되어 COG형태의 게이트 구동부를 가진 디스플레이 장치(100)로 구성된다.
결국 디스플레이 장치(100)를 제조하는 과정에서, 각 실장영역(COG Area)의 출력패드(114)들과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)들의 일부를 제거하거나 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)의 일부를 제거하기 전까지는 구동블럭(COG Block)들 간에 등-전위가 형성되어 있기 때문에, 제조공정 중 발생하는 전하(charge)에 의한 구동블럭(COG Block)들간 loading effect의 차이를 줄일 수 있다. 더 나아가서 기판(102)상에 형성되는 산화물 반도체 트랜지스터의 캐리어 농도 조절 또는 채널의 이동도 향상을 위해 플라스마 처리공정을 수행하거나 기판(102) 상에 여러 배선 및 절역막의 패터닝을 위한 건식 식각공정을 수행 시에 디스플레이 장치(100)에 불균일한 플라스마 상태밀도가 발생하는 것을 감소시킬 수 있어 서브픽셀(SP)들과 연결된 트랜지스터들의 문턱전압 차이 같은 소자특성 차이가 발생하는 것을 최소화 한다.
디스플레이 장치(100)의 제조과정을 진행 중에 각 구동블럭(COG Block)과 게이트 배선(GL)들에 개별적인 신호를 인가하는 테스트(e.g., Array Test, AP 테스트)는 구동블럭(COG Block)들 간에 등-전위를 없앤 후 진행하게 된다. 각 게이트 배선(GL) 또는 구동블럭(COG Block)에 개별적인 신호인가를 하는 테스트를 생략할 경우에는 각 실장영역(COG Area)에서 쇼팅라인(shorting line)들의 절단이 불가능해지는 단계 이전에까지 구동블럭(COG Block)들 간에 등-전위를 유지함으로써 제조가 끝난 디스플레이 장치(100)의 구동블럭(COG Block)간 휘도차 발생을 줄일 수 있다. 이러한 방식으로 제조된 디스플레이 장치는, 도 4b에 도시된 바와 같이, 제 1 실장영역(COG Area_A)과 제 2 실장영역(COG Area_B) 간에 배치는 되어있지만 각 실장영역 내에서 Trimming 라인을 따라 쇼팅바(shorting bar)로부터 Trim된 영역만큼 이격 되어있는 등-전위형성배선(EQ_L)을 갖게 되며, 제 1 실장영역(COG Area_A)에 본딩되어 실장되는 게이트 드라이브 IC로부터 게이트 신호를 받도록 구성된 제 1 구동블럭(COG Block)과 제 2 실장영역에 본딩되어 실장되는 게이트 드라이브 IC로부터 게이트 신호를 받도록 구성된 제 2 구동블럭(COG Block)을 갖게 된다.
본 발명의 일부 실시예에서, 디스플레이 장치(100)의 제조 중 임시적으로 구동블럭(COG Block)들 간에 등-전위를 형성하는 배선은 외부입력신호 또는 전압을 제공하는 배선을 사용해서 구성될 수 있다. 일 예로, 등-전위형성배선(EQ_L)은 디스플레이 장치(100) 외각에 위치한 외부신호배선 영역(Signal Line Area)에 라우팅되는 배선들 중 하나로 이루어질 수 있다. 구동블럭(COG Block)들 간에 등-전위를 형성하는 것에 있어서 더 낮은 저항을 가진 배선을 이용하는 것이 더 유리하기 때문에, 등-전위형성배선(EQ_L)으로 사용될 배선은 그 면적이나 두께가 다른 배선들보다 더 넓거나 두꺼운 전압을 제공하는 배선이 사용될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 VGH 배선(VGH_L)을 등-전위배선(EQ_L)으로 사용한 디스플레이 장치(100)의 일 실시예를 도시하였다. 디스플레이 장치(100) 외각의 신호배선부에 위치한 VGH 배선(VGH_L)은 각 실장영역(COG Area)에 병렬적으로 연결되거나, 각 실장영역(COG Area)들간에 직렬적으로 연결되어 VGH전압을 제공하는 역할을 한다. 상기 VGH 배선(VGH_L)은 각 해당 실장영역(COG Area) 내의 입력패드(116)들 중 일부와 접하여 이후에 게이트 드라이브 IC(104)로 구동전압을 제공하게 된다. 각 실장영역(COG Area) 내에는 링크배선(112)을 통해 게이트 배선(GL)들로 게이트 신호를 출력하는 출력패드(114)들이 있으며, 각 출력패드(114)들은 쇼팅라인(shorting line)을 통해 쇼팅바(shorting bar)와 접하여 디스플레이 장치(100)의 제조과정 중 임시적으로 구동블럭(COG Block)들 각각의 게이트 배선(GL)들간 등-전위가 형성된다.
본 실시예에서 상기 VGH 배선(VGH_L)과 접하는 입력패드(116)들 중 최소한 하나의 입력패드(116)는 별도의 쇼팅라인(shorting line)을 통해 상기 쇼팅바(shorting bar)과 접하게 되어 구동블럭(COG Block)들 간에 등-전위를 형성하게 된다.
다시 말해서 VGH 배선(VGH_L)이 기판(102)의 비표시 영역 일 측에 위치한 복수 개수의 실장영역(COG Area)들 각각에 쇼팅바(shorting bar)들을 병렬적으로 연결하거나 각 실장영역(COG Area)들의 쇼팅바(shorting bar)들을 직렬적으로 연결하여 구동블럭(COG Block)들 간에 등-전위를 형성할 수 있다.
도 5a에 도시된 실시예와 같이 외부신호배선 또는 전압배선을 이용해서 구동블럭(COG Block)들 간에 등-전위를 형성하는 구조를 가진 디스플레이 장치(100)에서도, 도 3 및 도 4를 참조하여 설명한 실시예들과 마찬가지로 표시영역(AA)의 각 게이트 배선(GL)들로 개별적인 신호를 인가를 위해 출력패드(114)들과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)들의 일부를 Trimming 라인을 따라 제거한다. 즉 도 5b에 도시된 바와 같이, 출력패드(114)들과 쇼팅바(shorting bar) 사이에 쇼팅라인(shorting line)들은 Trimming 라인를 따라 제거되는 영역의 거리만큼 이격되어 나뉘어지게 됨에 따라 각각의 출력패드(114)들에서부터 연장되는 링크배선(112)들 그리고 더 나아가서는 각 링크배선(112)들에서부터 연장되는 게이트 배선(GL)들의 등-전위를 더 이상 유지하지 않게 된다.
도 5b에서 도시된 바와 같이 Trimming 라인을 따라 trimming을 하게 되면 구동블럭(COG Block)들 간에 등-전위 형성을 위해 사용되었던 VGH 배선(VGH_L)은 쇼팅바(shorting bar)과 접한채로 남게 된다. 위에서 언급하였듯이, 등-전위형성배선(EQ_L)이 실장영역(COG Area) 내의 쇼팅바(shorting bar)와 연결되어 있더라도 각 실장영역(COG Area)의 출력패드들(114)과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)의 일부를 제거하면 결국 구동블럭(COG Block)들의 게이트 배선(GL) 각각에 개별적인 신호를 인가 할 수 있게 된다. 하지만 본 발명은 이에 제한되지 않고, 외부입력신호배선 혹은 전압배선을 이용해 구동블럭(COG Block)들 간에 임시적으로 등-전위를 형성한 경우에도 등-전위형성배선(EQ_L)과 쇼팅바(shorting bar)를 연결하는 쇼팅라인(shorting line)의 위치 및 라우팅 형상을 따라 trimming 공정을 통해 쇼팅바(shorting bar)와 연결되지 않는 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따른 디스플레이 장치(100)에서는 구동블럭(COG Block)들 간에 임시적으로 등-전위를 형성하는 배선(EQ_L)은 각 실장영역(COG Area) 내의 특정 패드와 연결된 채로 남아 구동블럭(COG Block)들 간에 특정 신호를 전달하는 역할을 수행하는 배선일 수 있다.
도 6a는 본 발명의 또 다른 실시예에 따른 디스플레이 장치(100)의 실장영역(COG Area)을 도시한 도면이다. 도 6a을 참조하면, 디스플레이 장치(100)의 일 측 비표시 영역(IA)에 위치하고 서로 인접한 제 1 실장영역(COG Area_A) 및 제 2 실장영역(COG Area_B)에 사이에는 공통전압을 전달하기 위한 VCOM 배선(VCOM_L)이 위치한다. 상기 VCOM 배선(VCOM_L)은 제 1 실장영역(COG Area_A) 내의 VCOM 패드(120)와 접하고 제 2실장영역(COG Area_B) 내에 VCOM 패드(120)와 접한다. 제 1 실장영역(COG Area_A)과 제 2 실장영역(COG Area_B) 각각에는 앞서 도 3a 내지 5A를 참조하여 설명한 실시예들과 마찬가지로 각 실장영역(COG Area)의 출력패드(114)들과 접하여 임시적으로 각 구동블럭(COG Block)의 게이트 배선(GL)들 간에 등-전위를 형성하는 쇼팅바(shorting bar)가 있다. 제 1 실장영역(COG Area_A)의 VCOM 패드(120)와 제 2 실장영역(COG Area_B)의 VCOM 패드(120)는 각각 쇼팅라인(shorting line)을 통해 각 실장영역(COG Area) 내의 쇼팅바(shorting bar)와 연결되어 제 1 실장영역(COG Area_A)의 게이트 배선(GL)들과 제 2 실장영역(COG Area_B)의 게이트 배선(GL)들 간에 등-전위를 형성한다.
제 1 실장영역(COG Area_A)의 게이트 배선(GL)들을 가진 제 1 구동블럭(COG Block)과 제 2 실장영역(COG Area_B)의 게이트 배선(GL)들을 가진 제 2 구동블럭(COG Block) 간의 등-전위의 형성은 각 실장영역들 내에서 VCOM 배선(VCOM_L)과 연결된 VCOM 패드(120)와 쇼팅바(shorting bar)의 연결에 의해 이루어 진다. 다시 말해, 제 1 실장영역(COG Area_A)의 VCOM 패드(120)와 쇼팅바(shorting bar)는 쇼팅라인(shorting line)을 통해 연결되고, 제 2 실장영역(COG Area_B)의 VCOM 패드(120)와 쇼팅바(shorting bar)는 쇼팅라인(shorting line)을 통해 연결되어 디스플레이 장치(100)의 공정과정 중 임시적으로 두 구동블럭(COG Block) 간에 등-전위를 형성한다. 이후 도 6b에 도시된 바와 같이, 각 구동블럭(COG Block) 혹은 각 구동블럭(COG Block)의 게이트 배선(GL) 각각으로 별도의 신호의 인가를 하기 전, 각 실장영역에 Trimming 라인을 따라 trimming 공정을 수행하여 출력패드(114)들과 쇼팅바(shorting bar)의 연결 및 VCOM 패드(120)와 쇼팅바(shorting bar)의 연결을 끊어 각 실장영역에 실장되는 게이트 드라이브 IC(104)로부터 게이트 신호를 받는 구동블럭(COG Block)들로 구성된 디스플레이 장치(100)가 된다.
도 6b와 같이, 각 실장영역의 VCOM 패드(120)에서부터 해당 실장영역의 쇼팅바(shorting bar)로 연장되어 접하는 쇼팅라인은 출력패드(114)들과 쇼팅바(shorting bar)를 잇는 쇼팅라인(shorting line)들을 trimming하기 위한 Trimming 라인을 가로지르도록 배치되어 있을 수 있다. 또한 각 실장영역의 VCOM 패드(120)에서부터 해당 실장영역의 쇼팅바(shorting bar)로 연장되어 접하는 쇼팅라인(shorting line)은 출력패드(114)들과 쇼팅바(shorting bar)을 잇는 쇼팅라인(shorting line)들과 나란히 배열된 부위를 가질 수 있다. 이는 각 실장영역(COG Area) 내에서 쇼팅바(shorting bar)을 향해 연장되는 쇼팅라인(shorting line)들과 등-전위형성배선(EQ_L) 역할을 하는 VCOM 배선(VCOM_L)과 쇼팅바(shorting bar) 간에 쇼팅라인(shorting line)을 함께 제거하기 위한 Trimming 라인 또는 Trimming 영역의 형태를 더 간단히 할 수 있을 뿐만 아니라 각 실장영역(COG Area) 내에서 Trimming 라인의 길이를 줄일 수 있어 trimming 공정을 수행하는 것에 있어서 더 큰 공정마진(margin)을 제공 할 수 있다.
디스플레이 장치(100)를 제조하는 과정에서, 구동블럭(COG Block)들 간에는 등-전위형성배선(EQ_L)에 의해 등-전위가 형성되어 있어 구동블럭(COG Block)들간에 loading effect의 차이를 줄일 수 있고 불균일한 플라스마 상태밀도가 발생하는 것을 감소시킬 수 있다. 이로 인해, 서브픽셀(SP)들과 연결된 트랜지스터들의 문턱전압 차이 같은 소자특성 차이가 발생하는 것을 최소화 하여 보다 안정적인 디스플레이 장치(100)를 제공 한다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 장치 102: 기판
104: 게이트 드라이브 IC 106: 연성회로기판
108: 데이터 드라이브 IC 110: 인쇄회로기판
112: 링크배선 114: 출력패드
116: 입력패드 118: 더미패드
120: VCOM 패드
COG Area: 실장영역
Signal Line Area: 외부신호배선 영역(Signal Line Area)

Claims (21)

  1. 제 1실장영역에 위치한 제 1구동칩으로부터 출력되는 신호를 받도록 구성된 서브픽셀들로 이루어진 제 1구동블럭(COG Block);
    제 2실장영역에 위치한 제 2구동칩으로부터 출력되는 신호를 받도록 구성된 서브픽셀들로 이루어진 제 2구동블럭(COG Block);
    상기 제 1실장영역에서부터 제 2실장영역으로 연장되는 등-전위형성배선;
    상기 제 1실장영역과 제 2 실장영역 각각에 위치한 쇼팅바(shorting bar)를 포함하는 디스플레이 장치에 있어서, 상기 각 실장영역 내에서 상기 등-전위형성배선과 상기 쇼팅바(shorting bar) 간에 연장되는 쇼팅라인(shorting line)은 트리밍(Trimming) 영역만큼 제거되어 상기 쇼팅바(shorting bar)로부터 절연되어 있는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1항에 있어서,
    상기 제 1실장영역 및 제 2실장영역 내에서 상기 등-전위형성배선과 상기 쇼팅바(shorting bar) 간에 연장되는 쇼팅라인(shorting line)은 상기 제 1실장영역 및 제 2실장영역 각각에 위치한 복수의 출력패드들과 상기 쇼팅바(shorting bar) 간에 연장되는 쇼팅라인(shorting line)들과 평행하게 연장되는 부분을 갖는 것을 특징으로 하는 디스플레이 장치.
  3. 제 2항에 있어서,
    상기 등-전위형성배선은 상기 제 1실장영역에 위치한 복수의 패드들 중 최소 하나 이상의 패드와 접하고, 상기 제 2실장영역에 위치한 복수의 패드들 중 최소 하나 이상의 패드와 접하는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제 1실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 1실장영역에 있는 쇼팅바(shorting bar) 측으로 더 연장되는 쇼팅라인(shorting line)을 가지고, 상기 제 2실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 2실장영역에 있는 쇼팅바(shorting bar) 측으로 더 연장되는 쇼팅라인(shorting line)을 가지는 것을 특징으로 하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제 1실장영역 및 제 2실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 1실장영역 및 제 2실장영역 위치한 복수의 패드들 중 출력패드인 것을 특징으로 하는 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제 1실장영역 및 제 2실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 1실장영역 및 제 2실장영역 위치한 복수의 패드들 중 입력패드인 것을 특징으로 하는 디스플레이 장치.
  7. 제4항에 있어서,
    상기 제 1실장영역 및 제 2실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 1실장영역 및 제 2실장영역 위치한 복수의 패드들 중 더미패드인 것을 특징으로 하는 디스플레이 장치.
  8. 제4항에 있어서,
    상기 제 1실장영역 및 제 2실장영역에서 상기 등-전위형성배선과 접하는 패드는 상기 제 1실장영역 및 제 2실장영역 위치한 복수의 패드들 중 공통전극 패드인 것을 특징으로 하는 디스플레이 장치.
  9. 제4항에 있어서,
    상기 등-전위형성배선은 상기 제 1 실장영역과 제 2실장영역 간에 공통전극 신호를 전달하는 배선인 것을 특징으로 하는 디스플레이 장치.
  10. 제4항에 있어서,
    상기 등-전위형성배선은 상기 제 1 실장영역과 제 2실장영역으로 외부입력신호를 인가하는 배선인 것을 특징으로 하는 디스플레이 장치.
  11. 제4항에 있어서,
    상기 등-전위형성배선은 플로팅 상태의 더미배선인 것을 특징으로 하는 디스플레이 장치.
  12. 패널의 일측에 위치한 복수의 실장영역들; 및
    상기 복수의 실장영역들로 연장되는 등-전위형성배선을 포함하는 디스플레이 장치에서, 상기 복수의 실장영역 각각에는 쇼팅바(shorting bar) 및 해당 실장영역에 본딩되어 실장되는 구동칩과 연결된 입력패드와 출력패드가 위치하고, 상기 등-전위형성배선은 각 실장영역의 쇼팅바(shorting bar)와 접해있는 것들 특징으로 하는 디스플레이 장치.
  13. 제 12항에 있어서,
    상기 복수의 실장영역 각각에 위치한 쇼팅바(shorting bar)는 해당 실장영역에 위치한 상기 출력패드들과 전기적으로 절연되어있는 것을 특징으로 하는 디스플레이 장치.
  14. 제 13항에 있어서,
    상기 복수의 실장영역 각각에 위치한 쇼팅바(shorting bar)는 해당 실장영역에 위치한 상기 출력패드들과 Trimming 영역만큼 이격되어 있는 것을 특징으로 하는 디스플레이 장치.
  15. 제 12항에 있어서,
    상기 등-전위형성배선은 상기 복수의 실장영역 각각에 위치한 복수의 패드들 중 상기 출력패드들 이외에 다른 패드와 접하는 것을 특징으로 하는 디스플레이 장치.
  16. 제 15항에 있어서,
    상기 등-전위형성배선과 접하는 패드는 상기 복수의 실장영역 각각에 위치한 복수의 패드들 중 입력패드인 것을 특징으로 하는 디스플레이 장치.
  17. 제 12항에 있어서,
    상기 등-전위형성배선은 상기 복수의 실장영역 각각에 위치한 입력패드로 외부 입력신호를 인가하는 배선인 것을 특징으로 하는 디스플레이 장치.
  18. 복수의 실장영역 각각에 위치한 입력패드 및 출력패드와 연결되어 실장 되는 복수의 구동칩;
    상기 복수의 실장영역 각각에서, 해당 실장영역의 입력패드와 출력패드 사이에 위치하며 Trimming 라인에 의해 상기 출력패드와의 연결인 끊겨있는 쇼팅바(shorting bar); 및
    상기 복수의 실장영역들 중 서로 인접한 두 실장영역 사이에 연장되는 등-전위형성배선을 포함하는 디스플레이 장치에서, 상기 등-전위형성배선은 상기 서로 인접한 두 실장영역의 쇼팅바(shorting bar)을 향해 연장되며 상기 Trimming 라인에 의해 상기 쇼팅바(shorting bar)로부터 끊겨 있는 것을 특징으로 하는 디스플레이 장치.
  19. 제 18항에 있어서,
    서로 인접한 두 실장영역으로 연장되는 상기 등-전위형성배선의 중간부분은 상기 디스플레이 장치의 링크부(Link Area)로 라우팅되는 부분을 포함하는 것을 특징으로 하는 디스플레이 장치.
  20. 제 19항에 있어서,
    상기 Trimming 라인은 직선 형태의 라인인 것을 특징으로 하는 디스플레이 장치.
  21. 기판 상에 각각 복수의 입력패드와 출력패드들, 그리고 상기 출력패드들과 접하는 쇼팅바(shorting bar)를 가진 최소한 두 개의 실장영역들 및 상기 쇼팅바(shorting bar)들은 연결하는 등-전위형성배선을 형성하는 단계; 및
    상기 쇼팅바(shorting bar)와 상기 출력패드들 간을 연결하는 쇼팅라인(shorting line)과 상기 쇼팅바(shorting bar)와 등-전위형성배선을 연결하는 쇼팅라인(shorting line)을 절단하는 단계를 포함하는 디스플레이 장치 제조방법.
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