KR20130139193A - 실장구조 및 실장방법 - Google Patents

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Abstract

세라믹 전자부품의 실장구조에 있어서 회로 기판의 사운딩을 억제하는 것.
내부전극(13,14)과 외부전극(15,16)을 포함한 세라믹 소체(11a)로 이루어지고, 외부전극(15,16)에 전압이 인가되었을 때에 세라믹 소체(11a)가 제1의 변형량으로 변형되는 제1세라믹 전자부품(11)과, 내부전극(13,14)과 외부전극(15,16)을 포함한 세라믹 소체(12a)로 이루어지고, 외부전극(15,16)에 전압이 인가되었을 때에 세라믹 소체(12a)가 제1의 변형량보다 큰 제2의 변형량으로 변형되는 제2세라믹 전자부품(12)을 포함한 실장구조. 제1세라믹 전자부품(11)의 바로 위에 제2세라믹 전자부품(12)을 얹어 서로의 외부전극(15,16)으로 접합되어 있으며, 회로 기판(50)상의 랜드(51)에, 제2세라믹 전자부품(12)을 접합한 제1세라믹 전자부품(11)이, 적어도 제1세라믹 전자부품(11)의 외부전극(15,16)에 의해 접합되어 있다.

Description

실장구조 및 실장방법{MOUNTING STRUCTURE AND MOUNTING METHOD}
본 발명은 실장구조 및 실장방법, 특히 세라믹 전자부품을 회로 기판상에 실장하기 위한 구조 및 방법에 관한 것이다.
종래, 유전체층과 콘덴서 전극이 적층되어 이루어지는 적층 콘덴서에서는, 리플(ripple) 성분을 포함하는 전압을 인가하면 용량부에 있어서 전계 유기 변형이 발생하여, 적층체가 신축한다. 적층 콘덴서의 소형화·박층화의 진전에 따라, 유전체의 1시트당의 인가 전압이 강해져, 전계 유기 변형을 무시할 수 없게 되었다. 회로 기판에 탑재(솔더링)된 적층 콘덴서에 신축 진동이 생기면, 회로 기판에 전파되어 회로 기판이 진동하고, 그 진동수가 가청(可聽) 영역인 20Hz~20kHz가 되면 인간의 귀에 "사운딩(sounding)"으로서 인식된다.
이러한 "사운딩"을 방지·저감하기 위해 종래 다양한 제안이 이루어지고 있다. 예를 들면, 특허문헌 1에는, 적층 세라믹 전자부품에, 전압 인가시에 생기는 변형이 작은 유전체 세라믹 재료를 사용함으로써 "사운딩"을 억제하는 것을 제안하고 있다. 그러나 대용량의 적층 세라믹 전자부품에 일반적으로 사용되고 있는 티탄산바륨 등을 주성분으로 하는 고유전율의 유전체 세라믹은, 전계 유기 변형을 필연적으로 생기게 하는 것으로, "사운딩"을 억제하는 것은 곤란하다.
일본국 공개특허공보 2006-199563호
본 발명의 목적은, 복수의 세라믹 전자부품을 겹쳐 쌓음으로써 실장되는 회로 기판의 사운딩을 억제할 수 있는 실장구조 및 실장방법을 제공하는 것에 있다.
본 발명의 제1의 형태인 실장구조는,
내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량으로 변형되는 제1세라믹 전자부품과,
내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량보다 큰 제2의 변형량으로 변형되는 제2세라믹 전자부품을 포함하고,
제1세라믹 전자부품의 바로 위에 제2세라믹 전자부품을 얹어 서로의 외부전극으로 접합되어 있으며,
회로 기판상의 랜드에, 상기 제2세라믹 전자부품을 접합한 제1세라믹 전자부품이, 적어도 제1세라믹 전자부품의 외부전극에 의해 접합되어 있는 것을 특징으로 한다.
본 발명의 제2의 형태인 실장방법은,
내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량으로 변형되는 제1세라믹 전자부품과,
내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량보다 큰 제2의 변형량으로 변형되는 제2세라믹 전자부품을 회로 기판상의 랜드에 접합하는 실장방법으로서,
제1세라믹 전자부품의 바로 위에 제2세라믹 전자부품을 얹어 서로의 외부전극으로 접합하는 동시에, 회로 기판상의 랜드에 적어도 제1세라믹 전자부품의 외부전극을 접합하는 것을 특징으로 한다.
상기 실장구조 및 실장방법에 있어서는, 변형량이 작은 제1세라믹 전자부품이 회로 기판상의 랜드에 접합되고, 제1세라믹 전자부품상에 변형량이 큰 제2세라믹 전자부품이 접합된다. 각각의 세라믹 전자부품에 전압을 인가했을 때, 제2세라믹 전자부품은 비교적 크게 변형되고, 제1세라믹 전자부품은 비교적 작게 변형된다. 변형은 각각의 전자부품의 높이방향 중앙 부분에서 최대치가 되는데, 제2세라믹 전자부품의 큰 변형은 제1세라믹 전자부품의 작은 변형에 의해 흡수되고, 제1세라믹 전자부품의 외부전극과 회로 기판의 랜드의 직접적인 접합점에 있어서는, 거의 진동하지 않고 회로 기판의 진동(사운딩)이 억제된다.
본 발명에 의하면, 복수의 세라믹 전자부품을 겹쳐 쌓음으로써 실장되는 회로 기판의 사운딩을 억제할 수 있다.
도 1은 한 실시예인 실장구조를 나타내는 사시도(斜視圖)이다.
도 2는 상기 실장구조를 나타내는 단면도이다.
도 3은 상기 실장구조의 변형예를 나타내는 단면도이다.
도 4는 실장구조에 있어서의 음압 특성을 나타내는 그래프로서, (A)는 2개의 전자부품을 포개어 실장한 상기 실장구조에 의한 것, (B), (C)는 전자부품을 하나씩 단독으로 실장한 실장구조에 의한 것이다.
도 5는 세라믹 전자부품을 단독으로 회로 기판상에 실장한 경우의 전계 유기 변형을 나타내는 설명도이다.
도 6은 상기 실장구조에 의한 진동 억제의 메커니즘을 모식적으로 나타내는 설명도이다.
이하, 본 발명에 따른 적층 콘덴서의 실시예에 대하여 첨부 도면을 참조하여 설명한다.
한 실시예인 실장구조(1)는, 도 1 및 도 2에 나타내는 바와 같이, 제1세라믹 전자부품(제1세라믹 콘덴서(11))상에 제2세라믹 전자부품(제2세라믹 콘덴서(12))을 얹어 서로 외부전극(15,16)을 솔더(20)에 의해 접합하고, 또한 회로 기판(50)의 표면에 형성한 랜드(51)상에 솔더(52)에 의해 접합한 것이다.
이 실장구조(1)에서는, 솔더(52)는 상단의 세라믹 콘덴서(12)의 외부전극(15,16)에까지 젖어 올라가고 있다. 또한 솔더(20)에 의한 세라믹 콘덴서(11,12)의 접합 강도가 충분할 경우에는, 솔더(52)에 의한 랜드(51)에의 접합은, 하단의 세라믹 콘덴서(11)의 외부전극(15,16)만으로 접합되어도 된다.
세라믹 콘덴서(11,12)는 각각 유전체층을 적층한 세라믹 소체(적층체)(11a,12a)로 이루어지고, 유전체층을 끼고 서로 대향하는 내부전극(13,14)에 의해 소정의 용량부가 형성되어 있다. 소체(11a,12a)의 양단부에는 외부전극(15,16)이 형성되어 있고, 외부전극(15)은 각 내부전극(13)의 일단에 접속되며, 외부전극(16)은 각 내부전극(14)의 일단에 접속되어 있다.
유전체층으로서는 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 유전체 세라믹을 적합하게 사용할 수 있다. 이들 주성분에 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분을 첨가한 것을 사용해도 된다. 내부전극(13,14)으로서는 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 적합하게 사용할 수 있다.
외부전극(15,16)은 후막이나 박막에 의해 형성되고, 하지층과 그 위에 형성되는 도금층으로 구성되는 것이 바람직하다. 하지층으로서는 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 적합하게 사용할 수 있고, 내부전극(13,14)과 동시 소성한 것이어도 되며, 도포한 도전성 페이스트를 베이킹한 것이어도 된다. 또한 하지층은 소체(11a,12a)의 표면에 도금에 의해 직접적으로 형성되어 있어도 되고, 열경화성 수지를 포함하는 도전성 수지를 경화시킴으로써 형성되어 있어도 된다. 도금층으로서는 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 적합하게 사용할 수 있고, 복수층에 의해 형성되어 있어도 된다. 바람직하게는 Ni 도금 및 Sn 도금의 2층 구조이다.
그런데, 상기 제1세라믹 콘덴서(11)는 외부전극(15,16)에 전압이 인가되었을 때에 소체(11a)가 제1의 변형량으로 변형된다(신축한다). 또한 제2세라믹 콘덴서(12)는 외부전극(15,16)에 전압이 인가되었을 때에 소체(12a)가 제1의 변형량보다도 큰 제2의 변형량으로 변형된다(신축한다).
소체(11a,12a)의 변형량은, 주로 유전체의 재료를 선택함으로써 조정 가능하다. 유전율이 낮은 재료나 전계 강도가 낮은 재료를 사용하면 변형량은 작아진다. 예를 들면, 하단에 배치되는 제1세라믹 콘덴서(11)의 소체(11a)를 저유전율의 세라믹 재료로 형성하고, 상단에 배치되는 제2세라믹 콘덴서(12B)의 소체(12a)를 고유전율의 세라믹 재료로 형성한다. 또는 하단에 배치되는 제1세라믹 콘덴서(11)의 소체(11a)에 가해지는 전계 강도를 낮게 하고, 상단에 배치되는 제2세라믹 콘덴서(12)의 소체(12a)에 가해지는 전계 강도를 높게 한다.
또한 유전체에 같은 재료를 사용해도, 소체(11a,12a)의 변형량은 정전 용량에 의해 조정 가능하다. 유전체층이 같은 재료이며, 내부전극(13,14)의 매수를 적게 하면 변형량은 작아진다. 예를 들면, 하단에 배치되는 제1세라믹 콘덴서(11)의 내부전극(13,14)의 매수를, 상단에 배치되는 제2세라믹 콘덴서(12)의 내부전극(13,14)의 매수보다도 적게 한다.
도 3은 상기 실장구조(1)의 변형예인 실장구조(2)를 나타내며, 세라믹 콘덴서(11,12)의 외부전극(15,16)을 단자 부재(21)로 일체적으로 접합하고, 회로 기판(50)의 랜드(51)에 대해서는 솔더(52)를 통해 단자 부재(21)로 접합한 것이다. 다른 구성은 실장 구조(1)와 동일하다.
상기 실장구조(1)에 있어서, 본 발명자에 의한 음압 측정의 결과를 도 4에 나타낸다. 세라믹 콘덴서(11,12)는 모두 길이 2.0mm, 폭 1.25mm, 높이 1.25mm이며, 하단의 세라믹 콘덴서(11)의 용량은 1㎌, 상단의 세라믹 콘덴서(12)의 용량은 22㎌이다. 회로 기판(50)은 100mm×40mm의 크기이며, 두께 1.6mm인 것을 사용하였다. 회로 기판(50)의 중앙 부분에 상기 실장구조(1)에 의한 콘덴서(11,12)를 접합하였다.
1Vpp이며 3kHz 근방인 공진 주파수에서, 직류 바이어스 전압을 0V, 16V, -16V, 0V로 변화시키고, 실장구조(1)의 바로 위에 세팅한 마이크로폰으로 음압 레벨을 측정하였다.
도 4(A)에 실장구조(1)에 의한 음압 레벨을 나타낸다. 도 4(B)에 하단의 세라믹 콘덴서(11)를 단독으로 회로 기판(50)상에 실장한 경우의 음압 레벨을 나타낸다. 도 4(C)에 상단의 세라믹 콘덴서(12)를 단독으로 회로 기판(50)상에 실장한 경우의 음압 레벨을 나타낸다. 도 4(B), (C)와 비교하면 명백하듯이, 실장구조(1)에 의한 도 4(A)에 나타내는 음압 레벨은 20dB정도 저감되어 있다. 또한 음압이 억제되는 바이어스 전압의 범위가 확대되어 있다.
다음으로, 전계 유기 변형에 기인하는 음압 레벨의 저감의 메커니즘에 대하여 도 5(A), (B) 및 도 6(A), (B)를 참조하여 설명한다.
우선, 세라믹 전자부품(30)을 단독으로 회로 기판(50)상에 솔더링한 구조를 도 5(A)에 모식적으로 나타낸다. 세라믹 전자부품(30)에 전압을 인가하면, 도 5(B)에 나타내는 바와 같이, 세라믹 소체는 두께방향으로 팽창하고, 포아송(Poisson) 효과에 의해 길이방향으로 수축한다. 이것으로 회로 기판(50)이 휘게 된다. 교류 전압의 인가에 의해 소체의 길이방향의 수축, 복원이 회로 기판(50)의 진동이 되어, 사운딩이 발생한다.
여기서, 변형을 S, 응력을 T, 전장(電場)을 E로 하면, 다음과 같이 기술된다.
S=sET+dE…(1)
sE는 탄성 컴플라이언스(compliance) 계수, d는 압전 상수이다.
다음으로, 상기 실장구조(1)로 한 경우의 콘덴서(11,12)의 변형과 회로 기판(50)의 변형의 관계를 생각한다. 상기 실장구조(1)를 단순한 링크 기구라 가정하면, 도 6(A)와 같이 된다. 콘덴서(11,12)의 높이방향 중앙 부분(A,B)(변위량이 가장 큰 부분)과 회로 기판(50)에의 접합 부분(C)에서의 변형을 각각 SA, SB, SC로 한다. 또한 C점으로부터 A점, B점까지의 높이를 TA, TB로 한다.
콘덴서(11,12)의 높이를 t1, t2로 하면, tA, tB는 이하의 식으로 표시된다.
tA=1/2t2+t1…(2)
tB=1/2t1…(3)
변형과 높이의 관계를 모식적으로 나타내면, 도 6(B)가 된다. 이때, 변형과 높이의 사이에는 이하의 상관 관계가 성립한다.
(SA-SC):(SB-SC)=tA:(tA-tB)=(1/2t2+t1):(1/2t2+1/2t1)…(4)
따라서, 변형과 높이의 관계는 이하의 식으로 표시된다.
(SA-SC)/(SA-SB)=(1/2t2+t1)/(1/2t2+1/2t1)…(5)
식(5)에 따르면, 콘덴서(11,12)의 변형(SA,SB)과 높이(t1,t2)로부터 회로 기판(50)의 변형(SC)이 구해진다. 또한 변형의 상관 관계에 있어서, 변형이 0이 되는 지점(D), 즉, 가상적인 부동점이 존재한다(도 6(B) 참조). 이 부동점(D)이 점 C와 일치할 경우(SC=0), 회로 기판(50)의 변형이 0에 근접하도록, 콘덴서(11,12)의 변형의 전달은 감쇠한다. 이때의 상기 실장구조(1)에 있어서의 콘덴서(11,12)의 설계 조건은, 이하의 관계식으로 표시된다.
SB/SA=1-(t2+t1)/(t2+2t1)…(6)
즉, 식(6)을 만족하는 탄성 컴플라이언스 계수, 압전 상수이면, 회로 기판(50)에 변형은 발생하지 않게 된다. 부동점(D)이 C점에 위치하도록, 하단 및 상단의 세라믹 콘덴서(11,12)가 신축하면, 콘덴서(11,12)의 변형의 전달은 감쇠하고, C점의 변형은 작아져, 음압이 억제된다.
콘덴서(11,12)의 변형의 전달은, 콘덴서(11)와 콘덴서(12) 사이의 틈 및 콘덴서(11)와 회로 기판(50) 사이의 틈에 의해, 효과적으로 감쇠된다. 즉, 틈의 높이의 조정에 의해, 음압의 억제 효과를 높이는 것이 가능하다.
현실적으로는, 솔더(52)는 강체(剛體)가 아니며, 소체(11a,12a)는 강체에 가깝다. 또한 압전 상수도 유전체의 분극 상태에 영향을 받아 직선적인 특성은 아니다. 그러나 상기 식(6)의 조건이 만족되는 근방에서는 음압이 억제된다.
이상의 메커니즘에 의해, 상기 실장구조(1)는 콘덴서(11,12)를 단독으로 실장했을 때보다도 음압이 낮아져, 사운딩을 억제할 수 있다.
본 메커니즘에 의하면, 상기 실장구조(1)에 있어서 하단에 전계 유기 변형이 생기지 않는 세라믹 전자부품을 사용한 경우, 상기 식(6)의 관계로부터 벗어나 간다면, 반대로 음압 억제 효과가 작아진다. 본 메커니즘은, 부동점(D)이 회로 기판(50)에 위치하도록 하단의 세라믹 전자부품의 전계 유기 변형을 소정의 값으로 설정하면 음압을 0에 가깝게 할 수 있는 점에서 매우 효과적으로 사운딩을 억제할 수 있다.
(다른 실시형태)
또한 본 발명에 따른 적층 콘덴서의 사용방법은, 상기 실시예에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변경할 수 있다.
특히, 적층체나 콘덴서 전극의 세부의 형상은 임의이며, 콘덴서 전극의 배치 매수나 실장면에 대한 배치방향은 임의이다. 콘덴서의 용량도 임의인데, 통상은 1㎌이상의 용량의 콘덴서가 소리 나는 것이 알려져 있다. 또한 본 발명은 콘덴서 이외의 압전 부품이나 코일 부품 등의 세라믹 전자부품에도 적용 가능하다.
이상과 같이, 본 발명은 세라믹 전자부품의 실장구조 및 실장방법에 있어서 유용하며, 특히 회로 기판의 사운딩을 억제할 수 있는 점에서 뛰어나다.
1, 2: 실장구조 11a, 12a: 세라믹 소체
11, 12: 세라믹 콘덴서 13, 14: 내부전극
15, 16: 외부전극 20: 솔더
21: 단자 부재 50: 회로 기판
51: 랜드 52: 솔더

Claims (8)

  1. 내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량으로 변형되는 제1세라믹 전자부품과,
    내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량보다 큰 제2의 변형량으로 변형되는 제2세라믹 전자부품을 포함하고,
    제1세라믹 전자부품의 바로 위에 제2세라믹 전자부품을 얹어 서로의 외부전극으로 접합되어 있으며,
    회로 기판상의 랜드에, 상기 제2세라믹 전자부품을 접합한 제1세라믹 전자부품이, 적어도 제1세라믹 전자부품의 외부전극에 의해 접합되어 있는 것을 특징으로 하는 실장구조.
  2. 제1항에 있어서,
    상기 회로 기판상의 랜드에, 제1세라믹 전자부품의 외부전극과 더불어 제2세라믹 전자부품의 외부전극도 접합되어 있는 것을 특징으로 하는 실장구조.
  3. 제1항에 있어서,
    제1세라믹 전자부품 및 제2세라믹 전자부품의 각각의 외부전극을 일체적으로 접합하는 단자 부재를 포함하고, 상기 회로 기판상의 랜드에는 상기 단자 부재에 의해 접합되어 있는 것을 특징으로 하는 실장구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제1세라믹 전자부품 및/또는 제2세라믹 전자부품은 적층 콘덴서인 것을 특징으로 하는 실장구조.
  5. 내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량으로 변형되는 제1세라믹 전자부품과,
    내부전극과 외부전극을 포함한 세라믹 소체로 이루어지고, 외부전극에 전압이 인가되었을 때에 세라믹 소체가 제1의 변형량보다 큰 제2의 변형량으로 변형되는 제2세라믹 전자부품을 회로 기판상의 랜드에 접합하는 실장방법으로서,
    제1세라믹 전자부품의 바로 위에 제2세라믹 전자부품을 얹어 서로의 외부전극으로 접합하는 동시에, 회로 기판상의 랜드에 적어도 제1세라믹 전자부품의 외부전극을 접합하는 것을 특징으로 하는 실장방법.
  6. 제5항에 있어서,
    상기 회로 기판상의 랜드에, 제1세라믹 전자부품의 외부전극과 더불어 제2세라믹 전자부품의 외부전극도 접합하는 것을 특징으로 하는 실장방법.
  7. 제5항에 있어서,
    제1세라믹 전자부품 및 제2세라믹 전자부품의 각각의 외부전극을 단자 부재로 일체적으로 접합하고, 상기 회로 기판상의 랜드에는 상기 단자 부재에 의해 접합하는 것을 특징으로 하는 실장방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    제1세라믹 전자부품 및/또는 제2세라믹 전자부품은 적층 콘덴서인 것을 특징으로 하는 실장방법.
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