JP2013258279A - 実装構造及び実装方法 - Google Patents
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Abstract
【課題】セラミック電子部品の実装構造において回路基板の鳴きを抑制すること。
【解決手段】内部電極１３，１４と外部電極１５，１６とを備えたセラミック素体１１ａからなり、外部電極１５，１６に電圧が印加された際にセラミック素体１１ａが第１の歪量で歪む第１セラミック電子部品１１と、内部電極１３，１４と外部電極１５，１６とを備えたセラミック素体１２ａからなり、外部電極１５，１６に電圧が印加された際にセラミック素体１２ａが第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品１２と、を備えた実装構造。第１セラミック電子部品１１の直上に第２セラミック電子部品１２を載せて互いの外部電極１５，１６にて接合されており、回路基板５０上のランド５１に、第２セラミック電子部品１２を接合した第１セラミック電子部品１１が、少なくとも第１セラミック電子部品１１の外部電極１５，１６によって接合されている。
【選択図】図２
【解決手段】内部電極１３，１４と外部電極１５，１６とを備えたセラミック素体１１ａからなり、外部電極１５，１６に電圧が印加された際にセラミック素体１１ａが第１の歪量で歪む第１セラミック電子部品１１と、内部電極１３，１４と外部電極１５，１６とを備えたセラミック素体１２ａからなり、外部電極１５，１６に電圧が印加された際にセラミック素体１２ａが第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品１２と、を備えた実装構造。第１セラミック電子部品１１の直上に第２セラミック電子部品１２を載せて互いの外部電極１５，１６にて接合されており、回路基板５０上のランド５１に、第２セラミック電子部品１２を接合した第１セラミック電子部品１１が、少なくとも第１セラミック電子部品１１の外部電極１５，１６によって接合されている。
【選択図】図２
Description
本発明は、実装構造及び実装方法、特に、セラミック電子部品を回路基板上に実装するための構造及び方法に関する。
従来、誘電体層とコンデンサ電極とが積層されてなる積層コンデンサでは、リップル成分を含む電圧を印加すると容量部において電界誘起歪が発生し、積層体が伸縮する。積層コンデンサの小型化・薄層化の進展に伴い、誘電体の１シート当たりの印加電圧が強くなり、電界誘起歪が無視できなくなってきた。回路基板に搭載（はんだ付け）された積層コンデンサに伸縮振動が生じると、回路基板に伝搬されて回路基板が振動し、その振動数が可聴域である２０Ｈｚ〜２０ｋＨｚになると人間の耳に「鳴き」として認識される。
このような「鳴き」を防止・低減するために従来様々な提案がなされている。例えば、特許文献１には、積層セラミック電子部品に、電圧印加時に生じる歪が小さい誘電体セラミック材料を用いることで「鳴き」を抑制することを提案している。しかしながら、大容量の積層セラミック電子部品に一般的に使用されているチタン酸バリウムなどを主成分とする高誘電率の誘電体セラミックは、電界誘起歪を必然的に生じるものであり、「鳴き」を抑えることは困難である。
本発明の目的は、複数のセラミック電子部品を積み重ねることで実装される回路基板の鳴きを抑制することのできる実装構造及び実装方法を提供することにある。
本発明の第１の形態である実装構造は、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を備え、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合されており、
回路基板上のランドに、前記第２セラミック電子部品を接合した第１セラミック電子部品が、少なくとも第１セラミック電子部品の外部電極によって接合されていること、
を特徴とする。
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を備え、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合されており、
回路基板上のランドに、前記第２セラミック電子部品を接合した第１セラミック電子部品が、少なくとも第１セラミック電子部品の外部電極によって接合されていること、
を特徴とする。
本発明の第２の形態である実装方法は、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を回路基板上のランドに接合する実装方法であって、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合するとともに、回路基板上のランドに少なくとも第１セラミック電子部品の外部電極を接合すること、
を特徴とする。
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を回路基板上のランドに接合する実装方法であって、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合するとともに、回路基板上のランドに少なくとも第１セラミック電子部品の外部電極を接合すること、
を特徴とする。
前記実装構造及び実装方法においては、歪量の小さい第１セラミック電子部品が回路基板上のランドに接合され、第１セラミック電子部品上に歪量の大きい第２セラミック電子部品が接合される。それぞれのセラミック電子部品に電圧を印加した際、第２セラミック電子部品は比較的大きく歪み、第１セラミック電子部品は比較的小さく歪む。歪はそれぞれの電子部品の高さ方向中央部分で最大値となるが、第２セラミック電子部品の大きな歪は第１セラミック電子部品の小さな歪によって吸収され、第１セラミック電子部品の外部電極と回路基板のランドとの直接的な接合点においては、ほとんど振動することがなく、回路基板の振動（鳴き）が抑制される。
本発明によれば、複数のセラミック電子部品を積み重ねることで実装される回路基板の鳴きを抑制することができる。
以下、本発明に係る積層コンデンサの実施例について添付図面を参照して説明する。
一実施例である実装構造１は、図１及び図２に示すように、第１セラミック電子部品（第１セラミックコンデンサ１１）上に第２セラミック電子部品（第２セラミックコンデンサ１２）を載せて互いに外部電極１５，１６をはんだ２０によって接合し、さらに、回路基板５０の表面に形成したランド５１上にはんだ５２によって接合したものである。
この実装構造１では、はんだ５２は上段のセラミックコンデンサ１２の外部電極１５，１６にまで濡れ上がっている。なお、はんだ２０によるセラミックコンデンサ１１，１２の接合強度が十分な場合には、はんだ５２によるランド５１への接合は、下段のセラミックコンデンサ１１の外部電極１５，１６のみで接合されてもよい。
セラミックコンデンサ１１，１２は、それぞれ、誘電体層を積層したセラミック素体（積層体）１１ａ，１２ａからなり、誘電体層を挟んで互いに対向する内部電極１３，１４によって所定の容量部が形成されている。素体１１ａ，１２ａの両端部には外部電極１５，１６が形成されており、外部電極１５は各内部電極１３の一端に接続され、外部電極１６は各内部電極１４の一端に接続されている。
誘電体層としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを好適に用いることができる。これらの主成分に、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分を添加したものを用いてもよい。内部電極１３，１４としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを好適に用いることができる。
外部電極１５，１６は、厚膜や薄膜によって形成され、下地層とその上に形成されるめっき層とで構成されることが好ましい。下地層としては、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを好適に用いることができ、内部電極１３，１４と同時焼成したものであってもよく、塗布した導電性ペーストを焼き付けたものであってもよい。さらに、下地層は素体１１ａ，１２ａの表面にめっきによって直接的に形成されていてもよく、熱硬化性樹脂を含む導電性樹脂を硬化させることにより形成されていてもよい。めっき層としては、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどを好適に用いることができ、複数層により形成されていてもよい。好ましくは、Ｎｉめっき及びＳｎめっきの２層構造である。
ところで、前記第１セラミックコンデンサ１１は外部電極１５，１６に電圧が印加された際に素体１１ａが第１の歪量で歪む（伸縮する）。また、第２セラミックコンデンサ１２は外部電極１５，１６に電圧が印加された際に素体１２ａが第１の歪量よりも大きい第２の歪量で歪む（伸縮する）。
素体１１ａ，１２ａの歪量は、主に誘電体の材料を選択することによって調整可能である。誘電率の低い材料や電界強度の低い材料を使用すると歪量は小さくなる。例えば、下段に配置される第１セラミックコンデンサ１１の素体１１ａを低誘電率のセラミック材料で形成し、上段に配置される第２セラミックコンデンサ１２Ｂの素体１２ａを高誘電率のセラミック材料で形成する。または、下段に配置される第１セラミックコンデンサ１１の素体１１ａに加わる電界強度を低くし、上段に配置される第２セラミックコンデンサ１２の素体１２ａに加わる電界強度を高くする。
また、誘電体に同じ材料を用いても、素体１１ａ，１２ａの歪量は、静電容量によって調整可能である。誘電体層が同じ材料で、内部電極１３，１４の枚数を少なくすると歪量は小さくなる。例えば、下段に配置される第１セラミックコンデンサ１１の内部電極１３，１４の枚数を、上段に配置される第２セラミックコンデンサ１２の内部電極１３，１４の枚数よりも少なくする。
図３は前記実装構造１の変形例である実装構造２を示し、セラミックコンデンサ１１，１２の外部電極１５，１６を端子部材２１で一体的に接合し、回路基板５０のランド５１に対してははんだ５２を介して端子部材２１にて接合したものである。他の構成は実装構造１と同様である。
前記実装構造１において、本発明者による音圧測定の結果を図４に示す。セラミックコンデンサ１１，１２は、いずれも、長さ２．０ｍｍ、幅１．２５ｍｍ、高さ１．２５ｍｍであり、下段のセラミックコンデンサ１１の容量は１μＦ、上段のセラミックコンデンサ１２の容量は２２μＦである。回路基板５０は、１００ｍｍ×４０ｍｍの大きさで、厚さ１．６ｍｍのものを使用した。回路基板５０の中央部分に前記実装構造１によるコンデンサ１１，１２を接合した。
１Ｖｐｐで３ｋＨｚ近傍の共振周波数にて、直流バイアス電圧を０Ｖ、１６Ｖ、−１６Ｖ，０Ｖと変化させ、実装構造１の直上にセットしたマイクロフォンで音圧レベルを測定した。
図４（Ａ）に実装構造１による音圧レベルを示す。図４（Ｂ）に下段のセラミックコンデンサ１１を単独で回路基板５０上に実装した場合の音圧レベルを示す。図４（Ｃ）に上段のセラミックコンデンサ１２を単独で回路基板５０上に実装した場合の音圧レベルを示す。図４（Ｂ），（Ｃ）と比較すると明らかなように、実装構造１による図４（Ａ）に示す音圧レベルは２０ｄＢ程度低減されている。また、音圧が抑制されるバイアス電圧の範囲が拡大している。
次に、電界誘起歪に起因する音圧レベルの低減のメカニズムについて図５（Ａ），（Ｂ）及び図６（Ａ），（Ｂ）を参照して説明する。
まず、セラミック電子部品３０を単独で回路基板５０上にはんだ付けした構造を図５（Ａ）に模式的に示す。セラミック電子部品３０に電圧を印加すると、図５（Ｂ）に示すように、セラミック素体は厚み方向に膨張し、ポアッソン効果により長手方向に収縮する。これにて回路基板５０が撓むことになる。交流電圧の印加によって素体の長手方向の収縮、復元が回路基板５０の振動となり、鳴きが発生する。
ここで、歪をＳ、応力をＴ、電場をＥとすると、次のように記述される。
Ｓ＝ｓEＴ＋ｄＥ …（１）
ｓEは弾性コンプライアンス係数、ｄは圧電定数である。
Ｓ＝ｓEＴ＋ｄＥ …（１）
ｓEは弾性コンプライアンス係数、ｄは圧電定数である。
次に、前記実装構造１にした場合のコンデンサ１１，１２の歪と回路基板５０の歪との関係を考える。前記実装構造１を単純なリンク機構と仮定すると、図６（Ａ）のようになる。コンデンサ１１，１２の高さ方向中央部分Ａ，Ｂ（変位量の最も大きい部分）と回路基板５０への接合部分Ｃでの歪を、それぞれ、ＳA，ＳB，ＳCとする。また、Ｃ点からＡ点、Ｂ点までの高さをＴA，ＴBとする。
コンデンサ１１，１２の高さをｔ１，ｔ２とすると、ｔA，ｔBは以下の式で表わされる。
ｔA＝1/2ｔ２＋ｔ１ …（２）
ｔB＝1/2ｔ１ …（３）
ｔA＝1/2ｔ２＋ｔ１ …（２）
ｔB＝1/2ｔ１ …（３）
歪と高さの関係を模式的に表すと、図６（Ｂ）となる。このとき、歪と高さとの間には、以下の相関関係が成り立つ。
（ＳA−ＳC）：（ＳB−ＳC）＝ｔA：（ｔA−ｔB）＝（1/2ｔ２＋ｔ１）：（1/2ｔ２＋1/2ｔ１） …（４）
（ＳA−ＳC）：（ＳB−ＳC）＝ｔA：（ｔA−ｔB）＝（1/2ｔ２＋ｔ１）：（1/2ｔ２＋1/2ｔ１） …（４）
従って、歪と高さとの関係は以下の式で表わされる。
（ＳA−ＳC）／（ＳA−ＳB）＝（1/2ｔ２＋ｔ１）／（1/2ｔ２＋1/2ｔ１） …（５）
（ＳA−ＳC）／（ＳA−ＳB）＝（1/2ｔ２＋ｔ１）／（1/2ｔ２＋1/2ｔ１） …（５）
式（５）に従えば、コンデンサ１１，１２の歪ＳA，ＳBと高さｔ１，ｔ２から回路基板５０の歪ＳCが求まる。また、歪の相関関係において、歪が０となる地点Ｄ、即ち、仮想的な不動点が存在する（図６（Ｂ）参照）。この不動点Ｄが点Ｃと一致する場合（ＳC＝０）、回路基板５０の歪が０に近づくように、コンデンサ１１，１２の歪の伝達は減衰する。このときの前記実装構造１におけるコンデンサ１１，１２の設計条件は、以下の関係式で表わされる。
ＳB／ＳA＝１−（ｔ２＋ｔ１）／（ｔ２＋２ｔ１） …（６）
ＳB／ＳA＝１−（ｔ２＋ｔ１）／（ｔ２＋２ｔ１） …（６）
即ち、式（６）を満たす弾性コンプライアンス係数、圧電定数であれば、回路基板５０に歪は発生しないことになる。不動点ＤがＣ点に位置するように、下段及び上段のセラミックコンデンサ１１，１２が伸縮すると、コンデンサ１１，１２の歪の伝達は減衰して、Ｃ点の歪は小さくなり、音圧が抑制される。
コンデンサ１１，１２の歪の伝達は、コンデンサ１１とコンデンサ１２との間の隙間及びコンデンサ１１と回路基板５０との間の隙間によって、効果的に減衰される。つまり、隙間の高さの調整によって、音圧の抑制効果を高めることが可能である。
現実には、はんだ５２は剛体ではなく、素体１１ａ，１２ａは剛体に近い。また、圧電定数も誘電体の分極状態に影響されて直線的な特性ではない。しかし、前記式（６）の条件が満たされる近傍では音圧が抑制される。
以上のメカニズムにより、前記実装構造１は、コンデンサ１１，１２を単独で実装したときよりも、音圧が低くなり、鳴きを抑制することができる。
本メカニズムによると、前記実装構造１において下段に電界誘起歪の生じないセラミック電子部品を使用した場合、前記式（６）の関係から外れていくようであれば、逆に音圧抑制効果が小さくなる。本メカニズムは、不動点Ｄが回路基板５０に位置するように下段のセラミック電子部品の電界誘起歪を所定の値に設定すれば音圧を０に近づけることができる点で非常に効果的に鳴きを抑制できる。
（他の実施形態）
なお、本発明に係る積層コンデンサの使用方法は、前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
なお、本発明に係る積層コンデンサの使用方法は、前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
特に、積層体やコンデンサ電極の細部の形状は任意であり、コンデンサ電極の配置枚数や実装面に対する配置方向は任意である。コンデンサの容量も任意であるが、通常は１μＦ以上の容量のコンデンサが鳴くことが知られている。また、本発明はコンデンサ以外の圧電部品やコイル部品などのセラミック電子部品にも適用可能である。
以上のように、本発明は、セラミック電子部品の実装構造及び実装方法において有用であり、特に、回路基板の鳴きを抑制することができる点で優れている。
１，２…実装構造
１１ａ，１２ａ…セラミック素体
１１，１２…セラミックコンデンサ
１３，１４…内部電極
１５，１６…外部電極
２０…はんだ
２１…端子部材
５０…回路基板
５１…ランド
５２…はんだ
１１ａ，１２ａ…セラミック素体
１１，１２…セラミックコンデンサ
１３，１４…内部電極
１５，１６…外部電極
２０…はんだ
２１…端子部材
５０…回路基板
５１…ランド
５２…はんだ
Claims (8)
- 内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を備え、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合されており、
回路基板上のランドに、前記第２セラミック電子部品を接合した第１セラミック電子部品が、少なくとも第１セラミック電子部品の外部電極によって接合されていること、
を特徴とする実装構造。 - 前記回路基板上のランドに、第１セラミック電子部品の外部電極に加えて第２セラミック電子部品の外部電極をも接合されていること、を特徴とする請求項１に記載の実装構造。
- 第１セラミック電子部品及び第２セラミック電子部品のそれぞれの外部電極を一体的に接合する端子部材を備え、前記回路基板上のランドには前記端子部材によって接合されていること、を特徴とする請求項１又は請求項２に記載の実装構造。
- 第１セラミック電子部品及び／又は第２セラミック電子部品は積層コンデンサであること、を特徴とする請求項１ないし請求項３のいずれかに記載の実装構造。
- 内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量で歪む第１セラミック電子部品と、
内部電極と外部電極とを備えたセラミック素体からなり、外部電極に電圧が印加された際にセラミック素体が第１の歪量より大きい第２の歪量で歪む第２セラミック電子部品と、
を回路基板上のランドに接合する実装方法であって、
第１セラミック電子部品の直上に第２セラミック電子部品を載せて互いの外部電極にて接合するとともに、回路基板上のランドに少なくとも第１セラミック電子部品の外部電極を接合すること、
を特徴とする実装方法。 - 前記回路基板上のランドに、第１セラミック電子部品の外部電極に加えて第２セラミック電子部品の外部電極をも接合すること、を特徴とする請求項５に記載の実装方法。
- 第１セラミック電子部品及び第２セラミック電子部品のそれぞれの外部電極を端子部材にて一体的に接合し、前記回路基板上のランドには前記端子部材によって接合すること、を特徴とする請求項５又は請求項６に記載の実装方法。
- 第１セラミック電子部品及び／又は第２セラミック電子部品は積層コンデンサであること、を特徴とする請求項５ないし請求項７のいずれかに記載の実装方法。
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