KR20130115228A

KR20130115228A - 반도체 디바이스용 기판의 세정액 및 세정 방법

Info

Publication number: KR20130115228A
Application number: KR1020137007595A
Authority: KR
Inventors: 겐 하라다; 아츠시 이토; 도시유키 스즈키
Original assignee: 미쓰비시 가가꾸 가부시키가이샤
Priority date: 2010-10-01
Filing date: 2011-09-29
Publication date: 2013-10-21
Also published as: WO2012043767A1; JP2012094852A; US20130225464A1; TW201215672A; KR101846597B1; JP6014985B2

Abstract

본 발명은 기판 표면을 부식시키지 않고 미립자 부착에 의한 오염, 유기물 오염 및 금속 오염을 동시에 제거할 수 있고, 게다가 물 린스성도 양호하여, 단시간에 기판 표면을 고청정화할 수 있는 반도체 디바이스용 기판 세정액을 제공하는 것을 목적으로 한다. 본 발명은 반도체 디바이스 제조에 있어서의 화학적 기계적 연마 공정 후에 실시되는 반도체 디바이스용 기판의 세정 공정에 사용되는 세정액으로서, 이하의 성분 (A) ∼ (D) 를 함유하는 반도체 디바이스용 기판 세정액에 관한 것이다.
(A) 유기산
(B) 술폰산형 아니온성 계면 활성제
(C) 폴리비닐피롤리돈 및 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체에서 선택되는 적어도 1 종의 고분자 응집제
(D) 물

Description

반도체 디바이스용 기판의 세정액 및 세정 방법 {CLEANING SOLUTION AND CLEANING METHOD FOR SEMICONDUCTOR-DEVICE SUBSTRATE}

본 발명은 반도체 디바이스용 기판 표면을 효과적으로 세정하기 위한 세정액에 관한 것이다.

반도체 디바이스 제조 공정에서는, 디바이스의 고속화·고집적화를 위해서, 배선으로서 저항치가 낮은 신금속 재료 (Cu 등), 층간 절연막으로서 저유전율 (Low-k) 재료가 도입되어 왔다.

반도체 디바이스용 기판은, 먼저, 실리콘 웨이퍼 기판 상에, 금속막이나 층간 절연막의 퇴적층을 형성한 후에, 화학적 기계적 연마 (Chemical Mechanical Polishing, 이하, 「CMP」 라고 칭한다) 에 의해 표면의 평탄화 처리를 실시하고, 평탄해진 면 상에 새로운 층을 겹쳐 쌓아감으로써 제조된다. 반도체 디바이스용 기판은 각 층에 있어서 정밀도가 높은 평탄성이 필요하다.

이 CMP 공정 후의 반도체 디바이스용 기판 표면에는 다양한 협잡물이 잔류하고 있다. 예를 들어, 금속 배선이나 저유전율막의 절삭 부스러기, CMP 공정에서 사용되는 슬러리에 함유되는 콜로이달 실리카, 슬러리 중에 함유되는 방식제에서 유래하는 유기물 잔류물 등이다. 다층 구조를 갖는 반도체 디바이스를 제조하는 데에 있어, 이들 협잡물을 제거하는 것은 필수이다. 저유전율막은 소수성으로, 물과의 친화성이 낮아 세정액을 튕겨 버리므로 세정이 곤란하다. 또한, 콜로이달 실리카는 100 nm 이하로 매우 작기 때문에 제거가 곤란하다. 유기물 잔류물은 용해, 분해시키는 것이 가능하기는 하지만, 용해성, 분해성이 높은 세정액에서는 금속 배선에 부식을 일으키는 등과 같은 과제가 거론된다. 이들 과제를 해결하기 위해서, 다양한 세정 기술의 적용이 시도되고 있다.

그 중 하나로서 중요한 기술이 제타 전위의 제어이다. 산성의 수중에서는 구리 배선을 도입한 반도체 디바이스용 기판 표면이 부전하로 대전되는 것이 알려져 있다. 한편, CMP 공정에서 사용되고 있는 슬러리 중에 함유되는 콜로이달 실리카는 산성의 수중에서는 정전하로 대전되는 것이 알려져 있다. 그리고, CMP 공정의 후공정인 기판의 세정 공정에 있어서, 세정액에 아니온성 계면 활성제를 함유하지 않는 경우에서는, 정전하로 대전된 콜로이달 실리카의 미립자가 부전하로 대전된 반도체 디바이스용 기판 표면에 부착되기 쉽다. 이 부착을 방지하기 위해서는 콜로이달 실리카의 제타 전위를 부로 제어할 필요가 있다.

또한, CMP 공정의 후공정인 기판의 세정 공정에서는 Cu 배선의 저부식성도 요구되고 있다. 특히 최근에는 디바이스의 집적화가 진행되어, Cu 배선이 가늘어지고 있는 점에서, 종래의 디바이스에서는 문제가 되지 않았던 작은 부식에 의해서조차 생산율 저하를 일으키는 요인이 되는 경우가 있다.

이와 같은 과제를 해결하기 위해서, 다양한 세정 기술의 적용이 시도되고 있다.

예를 들어, 특허문헌 1 에는 기판에 부착된 미립자나 유기 오염을 제거하기 위하여, 특정한 계면 활성제와 물에 알칼리 또는 유기산을 첨가한 세정액이 개시되어 있다.

또한, 특허문헌 2 에는 폴리옥시에틸렌노닐페닐에테르 등의 비이온성 계면 활성제와, 아미노아세트산 또는 퀴날드산과 같은 금속과 착물을 형성하는 화합물과, 알칼리 성분을 함유하는 세정액이 개시되어 있다.

일본 공개특허공보 2003-289060호 일본 공개특허공보 2002-270566호

반도체 디바이스 제조 공정에 있어서, 다양한 세정법이 제안되어 있지만, 종래 기술에서는, 세정액에 의한 기판의 세정 효과가 불충분하거나, 세정액에 의해 기판 표면 (특히 금속 배선) 이 부식되거나, 세정액이 초순수를 사용한 린스 공정으로 제거되기 어렵기 때문에, 장시간의 린스가 필요하게 되어, 세정의 단시간화에 방해가 되거나 하는 등의 문제가 있었다.

특히 소수성의 저유전율 절연막이나 부식되기 쉬운 Cu 배선의 표면 상의 다양한 오염을 단시간에 충분히 제거할 수 있는 기술은 없어, 그 확립이 요구되고 있었다.

본 발명은 상기 문제를 해결하기 위하여 이루어진 것으로, 기판 표면을 부식시키지 않고 미립자 부착에 의한 오염, 유기물 오염 및 금속 오염을 동시에 제거할 수 있고, 게다가 물 린스성도 양호하여, 단시간에 기판 표면을 고청정화할 수 있는 반도체 디바이스용 기판 세정액을 제공하는 것을 목적으로 한다.

본 발명자들은 100 nm 정도 혹은 그 이하의 입경의 미립자에 의한 소수성의 저유전율 절연막 표면의 오염을 효과적으로 억제하기 위해서는, 계면 활성제를 활용하여 소수면의 젖음성을 향상시킴과 함께, 미립자를 응집시켜 흡착력을 저감시키는 것이 중요하다고 생각하고, 상기 과제를 해결하기 위해서 예의 검토를 거듭하였다. 그 결과, 특정 계면 활성제와 고분자 응집제를 함유하는 용액을 세정액으로서 사용하면 상기 과제를 해결할 수 있는 것을 알아내고, 본 발명에 도달하였다.

즉, 본 발명은 이하의 발명에 관련된 것이다.

<1> 반도체 디바이스 제조에 있어서의 화학적 기계적 연마 공정 후에 실시되는, 반도체 디바이스용 기판의 세정 공정에 사용되는 세정액으로서, 이하의 성분 (A) ∼ (D) 를 함유하는 반도체 디바이스용 기판 세정액.

(A) 유기산

(B) 술폰산형 아니온성 계면 활성제

(C) 폴리비닐피롤리돈 및 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체에서 선택되는 적어도 1 종의 고분자 응집제

(D) 물

<2> 성분 (A) 가 카르복실기를 1 이상 갖는 탄소수 1 ∼ 10 의 유기산인 상기 <1> 에 기재된 반도체 디바이스용 기판 세정액.

<3> 성분 (A) 가 옥살산, 시트르산, 타르타르산, 말산, 락트산, 아스코르브산, 갈산 및 아세트산으로 이루어지는 군에서 선택된 적어도 1 종인 상기 <2> 에 기재된 반도체 디바이스용 기판 세정액.

<4> 성분 (B) 가 알킬술폰산 및 그 염, 알킬벤젠술폰산 및 그 염, 알킬디페닐에테르디술폰산 및 그 염, 알킬메틸타우린산 및 그 염, 그리고 술포숙신산디에스테르 및 그 염으로 이루어지는 군에서 선택된 적어도 1 종인 상기 <1> 내지 <3> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액.

<5> 성분 (A) 가 5 ∼ 30 질량％, 성분 (B) 가 0.01 ∼ 10 질량％, 성분 (C) 가 0.001 ∼ 10 질량％ 의 농도로 함유되는 상기 <1> 내지 <4> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액.

<6> 성분 (C) 가 폴리비닐피롤리돈이며, 성분 (A) 가 0.03 ∼ 3 질량％, 성분 (B) 가 0.0001 ∼ 1 질량％, 성분 (C) 가 0.00001 ∼ 0.003 질량％ 의 농도로 함유되는 상기 <1> ∼ <4> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액.

<7> 성분 (C) 가 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체이며, 성분 (A) 가 0.03 ∼ 3 질량％, 성분 (B) 가 0.0001 ∼ 1 질량％, 성분 (C) 가 0.00001 ∼ 0.03 질량％ 의 농도로 함유되는 상기 <1> ∼ <4> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액.

<8> 물/세정액의 질량 비율을 40 으로 한 조제액 중에서 측정한, 1 차 입경이 80 nm 인 콜로이달 실리카의 제타 전위가 -20 ㎷ 이하인 상기 <1> 내지 <4>, <6> 및 <7> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액.

<9> 상기 <1> 내지 <4> 및 <6> 내지 <8> 중 어느 하나에 기재된 반도체 디바이스용 기판 세정액을 이용하여 반도체 디바이스용 기판을 세정하는 반도체 디바이스용 기판의 세정 방법.

<10> 상기 반도체 디바이스용 기판이 기판 표면에 Cu 배선과 저유전율 절연막을 갖고, 또한 화학적 기계적 연마를 실시한 후의 상기 반도체 디바이스용 기판을 세정하는 상기 <9> 에 기재된 반도체 디바이스용 기판의 세정 방법.

본 발명에 의하면, 반도체 디바이스용 기판의 세정에 있어서, 기판 표면을 부식시키지 않고 기판에 부착된 미립자나 유기 오염, 금속 오염을 동시에 제거하는 것이 가능하고, 물 린스성도 양호한 반도체 디바이스용 기판 세정액이 제공된다.

이하, 본 발명에 대하여 구체적으로 설명한다. 또한 본 명세서에 있어서 “질량％” 와 “중량％” 는 동일한 의미이다.

본 발명은 반도체 디바이스 제조에 있어서의 화학적 기계적 연마 공정 후에 실시되는 반도체 디바이스용 기판의 세정 공정에 사용되는 세정액으로서, 이하의 성분 (A) ∼ (D) 를 함유하는 반도체 디바이스용 기판 세정액에 관한 것이다.

(A) 유기산

(B) 술폰산형 아니온성 계면 활성제

(D) 물

본 발명에 있어서 성분 (A) : 유기산이란, 수중에서 산성 (pH<7) 을 나타내는 유기 화합물의 총칭으로, 카르복실기 (-COOH), 술포기 (-SO₃H), 페놀성 하이드록실기 (-ArOH : Ar 은 페닐기 등의 아릴기), 메르캅토기 (-SH) 등의 산성의 관능기를 갖는 유기 화합물을 나타낸다.

본 발명에 있어서 사용되는 유기산은 특별히 한정되지 않지만, 카르복실기를 1 이상 갖는 탄소수 1 ∼ 10 의 카르복실산이 바람직하다. 보다 바람직하게는 탄소수 1 ∼ 8 의 카르복실산이고, 더욱 바람직하게는 탄소수 1 ∼ 6 의 카르복실산이다.

카르복실산으로는 카르복실기를 1 이상 갖는 것이면 되며, 모노카르복실산, 디카르복실산, 트리카르복실산 등을 적절히 사용할 수 있고, 또한 옥시카르복실산, 아미노카르복실산 등 카르복실기 이외의 관능기를 함유하는 것이어도 된다.

이 중에서도, 특히 바람직하게는 옥살산, 시트르산, 타르타르산, 말산, 락트산, 아스코르브산, 갈산 및 아세트산을 들 수 있다.

이들 유기산은 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 비율로 병용해도 된다. 또한, 성분 (A) 로서 다가 유기산의 산성염을 사용할 수도 있다.

성분 (B) : 술폰산형 아니온성 계면 활성제로는 술포기 (-SO₃H) 를 갖는 아니온성 계면 활성제의 어느 것이나 사용할 수 있지만, 알킬술폰산 및 그 염, 알킬벤젠술폰산 및 그 염, 알킬디페닐에테르디술폰산 및 그 염, 알킬메틸타우린산 및 그 염, 그리고 술포숙신산디에스테르 및 그 염이 바람직하다.

보다 바람직한 것으로는 도데실벤젠술폰산, 도데칸술폰산 및 이들의 알칼리 금속염 등을 들 수 있다.

이 중에서도, 품질의 안정성이나 입수가 쉬운 점에서, 도데실벤젠술폰산 및 그 알칼리 금속염이 바람직하게 사용된다.

또한, 성분 (B) 는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 비율로 병용해도 된다.

성분 (C) : 고분자 응집제는 응집제로서 작용하는 수용성 폴리머로, 폴리비닐피롤리돈 및 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체 중 적어도 일방이다. 또한, 성분 (C) 는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 비율로 병용해도 된다.

폴리비닐피롤리돈 (이하, 「PVP」 라고 칭한다) 은 N-비닐-2-피롤리돈의 중합체로, 수평균 분자량이 5,000 ∼ 50,000 정도인 것이 바람직하게 사용된다.

폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체 (이하 「EO/PO 공중합체」 라고 칭한다) 는 시성식 [-(CH₂CH₂O-)_m(-C₃H₆O-)_n] (단, m 및 n 은 정의 수를 나타낸다) 로 나타내고 (단, 연쇄 길이가 상이한 블록을 복수개 갖는 경우를 포함한다), 중량 평균 분자량이 5,000 ∼ 50,000 정도의 것이 바람직하게 사용된다.

또한, 성분 (D) 인 물은 본 발명의 세정액의 용매이다. 용매로서 사용되는 물로는, 불순물을 최대한 저감시킨 탈이온수나 초순수를 사용하는 것이 바람직하다. 또한, 본 발명의 효과를 저해하지 않는 범위에서 에탄올 등 물 이외의 용매를 함유하고 있어도 된다.

또한, 성분 (A) ∼ (C) 및 그 밖의 첨가제에 대해서도 필요에 따라 정제된 것을 사용하는 것이 바람직하다.

성분 (A) 와 성분 (B) 를 함유하는 세정액에 있어서, CMP 공정에서 사용되고 있는 슬러리 중에 함유되는 콜로이달 실리카 등의 미립자와 반도체 디바이스용 기판 표면에서 전기적인 반발이 일어나, 콜로이달 실리카 등의 미립자가 반도체 디바이스용 기판 표면에 잘 부착되지 않게 된다. 한편으로, 성분 (A) 와 성분 (B) 만으로는 미립자의 반도체 디바이스용 기판 표면에 대한 부착을 억제하는 효과가 불충분하지만, 본 발명의 세정액에서는, 추가로 성분 (C) 의 고분자 응집제를 함유시킴으로써, 반도체 디바이스용 기판 표면에 잘 부착되지 않게 된 미립자를 응집시켜 미립자 응집체를 형성함으로써, 기판 표면에 부착력을 더욱 저하시킨다.

본 발명의 세정액의 제조 방법은 특별히 한정되지 않고 종래 공지된 방법에 의하면 되고, 예를 들어, 세정액의 구성 성분 (성분 (A) ∼ (D), 필요에 따라 다른 성분) 을 혼합함으로써 제조할 수 있다.

혼합 순서도 반응이나 침전물이 발생하는 등 특별한 문제가 없는 한 임의이며, 세정액의 구성 성분 중, 어느 2 성분 또는 3 성분 이상을 미리 배합하고, 그 후에 나머지 성분을 혼합해도 되고, 한번에 전부를 혼합해도 된다.

본 발명의 세정액은 세정에 적절한 농도가 되도록, 성분 (A) ∼ (C) 의 농도를 조정하여 제조할 수도 있지만, 수송, 보관시의 비용을 억제하는 관점에서, 각각의 성분을 고농도로 함유하는 세정액 (이하, 「세정 원액」 이라고 칭하는 경우가 있다) 을 제조한 후에, 성분 (D) 인 물로 희석하여 사용되는 경우도 많다.

이 세정 원액에 있어서의 각 성분의 농도는 특별히 제한은 없지만, 성분 (A) ∼ (C) 및 필요에 따라 첨가되는 다른 성분 그리고 이들의 반응물이 세정 원액 중에서 분리되거나 석출되지 않는 범위인 것이 바람직하다.

세정 원액에 있어서의 그 바람직한 농도 범위는 성분 (A) 가 5 ∼ 30 질량％, 성분 (B) 가 0.01 ∼ 10 질량％, 성분 (C) 가 0.001 ∼ 10 질량％ 의 농도 범위이다. 이와 같은 농도 범위이면, 수송, 보관시에 있어서, 함유 성분의 분리가 잘 일어나지 않고, 또한 물을 첨가함으로써 용이하게 세정에 적절한 농도의 세정액으로서 바람직하게 사용할 수 있다.

반도체 디바이스용 기판의 세정을 실시할 때의 세정액 (이하, 「희석 세정액」 또는 「희석액」 이라고 칭하는 경우가 있다) 에 있어서의 각 성분의 농도는 세정 대상이 되는 반도체 디바이스용 기판에 따라 적절히 결정된다.

세정액으로서 사용될 때의 성분 (A) 의 농도는 통상 0.03 ∼ 3 질량％, 바람직하게는 0.05 ∼ 3 질량％ 이며, 더욱 바람직하게는 0.06 ∼ 1 질량％ 이다.

성분 (A) 의 농도가 0.03 질량％ 미만에서는, 반도체 디바이스용 기판의 오염 제거가 불충분해질 우려가 있으며, 3 질량％ 를 초과해도 그 이상의 효과는 얻어지지 않는 데에 더하여, 세정 후의 세정액의 수세 제거에 비용이 들게 된다. 또한, 성분 (A) 의 농도가 3 질량％ 를 초과하면 구리 배선의 부식과 같은 문제를 일으키는 경우가 있다.

본 발명의 세정액은 계면 활성제인 성분 (B) 와 응집제인 성분 (C) 를 함유한다. 술폰산형 아니온성 계면 활성제인 성분 (B) 는 반도체 디바이스용 기판과 미립자 사이에 정전적인 반발력을 갖게 하는 효과가 있고, 일단 유리된 미립자의 기판에 대한 재부착을 방지하는 작용을 가지며, 응집제인 성분 (C) 는 액 중의 미립자의 분산 상태를 바꾸어, 미립자를 응집시키고, 미립자의 실질적인 입경을 크게 하여 반도체 디바이스용 기판으로부터의 제거를 실시하기 쉽게 하는 작용을 갖는다.

미립자 오염에 대한 제거 성능을 충분히 얻기 위해서는, 사용하는 성분에 따라 그 적합 범위는 변동되지만, 통상 성분 (B) 와 성분 (C) 의 질량 비율 [성분 (B)/성분 (C)] 이 1/15 ∼ 1.5/1 의 범위 내인 것이 바람직하고, 1/10 ∼ 1/1 의 범위 내인 것이 보다 바람직하다.

또한, 세정액으로서 사용될 때의 성분 (B) 의 농도는 통상 0.0001 ∼ 1 질량％ 이고, 바람직하게는 0.0001 ∼ 0.3 질량％ 이다.

성분 (C) 의 농도는 통상 0.000001 ∼ 0.1 질량％ 이며, 성분 (C) 가 폴리비닐피롤리돈인 경우, 그 농도가 0.00001 ∼ 0.003 질량％ 인 것이 특히 바람직하고, 성분 (C) 가 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체인 경우, 그 농도가 0.00001 ∼ 0.03 질량％ 인 것이 특히 바람직하다.

술폰산형 아니온성 계면 활성제인 성분 (B) 의 농도가 지나치게 낮으면, 제타 전위의 충분한 저하가 일어나지 않아, 미립자와 반도체 디바이스용 기판 사이의 정전적인 반발력이 부족한 경우가 있다. 반대로 성분 (B) 의 농도가 지나치게 높아도 농도에 알맞은 효과의 향상은 얻어지지 않는 데에 더하여, 과도한 기포 발생을 일으키거나 폐액 처리의 부하가 증가하게 된다.

한편, 세정액으로서 사용될 때의 응집제인 성분 (C) 의 농도가 지나치게 낮으면, 미립자의 응집 효과가 불충분해지기 때문에, 미립자를 충분히 제거할 수 없게 될 우려가 있고, 반대로 농도가 지나치게 높으면, 세정액의 점도가 높아져, 「액 끊김」 이 악화되는 등에 의해 작업 효율이 저하되거나 폐액 처리의 부하가 증가하게 된다.

또한, 상기 서술한 바와 같이, 세정에 공급하는 세정액은 세정 대상이 되는 반도체 디바이스용 기판에 대하여 각 성분의 농도가 적절한 것이 되도록 세정 원액을 희석시켜 제조해도 되고, 그 농도가 되도록 직접 각 성분을 조정하여 제조해도 된다.

또한, 콜로이달 실리카의 제타 전위가 부인 세정제를 사용함으로써, 콜로이달 실리카 등의 미립자가 반도체 디바이스용 기판 표면에 부착되는 것을 방지할 수 있다.

본 발명의 세정액은 술폰산형 아니온성 계면 활성제인 성분 (B) 와 응집제인 성분 (C) 를 조합하여 사용함으로써 세정 효과의 향상을 달성한 것이다.

본 발명의 세정액에 있어서 특히 성분 (C) 로서 PVP 및/또는 EO/PO 공중합체를 사용하면, 물/세정액 (세정 원액) 의 질량 비율을 40 으로 한 조제액 중에서 측정한, 1 차 입경이 80 nm 인 콜로이달 실리카의 제타 전위를 -20 ㎷ 이하로 할 수 있다. 또한, 콜로이달 실리카는 구상인 것을 사용한다. 그 1 차 입경은 전자 현미경을 이용하여 관찰함으로써 측정할 수 있다. 이와 같은 콜로이달 실리카로는, 예를 들어, 닛키 촉매 화성 공업 주식회사 제조의 「카타로이드 S」 시리즈를 사용하면 된다.

상기 조건으로 측정한 제타 전위를 -20 ㎷ 이하로 함으로써, 반도체 디바이스용 기판과 콜로이달 실리카의 정전적인 반발이 일어나, 콜로이달 실리카의 미립자의 반도체 디바이스용 기판에 대한 부착을 효율적으로 방지할 수 있다.

본 발명의 세정액은 그 사용시 (희석 세정액) 의 pH 로서 pH 5 이하인 것이 바람직하다. 보다 바람직한 pH 는 1 ∼ 4, 특히 바람직하게는 1 ∼ 3 이다.

pH 가 5 를 초과하면, 유기산에 의한 세정 효과가 불충분해지기 쉽다. pH 가 낮을수록 세정의 면에서 유리하지만, pH 가 1 미만이 되면 기판의 부식이 문제가 될 우려가 있다.

또한, 본 발명의 세정액에 있어서의 pH 는 세정액에 함유되는 각 성분의 첨가량에 따라 조정할 수 있다.

또한, 본 발명의 세정액은 그 성능을 저해하지 않는 범위에서 그 밖의 성분을 임의의 비율로 함유하고 있어도 된다.

다른 성분으로는 2-메르캅토티아졸린, 2-메르캅토이미다졸린, 2-메르캅토에탄올, 티오글리세롤 등의 함황 유기 화합물,

벤조트리아졸, 3-아미노트리아졸, N(R²)₃ (R² 는 서로 동일해도 되고 상이해도 되는 탄소수 1 ∼ 4 의 알킬기 및/또는 탄소수 1 ∼ 4 의 하이드록시알킬기), 우레아, 티오우레아 등의 함질소 유기 화합물,

폴리에틸렌글리콜, 폴리비닐알코올 등의 수용성 폴리머,

R³OH (R³ 은 탄소수 1 ∼ 4 의 알킬기) 등의 알킬알코올계 화합물 등의 방식제 ;

수소, 아르곤, 질소, 이산화탄소, 암모니아 등의 용존 가스 ;

불화수소산, 불화암모늄, BHF (버퍼드 불화수소산) 등의 드라이 에칭 후에 강고하게 부착된 폴리머 등의 제거 효과를 기대할 수 있는 에칭 촉진제 ;

히드라진 등의 환원제 ;

과산화수소, 오존, 산소 등의 산화제 ;

모노에탄올아민, 디에탄올아민, 트리에탄올아민 등의 알칸올아민류 등을 들 수 있다.

또한, 세정 대상이 되는 반도체 디바이스용 기판에 있어서, 배선으로서 과산화수소와 반응하여 용해되는 Cu 등의 금속 재료가 노출되어 있는 경우가 있다. 이 때, 세정에 사용하는 세정액은 실질적으로 과산화수소를 함유하지 않는 것이 바람직하다.

이어서, 본 발명의 세정 방법에 대하여 설명한다.

본 발명의 세정 방법은 이미 서술한 본 발명의 세정액을 반도체 디바이스용 기판에 직접 접촉시키는 방법으로 실시된다.

세정 대상이 되는 반도체 디바이스용 기판으로는, 반도체, 유리, 금속, 세라믹스, 수지, 자성체, 초전도체 등의 각종 반도체 디바이스용 기판을 들 수 있다.

이 중에서도, 본 발명의 세정액은 금속 표면을 부식시키지 않고, 또한 단시간의 린스로 제거할 수 있기 때문에, 배선 등으로서 표면에 금속 또는 금속 화합물을 갖는 반도체 디바이스용 기판에 대하여 특히 바람직하다.

여기서, 반도체 디바이스용 기판에 사용되는 상기 금속으로는 W, Cu, Ti, Cr, Co, Zr, Hf, Mo, Ru, Au, Pt 및 Ag 등을 들 수 있고, 금속 화합물로는 이들 금속의 질화물, 산화물, 실리사이드 등을 들 수 있다. 이들 중에서는, Cu 그리고 이들을 함유하는 화합물이 바람직한 대상이다.

또한, 본 발명의 세정 방법은 소수성이 강한 저유전율 절연 재료에 대해서도 세정 효과가 높기 때문에, 저유전율 절연 재료를 갖는 반도체 디바이스용 기판에 대해서도 바람직하다.

이와 같은 저유전율 재료로는 Polyimide, BCB (Benzocyclobutene), Flare (Honeywell 사), SiLK (Dow Chemical 사) 등의 유기 폴리머 재료나 FSG (Fluorinated silicate glass) 등의 무기 폴리머 재료, BLACK DIAMOND (Applied Materials 사), Aurora (니혼 ASM 사) 등의 SiOC 계 재료를 들 수 있다.

여기서, 본 발명의 세정 방법은 반도체 디바이스용 기판이 기판 표면에 Cu 배선과 저유전율 절연막을 갖고, 또한 CMP 처리 후에 기판을 세정하는 경우에 특히 바람직하게 적용된다. CMP 공정에서는 연마제를 이용하여 기판을 패드에 문질러 연마를 실시한다.

연마제에는 콜로이달 실리카 (SiO₂), 퓸드 실리카 (SiO₂), 알루미나 (Al₂O₃), 세리아 (CeO₂) 등의 연마 입자가 함유된다. 이와 같은 연마 입자는 반도체 디바이스용 기판의 미립자 오염의 주된 요인이 되지만, 본 발명의 세정액은 기판에 부착된 미립자를 세정액 중에 분산시킴과 함께 재부착을 방지하는 작용을 갖고 있기 때문에, 미립자 오염에 높은 효과를 나타낸다.

또한, 연마제에는 산화제, 분산제 등의 연마 입자 이외의 첨가제가 함유되는 경우가 있다.

특히, 그 표면에 금속 배선으로서 Cu 막을 갖는 반도체 디바이스용 기판에 있어서의 CMP 연마에서는, Cu 막이 부식되기 쉽기 때문에, 방식제가 첨가되는 경우가 많다.

방식제로는 방식 효과가 높은 아졸계 방식제가 바람직하게 사용된다. 보다 상세하게는 질소만의 복소고리를 함유하는 디아졸계나 트리아졸계, 테트라졸계를 들 수 있다. 질소와 산소의 복소고리를 함유하는 옥사졸계나 이소옥사졸계, 옥사디아졸계를 들 수 있고, 질소와 황의 복소고리를 함유하는 티아졸계나 이소티아졸계, 티아디아졸계를 들 수 있다. 그 중에서도 특히 방식 효과가 우수한 벤조트리아졸 (BTA) 계의 방식제가 바람직하게 이용되고 있다.

본 발명의 세정액은 이와 같은 방식제를 함유한 연마제로 연마한 후의 표면에 적용하면, 이들 방식제에서 유래한 오염을 매우 효과적으로 제거할 수 있는 점에서 우수하다.

즉, 연마제 중에 이들 방식제가 존재하면, Cu 막 표면의 부식을 억제하는 반면, 연마시에 용출된 Cu 이온과 반응하여, 다량의 불용성 석출물을 발생시킨다. 본 발명의 세정액은 이와 같은 불용성 석출물을 효율적으로 용해 제거할 수 있고, 또한 금속 표면에 남기 쉬운 계면 활성제를 단시간의 린스로 제거할 수 있어 스루풋의 향상이 가능하다.

그 때문에, 본 발명의 세정 방법은 Cu 막과 저유전율 절연막이 공존한 표면을 CMP 처리한 후의 반도체 디바이스용 기판의 세정에 바람직하고, 특히 아졸계 방식제가 들어간 연마제로 CMP 처리한 상기 기판의 세정에 바람직하다.

상기 서술한 바와 같이 본 발명의 세정 방법은 본 발명의 세정액을 반도체 디바이스용 기판에 직접 접촉시키는 방법으로 실시된다. 또한, 세정 대상이 되는 반도체 디바이스용 기판의 종류에 맞추어, 바람직한 성분 농도의 세정액이 선택된다.

예를 들어, 세정 대상인 반도체 디바이스용 기판이 기판 표면에 Cu 배선과 저유전율 절연막을 갖는 기판인 경우의 각 성분의 바람직한 농도 범위는, 성분 (A) 가 0.03 ∼ 3 질량％, 바람직하게는 0.06 ∼ 1 질량％ 이며, 성분 (B) 의 농도가 0.0001 ∼ 1 질량％, 바람직하게는 0.0001 ∼ 0.3 질량％ 이며, 성분 (C) 의 농도가 0.00001 ∼ 0.1 질량％, 바람직하게는 0.0001 ∼ 0.03 질량％ 이다. 또한, 성분 (C) 가 폴리비닐피롤리돈인 경우의 바람직한 농도 범위는 0.00001 ∼ 0.003 질량％ 이며, 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체인 경우의 바람직한 농도 범위는 0.00001 ∼ 0.03 질량％ 이다.

세정액의 기판에 대한 접촉 방법에는, 세정조에 세정액을 채우고 기판을 침지시키는 딥식, 노즐로부터 기판 상에 세정액을 흘리면서 기판을 고속 회전시키는 스핀식, 기판에 액을 분무하여 세정하는 스프레이식 등을 들 수 있다. 이와 같은 세정을 실시하기 위한 장치로는, 카세트에 수용된 복수 장의 기판을 동시에 세정하는 배치식 세정 장치, 1 장의 기판을 홀더에 장착하여 세정하는 매엽식 세정 장치 등이 있다.

본 발명의 세정액은 상기 중 어느 방법에나 적용할 수 있지만, 단시간에 보다 효율적인 오염 제거를 할 수 있는 점에서, 스핀식이나 스프레이식의 세정에 바람직하게 사용된다. 그리고, 세정 시간의 단축, 세정액 사용량의 삭감이 요망되고 있는 매엽식 세정 장치에 적용한다면, 이들 문제가 해결되므로 바람직하다.

또한, 본 발명의 세정 방법은 물리력에 의한 세정 방법, 특히 세정 브러쉬를 사용한 스크럽 세정이나 주파수 0.5 메가헤르츠 이상의 초음파 세정을 병용하면, 기판에 부착된 미립자에 의한 오염의 제거성이 더욱 향상되고, 세정 시간의 단축으로도 연결되므로 바람직하다. 특히, CMP 후의 세정에 있어서는, 수지제 브러쉬를 사용하여 스크럽 세정을 실시하는 것이 바람직하다. 수지제 브러쉬의 재질은 임의로 선택할 수 있지만, 예를 들어 PVA (폴리비닐알코올) 를 사용하는 것이 바람직하다.

또한, 본 발명의 세정 방법에 의한 세정 전 및/또는 후에, 물에 의한 세정을 실시해도 된다.

본 발명의 세정 방법에 있어서, 세정액의 온도는 통상은 실온이면 되지만, 성능을 저해시키지 않는 범위에서 40 ∼ 70 ℃ 정도로 가온해도 된다.

실시예

이하, 실시예에 의해 본 발명을 더욱 상세하게 설명하지만, 본 발명은 그 요지를 변경하지 않는 한 이하의 실시예에 한정되는 것은 아니다.

실시예 및 비교예의 세정액의 제조에 사용한 시약은 다음과 같다.

「시약」

성분 (A) : 유기산

·시트르산 (와코 준야쿠 주식회사 제조, 시약 특급)

성분 (B) : 술폰산형 아니온성 계면 활성제

·도데실벤젠술폰산 (약칭 : DBS) (라이온 주식회사 제조)

성분 (C) : 고분자 응집제

·폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체 (약칭 : EO/PO) (다이이치 공업 제약 주식회사 제조, 에판 U-108)

·폴리비닐피롤리돈 (약칭 : PVP) (다이이치 공업 제약 주식회사 제조, 핏츠콜 K-30)

성분 (C') : 성분 (C) 에 해당하지 않는 수용성 폴리머

·폴리에틸렌글리콜 (약칭 : PEG) (다이이치 공업 제약 주식회사 제조, PEG 6000)

·폴리아크릴산 (약칭 : PAA) (다이이치 공업 제약 주식회사 제조, 샤롤 AN-103)

·카르복시메틸셀룰로오스나트륨 (약칭 : CMC) (다이이치 공업 제약 주식회사 제조, 셀로겐 F-6HS9)

실시예 1

(세정액의 조제)

성분 (A) 로서 15 질량％ 의 시트르산, 성분 (B) 로서 0.5 질량％ 의 DBS, 성분 (C) 로서 0.002 질량％ 의 EO/PO 를 성분 (D) 물과 혼합하여, 실시예 1 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

이어서, 물/세정액 원액의 질량 비율이 40 이 되도록 그 세정액 원액에 물을 첨가하여, 반도체 디바이스용 기판 세정액 (희석액) 을 조제하였다. 세정액 원액 및 희석액의 조성을 표 1 에 나타낸다.

(응집 효과의 평가)

세정액 (희석액) 40 g 에 콜로이달 실리카 (주식회사 닛키 촉매 화성 제조, 카타로이드 SI-50P) 를 농도가 0.005 질량％ 가 되도록 첨가하였다. 마그네틱 스터러를 이용하여 세정액을 충분히 교반한 후, 세정액이 탁해져 있는지 여부를 육안으로 확인하였다. 결과를 표 2 에 나타낸다.

(제타 전위의 측정)

콜로이달 실리카 (닛키 촉매 화성 주식회사 카타로이드 SI-80P, 1 차 입경 : 80 nm) 의 농도가 0.008 질량％ 가 되도록 세정액 (희석액) 에 첨가하고, 마그네틱 스터러를 이용하여 세정액 (희석액) 을 1 시간 이상 교반한 후, 제타 전위계 ((주) 오오츠카 전자 ELS-6000) 를 이용하여 측정을 실시하였다. 측정은 3 회 실시하고, 그들의 평균치를 측정 결과로 하였다. 측정 결과를 표 2 에 나타낸다.

실시예 2

성분 (C) 를 0.01 질량％ 의 EO/PO 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 2 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

얻어진 세정액을 이용하여, 실시예 1 과 동일한 방법으로 응집 효과의 평가와 제타 전위의 측정을 실시하였다. 평가 결과를 표 2 에 나타낸다.

실시예 3

성분 (C) 를 0.02 질량％ 의 EO/PO 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 3 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

실시예 4

성분 (C) 를 0.2 질량％ 의 EO/PO 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 4 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

실시예 5

성분 (C) 를 0.002 질량％ 의 PVP 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 5 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

실시예 6

성분 (C) 를 0.01 질량％ 의 PVP 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 6 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

실시예 7

성분 (C) 를 0.02 질량％ 의 PVP 로 한 것 이외에는 실시예 1 과 동일하게 하여, 실시예 7 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 1

성분 (C) 를 함유하지 않고, 성분 (A) 로서 15 질량％ 의 시트르산, 성분 (B) 로서 0.5 질량％ 의 DBS 를 성분 (D) 물과 혼합하여, 표 1 에 나타내는 조성의 비교예 1 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 2

성분 (C) 대신에, 성분 (C') 로서 0.002 질량％ 의 PEG 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 2 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 3

성분 (C) 대신에, 성분 (C') 로서 0.02 질량％ 의 PEG 를 첨가한 것 이외에는, 실시예 1 과 동일하게 하여 비교예 3 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 4

성분 (C) 대신에, 성분 (C') 로서 0.2 질량％ 의 PEG 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 4 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 5

성분 (C) 대신에, 성분 (C') 로서 0.02 질량％ 의 PAA 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 5 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 6

성분 (C) 대신에, 성분 (C') 로서 0.2 질량％ 의 PAA 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 6 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

비교예 7

성분 (C) 대신에, 성분 (C') 로서 2 질량％ 의 PAA 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 7 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

얻어진 세정액을 이용하여, 실시예 1 과 동일한 방법으로 응집 효과의 평가를 실시하였다. 평가 결과를 표 2 에 나타낸다.

비교예 8

성분 (C) 대신에, 성분 (C') 로서 0.2 질량％ 의 CMC 를 첨가한 것 이외에는 실시예 1 과 동일하게 하여, 비교예 8 의 반도체 디바이스용 기판 세정 원액을 조제하였다.

표 2 에 있어서, 제타 전위 (단위 : ㎷) 는 기판과 세정시에 기판으로부터 떨어진 입자의 반발력의 지표로, 마이너스의 절대치가 클수록 반발력이 커지는 것을 나타낸다.

-30 ㎷ 미만 : 반발력이 매우 크다.

-30 ㎷ 이상 -20 ㎷ 이하 : 반발력이 커서 입자의 재부착을 방지할 수 있다.

-20 ㎷ 초과 : 성분 (C) 의 효과가 발휘되지 않았다.

본 발명을 상세하게 또한 특정한 실시양태를 참조하여 설명했지만, 본 발명의 정신과 범위를 일탈하지 않고 다양한 변경이나 수정을 가할 수 있는 것은 당업자에게 있어 분명하다. 본 출원은 2010 년 10 월 1 일 출원된 일본 특허출원 (특원 2010-224124) 에 기초하는 것으로, 그 내용은 여기에 참조로서 받아들여진다.

산업상 이용가능성

본 발명의 반도체 디바이스용 기판 세정액은, 반도체 디바이스용 기판 표면을 부식시키지 않고 기판에 부착된 미립자나 유기 오염, 금속 오염을 동시에 제거하는 것이 가능하고, 물 린스성도 양호한 점에서, 본 발명은 반도체 디바이스나 디스플레이 디바이스 등의 제조 공정에 있어서의 오염 반도체 디바이스용 기판의 세정 처리 기술로서 공업적으로 매우 유용하다.

Claims

반도체 디바이스 제조에 있어서의 화학적 기계적 연마 공정 후에 실시되는 반도체 디바이스용 기판의 세정 공정에 사용되는 세정액으로서, 이하의 성분 (A) ∼ (D) 를 함유하는 반도체 디바이스용 기판 세정액.
(A) 유기산
(B) 술폰산형 아니온성 계면 활성제
(C) 폴리비닐피롤리돈 및 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체에서 선택되는 적어도 1 종의 고분자 응집제
(D) 물
제 1 항에 있어서,
성분 (A) 가 카르복실기를 1 이상 갖는 탄소수 1 ∼ 10 의 유기산인 반도체 디바이스용 기판 세정액.
제 2 항에 있어서,
성분 (A) 가 옥살산, 시트르산, 타르타르산, 말산, 락트산, 아스코르브산, 갈산 및 아세트산으로 이루어지는 군에서 선택된 적어도 1 종인 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
성분 (B) 가 알킬술폰산 및 그 염, 알킬벤젠술폰산 및 그 염, 알킬디페닐에테르디술폰산 및 그 염, 알킬메틸타우린산 및 그 염, 그리고 술포숙신산디에스테르 및 그 염으로 이루어지는 군에서 선택된 적어도 1 종인 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
성분 (A) 가 5 ∼ 30 질량％, 성분 (B) 가 0.01 ∼ 10 질량％, 성분 (C) 가 0.001 ∼ 10 질량％ 의 농도로 함유되는 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
성분 (C) 가 폴리비닐피롤리돈이며, 성분 (A) 가 0.03 ∼ 3 질량％, 성분 (B) 가 0.0001 ∼ 1 질량％, 성분 (C) 가 0.00001 ∼ 0.003 질량％ 의 농도로 함유되는 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
성분 (C) 가 폴리에틸렌옥사이드-폴리프로필렌옥사이드 블록 공중합체이며, 성분 (A) 가 0.03 ∼ 3 질량％, 성분 (B) 가 0.0001 ∼ 1 질량％, 성분 (C) 가 0.00001 ∼ 0.03 질량％ 의 농도로 함유되는 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 4 항, 제 6 항 및 제 7 항 중 어느 한 항에 있어서,
물/세정액의 질량 비율을 40 으로 한 조제액 중에서 측정한, 1 차 입경이 80 nm 인 콜로이달 실리카의 제타 전위가 -20 ㎷ 이하인 반도체 디바이스용 기판 세정액.
제 1 항 내지 제 4 항 및 제 6 항 내지 제 8 항 중 어느 한 항에 기재된 반도체 디바이스용 기판 세정액을 이용하여 반도체 디바이스용 기판을 세정하는 반도체 디바이스용 기판의 세정 방법.
제 9 항에 있어서,
상기 반도체 디바이스용 기판이 기판 표면에 Cu 배선과 저유전율 절연막을 갖고, 또한 화학적 기계적 연마를 실시한 후의 상기 반도체 디바이스용 기판을 세정하는 반도체 디바이스용 기판의 세정 방법.